JPH118391A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH118391A JPH118391A JP9162183A JP16218397A JPH118391A JP H118391 A JPH118391 A JP H118391A JP 9162183 A JP9162183 A JP 9162183A JP 16218397 A JP16218397 A JP 16218397A JP H118391 A JPH118391 A JP H118391A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＴＦＴの特性を改善する。
【解決手段】 半導体薄膜に形成したチャネル領域１５
ａ、ドレイン領域１５ｃ及びソース領域１５ｂと、前記
半導体薄膜に対してゲート絶縁膜１４を介して積層した
ゲート電極１３ａとによって構成されるＴＦＴを有する
半導体装置に関して、前記ゲート電極１３ａと半導体薄
膜チャネル領域１５ａとを部分的に接続する。
ａ、ドレイン領域１５ｃ及びソース領域１５ｂと、前記
半導体薄膜に対してゲート絶縁膜１４を介して積層した
ゲート電極１３ａとによって構成されるＴＦＴを有する
半導体装置に関して、前記ゲート電極１３ａと半導体薄
膜チャネル領域１５ａとを部分的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＴＦＴ（Thin Film Transistor）型のデバイ
ス構造に関するものである。
し、特に、ＴＦＴ（Thin Film Transistor）型のデバイ
ス構造に関するものである。
【０００２】
【従来の技術】半導体集積回路装置は、微細加工技術の
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
【０００３】このため大幅な特性の改善が必要な場合に
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置の採用等が行なわれている。
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置の採用等が行なわれている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＢｉＣ
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
【０００５】また、新たなデバイス構造として、Ｓ．Ｖ
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れているが、このＭＯＳＦＥＴ構造によるラテラルバイ
ポーラトランジスタについては、報告されたデバイスで
は、外観上はＭＯＳＦＥＴ構造のようであるが、基本的
にはバイポーラモードで作動している。その結果、デバ
イスはゲート（ベース）電圧がベース‐エミッタダイオ
ードのＶｆ（≒０．７Ｖ）以下でしか作動しないという
問題がある。
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れているが、このＭＯＳＦＥＴ構造によるラテラルバイ
ポーラトランジスタについては、報告されたデバイスで
は、外観上はＭＯＳＦＥＴ構造のようであるが、基本的
にはバイポーラモードで作動している。その結果、デバ
イスはゲート（ベース）電圧がベース‐エミッタダイオ
ードのＶｆ（≒０．７Ｖ）以下でしか作動しないという
問題がある。
【０００６】そこで、本発明者は、特開平９‐６４１９
６号に開示されているように、ゲート電極と半導体基板
主面チャネル領域とを接続させることによって、ＦＥＴ
とバイポーラトランジスタの動作モードを併せもつＢＥ
ＴＡ（Bipolar Enhanced Transistor Action）ＭＯＳＦ
ＥＴ（以下、β‐ＭＯＳともいう）を発明した。
６号に開示されているように、ゲート電極と半導体基板
主面チャネル領域とを接続させることによって、ＦＥＴ
とバイポーラトランジスタの動作モードを併せもつＢＥ
ＴＡ（Bipolar Enhanced Transistor Action）ＭＯＳＦ
ＥＴ（以下、β‐ＭＯＳともいう）を発明した。
【０００７】本発明の課題は、この考えを更に発展させ
て、新規な構造によって、高い電流ゲインを保ち、電源
動作範囲を拡大したＴＦＴを得ることが可能な技術を提
供することにある。
て、新規な構造によって、高い電流ゲインを保ち、電源
動作範囲を拡大したＴＦＴを得ることが可能な技術を提
供することにある。
【０００８】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】半導体薄膜に形成したチャネル領域、ドレ
イン領域及びソース領域と、前記半導体薄膜に対してゲ
ート絶縁膜を介して積層したゲート電極とによって構成
されるＴＦＴを有する半導体装置に関して、前記ゲート
電極と半導体薄膜チャネル領域とを部分的に接続する。
イン領域及びソース領域と、前記半導体薄膜に対してゲ
ート絶縁膜を介して積層したゲート電極とによって構成
されるＴＦＴを有する半導体装置に関して、前記ゲート
電極と半導体薄膜チャネル領域とを部分的に接続する。
【００１１】また、半導体薄膜に形成したチャネル領
域、ドレイン領域及びソース領域と、前記半導体薄膜に
対してゲート絶縁膜を介して積層したゲート電極とによ
って構成されるＴＦＴを有する半導体装置の製造方法に
関して、前記チャネル領域に位置する前記ゲート絶縁膜
を部分的に除去し、前記半導体薄膜とゲート電極とを部
分的に接続する。
域、ドレイン領域及びソース領域と、前記半導体薄膜に
対してゲート絶縁膜を介して積層したゲート電極とによ
って構成されるＴＦＴを有する半導体装置の製造方法に
関して、前記チャネル領域に位置する前記ゲート絶縁膜
を部分的に除去し、前記半導体薄膜とゲート電極とを部
分的に接続する。
【００１２】以下、本発明の実施の形態を説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１４】
【発明の実施の形態】図１は前述したβ‐ＭＯＳを切断
して示す斜視図であり、図２は図１中のＡ‐Ａ線に沿っ
た縦断面図、図３は図１中のＢ‐Ｂ線に沿った縦断面図
でり、図４はβ‐ＭＯＳの等価回路図である。
して示す斜視図であり、図２は図１中のＡ‐Ａ線に沿っ
た縦断面図、図３は図１中のＢ‐Ｂ線に沿った縦断面図
でり、図４はβ‐ＭＯＳの等価回路図である。
【００１５】図中、１はｎ型単結晶シリコンからなる半
導体基板、２は素子形成領域を規定するフィールド絶縁
膜、３は半導体基板主面内に形成されたｐ型のソース領
域及びドレイン領域である。４はソース領域３及びドレ
イン領域３を隔てる半導体基板１主面のチャネル領域上
にゲート絶縁膜５を介して設けられたゲート電極であ
り、ｎ＋型の多結晶シリコン膜４ａとタングステンシリ
サイド膜４ｂとを積層したポリサイド構成となってい
る。なお、図２及び図３中では、ゲート電圧の変化によ
る空乏層の状態を破線にて示してあり、ゲート電圧が高
くなるにつれて空乏層が拡大している。
導体基板、２は素子形成領域を規定するフィールド絶縁
膜、３は半導体基板主面内に形成されたｐ型のソース領
域及びドレイン領域である。４はソース領域３及びドレ
イン領域３を隔てる半導体基板１主面のチャネル領域上
にゲート絶縁膜５を介して設けられたゲート電極であ
り、ｎ＋型の多結晶シリコン膜４ａとタングステンシリ
サイド膜４ｂとを積層したポリサイド構成となってい
る。なお、図２及び図３中では、ゲート電圧の変化によ
る空乏層の状態を破線にて示してあり、ゲート電圧が高
くなるにつれて空乏層が拡大している。
【００１６】この例では、ゲート電極４の中央に位置す
るゲート絶縁膜５に０．４μｍ角の導通部６を設け、こ
の導通部６によって、ゲート電極４と半導体基板１主面
チャネル領域とを接続させてある。
るゲート絶縁膜５に０．４μｍ角の導通部６を設け、こ
の導通部６によって、ゲート電極４と半導体基板１主面
チャネル領域とを接続させてある。
【００１７】導通部としては、ゲート絶縁膜５を部分的
に１５Å乃至３０Åに薄くしたトンネルバリアを形成し
てもよい。トンネルバリアによって接続した場合には、
β‐ＭＯＳとしての特性は弱まるが、ゲート電極４から
のリーク電流の減少と、薄い絶縁膜を残すことによって
半導体基板１主面とゲート電極４とが導電型の異なる場
合への適用が可能となることとが利点となる。
に１５Å乃至３０Åに薄くしたトンネルバリアを形成し
てもよい。トンネルバリアによって接続した場合には、
β‐ＭＯＳとしての特性は弱まるが、ゲート電極４から
のリーク電流の減少と、薄い絶縁膜を残すことによって
半導体基板１主面とゲート電極４とが導電型の異なる場
合への適用が可能となることとが利点となる。
【００１８】また、導通部に高融点金属シリサイデーシ
ョン膜を形成してもよい。半導体基板１主面とゲート電
極４とが導電型の異なる場合への適用が可能となること
が利点となる。
ョン膜を形成してもよい。半導体基板１主面とゲート電
極４とが導電型の異なる場合への適用が可能となること
が利点となる。
【００１９】このβ‐ＭＯＳの特性を示す実験データを
図５に示す。（ａ）は比較とする従来のＦＥＴのもので
あり、（ｂ）はβ‐ＭＯＳのものである。複数のゲート
電圧（−２．０Ｖ〜−０．８Ｖ）について、ゲート電圧
を一定とした場合のドレイン電圧ＶDSとドレイン電流Ｉ
Dとの関係を比較したものであり、横軸にドレイン電圧
を縦軸にドレイン電流を示している。β‐ＭＯＳでは、
最大飽和ドレイン電流１００ｍＡ（Ｖｇ＝−１．８Ｖ）
が得られ、全般的に高いドレイン電流が得られている。
図５に示す。（ａ）は比較とする従来のＦＥＴのもので
あり、（ｂ）はβ‐ＭＯＳのものである。複数のゲート
電圧（−２．０Ｖ〜−０．８Ｖ）について、ゲート電圧
を一定とした場合のドレイン電圧ＶDSとドレイン電流Ｉ
Dとの関係を比較したものであり、横軸にドレイン電圧
を縦軸にドレイン電流を示している。β‐ＭＯＳでは、
最大飽和ドレイン電流１００ｍＡ（Ｖｇ＝−１．８Ｖ）
が得られ、全般的に高いドレイン電流が得られている。
【００２０】（実施の形態１）本実施の形態は前述した
β‐ＭＯＳ構造をＴＦＴに適用したものであり、図６は
本発明の一実施の形態である半導体装置の要部を示す縦
断面図である。
β‐ＭＯＳ構造をＴＦＴに適用したものであり、図６は
本発明の一実施の形態である半導体装置の要部を示す縦
断面図である。
【００２１】図中、１１は単結晶シリコンからなる半導
体基体、１２は半導体基体１１上に形成された酸化珪素
からなる絶縁層である。ＴＦＴは、この絶縁層１２上に
形成されており、絶縁層１２上に形成されたゲート電極
１３ａ、ゲート電極１３ａ上に形成されたゲート絶縁膜
１４及びゲート絶縁膜１４上の同一層に形成されたチャ
ネル領域１５ａ，ソース領域１５ｂ，領域ドレイン領域
１５ｃによって構成されている。ゲート絶縁膜１４には
ゲート電極１３ａの位置する部分の略中央に開口が設け
られており、この開口によって、ゲート電極１３ａとチ
ャネル領域１５ａとが部分的に接続している。
体基体、１２は半導体基体１１上に形成された酸化珪素
からなる絶縁層である。ＴＦＴは、この絶縁層１２上に
形成されており、絶縁層１２上に形成されたゲート電極
１３ａ、ゲート電極１３ａ上に形成されたゲート絶縁膜
１４及びゲート絶縁膜１４上の同一層に形成されたチャ
ネル領域１５ａ，ソース領域１５ｂ，領域ドレイン領域
１５ｃによって構成されている。ゲート絶縁膜１４には
ゲート電極１３ａの位置する部分の略中央に開口が設け
られており、この開口によって、ゲート電極１３ａとチ
ャネル領域１５ａとが部分的に接続している。
【００２２】ソース領域１５ｂは、層間絶縁膜１６を開
口して設けたプラグ１７によって配線層１８と接続され
ており、ドレイン領域１５ｃはゲート電極１３ａと同層
となる配線層１３ｂと接続されている。
口して設けたプラグ１７によって配線層１８と接続され
ており、ドレイン領域１５ｃはゲート電極１３ａと同層
となる配線層１３ｂと接続されている。
【００２３】層間絶縁膜１６は酸化珪素膜１６ａ及びＢ
ＰＳＧ膜１６ｂからなっており、下層の酸化珪素膜１６
ａは上層のＢＰＳＧ膜１６ｂに添加されたＢ、Ｐの少な
くとも何れかのＴＦＴへの漏れを防止することを主目的
として形成されており、上層のＢＰＳＧ膜１６ｂはリフ
ローによって平坦化を行なうことを主目的として形成さ
れている。
ＰＳＧ膜１６ｂからなっており、下層の酸化珪素膜１６
ａは上層のＢＰＳＧ膜１６ｂに添加されたＢ、Ｐの少な
くとも何れかのＴＦＴへの漏れを防止することを主目的
として形成されており、上層のＢＰＳＧ膜１６ｂはリフ
ローによって平坦化を行なうことを主目的として形成さ
れている。
【００２４】本発明のＴＦＴでは、ゲート電極とチャネ
ル領域とを接続させて、バイポーラの動作モードを併せ
もつことにより、大電流化が可能となりＴＦＴの特性が
向上する。
ル領域とを接続させて、バイポーラの動作モードを併せ
もつことにより、大電流化が可能となりＴＦＴの特性が
向上する。
【００２５】また、チャネル領域はバイポーラのベース
に相当し不純物濃度は、ソース領域，ドレイン領域と同
一導電型低濃度或いは反対導電型低濃度とすることによ
って、しきい値電圧Ｖｔｈの制御或いはバイポーラ動作
の特性を変えることができる。
に相当し不純物濃度は、ソース領域，ドレイン領域と同
一導電型低濃度或いは反対導電型低濃度とすることによ
って、しきい値電圧Ｖｔｈの制御或いはバイポーラ動作
の特性を変えることができる。
【００２６】また、チャネル領域は部分的に不純物を導
入しない、部分的に不純物濃度を変える、或いは部分的
に反対導電型とすることによって、特性を変化させるこ
とができる。これは、ＴＦＴのしきい値Ｖｔｈについて
はソース側が支配的となり、リークについてはドレイン
側が支配的となるために、チャネル領域のソース側とド
レイン側とで、部分的に導電型或いは不純物濃度を変え
ることによって、夫々の条件に不純物濃度を最適化する
ことができる。
入しない、部分的に不純物濃度を変える、或いは部分的
に反対導電型とすることによって、特性を変化させるこ
とができる。これは、ＴＦＴのしきい値Ｖｔｈについて
はソース側が支配的となり、リークについてはドレイン
側が支配的となるために、チャネル領域のソース側とド
レイン側とで、部分的に導電型或いは不純物濃度を変え
ることによって、夫々の条件に不純物濃度を最適化する
ことができる。
【００２７】また、チャネル領域は、ゲート電極と同一
導電型とした場合には、バイポーラ動作を起こしやすく
なり、ゲート電極と反対導電型とした場合にはゲート‐
チャネル間のリークを減少させることができる。
導電型とした場合には、バイポーラ動作を起こしやすく
なり、ゲート電極と反対導電型とした場合にはゲート‐
チャネル間のリークを減少させることができる。
【００２８】本実施の形態ではゲート電極１４がチャネ
ル１５ａの下に設けられた構成となっているが、ゲート
電極をチャネル領域の上に設ける構成も可能である。ゲ
ート電極を下に設けた構成では、半導体基体に形成され
る他のＦＥＴによる電界効果を緩和することができるの
でＴＦＴの特性が安定する。ゲート電極を上に設けた構
成では、ゲート電極をマスクとして自己整合によってソ
ース領域，ドレイン領域のイオン注入を行なうことがで
きる。
ル１５ａの下に設けられた構成となっているが、ゲート
電極をチャネル領域の上に設ける構成も可能である。ゲ
ート電極を下に設けた構成では、半導体基体に形成され
る他のＦＥＴによる電界効果を緩和することができるの
でＴＦＴの特性が安定する。ゲート電極を上に設けた構
成では、ゲート電極をマスクとして自己整合によってソ
ース領域，ドレイン領域のイオン注入を行なうことがで
きる。
【００２９】更に、図７に示すように、ゲート電極１３
ａをチャネル領域１５ａの上下双方に設けた構成とする
ことも可能である。この構成によってチャネル領域１５
ａの全体を有効に利用することとなり更に大電流化を図
ることができる。図示の例ではゲート絶縁膜１４及びチ
ャネル領域１５ａを貫通する接続孔を設けて上下のゲー
ト電極１３ａを相互に接続し、この接続孔の側面とチャ
ネル領域１５ａが接続されている。なお、上下にゲート
電極１３ａを設けた場合にあっても、前述のようにゲー
ト絶縁膜１４のみに開口を設けチャネル領域１５ａの表
面とゲート電極１３ａとを接続する構成を、上下或いは
何れか一方に設けてもよい。
ａをチャネル領域１５ａの上下双方に設けた構成とする
ことも可能である。この構成によってチャネル領域１５
ａの全体を有効に利用することとなり更に大電流化を図
ることができる。図示の例ではゲート絶縁膜１４及びチ
ャネル領域１５ａを貫通する接続孔を設けて上下のゲー
ト電極１３ａを相互に接続し、この接続孔の側面とチャ
ネル領域１５ａが接続されている。なお、上下にゲート
電極１３ａを設けた場合にあっても、前述のようにゲー
ト絶縁膜１４のみに開口を設けチャネル領域１５ａの表
面とゲート電極１３ａとを接続する構成を、上下或いは
何れか一方に設けてもよい。
【００３０】次に、図６に示すＴＦＴの製造方法を図８
乃至図１１を用いて説明する。
乃至図１１を用いて説明する。
【００３１】先ず、単結晶シリコンからなる半導体基体
１１の表面に熱酸化或いはＣＶＤにより酸化珪素からな
る絶縁層１２を形成し、この絶縁層１２上にリンを４．
５×１０20ドープした多結晶シリコン膜１３を７０ｎｍ
堆積させる。この状態を図８に示す。
１１の表面に熱酸化或いはＣＶＤにより酸化珪素からな
る絶縁層１２を形成し、この絶縁層１２上にリンを４．
５×１０20ドープした多結晶シリコン膜１３を７０ｎｍ
堆積させる。この状態を図８に示す。
【００３２】次に、ホトリソグラフィ及びエッチングに
よって多結晶シリコン膜１３をパターニングしてゲート
電極１３ａ及び配線層１３ｂを形成する。この状態を図
９に示す。
よって多結晶シリコン膜１３をパターニングしてゲート
電極１３ａ及び配線層１３ｂを形成する。この状態を図
９に示す。
【００３３】次に、ＣＶＤによって酸化珪素からなるゲ
ート絶縁膜１４を６０ｎｍ堆積させ、ホトリソグラフィ
及びエッチングによってゲート電極１３ａの中央と配線
層１３ｂのコンタクト領域を露出させる開口を形成す
る。続いて、多結晶シリコン膜１５を４０ｎｍ堆積さ
せ、ＢＦ2をソースガスとしたイオン打込みによって１
×１０12のリンを３０ｋｅＶにて多結晶シリコン膜１５
に注入する。この状態を図１０に示す。なお、多結晶シ
リコン膜１５へのイオン注入はチャネル領域となる部分
に行なわれればよいので、ゲート電極１３ａからの拡散
によって行ない、工程を簡略化することも可能である。
ート絶縁膜１４を６０ｎｍ堆積させ、ホトリソグラフィ
及びエッチングによってゲート電極１３ａの中央と配線
層１３ｂのコンタクト領域を露出させる開口を形成す
る。続いて、多結晶シリコン膜１５を４０ｎｍ堆積さ
せ、ＢＦ2をソースガスとしたイオン打込みによって１
×１０12のリンを３０ｋｅＶにて多結晶シリコン膜１５
に注入する。この状態を図１０に示す。なお、多結晶シ
リコン膜１５へのイオン注入はチャネル領域となる部分
に行なわれればよいので、ゲート電極１３ａからの拡散
によって行ない、工程を簡略化することも可能である。
【００３４】次に、ホトリソグラフィ及びエッチングに
よって多結晶シリコン膜１５をチャネル領域１５ａ、ソ
ース領域１５ｂ、ドレイン領域１５ｃが一体となった形
状にパターニングし、ソース領域１５ｂ、ドレイン領域
１５ｃにＢＦ2をソースガスとしたイオン打込みによっ
て１×１０14のボロンを５０ｋｅＶにて注入する。この
状態を図１１に示す。
よって多結晶シリコン膜１５をチャネル領域１５ａ、ソ
ース領域１５ｂ、ドレイン領域１５ｃが一体となった形
状にパターニングし、ソース領域１５ｂ、ドレイン領域
１５ｃにＢＦ2をソースガスとしたイオン打込みによっ
て１×１０14のボロンを５０ｋｅＶにて注入する。この
状態を図１１に示す。
【００３５】この後、酸化珪素膜１６ａ及びＢＰＳＧ膜
１６ｂを積層した層間絶縁膜１６をＣＶＤによって全面
に形成する。上層のＢＰＳＧ膜１６ｂは、ウェット酸素
を含んだ雰囲気中にて８００℃、２０分の熱処理を行な
うことによって、その表面を平担化する。続いて、層間
絶縁膜１６に開口を設けてタングステン等のプラグ１７
を埋め込み、アルミニウム等の金属を主体とした配線層
１８を形成して図６に示す状態となる。
１６ｂを積層した層間絶縁膜１６をＣＶＤによって全面
に形成する。上層のＢＰＳＧ膜１６ｂは、ウェット酸素
を含んだ雰囲気中にて８００℃、２０分の熱処理を行な
うことによって、その表面を平担化する。続いて、層間
絶縁膜１６に開口を設けてタングステン等のプラグ１７
を埋め込み、アルミニウム等の金属を主体とした配線層
１８を形成して図６に示す状態となる。
【００３６】（実施の形態２）本実施の形態はβ‐ＭＯ
Ｓ構造のＴＦＴをＳＲＡＭのメモリセルに適用したもの
であり、図１２は前記メモリセルを示す縦断面図であ
り、図１３乃至図１５は前記メモリセルを示す平面図で
ある。
Ｓ構造のＴＦＴをＳＲＡＭのメモリセルに適用したもの
であり、図１２は前記メモリセルを示す縦断面図であ
り、図１３乃至図１５は前記メモリセルを示す平面図で
ある。
【００３７】本実施の形態のＳＲＡＭのメモリセルは、
半導体基板主面に形成された駆動用ＭＯＳＦＥＴＱd1,
Ｑd2及び転送用ＭＯＳＦＥＴＱt1,Ｑt2と、半導体基板
主面上に絶縁膜を介して形成されたＴＦＴ（thin film
transistor）型の負荷用ＭＯＳＦＥＴＱp1,Ｑp2とによ
って構成され対をなす２組のインバータを、２本のビッ
ト線ＢＬ及びワード線ＷＬに接続した構成となってい
る。
半導体基板主面に形成された駆動用ＭＯＳＦＥＴＱd1,
Ｑd2及び転送用ＭＯＳＦＥＴＱt1,Ｑt2と、半導体基板
主面上に絶縁膜を介して形成されたＴＦＴ（thin film
transistor）型の負荷用ＭＯＳＦＥＴＱp1,Ｑp2とによ
って構成され対をなす２組のインバータを、２本のビッ
ト線ＢＬ及びワード線ＷＬに接続した構成となってい
る。
【００３８】先ず、図５に示すように、半導体基体２１
主面上に設けられているｎ型ウエル層２６及びｐ型ウエ
ル層２７を、フィールド絶縁膜３３及びチャネルストッ
パ３４によって各素子形成領域に分離し、分離された各
素子形成領域に、駆動用ＭＯＳＦＥＴＱd1,Ｑd2及び転
送用ＭＯＳＦＥＴＱt1,Ｑt2の低濃度領域４ａ及び高濃
度領域４ｂからなるＬＤＤ構造のソース領域，ドレイン
領域４４，５３が夫々設けられ、夫々のＦＥＴのソース
領域４４，５３とドレイン領域４４，５３との間の半導
体基板主面上にゲート絶縁膜３６を介してゲート電極３
９，５０が設けられている。
主面上に設けられているｎ型ウエル層２６及びｐ型ウエ
ル層２７を、フィールド絶縁膜３３及びチャネルストッ
パ３４によって各素子形成領域に分離し、分離された各
素子形成領域に、駆動用ＭＯＳＦＥＴＱd1,Ｑd2及び転
送用ＭＯＳＦＥＴＱt1,Ｑt2の低濃度領域４ａ及び高濃
度領域４ｂからなるＬＤＤ構造のソース領域，ドレイン
領域４４，５３が夫々設けられ、夫々のＦＥＴのソース
領域４４，５３とドレイン領域４４，５３との間の半導
体基板主面上にゲート絶縁膜３６を介してゲート電極３
９，５０が設けられている。
【００３９】駆動用ＭＯＳＦＥＴＱd1,Ｑd2のゲート電
極３９は、多結晶シリコンとなっており、転送用ＭＯＳ
ＦＥＴＱt1,Ｑt2ゲート電極５０は、多結晶シリコン４
６，４７及びタングステンシリサイド４８を順次積層し
たポリサイド膜となっており、夫々のゲート電極３９，
５０の上面には酸化珪素からなるキャップ４０，５１
が、その側面には同じく酸化珪素からなるサイドウォー
ル４２，５５が形成されている。ゲート電極３９，５０
は、素子形成領域外ではワード線或いはゲート電極を相
互に接続する配線として機能する。
極３９は、多結晶シリコンとなっており、転送用ＭＯＳ
ＦＥＴＱt1,Ｑt2ゲート電極５０は、多結晶シリコン４
６，４７及びタングステンシリサイド４８を順次積層し
たポリサイド膜となっており、夫々のゲート電極３９，
５０の上面には酸化珪素からなるキャップ４０，５１
が、その側面には同じく酸化珪素からなるサイドウォー
ル４２，５５が形成されている。ゲート電極３９，５０
は、素子形成領域外ではワード線或いはゲート電極を相
互に接続する配線として機能する。
【００４０】半導体基板主面上には、酸化珪素（ＳｉＯ
2）からなり、前記主面を覆う酸化珪素膜５６を形成
し、その上に負荷用ＭＯＳＦＥＴＱp1,Ｑp2のゲート電
極５７を形成し、更に、ゲート電極５７の略中央に位置
する開口を設けた酸化珪素膜６０を介してＦＥＴＱp1,
Ｑp2の活性領域となる多結晶シリコン膜６１を形成し、
前記開口によってゲート電極５７とチャネル領域６１ｃ
とを接続する。
2）からなり、前記主面を覆う酸化珪素膜５６を形成
し、その上に負荷用ＭＯＳＦＥＴＱp1,Ｑp2のゲート電
極５７を形成し、更に、ゲート電極５７の略中央に位置
する開口を設けた酸化珪素膜６０を介してＦＥＴＱp1,
Ｑp2の活性領域となる多結晶シリコン膜６１を形成し、
前記開口によってゲート電極５７とチャネル領域６１ｃ
とを接続する。
【００４１】更に主面上全面に、多結晶シリコン膜６１
を覆う層間絶縁膜６２を形成し、この上に１層目のメタ
ル配線６３を形成する。そして、全面にメタル配線６３
を覆う層間絶縁膜６４を形成した上に、ビット線となる
２層目のメタル配線６５を形成し、最終保護膜６５によ
って全体を被覆する。
を覆う層間絶縁膜６２を形成し、この上に１層目のメタ
ル配線６３を形成する。そして、全面にメタル配線６３
を覆う層間絶縁膜６４を形成した上に、ビット線となる
２層目のメタル配線６５を形成し、最終保護膜６５によ
って全体を被覆する。
【００４２】図１３は半導体基板主面の配置を示す平面
図であり、半導体基板主面の活性領域を細線にて示し、
各ＦＥＴＱt1，t2のゲート電極５０及び接地配線５２を
破線にて示し、ＦＥＴＱd1，Ｑd2のゲート電極３９を実
線にて示してある。各ＦＥＴＱt1，Ｑd1或いは各ＦＥＴ
Ｑt2，Ｑd2のドレイン領域４４，５３は連続して形成さ
れており、絶縁膜に設けられた開口によって対をなすＦ
ＥＴＱp1,p2のゲート電極５７と接続している。
図であり、半導体基板主面の活性領域を細線にて示し、
各ＦＥＴＱt1，t2のゲート電極５０及び接地配線５２を
破線にて示し、ＦＥＴＱd1，Ｑd2のゲート電極３９を実
線にて示してある。各ＦＥＴＱt1，Ｑd1或いは各ＦＥＴ
Ｑt2，Ｑd2のドレイン領域４４，５３は連続して形成さ
れており、絶縁膜に設けられた開口によって対をなすＦ
ＥＴＱp1,p2のゲート電極５７と接続している。
【００４３】ＦＥＴＱd1，Ｑd2のソース領域４４は夫々
絶縁膜に設けた開口によって接地配線５２に接続され、
ＦＥＴＱt1，t2のソース領域５３は夫々ビット線の取り
出し配線５８と接続される。
絶縁膜に設けた開口によって接地配線５２に接続され、
ＦＥＴＱt1，t2のソース領域５３は夫々ビット線の取り
出し配線５８と接続される。
【００４４】ＦＥＴＱt1，t2のゲート電極５０は一体に
形成され、一定数のメモリセル間を接続するワード線と
なって延在する。ＦＥＴＱd1，Ｑd2のゲート電極３９は
フィールド絶縁膜３３を越えて延在し対をなすインバー
タのノードと接続されている。
形成され、一定数のメモリセル間を接続するワード線と
なって延在する。ＦＥＴＱd1，Ｑd2のゲート電極３９は
フィールド絶縁膜３３を越えて延在し対をなすインバー
タのノードと接続されている。
【００４５】図１４はＴＦＴＱp1,p2の配置を示す平面
図であり、実線がゲート電極５７を破線が活性領域を示
しており、ゲート電極５７は、ゲート絶縁膜に設けた開
口によってチャネル領域６１ｃと接続し、同時に他のイ
ンバータのドレイン領域６１ａと接続している。
図であり、実線がゲート電極５７を破線が活性領域を示
しており、ゲート電極５７は、ゲート絶縁膜に設けた開
口によってチャネル領域６１ｃと接続し、同時に他のイ
ンバータのドレイン領域６１ａと接続している。
【００４６】図１５はメタル配線の配置を示す平面図で
あり、１層目のメタル配線６３を実線にて示し、２層目
のメタル配線６５を破線にて示してある。１層目のメタ
ル配線６３は、ビット線の中間配線６３ｂ或いはＦＥＴ
Ｑt1,t2のゲート電極５０と接続し、メモリセル領域全
体に延在するワード線として用いられ、２層目のメタル
配線６５は中間配線６３ｂと接続したビット線として用
いられる。
あり、１層目のメタル配線６３を実線にて示し、２層目
のメタル配線６５を破線にて示してある。１層目のメタ
ル配線６３は、ビット線の中間配線６３ｂ或いはＦＥＴ
Ｑt1,t2のゲート電極５０と接続し、メモリセル領域全
体に延在するワード線として用いられ、２層目のメタル
配線６５は中間配線６３ｂと接続したビット線として用
いられる。
【００４７】次に、前述したＳＲＡＭのメモリセルの製
造方法について、図１６乃至図３２を用いて工程毎に説
明する。
造方法について、図１６乃至図３２を用いて工程毎に説
明する。
【００４８】まず、単結晶珪素からなるｎ−型半導体基
体２１の主面に酸化珪素膜２２及び窒化珪素膜２３を順
次形成し、周辺回路のｐ型ＭＯＳＦＥＴＱｐｃ形成領域
等のｎ型ウエルを形成する領域を露出させたレジストマ
スク２４を形成し、２．０×１０13のＰを１２５ｋｅＶ
にてイオン打込みする。この状態を図１６に示す。
体２１の主面に酸化珪素膜２２及び窒化珪素膜２３を順
次形成し、周辺回路のｐ型ＭＯＳＦＥＴＱｐｃ形成領域
等のｎ型ウエルを形成する領域を露出させたレジストマ
スク２４を形成し、２．０×１０13のＰを１２５ｋｅＶ
にてイオン打込みする。この状態を図１６に示す。
【００４９】次に、ｎ型ウエル領域の窒化珪素膜２３を
除去して、表面酸化によってｎ型ウエルに１３５ｎｍの
酸化膜２５を形成した後に、残った窒化珪素膜２３を除
去し１．０×１０13のＢＦ2を６０ｋｅＶにてイオン打
込みする。この状態を図１７に示す。
除去して、表面酸化によってｎ型ウエルに１３５ｎｍの
酸化膜２５を形成した後に、残った窒化珪素膜２３を除
去し１．０×１０13のＢＦ2を６０ｋｅＶにてイオン打
込みする。この状態を図１７に示す。
【００５０】次に、１１００℃〜１２００℃の熱処理に
よりイオン打込みした不純物をアニールしｎ型ウエル２
６及びｐ型ウエル２７を形成する。続いて表面酸化によ
って酸化珪素膜２８を１８ｎｍ全面に形成し、窒化珪素
膜２９を１２０ｎｍ堆積させ、半導体基板主面の活性領
域を覆うレジストマスク３０を形成し、これ用いて酸化
珪素膜２８及び窒化珪素膜２９をパターニングする。こ
の状態を図１８に示す。
よりイオン打込みした不純物をアニールしｎ型ウエル２
６及びｐ型ウエル２７を形成する。続いて表面酸化によ
って酸化珪素膜２８を１８ｎｍ全面に形成し、窒化珪素
膜２９を１２０ｎｍ堆積させ、半導体基板主面の活性領
域を覆うレジストマスク３０を形成し、これ用いて酸化
珪素膜２８及び窒化珪素膜２９をパターニングする。こ
の状態を図１８に示す。
【００５１】次に、レジストマスク３０を除去し、表面
酸化によって１３ｎｍの酸化膜３１を形成し、ｎ型ウエ
ル２６を覆うレジストマスク３２を形成して、ｐ型ウエ
ル２７領域に５×１０13のＢＦ2を４０ｋｅＶにてイオ
ン打込みする。この状態を図１９に示す。
酸化によって１３ｎｍの酸化膜３１を形成し、ｎ型ウエ
ル２６を覆うレジストマスク３２を形成して、ｐ型ウエ
ル２７領域に５×１０13のＢＦ2を４０ｋｅＶにてイオ
ン打込みする。この状態を図１９に示す。
【００５２】次に、４５０ｎｍのフィールド絶縁膜３３
を形成するとともに、イオン打込みした不純物をアニー
ルしチャネルストッパ３４を形成した後に、窒化珪素膜
２９を除去し、表面酸化によって２０ｎｍの酸化膜３５
を形成する。この状態を図２０に示す。
を形成するとともに、イオン打込みした不純物をアニー
ルしチャネルストッパ３４を形成した後に、窒化珪素膜
２９を除去し、表面酸化によって２０ｎｍの酸化膜３５
を形成する。この状態を図２０に示す。
【００５３】次に、レジストマスクを用いて、埋込層を
形成する領域に、２×１０13のＢを２００ｋｅＶにて埋
込層３７となる不純物を注入し、チャネル領域のしきい
値調整のために３．０×１０12のＢＦ2を５０ｋｅＶに
てイオン打込みし、酸化膜３５を除去し、駆動用ＦＥＴ
Ｑd1,d2のゲート絶縁膜となる酸化膜３６を１３．５ｎ
ｍ形成する。この状態を図２１に示す。
形成する領域に、２×１０13のＢを２００ｋｅＶにて埋
込層３７となる不純物を注入し、チャネル領域のしきい
値調整のために３．０×１０12のＢＦ2を５０ｋｅＶに
てイオン打込みし、酸化膜３５を除去し、駆動用ＦＥＴ
Ｑd1,d2のゲート絶縁膜となる酸化膜３６を１３．５ｎ
ｍ形成する。この状態を図２１に示す。
【００５４】次に、多結晶シリコン膜を１００ｎｍ堆積
させ、不純物を活性化させ膜質を安定させるためのアニ
ール処理を加えた後に、酸化珪素膜を１５０ｎｍ堆積さ
せてパターニングを行ない駆動用ＦＥＴＱd1,d2のゲー
ト電極３９及びこのゲート電極のキャップ４０を形成す
る。この状態を図２２に示す。
させ、不純物を活性化させ膜質を安定させるためのアニ
ール処理を加えた後に、酸化珪素膜を１５０ｎｍ堆積さ
せてパターニングを行ない駆動用ＦＥＴＱd1,d2のゲー
ト電極３９及びこのゲート電極のキャップ４０を形成す
る。この状態を図２２に示す。
【００５５】次に、酸化珪素膜４１を全面に堆積させて
エッチバックを行ないゲート電極３９のサイドウォール
４２を０．１μｍ程度に形成し、表面酸化による酸化珪
素膜４３を形成した後に、駆動用ＦＥＴＱd1,d2のドレ
イン領域，ソース領域４４を形成するために１．０×１
０15のＰを３０ｋｅＶにてイオン打込みしアニールを行
なう。この状態を図２３に示す。
エッチバックを行ないゲート電極３９のサイドウォール
４２を０．１μｍ程度に形成し、表面酸化による酸化珪
素膜４３を形成した後に、駆動用ＦＥＴＱd1,d2のドレ
イン領域，ソース領域４４を形成するために１．０×１
０15のＰを３０ｋｅＶにてイオン打込みしアニールを行
なう。この状態を図２３に示す。
【００５６】次に、チャネル領域のしきい値調整のため
に１〜３×１０12のＢＦ2を５０ｋｅＶにてイオン打込
みし、転送用ＦＥＴＱt1,t2のゲート絶縁膜となる酸化
膜４５を１３．５ｎｍ形成し、多結晶シリコン膜４６を
４０ｎｍ堆積させた後に、駆動用ＦＥＴＱd1,d2のソー
ス領域４４を開口する。この状態を図２４に示す。
に１〜３×１０12のＢＦ2を５０ｋｅＶにてイオン打込
みし、転送用ＦＥＴＱt1,t2のゲート絶縁膜となる酸化
膜４５を１３．５ｎｍ形成し、多結晶シリコン膜４６を
４０ｎｍ堆積させた後に、駆動用ＦＥＴＱd1,d2のソー
ス領域４４を開口する。この状態を図２４に示す。
【００５７】次に、多結晶シリコン膜４７を４０ｎｍ、
タングステンシリサイド４８を８０ｎｍ堆積させ、酸化
珪素膜を３００ｎｍ堆積させて、パターニングを行ない
転送用ＦＥＴＱt1,t2のゲート電極５０及びキャップ５
１、周辺回路ＦＥＴＱｐｃのゲート電極５０及びキャッ
プ５１、接地配線５２を形成し、このゲート電極５０を
マスクとした自己整合によって転送用ＦＥＴＱt1,t2，
周辺回路ＦＥＴのドレイン領域５２の低濃度領域５３ａ
となる１．０×１０13のＰを５０ｋｅＶにてイオン打込
みしアニールを行なう。この状態を図２５に示す。
タングステンシリサイド４８を８０ｎｍ堆積させ、酸化
珪素膜を３００ｎｍ堆積させて、パターニングを行ない
転送用ＦＥＴＱt1,t2のゲート電極５０及びキャップ５
１、周辺回路ＦＥＴＱｐｃのゲート電極５０及びキャッ
プ５１、接地配線５２を形成し、このゲート電極５０を
マスクとした自己整合によって転送用ＦＥＴＱt1,t2，
周辺回路ＦＥＴのドレイン領域５２の低濃度領域５３ａ
となる１．０×１０13のＰを５０ｋｅＶにてイオン打込
みしアニールを行なう。この状態を図２５に示す。
【００５８】次に、酸化珪素膜５４を全面に堆積させて
エッチバックを行ないゲート電極のサイドウォール５５
を０．２μｍ形成し、このサイドウォール５５をマスク
とした自己整合によって転送用ＦＥＴＱt1,t2，周辺回
路ＦＥＴのドレイン領域の高濃度領域５３ｂとなる３×
１０15のＡｓを５０ｋｅＶにてイオン打込みしアニール
を行なう。この状態を図２６に示す。
エッチバックを行ないゲート電極のサイドウォール５５
を０．２μｍ形成し、このサイドウォール５５をマスク
とした自己整合によって転送用ＦＥＴＱt1,t2，周辺回
路ＦＥＴのドレイン領域の高濃度領域５３ｂとなる３×
１０15のＡｓを５０ｋｅＶにてイオン打込みしアニール
を行なう。この状態を図２６に示す。
【００５９】次に、酸化珪素膜５６を全面に堆積させ、
転送用ＦＥＴＱt1,t2のドレイン領域５３及び駆動用Ｆ
ＥＴＱd1,d2のゲート電極３９を部分的に露出させる開
口を設け、多結晶シリコン膜を７０ｎｍ堆積させパター
ニングを行ない、ＴＦＴＱp1,p2のゲート電極５７、ビ
ット線の取り出し配線５８及び転送用ＦＥＴＱt1,t2の
ドレイン領域５３と駆動用ＦＥＴＱd1,d2のゲート電極
３９とＴＦＴＱp1,p2のゲート電極５０とを接続する内
部配線５９を形成する。この状態を図２７に示す。
転送用ＦＥＴＱt1,t2のドレイン領域５３及び駆動用Ｆ
ＥＴＱd1,d2のゲート電極３９を部分的に露出させる開
口を設け、多結晶シリコン膜を７０ｎｍ堆積させパター
ニングを行ない、ＴＦＴＱp1,p2のゲート電極５７、ビ
ット線の取り出し配線５８及び転送用ＦＥＴＱt1,t2の
ドレイン領域５３と駆動用ＦＥＴＱd1,d2のゲート電極
３９とＴＦＴＱp1,p2のゲート電極５０とを接続する内
部配線５９を形成する。この状態を図２７に示す。
【００６０】次に、ＴＦＴＱp1,p2のゲート絶縁膜とな
る酸化珪素膜６０を堆積させて、ＴＦＴＱp1,p2のゲー
ト電極５７の略中央を露出させる開口と内部配線５９を
部分的に露出させる開口とを設ける。これらの開口は同
一の工程にて設けてもよいが、内部配線５９を露出させ
る開口が段差上に設けられるためにエッチング不良を防
ぐためにオーバーエッチングが行なわれるので、ゲート
電極５７を露出させる開口とは別工程で設けることによ
ってプロセスの制御が容易となる。続いて、多結晶シリ
コン膜６１を７０ｎｍ堆積させ表面を３ｎｍ酸化させ、
しきい値調整のために２．０×１０13のＰを２０ｋｅＶ
にてイオン打込みし、ＴＦＴＱp1,p2のドレイン領域６
１ａ，ソース領域６１ｂとなる３×１０15のＢＦ2を８
０ｋｅＶにてイオン打込みした後に酸化膜を除去し、パ
ターニングしてＴＦＴＱp1,p2のチャネル領域６１ｃ，
ドレイン領域６１ａ，ソース領域６１ｂとなる半導体薄
膜を形成する。この状態を図２８に示す。
る酸化珪素膜６０を堆積させて、ＴＦＴＱp1,p2のゲー
ト電極５７の略中央を露出させる開口と内部配線５９を
部分的に露出させる開口とを設ける。これらの開口は同
一の工程にて設けてもよいが、内部配線５９を露出させ
る開口が段差上に設けられるためにエッチング不良を防
ぐためにオーバーエッチングが行なわれるので、ゲート
電極５７を露出させる開口とは別工程で設けることによ
ってプロセスの制御が容易となる。続いて、多結晶シリ
コン膜６１を７０ｎｍ堆積させ表面を３ｎｍ酸化させ、
しきい値調整のために２．０×１０13のＰを２０ｋｅＶ
にてイオン打込みし、ＴＦＴＱp1,p2のドレイン領域６
１ａ，ソース領域６１ｂとなる３×１０15のＢＦ2を８
０ｋｅＶにてイオン打込みした後に酸化膜を除去し、パ
ターニングしてＴＦＴＱp1,p2のチャネル領域６１ｃ，
ドレイン領域６１ａ，ソース領域６１ｂとなる半導体薄
膜を形成する。この状態を図２８に示す。
【００６１】次に、層間絶縁膜６２を構成する酸化珪素
膜６２ａを１５０ｎｍ、窒化珪素膜６２ｂを１０ｎｍ堆
積させて、窒化珪素膜６２ｂに上層のメタル配線との接
続のための開口を設けておく。この状態を図２９に示
す。
膜６２ａを１５０ｎｍ、窒化珪素膜６２ｂを１０ｎｍ堆
積させて、窒化珪素膜６２ｂに上層のメタル配線との接
続のための開口を設けておく。この状態を図２９に示
す。
【００６２】次に、層間絶縁膜６２を構成するＢＰＳＧ
膜６２ｃを堆積させアニールによって平坦化を行ない、
層間絶縁膜６２に開口を設けビット線取り出し配線５８
を露出させ、タングステンをスパッタによって他３００
ｎｍ堆積させ、パターニングしてワード線６３ａ或いは
ビット線の中間配線６３ｂとなる第１層目のメタル配線
６３を形成する。この状態を図３０に示す。
膜６２ｃを堆積させアニールによって平坦化を行ない、
層間絶縁膜６２に開口を設けビット線取り出し配線５８
を露出させ、タングステンをスパッタによって他３００
ｎｍ堆積させ、パターニングしてワード線６３ａ或いは
ビット線の中間配線６３ｂとなる第１層目のメタル配線
６３を形成する。この状態を図３０に示す。
【００６３】次に、全面に層間絶縁膜６４を構成するＴ
ＥＯＳによる酸化珪素膜６４ａを５００ｎｍ、ＳＯＧに
よる酸化珪素膜６４ｂを２５０ｎｍ堆積させエッチバッ
クにより平坦化した後にＴＥＯＳによる酸化珪素膜６４
ｃを４００ｎｍ堆積させて、ビット線の中間配線６３ｂ
を露出させる開口を設ける。この状態を図３１に示す。
ＥＯＳによる酸化珪素膜６４ａを５００ｎｍ、ＳＯＧに
よる酸化珪素膜６４ｂを２５０ｎｍ堆積させエッチバッ
クにより平坦化した後にＴＥＯＳによる酸化珪素膜６４
ｃを４００ｎｍ堆積させて、ビット線の中間配線６３ｂ
を露出させる開口を設ける。この状態を図３１に示す。
【００６４】次に、チタンタングステン６５ａを２００
ｎｍ、銅及びシリコンを含有したアルミニウム６５ｂを
８００ｎｍ、チタンタングステン６５ｃを６０ｎｍ順次
積層しパターニングしてビット線として用いられる２層
目のメタル配線６５を形成し、ＴＥＯＳによる酸化珪素
膜６６を４００ｎｍ堆積させ、アニールを行なう。この
状態を図３２に示す。
ｎｍ、銅及びシリコンを含有したアルミニウム６５ｂを
８００ｎｍ、チタンタングステン６５ｃを６０ｎｍ順次
積層しパターニングしてビット線として用いられる２層
目のメタル配線６５を形成し、ＴＥＯＳによる酸化珪素
膜６６を４００ｎｍ堆積させ、アニールを行なう。この
状態を図３２に示す。
【００６５】この後、保護膜６７として、ＴＥＯＳによ
る酸化珪素膜６７ａを４００ｎｍ、プラズマＣＶＤによ
る窒化珪素膜６７ｂを１．２μｍ、ポリイミド系樹脂膜
６７ｃを１．２μｍ順次形成して図１２に示す状態とな
る。
る酸化珪素膜６７ａを４００ｎｍ、プラズマＣＶＤによ
る窒化珪素膜６７ｂを１．２μｍ、ポリイミド系樹脂膜
６７ｃを１．２μｍ順次形成して図１２に示す状態とな
る。
【００６６】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば、本発明のＴＦＴを液晶表示装置の
画素スイッチング素子として用いることにより、画質の
向上或いは電源の低電圧化が可能となる。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば、本発明のＴＦＴを液晶表示装置の
画素スイッチング素子として用いることにより、画質の
向上或いは電源の低電圧化が可能となる。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６８】（１）本発明によれば、ＴＦＴの作動範囲
を拡大することができるという効果がある。
を拡大することができるという効果がある。
【００６９】（２）本発明によれば、ＴＦＴのドレイン
電流を増加させることができるという効果がある。
電流を増加させることができるという効果がある。
【００７０】（３）本発明によれば、ＴＦＴの相互コン
ダクタンスを低減させることができるという効果があ
る。
ダクタンスを低減させることができるという効果があ
る。
【００７１】（４）本発明によれば、上記効果（１）、
（２）、（３）により、ＴＦＴの特性を改善することが
できるという効果がある。
（２）、（３）により、ＴＦＴの特性を改善することが
できるという効果がある。
【００７２】（５）本発明によれば、ＴＦＴの製造プロ
セスを複雑化せずに前記特性の改善を行なうことができ
るという効果がある。
セスを複雑化せずに前記特性の改善を行なうことができ
るという効果がある。
【図１】β‐ＭＯＳを示す斜視図である。
【図２】図１に示すβ‐ＭＯＳのＡ‐Ａ線に沿った縦断
面図である。
面図である。
【図３】図１に示すβ‐ＭＯＳのＢ‐Ｂ線に沿った縦断
面図である。
面図である。
【図４】β‐ＭＯＳの等価回路を示す回路図である。
【図５】β‐ＭＯＳのドレイン電圧とドレイン電流との
関係を示す図である。
関係を示す図である。
【図６】本発明の一実施の形態である半導体装置の要部
を示す縦断面図。
を示す縦断面図。
【図７】本発明の一実施の形態である半導体装置の変更
例を示す縦断面図である。
例を示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１１】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１２】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１３】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１４】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１５】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１６】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図１７】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図１９】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２０】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２１】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２２】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２３】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２４】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２５】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２６】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２７】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２８】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図２９】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図３０】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図３１】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図３２】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
１…半導体基板、２…フィールド絶縁膜、３…ドレイン
領域，ソース領域、４…ゲート電極、４ａ…多結晶シリ
コン膜、４ｂ…タングステンシリサイド膜、４ｄ…キャ
ップ、５…ゲート絶縁膜、６…導通部、１１…半導体基
体、１２…絶縁層、１３，１５…多結晶シリコン膜、１
３ａ…ゲート電極、１３ｂ…配線層、１４…ゲート絶縁
膜、１５ａ…チャネル領域、１５ｂ…ソース領域、１５
ｃ…ドレイン領域、１６…層間絶縁膜、１６ａ…酸化珪
素膜、１６ｂ…ＢＰＳＧ膜、１７…プラグ、１８…配線
層、２１…半導体基体、２２，２８，４１，４３，５
４，５６，６０，６２ａ，６６，６７ａ…酸化珪素膜、
２３，２９，６２ｂ，６７ｂ…窒化珪素膜、２４，３
０，３２…レジストマスク、２５，３１，３５，３６，
４５…酸化膜、２６…ｎ型ウエル、２７…ｐ型ウエル、
３３…フィールド絶縁膜、３４…チャネルストッパ、３
７…埋込層、４６，４７，６１…多結晶シリコン膜、３
９，５０，５７…ゲート電極４０，５１…キャップ、４
２，５５…サイドウォール、４４，５３…ソース領域，
ドレイン領域、４８…シリサイド膜、５２…接続配線、
５８…取り出し配線、５９…内部配線、６１ａ…ドレイ
ン領域、６１ｂ…ソース領域、６１ｃ…チャネル領域、
６２，６４…層間絶縁膜、６２ｃ…ＢＰＳＧ膜、６３，
６５…メタル配線、６３ａ…ワード線、６３ｂ…中間配
線、６７…最終保護膜、６７ｃ…樹脂膜。
領域，ソース領域、４…ゲート電極、４ａ…多結晶シリ
コン膜、４ｂ…タングステンシリサイド膜、４ｄ…キャ
ップ、５…ゲート絶縁膜、６…導通部、１１…半導体基
体、１２…絶縁層、１３，１５…多結晶シリコン膜、１
３ａ…ゲート電極、１３ｂ…配線層、１４…ゲート絶縁
膜、１５ａ…チャネル領域、１５ｂ…ソース領域、１５
ｃ…ドレイン領域、１６…層間絶縁膜、１６ａ…酸化珪
素膜、１６ｂ…ＢＰＳＧ膜、１７…プラグ、１８…配線
層、２１…半導体基体、２２，２８，４１，４３，５
４，５６，６０，６２ａ，６６，６７ａ…酸化珪素膜、
２３，２９，６２ｂ，６７ｂ…窒化珪素膜、２４，３
０，３２…レジストマスク、２５，３１，３５，３６，
４５…酸化膜、２６…ｎ型ウエル、２７…ｐ型ウエル、
３３…フィールド絶縁膜、３４…チャネルストッパ、３
７…埋込層、４６，４７，６１…多結晶シリコン膜、３
９，５０，５７…ゲート電極４０，５１…キャップ、４
２，５５…サイドウォール、４４，５３…ソース領域，
ドレイン領域、４８…シリサイド膜、５２…接続配線、
５８…取り出し配線、５９…内部配線、６１ａ…ドレイ
ン領域、６１ｂ…ソース領域、６１ｃ…チャネル領域、
６２，６４…層間絶縁膜、６２ｃ…ＢＰＳＧ膜、６３，
６５…メタル配線、６３ａ…ワード線、６３ｂ…中間配
線、６７…最終保護膜、６７ｃ…樹脂膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (9)
- 【請求項１】 半導体薄膜に形成したチャネル領域、ド
レイン領域及びソース領域と、前記半導体薄膜に対して
ゲート絶縁膜を介して積層したゲート電極とによって構
成されるＴＦＴを有する半導体装置であって、前記ゲー
ト電極と半導体薄膜チャネル領域とを部分的に接続した
ことを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極がチャネル領域の上又は
下に設けられていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記ゲート電極がチャネル領域の上及び
下に設けられていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記ゲート電極と半導体基板主面チャネ
ル領域とが同一導電型であることを特徴とする請求項１
乃至請求項３の何れか一項に記載の半導体装置。 - 【請求項５】 前記ゲート電極と半導体基板主面チャネ
ル領域とが反対導電型であることを特徴とする請求項１
乃至請求項３の何れか一項に記載の半導体装置。 - 【請求項６】 前記ＴＦＴがＳＲＡＭのメモリセルを構
成することを特徴とする請求項１乃至請求項５に記載の
半導体装置。 - 【請求項７】 前記ＴＦＴが液晶表示装置のスイッチン
グ素子を構成することを特徴とする請求項１乃至請求項
５の何れか一項に記載の半導体装置。 - 【請求項８】 半導体薄膜に形成したチャネル領域、ド
レイン領域及びソース領域と、前記半導体薄膜に対して
ゲート絶縁膜を介して積層したゲート電極とによって構
成されるＴＦＴを有する半導体装置の製造方法であっ
て、 前記ゲート電極を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記チャネル領域に位置する前記ゲート絶縁膜を部分的
に除去する工程と、 前記半導体薄膜を部分的に前記ゲート電極に接続して形
成する工程と、 前記半導体薄膜をチャネル領域、ドレイン領域及びソー
ス領域に区分する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項９】 半導体薄膜に形成したチャネル領域、ド
レイン領域及びソース領域と、前記半導体薄膜に対して
ゲート絶縁膜を介して積層したゲート電極とによって構
成されるＴＦＴを有する半導体装置の製造方法であっ
て、 前記半導体薄膜を形成する工程と、 前記ゲート絶縁膜を形成する工程と、 前記チャネル領域に位置する前記ゲート絶縁膜を部分的
に除去する工程と、 前記ゲート電極を部分的に前記半導体薄膜に接続して形
成する工程と、 前記半導体薄膜をチャネル領域、ドレイン領域及びソー
ス領域に区分する工程とを備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162183A JPH118391A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162183A JPH118391A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118391A true JPH118391A (ja) | 1999-01-12 |
Family
ID=15749596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162183A Pending JPH118391A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140490A (ja) * | 2004-11-12 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体チップ |
-
1997
- 1997-06-19 JP JP9162183A patent/JPH118391A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140490A (ja) * | 2004-11-12 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体チップ |
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