JP2556673B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍem
ory)を有する半導体集積回路装置に適用して有効な技術
に関するものである。 【０００２】 【従来の技術】ＳＲＡＭは相補性データ線とワード線と
の交差部にメモリセルを配置している。メモリセルは、
フリップフロップ回路及びその一対の入出力端子に夫々
一方の半導体領域が接続された２個の転送用ＭＩＳＦＥ
Ｔで構成されている。 【０００３】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴ及び２個の高抵抗負荷素子で構成され、
情報蓄積部として使用されている。高抵抗負荷素子は、
抵抗値を低減する不純物が導入されていないか或は若干
導入されている多結晶珪素膜で構成されている。高抵抗
負荷素子は、前記駆動用ＭＩＳＦＥＴのゲート電極の上
部に配置されている。 【０００４】前記メモリセルの転送用ＭＩＳＦＥＴのゲ
ート電極はワード線に接続されている。転送用ＭＩＳＦ
ＥＴの他方の半導体領域は相補性データ線に接続されて
いる。 【０００５】このように構成されるメモリセルは、駆動
用ＭＩＳＦＥＴの上部に高抵抗負荷素子を配置している
ので占有面積を縮小し、ＳＲＡＭの高集積化を図ること
ができる特徴がある。 【０００６】なお、前述のＳＲＡＭについては、日経マ
グロウヒル社、日経エレクトロニクス、1985年12月30日
号、第117頁乃至第145頁に記載されている。 【０００７】 【発明が解決しようとする課題】本発明者は、前述のＳ
ＲＡＭの高集積化について検討した結果、次のような問
題点が生じることを見出した。 【０００８】前記ＳＲＡＭの高集積化によってメモリセ
ルのサイズが縮小すると、高抵抗負荷素子のサイズが比
例して縮小される。高抵抗負荷素子は受動素子であるた
めに比較的定常的に電流が流れる。つまり、低消費電力
化を図るＳＲＡＭは、待機時電流(スタンバイ電流)を低
減するために高抵抗負荷素子のサイズの縮小と共にその
抵抗値を高めている。しかしながら、高抵抗負荷素子の
抵抗値を高めると、単一フリップフロップ回路の蓄積ノ
ードに供給される電流量が低下する。蓄積ノードのリー
ク電流，ＭＯＳのテーリング電流で蓄積電荷は除々に失
なわれており、供給電流以上にこの電流が多いと、メモ
リセルに蓄積された情報が特に低電圧時(リテンション
時)に反転し易いので、ＳＲＡＭの誤動作が多発する。 【０００９】また、前記高抵抗負荷素子は駆動用ＭＩＳ
ＦＥＴのゲート電極の上部に配置されているので、この
ゲート電極からの電界効果によって抵抗値に変動が生じ
易い。つまり、高抵抗負荷素子の抵抗値を最適化するこ
とが難しい。 【００１０】また、ＳＲＡＭの高集積化によってメモリ
セルのサイズが縮小すると、情報蓄積部（フリップフロ
ップ回路の蓄積ノード）の電荷蓄積量が低下する。この
ため、α線の入射によってＳＲＡＭのソフトエラーが多
発する。 【００１１】本発明の目的は、ＳＲＡＭの高集積化を図
ると共に、低消費電力化を図ることが可能な技術を提供
することにある。 【００１２】本発明の他の目的は、前記目的を達成する
と共に、ＳＲＡＭのメモリセルの負荷素子の最適化を図
ることが可能な技術を提供することにある。 【００１３】本発明の他の目的は、前記目的を達成する
と共に、ＳＲＡＭのソフトエラーを防止することが可能
な技術を提供することにある。 【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【００１５】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 【００１６】ＳＲＡＭにおいて、メモリセルの駆動用Ｍ
ＩＳＦＥＴの上部に駆動用ＭＩＳＦＥＴのドレイン領域
に接続された負荷用ＭＩＳＦＥＴのゲート電極を設け、
この負荷用ＭＩＳＦＥＴのゲート電極の上部にゲート絶
縁膜を介在させて負荷用ＭＩＳＦＥＴのチャネル形成領
域、ソース領域及びドレイン領域を設ける。 【００１７】また、前記負荷用ＭＩＳＦＥＴのゲート電
極は駆動用ＭＩＳＦＥＴのゲート電極の上部に設ける。 【００１８】また、前記負荷用ＭＩＳＦＥＴのゲート電
極はメモリセル内を覆うように設ける。 【００１９】 【作用】上述した手段によれば、メモリセルのフリップ
フロップ回路を完全ＣＭＯＳ型とし、負荷素子の動作時
電流量と待機時電流量との比を高めることができるの
で、低消費電力化を図ることができると共に、駆動用Ｍ
ＩＳＦＥＴの上部に負荷用ＭＩＳＦＥＴを配置するの
で、メモリセル面積を縮小し、ＳＲＡＭの高集積化を図
ることができる。 【００２０】また、前記駆動用ＭＩＳＦＥＴのゲート電
極からの電界効果を遮蔽することができるので、負荷用
ＭＩＳＦＥＴの動作時電流量、待機時電流量の夫々を独
立に最適化することができる。 【００２１】また、メモリセルの情報蓄積部（フリップ
フロップ回路の蓄積ノード）の電荷蓄積量を増加するこ
とができるので、ソフトエラーを防止することができ
る。 【００２２】以下、本発明の構成について、実施例とと
もに説明する。 【００２３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。 【００２４】 【実施例】 （実 施 例 Ｉ ）本発明の実施例ＩであるＳＲＡＭのメ
モリセルを図３(等価回路図)で示す。 【００２５】図３に示すように、ＳＲＡＭのメモリセル
は、相補性データ線ＤＬ，ＤＬとワード線ＷＬとの交差
部に配置されている。相補性データ線ＤＬは行方向に延
在している。ワード線ＷＬは列方向に延在している。 【００２６】前記メモリセルは、フリップフロップ回路
とその一対の入出力端子に一方の半導体領域が夫々接続
された２個の転送用ＭＩＳＦＥＴＱt₁及びＱt₂で構成さ
れている。 【００２７】前記転送用ＭＩＳＦＥＴＱt₁，Ｑt₂の夫々
はｎチャネル型で構成されている。転送用ＭＩＳＦＥＴ
Ｑt₁，Ｑt₂の夫々の他方の半導体領域は相補性データ線
ＤＬに接続されている。転送用ＭＩＳＦＥＴＱt₁，Ｑt₂
の夫々のゲート電極はワード線ＷＬに接続されている。 【００２８】フリップフロップ回路は情報蓄積部（情報
蓄積ノード部を有する）として構成されている。フリッ
プフロップ回路は、２個の駆動用ＭＩＳＦＥＴＱd₁及び
Ｑd₂と２個の負荷用ＭＩＳＦＥＴＱp₁及びＱp₂とで構成
されている。駆動用ＭＩＳＦＥＴＱd₁及びＱd₂はｎチャ
ネル型で構成され、負荷用ＭＩＳＦＥＴＱp₁及びＱp₂は
ｐチャネル型で構成されている。つまり、フリップフロ
ップ回路は完全ＣＭＯＳ(フルＣＭＯＳ)で構成されてい
る。 【００２９】駆動用ＭＩＳＦＥＴＱd₁、Ｑd₂の夫々のソ
ース領域は基準電圧Ｖｓｓに接続されている。基準電圧
Ｖｓｓは、例えば回路の接地電位０[Ｖ]である。駆動用
ＭＩＳＦＥＴＱd₁のドレイン領域は、負荷用ＭＩＳＦＥ
ＴＱp₁のドレイン領域、転送用ＭＩＳＦＥＴＱt₂の一方
の半導体領域、駆動用ＭＩＳＦＥＴＱd₂のゲート電極及
び負荷用ＭＩＳＦＥＴＱp₂のゲート電極に接続されてい
る。駆動用ＭＩＳＦＥＴＱd₂のドレイン領域は、負荷用
ＭＩＳＦＥＴＱp₂のドレイン領域、転送用ＭＩＳＦＥＴ
Ｑt₁の一方の半導体領域、駆動用ＭＩＳＦＥＴＱd₁のゲ
ート電極及び負荷用ＭＩＳＦＥＴＱp₁のゲート電極に接
続されている。負荷用ＭＩＳＦＥＴＱp₁、Ｑp₂の夫々の
ソース領域は電源電圧Ｖｃｃに接続されている。電源電
圧Ｖｃｃは、例えば回路の動作電圧５[Ｖ]である。 【００３０】次に、このように構成されるＳＲＡＭの具
体的なメモリセルの構造について、図２(平面図)及び図
１(図２のＩ−Ｉ切断線で切った断面図)を用いて簡単に
説明する。 【００３１】前記メモリセルは、図１及び図２に示すよ
うに、単結晶珪素からなるｎ−型半導体基板１の主面部
に形成されたｐ−型ウエル領域２の主面部に設けられて
いる。図示しないが、ｐ−型ウエル領域２と異なる領域
において、半導体基板１の主面部にはｎ−型ウエル領域
が設けられている。メモリセル間或はメモリセルを構成
する各素子間において、ウエル領域２の主面にはフィー
ルド絶縁膜３及びｐ型チャネルストッパ領域４が設けら
れている。フィールド絶縁膜３、チャネルストッパ領域
４の夫々は、メモリセル間或はメモリセルを構成する素
子間を電気的に分離するように構成されている。 【００３２】メモリセルの転送用ＭＩＳＦＥＴＱt₁，Ｑ
t₂の夫々は、図１、図２及び図４（所定の製造工程にお
ける平面図）で示すように、フィールド絶縁膜３及びチ
ャネルストッパ領域４で囲まれた領域内において、ウエ
ル領域２の主面に構成されている。すなわち、転送用Ｍ
ＩＳＦＥＴＱt₁，Ｑt₂の夫々は、主に、ウエル領域２、
ゲート絶縁膜５、ゲート電極７、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域９及び一対のｎ＋型
半導体領域１１で構成されている。 【００３３】ウエル領域２はチャネル形成領域として使
用される。 【００３４】ゲート絶縁膜５はウエル領域２の主面を酸
化して形成した酸化珪素膜で構成されている。 【００３５】ゲート電極７はゲート絶縁膜５の所定の上
部に構成されている。ゲート電極７は、多結晶珪素膜７
Ａの上部に高融点金属シリサイド膜(ＷＳi₂)７Ｂが積層
された複合膜で構成されている。多結晶珪素膜７Ａは、
ＣＶＤで堆積され、抵抗値を低減するｎ型不純物(Ｐ又
はＡｓ)が導入されている。高融点金属シリサイド膜７
Ｂはスパッタ又はＣＶＤで堆積させている。この複合膜
で構成されたゲート電極７は、多結晶珪素膜の単層に比
べて比抵抗値が小さく、動作速度の高速化を図ることが
できる。また、ゲート電極７は、上層が高融点金属シリ
サイド膜７Ｂで構成されているので、ゲート電極７の上
層の多結晶珪素膜(１４及び１７Ｂ)に導入される不純物
の導電型に関係なく、上層の多結晶珪素膜との接続に際
してはオーミック接続を行うことができる。 【００３６】転送用ＭＩＳＦＥＴＱt₁，Ｑt₂の夫々のゲ
ート電極７は、列方向に延在するワード線(ＷＬ)７と一
体に構成されている。ワード線７はフィールド絶縁膜３
上に設けられている。 【００３７】また、ゲート電極７は、多結晶珪素膜７Ａ
の上部に前記以外の高融点金属シリサイド(ＭoＳi₂,Ｔa
Ｓi₂,ＴiＳi₂)膜或は高融点金属(Ｍo,Ｔa,Ｔi,Ｗ)膜を
積層した複合膜で構成してもよい。また、ゲート電極７
は、多結晶珪素膜、高融点金属膜或は高融点金属シリサ
イド膜の単層で構成してもよい。 【００３８】低不純物濃度の半導体領域９は、高不純物
濃度の半導体領域１１と一体に構成され、ウエル領域２
の主面部においてチャネル形成領域側に設けられてい
る。低不純物濃度の半導体領域９は、転送用ＭＩＳＦＥ
ＴＱt₁，Ｑt₂の夫々を所謂ＬＤＤ(Ｌightly Ｄoped Ｄr
ain)構造に構成するようになっている。低不純物濃度の
半導体領域９はゲート電極７に対して自己整合で構成さ
れている。 【００３９】高不純物濃度の半導体領域１１は、ゲート
電極７の側壁に形成されたサイドウォールスペーサ１０
に対して自己整合で構成されている。 【００４０】メモリセルの駆動用ＭＩＳＦＥＴＱd₁，Ｑ
d₂の夫々は、前記転送用ＭＩＳＦＥＴＱt₁，Ｑt₂の夫々
と実質的に同様の構造で構成されている。すなわち、駆
動用ＭＩＳＦＥＴＱd₁，Ｑd₂の夫々は、ウエル領域２、
ゲート絶縁膜５、ゲート電極７、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域９及び一対のｎ＋型
半導体領域１１で構成されている。駆動用ＭＩＳＦＥＴ
Ｑd₁，Ｑd₂の夫々はＬＤＤ構造で構成されている。 【００４１】駆動用ＭＩＳＦＥＴＱd₁のゲート電極７の
延在する一端は、接続孔６を通過し、ｎ＋型半導体領域
８を介在させ、転送用ＭＩＳＦＥＴＱt₁の一方の半導体
領域１１に接続されている。同様に、駆動用ＭＩＳＦＥ
ＴＱd₂のゲート電極７の延在する一端は、接続孔６を通
過し、ｎ＋型半導体領域８を介在させ、転送用ＭＩＳＦ
ＥＴＱt₂の一方の半導体領域１１に接続されている。接
続孔６はゲート絶縁膜５に形成されている。半導体領域
８は、ゲート電極７の下層の多結晶珪素膜７Ａから接続
孔６を通してウエル領域２の主面部に拡散されたｎ型不
純物で構成されている。 【００４２】駆動用ＭＩＳＦＥＴＱd₁のゲート電極７の
延在する他端は、接続孔６を通過し、ｎ＋型半導体領域
８を介在させ、駆動用ＭＩＳＦＥＴＱd₂のドレイン領域
である半導体領域１１に接続されている。駆動用ＭＩＳ
ＦＥＴＱd₁のドレイン領域である半導体領域１１と転送
用ＭＩＳＦＥＴＱt₂の一方の半導体領域１１とは一体に
構成されている。 【００４３】前記転送用ＭＩＳＦＥＴＱt₁，Ｑt₂の夫々
の他方の半導体領域１１には、層間絶縁膜１８に形成さ
れた接続孔１９を通して、データ線(ＤＬ)２０が接続さ
れている。データ線２０は層間絶縁膜１８の上部を行方
向に延在するように構成されている。データ線２０は、
例えばアルミニウム膜か、マイグレーションを防止する
Ｃｕ又は及びＳｉが添加されたアルミニウム合金膜で構
成する。 【００４４】駆動用ＭＩＳＦＥＴＱd₁，Ｑd₂の夫々のソ
ース領域である半導体領域１１は基準電圧Ｖｓｓが印加
されている。この基準電圧Ｖｓｓの供給は、図示しない
が、ゲート電極７及びワード線７と同一導電層で形成さ
れかつ同一列方向に延在する基準電圧配線によって行わ
れている。この基準電圧配線は、ゲート絶縁膜５に形成
された接続孔６を通して駆動用ＭＩＳＦＥＴＱd₁，Ｑd₂
の夫々のソース領域である半導体領域１１に接続されて
いる。 【００４５】メモリセルの負荷用ＭＩＳＦＥＴＱp₁は駆
動用ＭＩＳＦＥＴＱd₁の上部に構成されている。負荷用
ＭＩＳＦＥＴＱp₂は駆動用ＭＩＳＦＥＴＱd₂の上部に構
成されている。すなわち、負荷用ＭＩＳＦＥＴＱp₁，Ｑ
p₂の夫々は、主に、ゲート電極１４、ゲート絶縁膜１
５、チャネル形成領域１７Ａ、ドレイン領域１７Ｂ及び
ソース領域１７Ｃで構成されている。 【００４６】図５(所定の製造工程における平面図)に詳
細に示すように、負荷用ＭＩＳＦＥＴＱp₁のゲート電極
１４は、駆動用ＭＩＳＦＥＴＱd₁のゲート電極７の上部
にそれを覆うように構成されている。ゲート電極１４と
ゲート電極７との間には層間絶縁膜１２が設けられてい
る。負荷用ＭＩＳＦＥＴＱp₁のゲート電極１４は、層間
絶縁膜１２に形成された接続孔１３を通して駆動用ＭＩ
ＳＦＥＴＱd₁のゲート電極７の高融点金属シリサイド膜
７Ｂの表面に接続されている。したがって、負荷用ＭＩ
ＳＦＥＴＱp₁のゲート電極１４は、ゲート電極７を介在
させて駆動用ＭＩＳＦＥＴＱd₂のドレイン領域である半
導体領域１１に接続されている。同様に、負荷用ＭＩＳ
ＦＥＴＱp₂のゲート電極１４は、駆動用ＭＩＳＦＥＴＱ
d₂のゲート電極７の上部にそれを覆うように構成されて
いる。負荷用ＭＩＳＦＥＴＱp₂のゲート電極１４は、接
続孔１３を通して駆動用ＭＩＳＦＥＴＱd₂のゲート電極
７の高融点金属シリサイド膜７Ｂの表面に接続される。
したがって、負荷用ＭＩＳＦＥＴＱp₂のゲート電極１４
は、転送用ＭＩＳＦＥＴＱt₂の一方の半導体領域１１と
一体に構成された、駆動用ＭＩＳＦＥＴＱd₁のドレイン
領域である半導体領域１１に接続されている。 【００４７】このゲート電極１４は抵抗値を低減する不
純物が導入された多結晶珪素膜で構成されている。この
多結晶珪素膜にはｎ型不純物(Ａｓ又はＰ)が導入されて
いる。ゲート電極１４は、ｎ型不純物を導入した多結晶
珪素膜で構成しているので、駆動用ＭＩＳＦＥＴＱd₁，
Ｑd₂の夫々のゲート電極７又はｎ＋型半導体領域１１と
の接続に際して、オーミック特性を損なうことはない。
すなわち、ｎ型不純物を導入した多結晶珪素膜で構成さ
れたゲート電極１４は接続を行い易い特徴がある。 【００４８】また、ｐ型不純物(Ｂ)が導入された多結晶
珪素膜でゲート電極１４を構成する場合は、寄生ダイオ
ードの挿入を避けるために、高融点金属シリサイド膜７
Ｂを介在させて、半導体領域１１或はゲート電極７に接
続する。ｐ型不純物が導入された多結晶珪素膜からなる
ゲート電極１４は、ｎ型ゲート電極の場合に比べて負荷
用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫々のしきい値電圧を下げ
ることができる。このしきい値電圧の低下は、負荷用Ｍ
ＩＳＦＥＴＱp₁，Ｑp₂の夫々のチャネル形成領域１７Ａ
に導入される不純物の導入量を低下させることができる
ので、不純物の導入量を制御し易くなる。 【００４９】また、本発明者の基礎研究の結果、1000
[Å]程度或はそれ以上の膜厚でゲート電極１４を形成し
た場合、駆動用ＭＩＳＦＥＴＱd₁又はＱd₂のゲート電極
７からの電界効果によってゲート電極１４（多結晶珪素
膜）の内部に空乏層が形成され、ゲート電極７からの電
界効果をゲート電極１４で遮蔽することができる効果が
確認された。したがって、ゲート電極７は前記膜厚で構
成されている。 【００５０】また、ゲート電極１４は、多結晶珪素膜に
限定されず、高融点金属シリサイド膜或は高融点金属膜
の単層で構成してもよい。この場合においては、ゲート
電極１４と接続される導電層の導電型が関係なくなる。 【００５１】ゲート電極１４は、フリップフロップ回路
の蓄積ノード部の電荷蓄積量を増加するために、メモリ
セル内を覆うように引き伸ばされている。 【００５２】ゲート絶縁膜１５は、ＣＶＤで堆積させた
酸化珪素膜で構成されている。 【００５３】チャネル形成領域１７Ａは、図７（所定の
製造工程における平面図）に詳細に示すように、ゲート
絶縁膜１５の所定の上部に形成されている。チャネル形
成領域１７Ａは抵抗値を低減する不純物が導入されてい
ないか、又は若干ｐ型不純物が導入された、ｉ型の多結
晶珪素膜で構成されている。 【００５４】ドレイン領域１７Ｂは、前記チャネル形成
領域１７Ａの一端側と一体に構成されており、ｎ型不純
物が導入されたｎ型の多結晶珪素膜で構成されている。
ドレイン領域１７Ｂは、ゲート絶縁膜１５（チャネル形
成領域１７Ａ部分以外は層間絶縁膜として使用される）
に形成された接続孔１６を通してゲート電極１４に接続
されている。ドレイン領域１７Ｂ、ゲート電極１４の夫
々は前述のようにｎ型の多結晶珪素膜で構成されている
ので、ドレイン領域１７Ｂとゲート電極１４とはオーミ
ック接続することができる。 【００５５】ソース領域１７Ｃは、チャネル形成領域１
７Ａの他端側と一体に構成されており、ｐ型不純物が導
入されたｐ型の多結晶珪素膜で構成されている。ソース
領域１７Ｃは列方向に延在する電源電圧配線Ｖｃｃと一
体に構成されている。 【００５６】この負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫々
は、前述のように、ドレイン領域１７Ｂ、チャネル形成
領域１７Ａ及びソース領域１７Ｃの導電型をｐ‐ｉ‐ｐ
構造で構成している。この構造で構成される負荷用ＭＩ
ＳＦＥＴＱp₁，Ｑp₂の夫々は、ドレイン領域１７Ｂとゲ
ート電極１４とをオーミック接続し易い特徴がある。 【００５７】また、負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫
々は、ドレイン領域１７Ｂ、チャネル形成領域１７Ａ及
びソース領域１７Ｃの導電型をｐ‐ｉ‐ｐ構造で構成し
てもよい。この構造で構成される負荷用ＭＩＳＦＥＴＱ
p₁，Ｑp₂の夫々は、ゲート電極１４をｐ型の多結晶珪素
膜で構成する場合において、ドレイン領域１７Ｂとゲー
ト電極１４とをオーミック接続し易い特徴がある。 【００５８】負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫々は、
ゲート電極１４に印加される電圧の制御によってソース
領域１７Ｃからドレイン領域１７Ｂに流れる電流量を制
御することができる。負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の
夫々は、完全なスイッチ素子であるので、フリップフロ
ップ回路の蓄積ノード部に電源電圧Ｖｃｃを供給する供
給時(動作時)の電流量と、電源電圧Ｖｃｃを供給しない
非供給時(待機時)の電流量との比(ＯＮ／ＯＦＦ比)を高
めることができる。つまり、負荷用ＭＩＳＦＥＴＱp₁，
Ｑp₂の夫々は、動作時の電流量を多くすることができ、
待機時の電流量を非常に少なくすることができる。 【００５９】このように、ＳＲＡＭにおいて、駆動用Ｍ
ＩＳＦＥＴＱd の上部に駆動用ＭＩＳＦＥＴＱd のドレ
イン領域(半導体領域１１)に接続された負荷用ＭＩＳＦ
ＥＴＱp のゲート電極１４を設け、この負荷用ＭＩＳＦ
ＥＴＱp のゲート電極１４の上部にゲート絶縁膜１５を
介在させて負荷用ＭＩＳＦＥＴＱp のチャネル形成領域
１７Ａ、ソース領域１７Ｃ及びドレイン領域１７Ｂを設
けることにより、メモリセルのフリップフロップ回路を
完全ＣＭＯＳ型とし、負荷素子(負荷用ＭＩＳＦＥＴＱp
)の動作時電流量と待機時電流量との比を高めることが
できるので、低消費電力化を図ることができると共に、
駆動用ＭＩＳＦＥＴＱd の上部に負荷用ＭＩＳＦＥＴＱ
p を配置するので、メモリセル面積を縮小し、高集積化
を図ることができる。 【００６０】また、前記負荷用ＭＩＳＦＥＴＱp のゲー
ト電極１４を駆動用ＭＩＳＦＥＴＱd のゲート電極７の
上部に設けることにより、駆動用ＭＩＳＦＥＴＱd のゲ
ート電極７からの電界効果を遮蔽することができるの
で、負荷用ＭＩＳＦＥＴＱp の動作時電流量、待機時電
流量の夫々を独立に最適化することができる。 【００６１】また、前記負荷用ＭＩＳＦＥＴＱp のゲー
ト電極１４をメモリセル内において引き伸してメモリセ
ルを覆うように構成することにより、ゲート電極１４の
面積の増加に比例し、メモリセルの情報蓄積部(フリッ
プフロップ回路の蓄積ノード部)の電荷蓄積量を増加す
ることができるので、ソフトエラーを防止することがで
きる。ソフトエラーを防止することは、メモリセル面積
をさらに縮小することができるので、ＳＲＡＭのより高
集積化を図ることができる。 【００６２】次に、前記ＳＲＡＭのメモリセルの製造方
法について、図７乃至図１３（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。 【００６３】まず、単結晶珪素からなるｎ−型半導体基
板１を用意する。 【００６４】次に、メモリセル形成領域、図示しない周
辺回路のｎチャネルＭＩＳＦＥＴ形成領域の夫々におい
て、半導体基板１の主面部にｐ−型ウエル領域２を形成
する。 【００６５】次に、メモリセルの各素子間において、ウ
エル領域２の主面にフィールド絶縁膜３及びｐ型チャネ
ルストッパ領域４を形成する。 【００６６】次に、図７に示すように、メモリセルの各
素子形成領域において、ウエル領域２の主面上にゲート
絶縁膜５を形成する。ゲート絶縁膜５は、ウエル領域２
の主面を酸化して形成した酸化珪素膜で形成する。ゲー
ト絶縁膜５は、例えば250〜350[Å]程度の膜厚で形成す
る。 【００６７】次に、図８に示すように、接続孔６を形成
する。接続孔６は、ゲート電極７を直接ウエル領域２の
主面に接続する部分において、ゲート絶縁膜５を部分的
に除去することによって形成することができる。 【００６８】次に、図９に示すように、ゲート電極７、
ワード線７(図示しない)及び基準電圧配線（図示しな
い）を形成する。ゲート電極７は、多結晶珪素膜７Ａの
上部に高融点金属シリサイド膜７Ｂを積層した複合膜で
形成する。多結晶珪素膜７Ａは、ＣＶＤで堆積し、抵抗
値を低減するｎ型不純物であるＰを導入する。多結晶珪
素膜７Ａは、例えば2000〜3000[Å]程度の膜厚で形成す
る。高融点金属シリサイド膜７Ｂはスパッタで堆積す
る。高融点金属シリサイド膜７Ｂは例えば2500〜3500
[Å]程度の膜厚で形成する。多結晶珪素膜７Ａ及び高融
点金属シリサイド膜７Ｂは、ＲＩＥ等の異方性エッチン
グでパターンニングする。 【００６９】次に、図１０に示すように、ソース領域及
びドレイン領域の一部として使用されるｎ型半導体領域
９を形成する。半導体領域９は、例えば１０¹³[atoms/c
m²]程度のＰを40〜60[ＫｅＶ]程度のエネルギのイオン
打込みで導入することによって形成することができる。
この不純物の導入に際しては、主に、ゲート電極７及び
フィールド絶縁膜３を不純物導入用マスクとして用い
る。したがって、半導体領域９は、ゲート電極７に対し
て自己整合で形成するこができる。 【００７０】また、同図１０に示すように、接続孔６を
通してゲート電極７が接続されたウエル領域２の主面部
には、ｎ＋型半導体領域８が形成される。半導体領域８
は、ゲート電極７の下層の多結晶珪素膜７Ａに導入され
たｎ型不純物がウエル領域２の主面部に熱拡散すること
によって形成することができる。半導体領域８は、例え
ばゲート電極７の上層の高融点金属シリサイド膜７Ｂを
活性化する際の熱処理工程と同一工程によって形成され
る。 【００７１】次に、ゲート電極７の側壁にサイドウォー
ルスペーサ１０を形成する。サイドウォールスペーサ１
０は、ゲート電極７を覆うように、ＣＶＤで酸化珪素膜
を堆積し、この酸化珪素膜にＲＩＥ等の異方性エッチン
グを施すことによって形成することができる。 【００７２】次に、図１１に示すように、ソース領域及
びドレイン領域として使用されるｎ＋型半導体領域１１
を形成する。半導体領域１１は例えば１０¹⁵〜１０¹⁶[a
toms/cm²]程度のＡｓを40〜60[ＫｅＶ]程度のエネルギ
のイオン打込みで導入することによって形成することが
できる。この不純物の導入に際しては、主に、ゲート電
極７、フィールド絶縁膜３及びサイドウォールスペーサ
１０を不純物導入用マスクとして用いる。したがって、
半導体領域１１は、サイドウォールスペーサ１０に対し
て自己整合で形成するこができる。この半導体領域１１
を形成することによって、転送用ＭＩＳＦＥＴＱt₁，Ｑ
t₂の夫々及び駆動用ＭＩＳＦＥＴＱd₁，Ｑd₂の夫々が完
成する。 【００７３】なお、図示しないが、周辺回路を構成する
ｐチャネルＭＩＳＦＥＴのソース領域及びドレイン領域
であるｐ＋型半導体領域は、半導体領域１１を形成する
工程の後に形成される。 【００７４】次に、ゲート電極７の上部を含む基板全面
に、層間絶縁膜１２を形成する。層間絶縁膜１２はＣＶ
Ｄで堆積させたち密な膜質を有する酸化珪素膜で形成す
る。層間絶縁膜１２は、段差形状の成長を緩和し上層の
導電層のステップカバレッジを向上できるように、 300
〜1500[Å]程度の薄い膜厚で形成する。 【００７５】次に、ゲート電極７とゲート電極(１４)と
の接続部分において、層間絶縁膜１２を部分的に除去
し、接続孔１３を形成する。 【００７６】次に、図１２に示すように、前記接続孔１
３を通してゲート電極７に接続する負荷用ＭＩＳＦＥＴ
Ｑp₁，Ｑp₂の夫々のゲート電極１４を形成する。ゲート
電極１４はＣＶＤで堆積した多結晶珪素膜で形成する。
ゲート電極１４は例えば1000〜1500[Å]程度の薄い膜厚
で形成する。ゲート電極１４は１０¹⁵〜１０¹⁶[atoms/c
m²]程度のＰを20〜40[ＫｅＶ]程度のエネルギのイオン
打込みで導入している。つまり、ゲート電極１４はｎ型
の多結晶珪素膜で形成されている。 【００７７】次に、ゲート電極１４を覆うように、基板
全面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５
は、例えばち密な膜質を有するＣＶＤで堆積した酸化珪
素膜で形成する。ゲート絶縁膜１５は例えば200〜400
[Å]程度の膜厚で形成する。 【００７８】次に、図１３に示すように、ゲート絶縁膜
１５の上部に、負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫々の
チャネル形成領域１７Ａ、ドレイン領域１７Ｂ、ソース
領域１７Ｃ（電源電圧配線を含む）を順次形成する。チ
ャネル形成領域１７Ａ、ドレイン領域１７Ｂ及びソース
領域１７Ｃは、例えばＣＶＤで堆積した多結晶珪素膜で
形成し、650〜2000[Å]程度の膜厚で形成する。チャネ
ル形成領域１７Ａは、例えば多結晶珪素膜に１０¹³[ato
ms/cm²]程度のＢＦ₂を50〜70[ＫｅＶ]程度のエネルギの
イオン打込みで導入し、ｉ型(若干ｐ型)に形成する。ド
レイン領域１７Ｂは、例えば多結晶珪素膜に１０¹⁵[ato
ms/cm²]程度のＡｓを50〜70[ＫｅＶ]程度のエネルギの
イオン打込みで導入し、ｎ型に形成する。ソース領域１
７Ｃは、例えば多結晶珪素膜に１０¹⁵[atoms/cm²]程度
のＢＦ₂を50〜70[ＫｅＶ]程度のエネルギのイオン打込
みで導入し、ｐ型に形成する。このチャネル形成領域１
７Ａ、ドレイン領域１７Ｂ及びソース領域１７Ｃを形成
することによって、負荷用ＭＩＳＦＥＴＱp₁及びＱp₂が
完成する。 【００７９】次に、基板全面に層間絶縁膜１８を形成す
る。層間絶縁膜１８は、例えばＣＶＤで堆積した酸化珪
素膜の上部にＣＶＤで堆積したＰＳＧ膜を形成した複合
膜で形成する。この後、層間絶縁膜１８に接続孔１９を
形成する。 【００８０】次に、前記図１及び図２に示すように、接
続孔１９を通して転送用ＭＩＳＦＥＴＱt₁，Ｑt₂の夫々
の他方の半導体領域１１に接続するように、層間絶縁膜
１８の上部にデータ線２０を形成する。 【００８１】これら一連の製造工程を施すことによっ
て、本実施例のＳＲＡＭのメモリセルは完成する。 【００８２】（実 施 例 II ）本発明の実施例IIである
ＳＲＡＭのメモリセルを図１４(平面図)で示す。 【００８３】図１４に示すように、ＳＲＡＭのメモリセ
ルは、基本的には前記実施例Ｉに示すメモリセルと同様
の構造で構成されている。負荷用ＭＩＳＦＥＴＱp₁，Ｑ
p₂の夫々のゲート電極１４は、メモリセル内を引き回さ
ずに最短距離で駆動用ＭＩＳＦＥＴＱd₁，Ｑd₂の夫々の
ドレイン領域である半導体領域１１に接続されている。
ゲート電極１４は負荷用ＭＩＳＦＥＴＱp₁，Ｑp₂の夫々
のチャネル形成領域１７Ａ部分だけに構成されている。
したがって、本実施例IIのメモリセルは、シンプルな構
造で構成されている。 【００８４】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において、種々変更し得ることは勿論である。 【００８５】 【発明の効果】本願において開示された発明のうち、代
表的なものによって得ることができる効果を簡単に説明
すれば、次のとおりである。 【００８６】ＳＲＡＭにおいて、高集積化を図ると共
に、低消費電力化を図ることができる。 【００８７】また、ＳＲＡＭのメモリセルの負荷素子の
最適化を図ることができる。 【００８８】また、ＳＲＡＭのソフトエラーを防止する
ことができる。

【図面の簡単な説明】 【図１】本発明の実施例ＩであるＳＲＡＭのメモリセル
の要部断面図である。 【図２】前記メモリセルの平面図である。 【図３】前記メモリセルの等価回路図である。 【図４】前記メモリセルの所定の製造工程における平面
図である。 【図５】前記メモリセルの所定の製造工程における平面
図である。 【図６】前記メモリセルの所定の製造工程における平面
図である。 【図７】前記メモリセルの各製造工程毎に示す要部断面
図である。 【図８】前記メモリセルの各製造工程毎に示す要部断面
図である。 【図９】前記メモリセルの各製造工程毎に示す要部断面
図である。 【図１０】前記メモリセルの各製造工程毎に示す要部断
面図である。 【図１１】前記メモリセルの各製造工程毎に示す要部断
面図である。 【図１２】前記メモリセルの各製造工程毎に示す要部断
面図である。 【図１３】前記メモリセルの各製造工程毎に示す要部断
面図である。 【図１４】本発明の実施例IIであるＳＲＡＭのメモリセ
ルの平面図である。 【符号の説明】 ５，１５…ゲート絶縁膜、７，１４…ゲート電極、８，
９，１１…半導体領域、１７Ａ…チャネル形成領域、１
７Ｂ…ドレイン領域、１７Ｃ…ソース領域、ＤＬ，２０
…データ線、ＷＬ，７…ワード線、Ｑt₁，Ｑt₂…転送用
ＭＩＳＦＥＴ、Ｑd₁，Ｑd₂…駆動用ＭＩＳＦＥＴ、Ｑ
p₁，Ｑp₂…負荷用ＭＩＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 元吉 真 東京都小平市上水本町1450番地 株式会 社日立製作所 武蔵工場内 (72)発明者 小池 淳義 東京都小平市上水本町1450番地 株式会 社日立製作所 武蔵工場内

Claims (1)

1. (57)【特許請求の範囲】 １．負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴとを直列
   接続してなるインバータ回路を２個有し、一方のインバ
   ータ回路の両ゲート電極を他方のインバータ回路の両ド
   レイン領域に接続し、他方のインバータ回路の両ゲート
   電極を一方のインバータ回路の両ドレイン領域に接続す
   ることにより交叉接続されたフリップフロップ回路と、
   夫々の駆動用ＭＩＳＦＥＴのドレイン領域にドレイン又
   はソース領域が接続された転送用ＭＩＳＦＥＴとからな
   るメモリセルを具備する半導体集積回路装置において、
   (a) 半導体基板表面に形成された第１導電型の第１の半
   導体領域と、(b) 前記第１の半導体領域の主面に位置す
   る前記駆動用ＭＩＳＦＥＴの第２導電型のソース・ドレ
   イン領域と、(c) 前記駆動用ＭＩＳＦＥＴのソース・ド
   レイン領域の間に位置し、前記半導体領域の主面上に、
   ゲート絶縁膜として作用する第１の絶縁膜を介して形成
   した前記駆動用ＭＩＳＦＥＴのゲート電極と、(d) 前記
   第１の半導体領域の主面に位置する前記転送用ＭＩＳＦ
   ＥＴの第２導電型のソース・ドレイン領域と、(e) 前記
   駆動用ＭＩＳＦＥＴのゲート電極の上部に第２の絶縁膜
   を介して設けられた前記負荷用ＭＩＳＦＥＴとを含み、 前記負荷用ＭＩＳＦＥＴは前記駆動用ＭＩＳＦＥＴのゲ
   ート電極とは別に設けられたゲート電極と、チャネル領
   域と、前記チャネル領域の両端に設けられた第１導電型
   のソース・ドレイン領域と、前記チャネル領域と前記ゲ
   ート電極との間に設けられたゲート絶縁膜とを有し、 前記駆動用ＭＩＳＦＥＴのゲート電極を第２導電型多結
   晶珪素膜で構成し、 前記負荷用ＭＩＳＦＥＴのゲート電極を第１導電型多結
   晶珪素膜で構成し、 前記一方のインバータ回路の駆動用ＭＩＳＦＥＴの第２
   導電型ゲート電極と、前記他方のインバータ回路の駆動
   用ＭＩＳＦＥＴの第２導電型ドレイン領域と、前記他方
   のインバータ回路に接続される転送用ＭＩＳＦＥＴの第
   ２導電型のソース或いはドレイン領域とを、電気的に接
   続してノードを構成し、このノードに前記一方のインバ
   ータ回路の負荷用ＭＩＳＦＥＴの第１導電型ゲート電極
   又は前記他方のインバータ回路の負荷用ＭＩＳＦＥＴの
   第１導電型ドレイン領域を接続してなる半導体集積回路
   装置。 ２．特許請求の範囲第１項において、 前記第１導電型の負荷用ＭＩＳＦＥＴのゲート電極と前
   記第２導電型のドレイン領域とはシリサイド膜を介して
   接続される半導体集積回路装置。 ３．特許請求の範囲第２項において、 前記第１導電型ゲート電極と第２導電型ドレイン領域と
   はチタンシリサイドを介して接続されてなる半導体集積
   回路装置。