JPH0936315A

JPH0936315A - 半導体装置

Info

Publication number: JPH0936315A
Application number: JP7200456A
Authority: JP
Inventors: Hiroko Hamada; 裕子濱田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-07-13
Filing date: 1995-07-13
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】簡素な構造で、ソフトエラーの発生を効果的に
防止し得る半導体装置を提供する。【解決手段】半導体装置は、配線層３１，３３を有し、
複数の半導体素子から成り、少なくとも半導体素子が形
成された半導体装置の領域の上方に、金属若しくは金属
化合物から成るソフトエラー防止層４０が設けられてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
更に詳しくは、ソフトエラーの発生を効果的に防止し得
る構造を有する半導体装置に関する。

【０００２】

【従来の技術】半導体装置を構成する材料、特にパッケ
ージ材料中には、ウラン（Ｕ）やトリウム（Ｔｈ）など
の放射性物質が微少ではあるが含まれている。これらの
放射性物質から発生したα線が半導体素子に入射する
と、特にメモリ素子において、一過性の誤動作が発生す
る。この誤動作は半導体素子の構造的な欠陥を伴わず、
一度誤動作を起こしても、次の動作時には正常に動作す
る。そして、このような誤動作は、半導体素子の動作中
にランダムに繰り返し無しに発生することから、ソフト
エラーと呼ばれている。

【０００３】α線が半導体基板内に入射すると、半導体
基板中で多量の電子・正孔対が発生する。ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）において、
特に、メモリセル部近傍（とりわけ、電荷を蓄積するキ
ャパシタ近傍）にα線が入射したとき、メモリセル部の
半導体基板側の電極であるポテンシャルウエルが最初か
ら電子で満たされている場合（即ち、メモリセル部が情
報「０」を記憶している場合）には、発生した電子がポ
テンシャルウエルに流れ込んでも、誤動作は生じない。
一方、ポテンシャルウエルが空の場合（即ち、メモリセ
ル部が情報「１」を記憶している場合）には、発生した
電子がポテンシャルウエルに流れ込むと、情報が１から
０に変化してしまう。このように、メモリセル部で発生
するソフトエラーにおいては、情報が１から０に変化す
る。また、ＤＲＡＭのビット線にα線が入射した場合、
ビット線の電位が低下する。このとき、ビット線の電位
が基準電位よりも低くなると、メモリセルに蓄積された
情報を誤って判別するといったソフトエラーが発生す
る。

【０００４】スタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）においては、高集積化に伴い、単位記憶
ノード当たりの寄生容量が小さくなる一方である。そし
て、α線が半導体基板に入射すると、半導体基板中で多
量の電子・正孔対が発生し、かかる電子が半導体基板中
を移動して、ＳＲＡＭのメモリセル部に蓄積された情
報、即ち電荷を破壊し、メモリセル部に誤動作を生じさ
せるといったソフトエラーが発生する。

【０００５】現状では、このようなソフトエラーの発生
を防止するための手段として、ウランやトリウムといっ
た放射性物質の含有率が低いポリイミド樹脂を半導体装
置の表面にコーティングして外部から侵入するα線をポ
リイミド樹脂によって遮蔽する方法が、一般的に用いら
れている。

【０００６】

【発明が解決しようとする課題】一般に、ポリイミド樹
脂は、厚さ１０μｍで、α線を１／１０程度に減衰する
ことが知られている。従って、ポリイミド樹脂によっ
て、パッケージ材料中で生成したα線を確実に遮蔽する
ためには、１５〜２０μｍ厚さのポリイミド樹脂が必要
とされるが、このような厚さであってもソフトエラーの
発生を確実に抑制することは困難である。また、このよ
うな厚さのポリイミド層を半導体装置に形成すること
は、プロセス面から困難である。

【０００７】メモリセル部の蓄積電荷量を増加させるこ
とによってソフトエラーを回避する方法もあるが、大容
量メモリ素子においては、チップ面積の制限からメモリ
セル部のキャパシタ面積が強い制限を受け、蓄積電荷量
にも限界が生じている。ウエルコンタクトを設け、基板
バイアスを加えることによってソフトエラーを回避する
方法もあるが、半導体装置の高集積化に伴い、ウエルコ
ンタクトの確保が難しくなりつつあり、効果的に基板バ
イアスを加えることが困難になっている。更には、半導
体装置の高集積化に伴いスケーリングが進み、メモリ素
子のみならず論理素子に対してもソフトエラーの影響が
大きくなりつつある。

【０００８】近年、半導体装置においては、配線層が多
層化されている。α線は配線層によって大きな減衰を受
ける。しかしながら、図１１の（Ａ）に模式的な一部断
面図を示し、図１１の（Ｂ）に多層配線層の配置関係を
模式図にて示すように、配線層３１，３２，３３は半導
体素子の領域全体を覆っているわけではない。尚、図１
１の（Ａ）は、図１１の（Ｂ）の線Ｂ−Ｂに沿った断面
図である。従って、半導体素子の上方に絶縁層２０のみ
が形成されている領域が存在する。それ故、かかる領域
から侵入したα線を、配線層３１，３２，３３によって
食い止めることはできない。尚、絶縁層２０の上には、
α線を阻止するためのポリイミド層１００が形成されて
いる。また、半導体基板１０には、素子分離領域１１で
分離された半導体素子が形成されている。ここで、半導
体素子は、ゲート電極１２及び拡散領域（ソース・ドレ
イン領域）１３から構成されている。

【０００９】従って、本発明の目的は、簡素な構造で、
ソフトエラーの発生を効果的に防止し得る半導体装置を
提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体装置は、配線層を
有し、複数の半導体素子から成り、少なくとも半導体素
子が形成された半導体装置の領域の上方に、金属若しく
は金属化合物から成るソフトエラー防止層が設けられて
いることを特徴とする。

【００１１】本発明の第１の態様に係る半導体装置にお
いては、ソフトエラー防止層は、半導体基板と配線層の
間、配線層と配線層の間、配線層の上方等、如何なる位
置にも形成することが可能であるが、半導体装置の製造
工程の簡素化及び半導体装置の構造の簡素化の観点から
は、配線層の上方に設けることが好ましい。

【００１２】ソフトエラー防止層は、１層若しくは２層
以上の多層から構成することができる。ソフトエラー防
止層は、半導体装置を略全面覆っていてもよいし、半導
体装置を局所的に覆っていてもよい。ここで、半導体装
置を局所的に覆うとは、半導体素子が形成されていない
半導体装置の領域の上方には、ソフトエラー防止層を設
けないことを意味する。あるいは又、ソフトエラー防止
層及び配線層を半導体素子が形成された半導体装置の領
域に射影したとき、この領域がソフトエラー防止層の射
影像及び配線層の射影像で覆われるように、ソフトエラ
ー防止層をパターニングしてもよい。

【００１３】本発明の第１の態様に係る半導体装置にお
いては、基板バイアス効果と併せて、一層効果的にソフ
トエラーの発生を防止するために、ソフトエラー防止層
をウエルコンタクトに接続するか、あるいは又、ダイパ
ッドに接続することが好ましい。後者の場合、ソフトエ
ラー防止層とダイパッドの接続を容易なものとするため
に、ソフトエラー防止層にボンディングパッドを設ける
ことが望ましい。あるいは又、ソフトエラー防止層を電
気的にフローティング状態としてもよい。

【００１４】本発明の第１の態様に係る半導体装置にお
けるソフトエラー防止層は、導電性を有する如何なる材
料からも作製することができるが、半導体装置の製造工
程において屡々使用される、アルミニウム、タングステ
ン、銅、チタン、コバルト、金、及びモリブデンから成
る群から選択された金属、又はこれらの化合物から成る
群から選択された金属化合物から形成することが好まし
い。金属化合物としてアルミニウム合金を使用する場合
には、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａ
ｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等を挙げることができる。
更には、金属化合物として各種の金属シリサイドを挙げ
ることもできる。あるいは又、ソフトエラー防止層を非
晶質の金属又は金属化合物から形成することで、ソフト
エラー防止層を構成するグレインのドメインに沿ってα
線がソフトエラー防止層を透過する、所謂チャネリング
の発生を効果的に防止することができる。この場合、ソ
フトエラー防止層は、タングステン、チタン又はモリブ
デンから構成することが望ましいが、これらの材料に限
定するものではない。尚、ソフトエラー防止層は、例え
ばスパッタ法やＣＶＤ法にて形成することができる。ソ
フトエラー防止層の厚さは、使用する材料にも依存する
が、α線を十分減衰でき、外部から侵入したα線が半導
体基板には到達できないレベルとなるような厚さであれ
ばよい。

【００１５】上記の目的を達成するための本発明の第２
の態様に係る半導体装置は、多層の配線層を有し、複数
の半導体素子から成り、各半導体素子が形成された半導
体装置の領域に該多層の配線層を射影したとき、該領域
は該多層の配線層の射影像で覆われることを特徴とす
る。尚、かかる多層の配線層にはダミー配線層を含める
ことができる。

【００１６】本発明における半導体装置としては、例え
ば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の各種メ
モリや各種論理素子、Ｂｉ−ＣＭＯＳ等を挙げることが
できる。

【００１７】本発明の半導体装置においては、少なくと
も半導体素子が形成された半導体装置の領域の上方にソ
フトエラー防止層が設けられ、あるいは又、半導体素子
が形成された半導体装置の領域は多層の配線層の射影像
で覆われる。即ち、半導体素子を外部から透視した場
合、ソフトエラー防止層若しくは多層の配線層によって
半導体素子は遮蔽され、半導体素子の上方に絶縁層のみ
が存在する領域が無くなる。従って、外部から侵入して
きたα線は、確実にソフトエラー防止層若しくは多層配
線層で遮蔽され、半導体基板に到達することが防止され
る。その結果、ソフトエラーの発生を効果的に防止する
ことができる。

【００１８】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態に基づき本発明を説明する。

【００１９】（発明の実施の形態１）以下に説明する発
明の実施の形態１は、本発明の第１の態様に係る半導体
装置に関する。尚、以下、発明の実施の形態を、単に実
施の形態と呼ぶ。図１に模式的な一部断面図を示すよう
に、実施の形態１における半導体装置は、配線層３１，
３３を有し、複数の半導体素子から成り、少なくとも半
導体素子が形成された半導体装置の領域の上方にソフト
エラー防止層４０が設けられている。

【００２０】シリコン半導体基板から成る半導体基板１
０には、複数の半導体素子が形成されている。各半導体
素子は、例えばＬＯＣＯＳ構造やトレンチ構造を有する
素子分離領域１１によって分離されており、ゲート電極
１２、拡散領域（ソース・ドレイン領域）１３から構成
されている。図１に示した構造の半導体装置の部分にお
いては、一方の拡散領域１３は、コンタクトホールを介
して第１層目の配線層３１に接続されている。第１層目
の配線層３１と第３層目の配線層３３の間には、図１１
の（Ｂ）に示したと同様に第２層目の配線層３２が形成
されているが、図１には、その図示を省略した。また、
各配線層の上下には絶縁層が形成されているが、図１に
はそれらを纏めて絶縁層２０で示した。尚、絶縁層２０
として、ＳｉＯ₂、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳ
Ｇ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Lo
w Temperature Oxide、低温ＣＶＤ−ＳｉＯ₂）、Ｓｉ
Ｎ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれらの絶
縁材料を積層したものを用いることができる。ここで、
半導体素子は、例えば、公知のＭＯＳ型トランジスタの
作製方法にて作製することができるので、詳細な説明は
省略する。

【００２１】ソフトエラー防止層４０の部分を水平面で
切断したときの模式図を図２の（Ａ）に示す。尚、図２
において、ソフトエラー防止層４０を明確にするため
に、ソフトエラー防止層４０に斜線を付した。ソフトエ
ラー防止層４０は、第３層目の配線層３３の上方に、絶
縁層を介して、半導体装置を略全面覆うように設けられ
ている。実施の形態１においては、ソフトエラー防止層
４０は、スパッタ法にて形成されたアルミニウム合金層
から成る。尚、ボンディングパッド６０の部分が露出す
るように、ソフトエラー防止層４０はパターニングされ
ている。このソフトエラー防止層４０は、電気的にフロ
ーティング状態とされている。スパッタ法によるアルミ
ニウム合金層の成膜条件を以下に例示する。尚、絶縁層
上でのアルミニウム合金層の成膜時の絶縁層に対するア
ルミニウム合金の濡れ性を改善するために、アルミニウ
ム合金層の成膜の前に、スパッタ法にてチタン層を成膜
することが望ましい場合がある。ターゲット：Ａｌ−０．５％Ｃｕプロセスガス：Ａｒ＝１００sccm 圧力：０．４ＰａＤＣ電力：５ｋＷ基板加熱温度：１５０゜Ｃ

【００２２】ソフトエラー防止層４０の上にはパッシベ
ーション層５０が形成されており、かかるパッシベーシ
ョン層５０も、ボンディングパッド６０の部分が露出す
るようにパターニングされている。ボンディングパッド
６０は、例えば第３層目の配線層３３やその他の配線層
（図示せず）と接続孔（図示せず）を介して電気的に接
続されている。尚、実施の形態１においては、ボンディ
ングパッド６０はソフトエラー防止層４０と接続されて
いない。このように、半導体装置の略全面を覆うように
ソフトエラー防止層４０を設けることによって、外部か
ら侵入してきたα線は、ソフトエラー防止層４０によっ
て阻止されるか、あるいは半導体基板１０には到達でき
ないレベルとなり、ソフトエラーの発生を効果的に防止
することができる。

【００２３】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態１においては半導体装
置の略全面を覆うようにソフトエラー防止層４０を設け
たが、実施の形態２においては、ソフトエラー防止層４
０の部分を水平面で切断したときの模式図である図２の
（Ｂ）に示すように、１層から成るソフトエラー防止層
４０が、半導体装置を局所的に覆っている。即ち、ソフ
トエラー防止層４０が形成されていない領域の下方の半
導体装置の領域には、例えばメモリセルが形成されてい
ない。半導体装置の断面構造は、図１に示した構造と同
様とすることができるので、詳細な説明は省略する。

【００２４】（実施の形態３）実施の形態３において
は、ソフトエラー防止層４０は１層から成り、第３層目
の配線層３３の上方に、絶縁層を介して形成されてお
り、しかもパターニングされている。即ち、ソフトエラ
ー防止層４０及び配線層３１，３２，３３を半導体素子
が形成された半導体装置の領域に射影したとき、この領
域がソフトエラー防止層４０の射影像及び配線層３１，
３２，３３の射影像で覆われるように、ソフトエラー防
止層４０はパターニングされている。より具体的には、
半導体装置の真上あるいは斜め上方から半導体素子を透
視したとき、半導体素子はソフトエラー防止層４０及び
配線層３１，３２，３３に遮蔽されて見ることができな
いように、ソフトエラー防止層４０をパターニングす
る。実施の形態３における半導体装置の模式的な一部断
面図を図３に示す。また、ソフトエラー防止層４０の配
置を示すための模式的な透視平面図を図４に示す。尚、
図３は、図４の線ＩＩＩ−ＩＩＩに沿った断面図であ
る。ソフトエラー防止層４０をこのようにパターニング
することによっても、外部から侵入してきたα線は、ソ
フトエラー防止層４０若しくは配線層３１，３２，３３
によって阻止されるか、あるいは半導体基板１０には到
達できないレベルとなり、ソフトエラーの発生を効果的
に防止することができる。しかも、実施の形態１と比較
して、ソフトエラー防止層４０の浮遊容量を低減するこ
とが可能となる。

【００２５】（実施の形態４）図５に半導体装置の模式
的な一部断面図を示すように、実施の形態４において
は、ソフトエラー防止層は、第１のソフトエラー防止層
４０Ａ及び第２のソフトエラー防止層４０Ｂの２層から
成り、第３層目の配線層３３の上方に形成されている。
更には、しかも、ソフトエラー防止層４０Ａ，４０Ｂの
それぞれはパターニングされている。そして、第２のソ
フトエラー防止層４０Ｂ及び配線層３１，３２，３３を
半導体素子が形成された半導体装置の領域に射影したと
き、この領域が第２のソフトエラー防止層４０Ｂの射影
像及び配線層３１，３２，３３の射影像で覆われるよう
に、第２のソフトエラー防止層４０Ｂがパターニングさ
れている。即ち、実施の形態４においては、ソフトエラ
ー防止の機能を専ら第２のソフトエラー防止層４０Ｂに
付与している。

【００２６】一方、例えば、第２のソフトエラー防止層
４０Ｂをウエルコンタクト４３と電気的に接続するため
の一種の配線層として、第１のソフトエラー防止層４０
Ａが形成されている。更には、第１のソフトエラー防止
層４０Ａと第２のソフトエラー防止層４０Ｂは接続孔４
１によって電気的に接続され、第１のソフトエラー防止
層４０Ａは接続孔４２を介してウエルコンタクト４３に
接続されている。尚、この状態を、図６の半導体装置の
模式的な一部断面図に示す。図６には、ｎ型半導体基板
にｎ型ウエルが形成されており、拡散領域はｐ⁺導電型
であり、ウエルコンタクト４３は、ｎ型半導体基板に形
成されたｎ⁺導電型領域に接続されている例を示した。
これによって、ソフトエラー防止層４０Ａ，４０Ｂは、
半導体基板１０がｎ型半導体基板の場合、グランドライ
ンと電気的に接続され、ｐ型半導体基板の場合、Ｖ_ccラ
インと電気的に接続され、これによって、ソフトエラー
防止層４０Ａ，４０Ｂには基板バイアスが加えられる。
その結果、外部から侵入してきたα線は、第２のソフト
エラー防止層４０Ｂ若しくは配線層３１，３２，３３に
よって阻止されるか、あるいは半導体基板１０には到達
できないレベルとなり、ソフトエラーの発生を効果的に
防止することができる。しかも、基板バイアス効果によ
って、一層効果的にソフトエラーの発生を防止すること
が可能となる。

【００２７】実施の形態４における第１及び第２のソフ
トエラー防止層４０Ａ，４０Ｂは、以下の方法で形成す
ることができる。即ち、第３層目の配線層３３の上に形
成された絶縁層上に、例えばスパッタ法にてアルミニウ
ム合金層を成膜した後、リソグラフィ技術及びエッチン
グ技術によってかかるアルミニウム合金層をパターニン
グし、第１のソフトエラー防止層４０Ａを形成する。次
いで、全面に絶縁層を形成し、リソグラフィ技術及びエ
ッチング技術によって、接続孔４１を形成するために、
絶縁層に開口部を形成する。その後、例えばスパッタ法
にてアルミニウム合金層を開口部内を含む全面に成膜し
た後、リソグラフィ技術及びエッチング技術によってか
かるアルミニウム合金層をパターニングし、第２のソフ
トエラー防止層４０Ｂを形成する。

【００２８】尚、第１のソフトエラー防止層４０Ａに対
しても、ソフトエラー防止の機能を付与し得る。この場
合には、第１及び第２のソフトエラー防止層４０Ａ，４
０Ｂ並びに配線層３１，３２，３３を半導体素子が形成
された半導体装置の領域に射影したとき、この領域が第
１及び第２のソフトエラー防止層４０Ａ，４０Ｂの射影
像並びに配線層３１，３２，３３の射影像で覆われるよ
うに、第１及び第２のソフトエラー防止層４０Ａ，４０
Ｂをパターニングすればよい。

【００２９】実施の形態４においては、ソフトエラー防
止層を２層から構成したが、場合によっては、ソフトエ
ラー防止層を１層から構成し、かかる１層のソフトエラ
ー防止層をウエルコンタクトと接続してもよい。この場
合には、１層のソフトエラー防止層で、半導体装置を略
全面覆ってもよいし、半導体装置を局所的に覆ってもよ
いし、更には、１層から成るソフトエラー防止層及び配
線層３１，３２，３３を半導体素子が形成された半導体
装置の領域に射影したとき、この領域がソフトエラー防
止層の射影像及び配線層３１，３２，３３の射影像で覆
われるように、ソフトエラー防止層をパターニングして
もよい。更には、ソフトエラー防止層を３層以上で構成
してもよい。

【００３０】（実施の形態５）ソフトエラー防止層４０
の部分を水平面で切断したときの模式図である図７の
（Ａ）に示すように、実施の形態５においては、ソフト
エラー防止層４０は、第３層目の配線層３３の上方に、
半導体装置を略全面覆うように設けられている。実施の
形態５においては、ソフトエラー防止層４０には、ボン
ディングパッド４４が一体的に設けられている。そし
て、図８の半導体装置のボンディングパッド４４付近の
模式的な一部断面図に示すように、このボンディングパ
ッド４４を介して、ソフトエラー防止層４０はワイヤ７
１によってダイパッド７０に接続されている。尚、図８
は、図７の線ＶＩＩＩ−ＶＩＩＩに沿った断面図であ
る。

【００３１】実施の形態５においては、ボンディングパ
ッド４４の下方には接続孔４５が延び、かかる接続孔４
５は第３層目の配線層３３と接続されている。更に、こ
の第３層目の配線層はウエルコンタクトと接続されてい
るが、この部分の図示は省略した。また、半導体素子の
部分の図示も省略した。ボンディングパッド６０は、そ
の他の配線層（図示せず）と接続孔を介して電気的に接
続されているが、ソフトエラー防止層４０とは接続され
ていない。

【００３２】このような構造にすることで、外部から侵
入してきたα線は、ソフトエラー防止層４０若しくは配
線層３１，３２，３３によって阻止されるか、あるいは
半導体基板１０には到達できないレベルとなり、ソフト
エラーの発生を効果的に防止することができる。しか
も、ソフトエラー防止層４０がダイパッド７０と接続さ
れているので、強力な基板バイアス効果を得ることがで
き、より一層効果的にソフトエラーの発生を防止するこ
とが可能となる。

【００３３】尚、ソフトエラー防止層４０の部分を水平
面で切断したときの模式図である図７の（Ｂ）に示すよ
うに、１層から成るソフトエラー防止層４０で、半導体
装置を局所的に覆ってもよい。即ち、ソフトエラー防止
層４０が形成されていない領域の下方の半導体装置の領
域には、半導体素子が形成されていない構造とすること
もできる。

【００３４】実施の形態５においては、場合によって
は、ソフトエラー防止層４０にボンディングパッド４４
を設けずに、ソフトエラー防止層４０を、直接、ワイヤ
７１を介してダイパッド７０に接続してもよい。あるい
は又、１層若しくは２層以上からソフトエラー防止層を
構成し、しかも、ソフトエラー防止層及び配線層３１，
３２，３３を半導体素子が形成された半導体装置の領域
に射影したとき、この領域がソフトエラー防止層の射影
像及び配線層３１，３２，３３の射影像で覆われるよう
に、ソフトエラー防止層をパターニングしてもよい。更
には、実施の形態５の変形として、ソフトエラー防止層
を、ボンディングパッドを介して、あるいは、直接、ワ
イヤによってリードフレームの先端に接続することもで
きる。

【００３５】（実施の形態６）以下に説明する実施の形
態６は、本発明の第２の態様に係る半導体装置に関す
る。実施の形態６における半導体装置の模式的な一部断
面図を、図９に示す。また、多層の配線層の配置関係を
模式的に図１０に示す。

【００３６】実施の形態６における半導体装置は、多層
の配線層３１，３２，３３，３４を有し、複数の半導体
素子から成り、各半導体素子が形成された半導体装置の
領域に多層の配線層３１，３２，３３，３４を射影した
とき、この領域は多層の配線層３１，３２，３３，３４
の射影像で覆われることを特徴とする。尚、実施の形態
６においては、かかる多層の配線層には、回路的には必
要のないダミー配線層である第４層目の配線層３４が含
まれている。

【００３７】ダミー配線層である第４層目の配線層３４
は、電気的にフローティング状態とされている。あるい
は又、例えばウエルコンタクトに接続されていてもよ
い。あるいは、ダイパッドに接続されていてもよい。実
施の形態６における各配線層は、例えば、アルミニウム
合金を絶縁層上にスパッタ法にて成膜した後、リソグラ
フィ技術及びエッチング技術に基づき形成することがで
きる。また、各配線層の下に接続孔を形成する必要があ
る場合には、リソグラフィ技術及びエッチング技術に基
づき絶縁層に開口部を形成した後、開口部内を含む絶縁
層上に、例えばアルミニウム合金をスパッタ法にて成膜
すればよい。

【００３８】実施の形態６の半導体装置の構造は、実質
的には、実施の形態３にて説明した半導体装置の構造と
同様とすることができる。実施の形態６が実施の形態３
と相違する点は、実施の形態３においてはソフトエラー
防止層４０を独立して形成したのに対して、実施の形態
６においては、図９及び図１０に示した領域以外の領域
において配線層を形成する際、併せて、図９及び図１０
に示した領域にダミー配線層としての第４層目の配線層
３４を形成する点にある。この点を除き、実施の形態３
にて説明したソフトエラー防止層４０と実施の形態６に
おける第４層目の配線層３４の機能は同一である。尚、
場合によっては、第４層目の配線層をダミー配線層とし
てではなく、回路的に必要とされる実際の配線層として
機能させることもできる。また、配線層の層数は４層に
限定されず、３層以下であってもよいし、５層以上であ
ってもよい。

【００３９】以上、発明の実施の形態に基づき本発明の
半導体装置を説明したが、本発明はこれらに限定される
ものではない。実施の形態にて説明した半導体装置の構
造は例示であり、適宜変更することができる。実施の形
態においては、専らアルミニウム合金のスパッタ法によ
りソフトエラー防止層や配線層を形成したが、本発明の
半導体装置においては、このような材料及び方法に限定
されるものではない。例えば、ソフトエラー防止層を、
以下に例示する条件のスパッタ法にて成膜された金属層
から構成すれば、ソフトエラー防止層を非晶質の金属か
ら構成することができ、所謂チャネリングの発生を効果
的に防止することが可能になる。ターゲット：Ｗプロセスガス：Ａｒ＝１００sccm 圧力：０．５３Ｐａ基体加熱温度：１５０゜Ｃ

【００４０】あるいは又、ソフトエラー防止層や配線層
を、ＣＶＤ技術及びエッチング技術に基づき、各種の金
属若しくは金属化合物から形成することもできる。ソフ
トエラー防止層を、タングステン、タングステンシリサ
イド、チタン、銅から形成する場合のＣＶＤ条件を、以
下に例示する。［タングステン］使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝８０／５００／２８
００sccm 成膜温度：４５０゜Ｃ圧力：１．１×１０⁴Ｐａ膜厚：０．５μｍ［タングステンシリサイド］使用ガス：ＳｉＨ₂Ｃｌ₂／ＷＦ₆／Ａｒ＝３００／
２．５／１００sccm 成膜温度：６８０゜Ｃ圧力：４０Ｐａ［チタン］使用ガス：ＴｉＣｌ₄／Ｈ₂／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー：２．０ｋＷ温度：４２０゜Ｃ圧力：０．３Ｐａ［銅］使用ガス：Ｃｕ（ＨＦＡ）₂／Ｈ₂＝１０／１００
０sccm 圧力：２．６×１０³Ｐａ基板加熱温度：３５０゜Ｃパワー：５００Ｗ尚、ＨＦＡとは、ヘキサフルオロアセチルアセトネート
の略である。

【００４１】

【発明の効果】本発明の半導体装置においては、金属若
しくは金属化合物から成るソフトエラー防止層が設けら
れ、あるいは又、半導体素子が形成された半導体装置の
領域は多層の配線層の射影像で覆われる。金属若しくは
金属化合物は、ポリイミド樹脂と比較して、外部から侵
入するα線強度を低減することが可能である。従って、
外部から侵入してきたα線は、確実にソフトエラー防止
層若しくは多層配線層で遮蔽され、半導体基板に到達す
ることが防止される。その結果、ソフトエラーの発生を
効果的に防止することができる。

【図面の簡単な説明】

【図１】実施の形態１における半導体装置の模式的な一
部断面図である。

【図２】実施の形態１及び実施の形態２におけるソフト
エラー防止層の部分を水平面で切断したときの模式図で
ある。

【図３】実施の形態３における半導体装置の模式的な一
部断面図である。

【図４】実施の形態３におけるソフトエラー防止層の配
置を示すための模式的な透視平面図である。

【図５】実施の形態４における半導体装置の模式的な一
部断面図である。

【図６】実施の形態４において、第１のソフトエラー防
止層がウエルコンタクトと接続されている状態を示す半
導体装置の模式的な一部断面図である。

【図７】実施の形態５におけるソフトエラー防止層の部
分を水平面で切断したときの模式図である。

【図８】実施の形態５における半導体装置のボンディン
グパッド付近の一部断面図である。

【図９】実施の形態６における半導体装置の模式的な一
部断面図である。

【図１０】実施の形態６における多層の配線層の配置関
係を模式的に示す図である。

【図１１】従来の半導体装置の模式的な一部断面図、及
び多層配線層の配置関係を示す模式図である。

【符号の説明】

１０半導体基板１１素子分離領域１２ゲート電極１３拡散領域２０絶縁層３１，３２，３３配線層４０，４０Ａ，４０Ｂソフトエラー防止層４１，４２，４５接続孔４３ウエルコンタクト４４ボンディングパッド６０ボンディングパッド５０パッシベーション層７０ダイパッド７１ワイヤ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/11 27/10 ４９１ 27/108 21/8242

Claims

【特許請求の範囲】

【請求項１】配線層を有し、複数の半導体素子から成る
半導体装置であって、少なくとも半導体素子が形成され
た半導体装置の領域の上方に、金属若しくは金属化合物
から成るソフトエラー防止層が設けられていることを特
徴とする半導体装置。
【請求項２】前記ソフトエラー防止層は、半導体装置に
形成された前記配線層の上方に設けられていることを特
徴とする請求項１に記載の半導体装置。
【請求項３】前記ソフトエラー防止層は１層から成るこ
とを特徴とする請求項１に記載の半導体装置。
【請求項４】前記ソフトエラー防止層は多層から成るこ
とを特徴とする請求項１に記載の半導体装置。
【請求項５】前記ソフトエラー防止層は、半導体装置を
略全面覆っていることを特徴とする請求項１に記載の半
導体装置。
【請求項６】前記ソフトエラー防止層は、半導体装置を
局所的に覆っていることを特徴とする請求項１に記載の
半導体装置。
【請求項７】前記ソフトエラー防止層及び前記配線層を
半導体素子が形成された半導体装置の領域に射影したと
き、該領域が該ソフトエラー防止層の射影像及び配線層
の射影像で覆われるように、該ソフトエラー防止層はパ
ターニングされていることを特徴とする請求項１に記載
の半導体装置。
【請求項８】前記ソフトエラー防止層はウエルコンタク
トに接続されていることを特徴とする請求項１に記載の
半導体装置。
【請求項９】前記ソフトエラー防止層はダイパッドに接
続されていることを特徴とする請求項１に記載の半導体
装置。
【請求項１０】前記ソフトエラー防止層にはボンディン
グパッドが設けられており、該ボンディングパッドを介
して該ソフトエラー防止層は前記ダイパッドに接続され
ていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】前記ソフトエラー防止層は電気的にフロ
ーティング状態であることを特徴とする請求項１に記載
の半導体装置。
【請求項１２】前記ソフトエラー防止層は、アルミニウ
ム、タングステン、銅、チタン、コバルト、金及びモリ
ブデンから成る群から選択された金属、又はこれらの化
合物から成る群から選択された金属化合物から成ること
を特徴とする請求項１に記載の半導体装置。
【請求項１３】前記ソフトエラー防止層は非晶質の金属
又は金属化合物から成ることを特徴とする請求項１に記
載の半導体装置。
【請求項１４】前記ソフトエラー防止層は、タングステ
ン、チタン又はモリブデンから成ることを特徴とする請
求項１３に記載の半導体装置。
【請求項１５】多層の配線層を有し、複数の半導体素子
から成る半導体装置であって、各半導体素子が形成され
た半導体装置の領域に該多層の配線層を射影したとき、
該領域は該多層の配線層の射影像で覆われることを特徴
とする半導体装置。
【請求項１６】前記多層の配線層にはダミー配線層が含
まれることを特徴とする請求項１５に記載の半導体装
置。