KR100439831B1 - 반도체소자 - Google Patents
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Abstract
본 발명의 반도체 소자는 알파입자가 셀내로 침투하기 전에 알파입자와 서로 반발하는 양성입자나 또는 원자량과 밀도가 큰 금속물질을 거치도록 함으로써 알파입자의 침투력을 현저히 감소시켜 상기 알파입자에 의해 발생하는 소프트 에러에 대한 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 알파(α) 입자 침투를 최소화하여 상기 알파(α) 입자에 의한 소프트 에러(soft error)의 발생을 방지함으로써 신뢰성을 향상시킬 수 있는 반도체 소자에 관한 것이다.
소프트 에러(soft error)는, 소자의 특정부분이 영구적으로 고장나는 하드 에러(hard error)와는 달리 쉽게 수정이 가능한 일과성 오동작을 말하는 것으로서, 1970년대 패키지 중에 함유되어 있는 우라늄(U)이나 토륨(Th)과 같은 방사성원소가 붕괴될때 방출되는 알파선 때문에 발생한다는 것이 규명된 이래 이를 방지하기 위한 많은 연구노력이 이루어져 왔다.
도 1 은 상기 알파입자에 의한 소프트 에러의 개념을 설명하기 위한 것으로, 도 1a 와 같이 상기 메모리 셀내(박스)에 전하(점선)가 채워져 있거나(데이타 "0"), 상기 메모리 셀이 비어 있는(데이타 "1") 정상적인 상태에서 메모리 셀 내에 알파 입자가 침투하게 되면 도 1b 와 같이 전자-정공쌍이 발생하게 되며, 이때 상기 알파 입자가 침투한 경로를 통해 도 1 의 c 및 d 와 같이 전자가 셀 내로 쓸려들어가 데이타 1 이 0으로 반전됨으로써 소프트 에러가 발생한다.
이러한 소프트 에러는 대체로 최근까지는 디램(DRAM)에서만 주로 언급되었으나, 최근들어서는 집적도가 증가함에 따라 에스램(SRAM)에서도 신호 전하량이 감소하면서 상기 알파입자에 의한 잡음의 영향이 더욱 심각하게 대두되고 있다.
즉, 도 2 에 도시한 바와 같이 플립플롭용 트랜지스터(Tr1, Tr2)와, 전송용 트랜지스터(Tr3, Tr4) 및 저항(R1,R2)로 구성된 고저항 부하형 에스램의 경우에는, 2개의 정보를 유지하는 플립플롭 기억노드의 용량(C1C2)이 작고, 또한 고저항 부하를 통하여 흐르는 전류공급 능력도 작은 반면 시정수는 10-3로 크기 때문에 상기 알파 입자에 의해 발생된 전자 또는 정공이 C1,C2에 유입하여 기억노드 N1,N2의 전위가 영향을 받게 된다.
도 3 을 참조하여 이를 개략적으로 설명하면, 상기 알파입자가 침투하면 상기 알파입자에 의해 전자가 발생하고 상기 기억노드에 흡수되어 각 노드 전위가 저하되며, 이후 일정시간이 경과되어 전위가 회복될때 여러요인에 의해 상기 기억노드의 전위회복 시정수가 서로 달라서 예를들어 N1보다 N2의 전위상승이 빠르면 상기 N2가 먼저 문턱전압(VTH)를 넘어 정보가 반전되는 것이다.
종래에는 이러한 알파입자의 침투에 의한 소프트 에러의 발생을 방지하기 위해 도 4 에 도시한 바와 같이 폴리이미드(polyimide)를 웨이퍼 전면에 코팅(coating)한 후 패드(pad), 퓨즈 박스(fuse box) 및 스크라이브 라인(scribe line)이 될 부분만 제거함으로써 폴리이미드막(5)을 반도체 기판 및 패키지를 싸고 있는 기판의 액티브 영역에 배치하여 상기 패키지에서 방출되는 알파입자의 에너지를 흡수하도록 하였으나(미설명부호 1 은 금속배선층을 보호하기 위한 보호막이며, 3 은 절연막임), 상기 폴리이미드막은 제조공정상 15-20㎛ 이상 사용하기 어렵기 때문에 일부분의 알파 입자가 상기 보호막을 통과하여 칩내에서 소프트 에러를 일으키게 된다.
또한 알파입자의 침투에 의한 소프트 에러의 발생을 방지하는 다른 방법으로, SONY, NEC, HITACHI 등에서는 에스램 셀 내의 p웰 얇게 형성하거나 상기 p웰의 농도를 제어하는 방법을 사용하기도 하였으나 공정조건이 까다롭기 때문에 소자 특성에 영향을 주게 되는 문제점이 있다.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 알파입자와 양성입자가 서로 반발하도록 고농도 이온주입층을 이용하여 상기 알파입자의 투과력을 억제함으로써 소프트 에러발생을 방지할 수 있는 반도체소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 알파입자가 원자량과 밀도가 큰 금속물질에 부딪혀 운동에너지가 감소되도록 함으로써 소프트 에러발생을 방지할 수 있는 반도체 소자를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 반도체 기판에 적어도 한 개 이상의 액티브소자와, 상기 액티브 소자간을 배선하기 위한 금속배선층과, 상기 금속배선층 위에 형성된 보호막과, 상기 보호막 위에서 에너지 장벽을 형성하여 알파 입자의 투과를 억제하기 위한 고농도 이온주입층을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체소자는, 반도체 기판에 적어도 한 개 이상의 액티브소자와, 상기 액티브 소자간을 배선하기 위한 금속배선층과, 상기 금속배선층 위에 형성된 보호막과, 상기 보호막 위에서 알파 입자의 운동에너지를 감소시켜 상기 알파 입자의 투과를 억제하기 위한 금속층과, 상기 금속층위에 에너지 장벽을 형성하여 알파 입자의 투과를 억제하기 위한 고농도 이온주입층을 구비하는 것을 특징으로 한다.
도 1 은 소프트 에러의 개념도.
도 2 는 일반적인 에스램의 회로도.
도 3 은 도 2 의 에스램에 알파 입자가 입사하여 소프트 에러가 발생할때의 기억 노드의 전위변화도.
도 4 는 알파(α) 입자의 침투를 방지하기 위한 종래의 반도체 소자의 단면도.
도 5 는 알파(α) 입자의 침투를 방지하기 위한 본 발명에 따른 반도체 소자의 제 1 실시예의 단면도.
도 6 은 알파(α) 입자의 침투를 방지하기 위한 본 발명에 따른 반도체 소자의 제 2 실시예의 단면도.
도 7 은 알파(α) 입자의 침투를 방지하기 위한 본 발명에 따른 반도체 소자의 제 3 실시예의 단면도.
도 8 은 알파(α) 입자의 침투를 방지하기 위한 본 발명에 따른 반도체 소자의 제 4 실시예의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11,21,31,41 : 보호막 13,35,45 : 고농도 이온주입층
23,33,43 : 금속층 25 : 질소 화합물층
47 : 폴리이미드막
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 5 는 본 발명의 제 1 실시예로서, PSG(Phsporous Silicate Glass)를 코팅하거나 또는 PEOX(Plasma Enhanced OXide)를 성장시켜 형성된 보호막(11) 위에 실리콘 나이트라이드(SiN)나 티타늄 나이트라이드(TiN) 중 어느 하나를 증착한 후 제 1 도전형으로서 예를들어
이온을 이온주입하여 고농도 이온주입층(13)을 형성하며, 이어서 패드 부분만을 식각한다.
상기 고농도 이온주입층(13)의
이온은 패키지에서 발생하는 알파 입자에 대해 에너지 장벽을 형성함으로써 양성입자 사이의 반발력을 이용하여 상기 알파입자의 투과를 억제한다.
도 6 은 본 발명의 제 2 실시예로서, 제 1 실시예와 같은 PSG 또는 PEOX로 형성된 보호막(21) 위에 알루미늄이나 티타늄 등과 같은 금속물질 중 어느 하나를 증착시켜 금속층(23)을 형성한 후 상기 금속층(23) 위에 실리콘 나이트라이드(SiN)나 티타늄 나이트라이드(TiN) 중 어느 하나를 증착시켜 질소 화합물층(25)을 형성하고 상기 금속층(23)과 질소 화합물층(25)을 패드부분만 식각한다.
상기 금속층(23)은 원자량과 밀도가 큰 금속물질을 이용하여 칩 내에 침투되는 알파 입자의 에너지를 줄이기 위한 것으로, 수 마이크로(μ) 정도의 두께로 10μ 정도의 폴리이미드와 동일한 효과를 얻을 수 있다.
도 7 은 본 발명의 제 3 실시예로서, 상기 제 1 실시예의 고농도 이온주입층과 제 2 실시예의 금속층을 모두 사용하여 알파입자의 침투방지효과를 향상시키기위한 것으로, 제 1 실시예와 같은 PSG 또는 PEOX로 형성된 보호막(31) 위에 알루미늄이나 티타늄 등과 같은 금속물질 중 어느 하나를 증착시켜 먼저 금속층(33)을 형성한 후 상기 금속층(33) 위에 실리콘 나이트라이드(SiN)나 티타늄 나이트라이드(TiN) 중 어느 하나를 증착시키고
이온을 이온주입하여 고농도 이온주입층(35)을 형성하며, 이어서 상기 금속층(33)과 고농도 이온주입층(35)을 패드부분만 식각한다.
상기 제 3 실시예에 의하면 1차적으로 상기
이온의 반발력에 의해 알파입자의 에너지가 일차 감소되고, 다시 금속층에서 상기 알파입자의 에너지가 이차로 감소된다.
도 8 은 본 발명의 제 4 실시예로서, 상기 제 1 실시예의 고농도 이온주입층과 제 2 실시예의 금속층과 종래의 폴리이미드막을 모두 사용하여 3단계에 걸쳐 알파입자의 에너지를 감소시켜 알파입자의 침투방지효과를 더욱 향상시키기 위한 것으로, 제 1 실시예와 같은 PSG 또는 PEOX로 형성된 보호막(41) 위에 알루미늄이나티타늄 등과 같은 금속물질 중 어느 하나를 증착시켜 먼저 금속층(43)을 형성한 후 상기 금속층(43) 위에 실리콘 나이트라이드(SiN)나 티타늄 나이트라이드(TiN) 중 어느 하나를 증착시키고
이온을 이온주입하여 고농도 이온주입층(45)을 형성하며, 상기 고농도 이온주입층(45) 위에 다시 폴리이미드막(47)을 형성하고, 이어서 상기 금속층(43)과 고농도 이온주입층(45) 및 폴리이미드막(47)을 패드부분만 식각한다.
그리고 상기 모든 실시예에서 도시하지는 않았으나 상기 보호막(11)은 반도체 기판에 형성된 액티브 소자와, 상기 액티브 소자간을 배선하기 위한 금속배선층의 상부에 형성되어 상기 금속배선층을 후속공정에 의한 영향으로부터 보호하기 위한 것이다.
이상에서와 같이 본 발명에 의하면,
이온이나 금속물질을 이용하여 알파입자의 투과력을 억제함으로써 소프트 에러에 대한 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 기판에 적어도 한 개 이상의 액티브소자와;상기 액티브 소자간을 연결하기 위한 금속배선층과;상기 금속배선층 상부에 형성된 보호막과;상기 보호막 상부에 형성되고, 에너지 장벽을 형성하여 알파 입자의 투과를 억제하기 위한 고농도 이온주입층을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 고농도 이온주입층은 제 1 도전형의 불순물 이온이 주입되어 구성된 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서, 상기 고농도 이온주입층은 실리콘 나이트라이드 또는 티타늄 나이트라이드 중 어느 하나의 질소 화합물층으로 구성된 것을 특징으로 하는 반도체소자.
- 반도체 기판에 적어도 한 개 이상의 액티브소자와;상기 액티브 소자간을 연결하기 위한 금속배선층과;상기 금속배선층 상부에 형성된 보호막과;상기 보호막 상부에 형성되고, 알파 입자의 운동에너지를 감소시켜 상기 알파 입자의 투과를 억제하기 위한 금속층과;상기 금속층 상부에 형성되고, 에너지 장벽을 형성하여 알파 입자의 투과를 억제하기 위한 고농도 이온주입층을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 보호막은 질소화합물층으로 구성된 것을 특징으로 하는 반도체소자.
- 제 4 항에 있어서, 상기 고농도 이온주입층의 상부에는 폴리이미드막을 더 개재하여 구성된 것을 특징으로 하는 반도체소자.
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| E701 | Decision to grant or registration of patent right | ||
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