KR100260551B1 - 소프트 에러율을 감소시킨 반도체 장치 및 그 제조방법 - Google Patents

소프트 에러율을 감소시킨 반도체 장치 및 그 제조방법 Download PDF

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Abstract

소프트 에러율을 감소시킬 수 있는 반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 최종 금속 배선층의 상부에 형성된 제1보호층, 상기 제1보호층의 상부에 소프트 에러를 감소시키기 위하여 형성된 금속층, 및 상기 금속층의 상부에 형성된 제2보호층을 포함한다. α입자에 대한 차단력이 우수한 금속층을 보호층의 상부에 형성함으로써, α입자에 의한 소프트 에러율을 감소시킬 수 있다.

Description

소프트 에러율을 감소시킨 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE FOR REDUCING SOFT ERROR AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 소프트 에러율(soft error rate; SER)을 감소시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
소프트 에러란 소자의 특정 부분이 영원히 고장나는 하드 에러(hard error)와는 달리 칩 중에 무작위(random)로 발생해서 쉽게 수정 가능한 일과성 오동작을 말한다. 1978년에 메이(May)에 의해 패키지(package) 중에 불순물로서 함유되어 있는 방사성 원소에서 방출되는 α선이 전하 결합 소자(charge coupled device; CCD)나 다이내믹 랜덤 억세스 메모리(dynamic random access memory; 이하 DRAM이라 칭함)의 소프트 에러의 원인이라는 것이 규명된 이래, α선에 의한 소프트 에러는 DRAM에서 가장 중대한 문제로서 그 현상 해명과 대책에 많은 노력이 이루어져 왔다.
또한, 집적도가 증가됨에 따라 DRAM뿐만 아니라 스태틱 랜덤 억세스 메모리(static random access memory; 이하 SRAM이라 칭함)에서도 α선에 의한 소프트 에러가 문제시되기 시작했다. 이와같이 초고밀도 집적 회로(very large scale integration; VLSI)의 집적 밀도가 증가됨과 동시에 취급하는 신호 전하량이 감소되므로, α선에 의해 발생되는 잡음 전하의 영향은 더욱 심각해지고 있다.
α입자는 헬륨(He)의 원자핵으로 2가로 대전되어 있으며, 자연계에 미량 존재하는 우라늄(U)이나 토륨(Th)이 붕괴될 때 발생한다. 우라늄(U)이나 토륨(Th)은 칩을 탑재하는 패키지나 칩 제작에 사용되는 알루미늄(Al) 배선이나 실리사이드 (silicide) 전극 등에도 미량이긴 하지만 함유되어 있으므로, 여기에서 방출되는 α입자에 의해 소프트 에러가 유발된다. α선에 의한 소프트 에러가 처음 발견되었을 때는 패키지에서 방출되는 α선이 가장 큰 문제였으며, 그 중에서도 α선 방출 불순물을 비교적 많이 포함한 유리(glass)를 사용하는 유지 봉지(封止인) DILG 패키지에서 큰 문제가 되었다.
그러나, 그 후 패키지에 사용되는 유리나 그 밖의 재료의 순도가 개선됨에 따라 패키지에서 방출되는 α선에 의한 소프트 에러는 상당히 감소되었다. 그 결과, 지금까지 그다지 주의를 기울이지 않았던 칩 제작을 위한 알루미늄(Al) 배선이나 실리사이드 전극 등의 재료에서 방출되는 α선의 영향도 무시할 수 없게 되었다.
실리콘(Si) 기판에 입사된 α입자는 그 진로를 거의 바꾸지 않고 일정한 거리를 진행하다가 멈춘다. α입자가 실리콘(Si) 속에서 에너지를 잃고 멈출 때까지 진행하는 거리는 α입자의 입사 에너지의 함수가 된다. 즉, 높은 에너지를 갖는 α입자일수록 실리콘 기판 속에 깊이 침입한다. 실리콘 기판에 입사된 α입자는 그 궤적을 따라 다량의 전자-정공 쌍(electron-hole pair)을 생성하는데, 그 비율은 α입자가 멈추기 직전에 최대가 된다.
고 에너지의 입자가 실리콘 기판 속에 주입되면 가전자와 비탄성 충돌을 일으켜서 플라즈몬(plasmon)을 여기하고, 상기 플라즈몬이 감쇠될 때 전자-정공 쌍을 생성한다. 이렇게 해서 생성된 전자 또는 정공 중에서 에너지가 큰 것(즉, 핫 캐리어)이 광학 포논을 방출하면서 충돌 전리를 반복하여 다시 많은 전자-정공 쌍을 생성한다. 그리고, 그 에너지가 어느 역치 에너지(Eth)보다 작아졌을 때 충돌 전리가 멈추고 평형 상태(thermalization)가 된다.
이와 같은 과정을 거쳐 α입자가 1쌍의 전자-정공 쌍을 생성하는 데 요구되는 평균 에너지는 약 3.6eV이다. 따라서, 5MeV의 에너지를 갖는 α입자의 경우에는 약 1.4×106개의 전자-정공 쌍을 생성하게 되고, 생성된 전자-정공 쌍은 α입자의 비적을 따라 원기둥 상태로 분포하며 그 반경은 ∼0.1㎛ 정도가 된다. 이렇게 생성된 전자와 정공 중에서 소수 캐리어가 되는 전자 또는 정공이 n+또는 p+확산층에 유입되어 상기 확산층에 축적된 전하량을 변화시킴으로써, 일과성 오동작 즉, 소프트 에러를 초래하는 것이다. 상기 확산층에 유입되어 소프트 에러를 일으키는데 필요한 최저 수집 전하량을 임계 전하량 Qcrt(Critical Charge)라고 부른다.
α선에 의한 소프트 에러를 감소시키기 위한 대책은 다음의 4가지 항목 중 어느 하나로 집약된다.
(1) 실리콘 기판 내로의 α입자의 침입을 방지한다.
(2) α입자에 의해 발생하는 소수 캐리어의 확산층으로의 유입을 방지한다.
(3) 신호 전하량 또는 신호 잡음의 비(S/N 비)를 증가시킨다.
(4) 에러를 구제한다.
이 중에서, α입자에 의한 소프트 에러를 방지하기 위한 가장 직접적인 대책 방법은 패키지나 칩 제작에 사용되는 재료의 순도를 개선하여 α입자의 발생율을 적게 하는 것이다. 또한, 칩의 표면에 형성되는 보호층을 이용하여 외부로부터 침입하는 α입자를 차단하는 방법도 일반적으로 사용되고 있다. 상기 보호층은 조립 및 패키징 동안에 물리적 및 화학적 손상을 방지하는 절연 보호층이다.
도 1은 종래의 소프트 에러율을 감소시키기 위한 보호층의 구조를 도시하는 단면도이다.
도 1을 참조하면, 종래의 보호층 구조는 최종 금속 배선층(10)의 상부에 형성된 평탄화층(12), 상기 평탄화층(12)의 상부에 형성된 제1보호층(14), 상기 제1보호층(14)의 상부에 형성된 제2보호층(16), 및 상기 제2보호층(16)의 상부에 형성된 제3보호층(18)을 포함한다.
즉, 알루미늄(Al)으로 이루어진 최종 금속 배선층(10)이 형성되어진 반도체 기판의 상부에 평탄화층(12)이 형성된다. 상기 평탄화층(12)은 스핀-온 글래스(spin on glass; SOG)를 스핀 코팅 방법으로 도포한 후 이를 에치백(etch back)함으로써 형성한다.
상기 평탄화층(12)의 상부에는 제1보호층(14)이 형성된다. 이때, 상기 제1보호층(14)은 i) 인(phosphorus)이 도우프된 산화막, 즉 인 실리케이트 글래스(phosphosilicate glass; 이하 PSG라 칭함)막을 저온에서 화학 기상 증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 증착하여 형성하거나, ii) 산화막을 플라즈마-증대 화학 기상 증착(plasma-enhanced CVD; 이하 PECVD라 칭함) 방법으로 증착하여 형성한다. 상기 PSG막으로 제1보호층(14)을 형성하는 경우에는, 상기 PSG막에 함유된 인(Ph)이 막질 내의 스트레스를 감소시켜 상기 막질의 크랙(crack)을 감소시킬 뿐만 아니라, 나트륨(Na) 이온 및 다른 금속 오염물에 대한 막질의 게터링(gettering) 특성을 향상시킨다. 상기 PECVD-산화막(PEOX막)으로 제1 보호층(14)을 형성하는 경우에는, 산화막이 보호층의 물리적 스트레스 및 수소 함유량을 감소시키는 역할을 한다. 보호층의 수소 함유량이 많을 경우에는 모스(metal oxide semiconductor; MOS) 소자의 열전자 효과(hot electron effect)를 가속시켜서 소자의 신뢰성을 열화시키게 된다.
상기 제1보호층(14)의 상부에는 제2보호층(16)이 형성된다. 상기 제2보호층 (16)은 실리콘 질화막(SiN)을 PECVD 방법으로 증착하여 형성한다. 보호층은 알루미늄(Al) 배선층의 상부에 형성되기 때문에, 상기 실리콘 질화막(16)은 300℃ 정도의 저온에서 증착할 수 있는 PECVD-질화막으로 형성하여야 한다. 상기 실리콘 질화막 (16)은 나트륨과 같은 이동성 이온 및 습기에 대한 불투과성 장벽의 역할을 하며, 또한 칩이 스크래칭(scratching)되지 못하도록 단단하게 도포된다.
상기 실리콘 질화막(16)의 상부에는 제3보호층(18)이 형성된다. 상기 제3 보호층(18)은 수 마이크론 두께를 갖는 폴리이미드(polyimide)로 형성된다. 상기 폴리이미드층(18)은 웨이퍼의 가장 최상부에 형성되는 보호층으로서, 본딩 패드 (bonding pad)의 금속층과 칩 패키지를 연결하기 위한 다이 본딩(die bonding) 공정 동안에 외부로 부터의 충격을 완화시키고 보이드(void)의 형성을 억제하는 역할을 한다.
상술한 종래의 보호층 구조에서는 우라늄(U)이나 토륨(Th) 등의 함유 불순물이 적은 폴리이미드층을 수 마이크론 두께로 매우 두껍게 형성함으로써, 외부로 부터 침입하는 α입자를 차단한다. 그러나, 상기 폴리이미드층 만으로는 α입자의 침투를 완전히 저지하지 못하기 때문에, α선에 의한 소프트 에러를 감소시키기 위한 새로운 방법들이 요구되고 있다.
따라서, 본 발명의 목적은 α입자에 대한 차단력이 우수한 금속 물질을 이용하여 소프트 에러율을 감소시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는데 특히 적합한 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 소프트 에러율을 감소시키기 위한 보호층의 구조를 도시한 단면도이다.
도 2는 본 발명의 제1실시예에 의한 소프트 에러율을 감소시키기 위한 구조를 도시하는 단면도이다.
도 3은 본 발명의 제2실시예에 의한 소프트 에러율을 감소시키기 위한 구조를 도시하는 단면도이다.
도 4는 본 발명의 제3실시예에 의한 소프트 에러율을 감소시키기 위한 구조를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200 ... 최종 금속 배선층 102, 202 ... 평탄화층
104, 204 ... 제1보호층 106, 206 ... 금속층
108, 208 ... 제2 보호층 210 ... 제3 보호층
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치는, 최종 금속 배선층의 상부에 형성된 제1 보호층, 상기 제1 보호층의 상부에 소프트 에러를 감소시키기 위하여 형성된 금속층, 및 상기 금속층의 상부에 형성된 제2 보호층을 포함한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 제조 방법은, 최종 금속 배선층의 상부에 제1 보호층을 형성하는 단계, 상기 제1 보호층의 상부에 소프트 에러를 감소시키기 위한 금속층을 형성하는 단계, 및 상기 금속층의 상부에 제2 보호층을 형성하는 단계를 포함한다.
바람직하게는, 상기 제1 보호층은 인 실리케이트 글래스(PSG)막을 화학 기상 증착(CVD) 방법으로 증착하여 형성하거나, 산화막을 플라즈마-증대 화학 기상 증착(PECVD) 방법으로 증착하여 형성한다. 상기 제2 보호층은 실리콘 질화막을 플라즈마-증대 화학 기상 증착(PECVD) 방법으로 증착하여 형성한다. 상기 금속층은 알루미늄(Al)을 화학 기상 증착(CVD) 방법으로 증착하여 형성한다.
본 발명의 바람직한 다른 실시예에 의하면, 상기 제2보호층의 상부에 폴리이미드로 이루어진 제3보호층을 형성하는 단계를 더 포함한다.
본 발명은 웨이퍼의 최상부의 전면에 형성하는 보호층의 상부에 α입자의 투과에 대한 차단력이 우수한 금속층을 형성한다. 따라서, 실리콘 기판 내로의 α입자의 침입을 방지하여 소프트 에러율을 감소시킬 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 의한 소프트 에러율을 감소시키기 위한 보호층의 구조를 도시하는 단면도이다.
도 2를 참조하면, 본 발명에 의한 보호층의 구조는 최종 금속 배선층(100)의 상부에 형성된 평탄화층(102), 상기 평탄화층(102)의 상부에 형성된 제1보호층 (104), 상기 제1보호층(104)의 상부에 형성된 금속층(106), 및 상기 금속층(106)의 상부에 형성된 제2보호층(108)을 포함한다.
즉, 알루미늄(Al)으로 이루어진 최종 금속 배선층(100)이 형성되어진 반도체 기판의 상부에 평탄화층(102)이 형성된다. 상기 평탄화층(102)은 스핀-온 글래스 (SOG)를 스핀 코팅 방법으로 도포한 후 이를 에치백함으로써 형성한다.
상기 평탄화층(102)의 상부에는 제1보호층(104)이 형성된다. 이때, 상기 제1보호층(104)은 i) 인 실리케이트 글래스(PSG)막을 저온에서 화학 기상 증착(CVD) 방법으로 증착하여 형성하거나, ii) 산화막을 플라즈마-증대 화학 기상 증착(PECVD) 방법으로 증착하여 형성한다. 상기 PSG막으로 제1보호층(104)을 형성하는 경우에는, 상기 PSG막에 함유된 인(Ph)이 막질 내의 스트레스를 감소시켜 상기 막질의 크랙을 감소시킬 뿐만 아니라, 나트륨(Na) 이온 및 다른 금속 오염물에 대한 막질의 게터링 특성을 향상시킨다. 상기 PECVD-산화막(PEOX막)으로 제1보호층(104)을 형성하는 경우에는, 산화막이 보호층의 물리적 스트레스 및 수소 함유량을 감소시키는 역할을 한다. 보호층의 수소 함유량이 많을 경우에는 모스 (MOS) 소자의 열전자 효과를 가속시켜서 소자의 신뢰성을 열화시키게 된다.
상기 제1보호층(104)의 상부에는 금속층(106)이 형성된다. 상기 금속층(106)은 바람직하게는 알루미늄(Al)을 CVD 방법으로 증착하여 형성한다. 상기 금속층 (106)은 α입자에 대한 차단력이 우수하므로, α입자에 의한 소프트 에러율을 감소시키는 역할을 한다.
상기 금속층(106)의 상부에는 제2보호층(108)이 형성된다. 상기 제2보호층 (106)은 실리콘 질화막(SiN)을 PECVD 방법으로 증착하여 형성한다. 보호층은 알루미늄(Al) 배선층의 상부에 형성되기 때문에, 상기 실리콘 질화막(108)은 300℃ 정도의 저온에서 증착할 수 있는 PECVD-질화막으로 형성하여야 한다. 상기 실리콘 질화막(108)은 나트륨과 같은 이동성 이온 및 습기에 대한 불투과성 장벽의 역할을 하며, 칩이 스크래칭되는 것을 방지하도록 단단하게 도포 된다.
도 3은 본 발명의 제2 실시예에 의한 소프트 에러율을 감소시키기 위한 보호층의 구조를 도시하는 단면도이다. 도 3을 참조하면, 본 발명에 의한 보호층의 구조는 최종 금속 배선층(100)의 상부에 형성된 평탄화층(102), 상기 평탄화층(102)의 상부에 형성된 제1보호층(104), 상기 제1보호층(104)의 상부에 형성된 금속층(106), 상기 금속층(106)의 상부에 형성된 제2보호층(108) 및 상기 제2보호층(108)의 상부에 형성된 제3보호층(110)을 포함한다.
즉, 알루미늄(Al)으로 이루어진 최종 금속 배선층(100)이 형성되어진 반도체 기판의 상부에 스핀 온 글래스(SOG)막으로 이루어진 평탄화층(102)이 형성된다. 상기 평탄화층(102)의 상부에는 제1보호층(104)이 형성된다. 이때, 상기 제1보호층(104)은 i) 인 실리케이트 글래스(PSG)막을 저온에서 CVD 방법으로 증착하여 형성하거나, ii) 산화막을 PECVD 방법으로 증착하여 형성한다. 상기 제1보호층(104)의 상부에는 α입자에 의한 소프트 에러율을 감소시키기 위한 금속층(106)이 형성된다. 상기 금속층(106)은 바람직하게는 알루미늄(Al)을 CVD 방법으로 증착하여 형성한다.
상기 금속층(106)의 상부에는 제2보호층(108)이 형성된다. 상기 제2보호층(108)은 실리콘 질화막(SiN)을 PECVD 방법으로 증착하여 형성한다. 상기 제2보호층(108)의 상부에는 제3보호층(110)이 형성된다. 상기 제3보호층(110)은 수 마이크론 두께를 갖는 폴리이미드로 형성된다. 상기 폴리이미드로 형성된 제3보호층(110)은 웨이퍼의 가장 최상부에 형성되는 보호층으로서, 본딩 패드의 금속층과 칩 패키지를 연결하기 위한 다이 본딩 공정 동안에 외부로 부터의 충격을 완화시키고 보이드의 형성을 억제하는 역할을 한다. 또한, 상기 제3보호층(110)은 우라늄(U)이나 토륨(Th) 등의 함유 불순물이 적으므로 외부로 부터 침입하는 α입자를 어느 정도 차단한다.
도 4는 본 발명의 제3실시예에 의한 소프트 에러율을 감소시키기 위한 구조를 도시하는 단면도이다. 도 4를 참조하면, SRAM에서 소프트 에러율을 감소시키기 위하여 웨이퍼의 최상부 전면에 상기 도 2 및 도 3에 도시된 바와 같은 구조를 갖는 보호층을 형성하면서, 기억 노드의 용량 C을 증가시키기 위해 부가 캐패시터를 형성한다. 이를 구체적으로 설명하면 다음과 같다.
SRAM에서는 대기(standby) 상태에서 모든 셀의 기억 노드가 Vdd까지 충전되어 있다. 즉, 기억 노드에 축적되어 있는 전하량은 C·Vdd로 되어있으므로, 수집 전하량 Qe가 Qe〈 C(Vdd-Vthd)로 있으면 소프트 에러가 일어나지 않는다. 여기서, Vthd는 역치 전압(threshold voltage)을 나타낸다.
반면에, Qe ≥C(Vdd-Vthd)의 경우에는, 고저항 부하나 박막 트랜지스터(thin film transistor; TFT) 부하에서 수집 전하량을 보충해주는 것이 불가능하므로 소프트 에러가 발생한다. 이것을 억제하기 위해서는 기억 노드의 용량 C를 크게 하는 것을 생각해 볼 수 있다. 어떤 수집 전하량 Qe에 대해서,
Figure pat00001
라 한다면 수집 전하량 Qe에 대해서는 소프트 에러가 발생하지 않는다. 그러나, 실제는 어느 정도의 수집 전하량 Qe에 대해 상기 식을 만족하는 용량 C를 기억 노드에 부가하는 것이 셀 면적과 공정 단계 수의 문제로 인하여 불가능하다.
따라서, 다음에 거론하는 여러 가지의 대책을 복합해서 소프트 에러율(SER)을 낮출 수 있다.
(1) 기억 노드의 용량 C를 가능한 범위에서 크게 한다. 단, 이 방법은 기억 노드에 충전하는 시간이 늦어지기 때문에 쓰기(write) 시간이 늦어져서, 고속 SRAM (FAST SRAM)에는 적합하지 않다.
(2) α입자가 입사했다고 해도 발생한 전자가 기억 노드에 주입되는 것을 작게한다 (수집 전하량 Qe을 작게한다).
(3) α입자의 입사량과 발생량을 적게 한다.
이 중에서, 본 발명의 제3실시예에서는 부가 캐패시터를 사용하여 기억 노드의 용량 C를 증가시키면서 도 2 또는 도 3에 도시된 바와 같이 α입자에 대한 차단력이 우수한 금속층을 보호층의 상부에 형성한다. 따라서, 기억 노드의 용량 C가 부가 캐패시터의 용량 Cadd 만큼 증가되기 때문에, 수집 전하량 Qe가 기억 노드의 용량 C보다 작게 되어 소프트 에러가 발생하지 않는다.
상술한 바와 같이 본 발명에 의하면, 웨이퍼의 최상부의 전면에 형성하는 보호층의 상부에 α입자의 투과에 대한 차단력이 우수한 금속층을 형성한다. 따라서, 실리콘 기판 내로의 α입자의 침입을 방지하여 소프트 에러율을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 최종 금속 배선층의 상부에 형성된 인 실리게이트 글래스 막과,
    소프트 에러를 감소시키기 위하여 상기 인 실리게이트 글래스 막의 상부에 형성된 알루미늄의 금속층과,
    상기 금속층의 상부에 형성된 질화막과,
    상기 질화막의 상부에 폴리이미드로 형성된 보호층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 최종 금속 배선층의 상부에 인 실리게이트 글래스막을 제1보호층으로 형성하는 단계와,
    상기 제1보호층의 상부에 소프트 에러를 감소시키기 위한 금속층을 형성하는 단계와,
    상기 금속층의 상부에 실리콘 질화막을 제2보호층으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 금속층은 알루미늄(Al)을 화학 기상 증착(CVD) 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR950034423A (ko) * 1994-05-10 1995-12-28 문정환 반도체 소자의 보호막 형성방법
KR960039324A (ko) * 1995-04-18 1996-11-25 문정환 알파입자에 의한 소프트에러율을 감소시키기 위한 반도체 메모리장치 및 이의 제조방법

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