CN112116937A - 一种在存储器中实现乘法和或逻辑运算的sram电路结构 - Google Patents

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Abstract

本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

Description

一种在存储器中实现乘法和或逻辑运算的SRAM电路结构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种在存储器中实现乘法和或逻辑运算的SRAM(Static Random Access Memory，静态随机存储器)电路结构。
背景技术
当前人工智能(Artificial Intelligence，缩写为AI)技术在各个方面广泛的应用，引发了运算量和数据搬移量的急剧上升，这对设备的能耗、运算效率有很高的要求。计算机目前采用的冯诺依曼架构采取存储与计算相分离的模式，当处理器进行运算时，需要将数据从存储器中搬移数据，数据的搬移造成了大幅的功耗及延时的增长，作为克服冯诺依曼架构这一弊端的有效策略，存内计算(computing in memory，缩写为CIM)受到广泛关注，存内计算不需要将数据读取至处理器，将运算集成至存储器内完成，这极大程度的减少了数据存取过程中的能耗以及延时，同时也提高了计算效率和能效。
现有技术中的存内计算中的乘法运算，其乘数多是按列排列，需要额外的数据搬移过程，产生的功耗也较高。
发明内容
本发明的目的是提供一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
本发明的目的是通过以下技术方案实现的：
一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；
字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；
其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；
乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。
由上述本发明提供的技术方案可以看出，上述电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的在存储器中实现乘法和或逻辑运算的SRAM电路结构示意图；
图2为本发明实施例所述或运算过程的示意图；
图3为本发明实施例所述乘法运算相邻的四个双字线8T SRAM单元组成示意图；
图4为本发明实施例提供的乘法运算过程示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的在存储器中实现乘法和或逻辑运算的SRAM电路结构示意图，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；
字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；
其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；
乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。
具体实现中，利用所述电路在进行或逻辑运算时：
计算开始前一个数据存储在SRAM存储单元中，另一个数据则通过WLL_VICE来表示，数据为0时，WLL_VICE为1即导通，数据为1时，WLL_VICE为0即关闭，并提前将RBL与RBLB的电压预充至1/2VDD；
计算开始后通过检测RBL的电压变化来得到计算结果。
举例来说，如图2所示为本发明实施例所述或运算过程的示意图，若单元中存储的第一个数据为0，WLR_VICE为0则实现0或0的运算，此时由于WLR_VICE连接的PMOS管导通，RBLB向QB点充电，表示或逻辑运算结果为0,WLR_VICE为1则实现0或1的运算，此时由于WLR_VICE连接的PMOS管关断，RBLB未向QB点充电，表示或逻辑运算结果为1；若单元中存储的第一个数据为1，WLR_VICE为0则实现1或0的运算，此时WLR_VICE连接的PMOS管虽然导通，但是由于源极与栅极的电压差近似小于Vth，所以RBLB不充电，表示或逻辑运算结果为1。WLR_VICE为1则实现1或1的运算，此时由于WLR_VICE连接的PMOS管关断，RBLB未向QB点充电，表示或逻辑运算结果为1；
具体实现中，所述乘法运算具体是基于8T SRAM单元阵列和专、复用电容来进行，所述8T SRAM单元阵列由若干个相邻的双字线8T SRAM单元构成，通常4个为一组，如图3所示为本发明实施例所述乘法运算相邻的四个双字线8T SRAM单元组成示意图，为了方便描述，将四个相邻的双字线8T SRAM单元从右至左分别称为CELL1～4；
8T SRAM单元阵列中预充控制的信号为PRE 1～4；RBL存储电容连接信号为GATE1；RBLB存储电容连接信号为GATE 2；乘法运算开关信号为SW 1～12；
所述专、复用电容包括电容C1～16，其中：
复用电容C5～8、C13～16各构成一个除法器；
专用电容C1～4的上端通过开关与所述8T SRAM单元阵列的RBL 1～4相连，下端与VDD相连；
专用电容C9～12的上端通过开关与所述8T SRAM单元阵列的RBLB 1～4相连，下端与VSS相连；
复用电容C5～8的上端通过开关与专用电容C1～4的上端选择相连，下端与VDD相连；
复用电容C13～16的上端通过开关与专用电容C9～12的上端选择相连，下端与VSS相连。
在进行乘法运算时：
计算开始前，乘数存储在四个8T SRAM单元为一组的阵列中，乘数最大为8；被乘数量化为WLL_VICE和WLR_VICE的开启时间，设开启的单位时间为△t，WLL_VICE与WLR_VICE的最长开启时间为8△t，即被乘数最大为8；
若被乘数为非负数n时WLL_VICE和WLR_VICE开启，开启时间为n△t，在阵列中每列开启△t会引发RBL放电△V，RBLB则会相应的进行充电，对应的VDD-△V和0+△V则存储在相应的电容上，再经过电容组成的除法器进行处理，其中除法器采用复用策略，具体来说：
设每列上都存在△V，第一轮，对电容C4上存储的电压差做除4处理，对电容C2上存储的电压差做除2处理；第二轮，电容C4上存储的电压差做除2处理，对电容C3上存储的电压差做除4处理；综上电容C1存储VDD-△V，电容C2存储VDD-1/2△V，电容C3存储VDD-1/4△V，电容C4存储VDD-1/8△V；
接着电容C5至电容C8上端并联，四个电容电位共享，得到RBL总放电电压VDD-15/32△V；RBLB的充电操作与之类似，电容C13至电容C16上端并联，得到总充电电压0+15/32△V；最后阵列输出电压为(VDD-15/32△V)-(0+15/32△V)＝VDD-15/16△V；
再将VDD与所得到的阵列输出电压相减，所得到的差值即为最终乘法的结果。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以具体的实例对上述方法的过程进行详细说明，本实例选取一组乘法进行过程的详细说明：
以6×5这个乘法运算为例，开始运算前，如图3所示，四个8T SRAM单元为一组的阵列中的Q分别存入1001代表乘数6，WLL_VICE和WLR_VICE开启时间为5△t，RBL预充至VDD，预充结束后开始计算。
如图4所示为本发明实施例提供的乘法运算过程示意图，乘法运算开始后，RBL放电阶段，PRE 1～2断开，GATE 1开启，乘法运算中的乘数为5，WLL_VICE和WLR_VICE开启5△t。
放电结束后乘法运算中C1存储电位为VDD，C2存储电位为VDD-5△V，C3存储电位为VDD-5△V，C4存储电位为VDD。第一轮除法阶段，PRE 2、GATE 1断开，SW1、SW3、SW4开启，C2与C8分享电荷，C4与C6～8分享电荷，这样操作乘法运算中C1存储的电位为VDD，C2存储的电位为VDD-5/2△V，C3存储的电位为VDD-5△V，C4存储的电位为VDD。
接着PRE 2再次打开，其余开关关闭，对除法电容C5～8上端的电位复位，第二轮除法阶段，PRE 2断开，SW2、SW3、SW5开启，C3与C5～7分享电荷，C4与C8分享电荷，此时乘法运算中C1存储的电位为VDD，C2存储的电位为VDD-5/2△V，C3存储的电位为VDD-5/4△V，C4存储的电位为VDD。
接着C5至C8上端并联，四个电容电位共享，得到RBL总放电电压VDD-30/32△V。
RBLB充电阶段，PRE 3～4断开，GATE 2开启，乘法运算中的乘数为5，WLL_VICE和WLR_VICE开启5△t，充电结束后乘法运算中C9存储电位为0，C10存储电位为0+5△V，C11存储电位为0+5△V，C12存储电位为0。第一轮除法阶段，PRE 4、GATE 2断开，SW7、SW9、SW10开启，C10与C16分享电荷，C12与C14～16分享电荷，这样操作乘法运算中C9存储的电位为0，C10存储的电位为0+5/2△V，C11存储的电位为0+5/2△V，C12存储的电位为0。
接着PRE 4再次打开，其余开关关闭，对除法电容C13～16上端的电位复位。第二轮除法阶段，PRE 4断开，SW8、SW9、SW11开启，C11与C13～15分享电荷，C12与C16分享电荷，此时乘法运算中C9存储的电位为0，C10存储的电位为0+5/2△V，C11存储的电位为0+5/4△V，C12存储的电位为0。
接着C13至C16上端并联，四个电容电位共享，得到RBLB总充电电压0+30/32△V。
阵列最后阶段除SW6开启，其余开关关闭，乘法运算后阵列输出电压为(VDD-30/32△V)-(0+30/32△V)＝VDD-30/16△V。
乘法运算结果为VDD与这个阵列输出电压相减得到的差值。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；
字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；
其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；
乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。
2.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，利用所述电路在进行或逻辑运算时：
计算开始前一个数据存储在SRAM存储单元中，另一个数据则通过WLL_VICE来表示，数据为0时，WLL_VICE为1即导通，数据为1时，WLL_VICE为0即关闭，并提前将RBL与RBLB的电压预充至1/2VDD；
计算开始后通过检测RBL的电压变化来得到计算结果。
3.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述乘法运算具体是基于8T SRAM单元阵列和专、复用电容来进行，所述8T SRAM单元阵列由若干个相邻的双字线8T SRAM单元构成，具体为四个一组，将四个相邻的双字线8TSRAM单元从右至左分别称为CELL1～4；
8T SRAM单元阵列中预充控制的信号为PRE 1～4；RBL存储电容连接信号为GATE 1；RBLB存储电容连接信号为GATE 2；乘法运算开关信号为SW 1～12；
所述专、复用电容包括电容C1～16，其中：
复用电容C5～8、C13～16各构成一个除法器；
专用电容C1～4的上端通过开关与所述8T SRAM单元阵列的RBL 1～4相连，下端与VDD相连；
专用电容C9～12的上端通过开关与所述8T SRAM单元阵列的RBLB 1～4相连，下端与VSS相连；
复用电容C5～8的上端通过开关与专用电容C1～4的上端选择相连，下端与VDD相连；
复用电容C13～16的上端通过开关与专用电容C9～12的上端选择相连，下端与VSS相连。
4.根据权利要求3所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，在进行乘法运算时：
计算开始前，乘数存储在四个8T SRAM单元为一组的阵列中，乘数最大为8；被乘数量化为WLL_VICE和WLR_VICE的开启时间，设开启的单位时间为△t，WLL_VICE与WLR_VICE的最长开启时间为8△t，即被乘数最大为8；
若被乘数为非负数n时WLL_VICE和WLR_VICE开启，开启时间为n△t，在阵列中每列开启△t会引发RBL放电△V，RBLB则会相应的进行充电，对应的VDD-△V和0+△V则存储在相应的电容上，再经过电容组成的除法器进行处理，其中除法器采用复用策略，具体来说：
设每列上都存在△V，第一轮，对电容C4上存储的电压差做除4处理，对电容C2上存储的电压差做除2处理；第二轮，电容C4上存储的电压差做除2处理，对电容C3上存储的电压差做除4处理；综上电容C1存储VDD-△V，电容C2存储VDD-1/2△V，电容C3存储VDD-1/4△V，电容C4存储VDD-1/8△V；
接着电容C5至电容C8上端并联，四个电容电位共享，得到RBL总放电电压VDD-15/32△V；RBLB的充电操作与之类似，电容C13至电容C16上端并联，得到总充电电压0+15/32△V；最后阵列输出电压为(VDD-15/32△V)-(0+15/32△V)＝VDD-15/16△V；
再将VDD与所得到的阵列输出电压相减，所得到的差值即为最终乘法的结果。
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