CN113658628B - 一种用于dram非易失存内计算的电路 - Google Patents

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Abstract

本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。

Description

一种用于DRAM非易失存内计算的电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种用于DRAM(Dynamic RandomAccess Memory，动态随机存储器)非易失存内计算的电路。
背景技术
随着人工智能技术的广泛运用以及集成电路产业技术的飞速发展，现在对于存内计算的各方面要求越来越高，在传统的冯诺伊曼架构中，计算和储存是分开的，存储和计算之间的数据传输成为影响性能的一个重要因素，当前运算模块的运算能力的发展已经远远超过内存模块中数据存储的速度，大量的资源消耗在内存中数据的存取，而处理器频繁访问存储器的开销就形成了内存墙。为了有效解决内存墙这一问题，提出了一种有效的方法：存内计算(Computing In Memory，缩写为CIM)，存内计算的基本思路就是把计算和存储合二为一，从而减少处理器访问存储器的频率，可以大大减少资源的消耗。
现有技术中计算机的主存储器DRAM是一种高密度存储方案，其主要原理是利用电容中存储电荷的多少来表示数据“0”和数据“1”，由于晶体管会存在漏电电流，致使电容上存储的电荷数量难以正确判断数据，而导致数据的误读，因此需要对DRAM进行周期性的充电刷新，但现有技术方案中，在系统掉电时，无法对电容进行刷新，会导致数据的丢失，而现有技术并没有相应的解决方案。
发明内容
本发明的目的是提供一种用于DRAM非易失存内计算的电路，利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
本发明的目的是通过以下技术方案实现的：
一种用于DRAM非易失存内计算的电路，所述电路包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，其中：
每一列中包含两个PMOS管和一个NMOS管；
一个PMOS管连接位线BL和3T1R1C单元，另一个PMOS管和NMOS管构成传输门连接3T1R1C单元和每一列总线上的存储电容；
所述N行N列内存单元阵列中，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；
每一列的3T1R1C单元、位线BL、存储电容和源极线SL均由对应列的一个NMOS管和2个PMOS管构成的开关进行连接控制，其中：
所述开关对3T1R1C单元中电容进行数据的写入以及将一列中所有运算的结果进行累加量化，3T1R1C单元中的电容和存储电容通过两个MOS管构成的传输门进行连接；所述存储电容的电压值代表计算结果为数据“0”的单元个数；
基于所述电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将所述二进制数的数据转换成所述3T1R1C单元中RRAM的阻态保存下来；在上电后，再根据所述RRAM阻态的不同，由源极线SL通过所述RRAM向所述3T1R1C单元中的电容恢复相应的数据。
由上述本发明提供的技术方案可以看出，利用上述电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的用于DRAM非易失存内计算的电路结构示意图；
图2为本发明实施例所述电路一列的结构示意图；
图3为本发明实施例所述电路中3T1R1C单元的内部结构示意图；
图4为本发明实施例所述电路各个电容的电量示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的用于DRAM非易失存内计算的电路结构示意图，所述电路包括以3T1R1C(3个NMOS晶体管、1个RRAM和1个电容C)单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，其中：
每一列中包含两个PMOS管(M4和M6)和一个NMOS管(M5)；
一个PMOS管M4连接位线BL和3T1R1C单元，另一个PMOS管M6和NMOS管M5构成传输门连接3T1R1C单元和每一列总线上的存储电容；
所述N行N列内存单元阵列中，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；
每一列的3T1R1C单元、位线BL、存储电容和源极线SL均由对应列的一个NMOS管和2个PMOS管构成的开关进行连接控制，其中：
所述开关对3T1R1C单元中电容进行数据的写入以及将一列中所有运算的结果进行累加量化，3T1R1C单元中的电容和存储电容通过两个MOS管构成的传输门进行连接；所述存储电容的电压值代表计算结果为数据“0”的单元个数；
基于所述电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将所述二进制数的数据转换成所述3T1R1C单元中RRAM(阻变随机存储器，Resistive Random AccessMemory)的阻态保存下来；在上电后，再根据所述RRAM阻态的不同，由源极线SL通过所述RRAM向所述3T1R1C单元中的电容恢复相应的数据。
如图2所示为本发明实施例所述电路一列的结构示意图，其中：一个PMOS管M4作为开关控制位线BL对3T1R1C单元内部的电容进行充放电操作；
由一个NMOS管M5和一个PMOS管M6构成一对传输管，控制这一列中所有3T1R1C单元的计算结果是否共享到总线上的存储电容C_share中，以进行结果的累加量化。
如图3所示为本发明实施例所述电路中3T1R1C单元的内部结构示意图，所述3T1R1C单元包含一个电容C，一个阻变随机存储器RRAM，3个NMOS晶体管，记为M1、M2和M3，其中：
晶体管M1、M3作为控制开关；晶体管M2作为开关使用，或在实现逻辑运算时将晶体管M2的栅极作为其中一个输入；
晶体管M1的漏极连接到晶体管M3的源极，晶体管M1的源极连接到电容C上，晶体管M1的栅极作为字线WL1输入；
晶体管M2的漏极连接到晶体管M3的源极，晶体管M2的源极连接到RRAM的下极板，且所述RRAM的上极板连接到源极线SL上，晶体管M2的栅极作为字线WL2输入；
晶体管M3的漏极连接到总线BL上，晶体管M3的源极连接到晶体管M1和M2的漏极，晶体管M3的栅极作为字线WL3输入；
通过三个NMOS晶体管控制电容C的充放电、掉电前的数据备份、逻辑与运算以及上电时的数据恢复；
其中，每个3T1R1C单元的内部进行逻辑与运算，乘数与被乘数分别以晶体管M2字线使能脉冲和RRAM的阻态来表示，运算的结果体现在电容C的电量大小。
本发明实施例所述电路将传统DRAM的数据在掉电前转换成RRAM的阻态，将RRAM的阻态和连接在RRAM上的晶体管M2字线电压作为两个输入端，进行逻辑与运算；然后将一列中所有3T1R1C单元的逻辑运算结果累加在存储电容C_share上；最后，在掉电之后恢复上电时，可以将数据恢复到3T1R1C单元中的电容C上，从而实现非易失的功能。
基于所述电路的结构，将RRAM reset成高阻的阈值电压记为Vreset，将RRAM set成低阻的阈值电压记为Vset，所述电路的工作过程具体为：
在预充阶段，结合图2、图3，在位线BL上施加电压Vreset，源极线SL接地，打开晶体管M2、M3、M4，将一列中所有3T1R1C单元中的RRAM全部初始化为高阻状态；在位线BL上施加预充电压，通过打开晶体管M1、M3、M4对3T1R1C单元中的电容C进行数据写入，通过不同的时钟周期，将一列中各个3T1R1C单元中的电容C预充到1V或者0V；
在掉电前数据备份阶段，结合图3，当数据写入之后，在源极线SL上施加电压为Vset<V<Vset+1(本发明中施加电压V取1.6V)，打开晶体管M1、M2，根据源极线SL和3T1R1C单元中电容C的电压差，如果3T1R1C单元中写入数据“0”，则源极线SL和电容C上的电压差使3T1R1C单元中的RRAM转换成低阻态；如果3T1R1C单元中写入数据“1”，则源极线SL和电容C之间的电压差不足以使3T1R1C单元中的RRAM set成低阻态，从而保持初始的高阻态，这样就将动态随机存储器DRAM中写入的数据转换成非易失的RRAM的阻态进行数据保存；
在逻辑运算阶段，结合图2、图3，在数据保存备份之后，由于3T1R1C单元中的电容C上电压的数值会不同，首先将所有3T1R1C单元电容C中的电量进行清零，打开晶体管M1、M3、M4，同时将位线BL接地，所有3T1R1C单元中的电容C电量清零；然后在位线BL上施加1V的运算电压，并且打开晶体管M1、M3、M4，将所有3T1R1C单元中的电容C预充到1V；将RRAM阻态和晶体管M2的栅极控制电压作为进行逻辑与运算的两个输入；其中，将RRAM低阻态定义为“1”、高阻态定义为“0”；晶体管M2的栅极控制信号为WL2，打开定义为“1”，关闭定义为“0”；则运算的结果表示每个3T1R1C单元中电容C通过RRAM的放电量；运算结果为“1”时，3T1R1C单元中电容C放电量较多，剩余电量几乎为0；运算结果为“0”时，放电量较少，3T1R1C单元中电容C剩余电量较多，具体可以根据每个3T1R1C单元中电容C的电荷量判断逻辑运算的结果；
在运算结果的累加量化阶段，结合图2、图3，在所述电路的一列中所有3T1R1C单元运算完成之后，打开所有3T1R1C单元的晶体管M1、M3，同时打开总线上的晶体管M5、M6，将所有3T1R1C单元的计算结果共享到总线上的存储电容C_share上，根据总线上的存储电容C_share判断一列中运算结果为“0”或“1”的3T1R1C单元个数；
在上电时的数据恢复阶段，结合图3，当系统断电之后，3T1R1C单元中的电容C的电荷会慢慢衰减，从而会造成数据的误读，在计算共享结束之后，3T1R1C单元中电容C上的电压可能会对数据恢复造成影响，为了保证恢复时的准确性，在数据恢复之前，打开晶体管M1、M3、M4，位线BL接地，将所有3T1R1C单元中的电容C进行电量清零；在上电时，打开3T1R1C单元中的晶体管M1、M2，在源极线SL段施加1V的预充电压，将数据反向恢复到3T1R1C单元中；具体来说，当3T1R1C单元中的RRAM为高阻态时，通过源极线SL预充到3T1R1C单元中电容C上的电压很小，即为数据“0”；当3T1R1C单元中的RRAM为低阻态时，将3T1R1C单元中的电压预充到1V，即为数据“1”。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以一列64个单元作为样例，以前32个单元写入数据“1”，为实施样例进行说明，整个电路的过程分为9个子周期：
第1子周期，打开M4和前32个单元的M1、M3，并在位线BL上施加1V的预充电压，对前32个单元中的电容进行数据“1”的写入，后32个单元写入数据“0”。
第2子周期，打开M4和所有单元中的M2、M3，同时在BL上施加Vreset，SL接地，将64个单元中的RRAM全部初始化为高阻状态。
第3子周期，打开每个单元中的M2、M3，在源极线SL上施加1.6V的电压。若3T1R1C单元中写入的数据为“1”，则SL和电容中的电压差达不到阈值电压Vset，RRAM维持初始的高阻态；若单元中写入的数据为“0”，SL和电容中的电压差超过阈值电压Vset，将RRAM从高阻转换成低阻态，即将电容中的数据转换成RRAM的阻态保存下来，即数据“1”对应高阻态，数据“0”对应低阻态。
第4子周期，打开每个单元的M1、M3以及总线上的M4，BL接地，将所有单元中电容的电量清零，保证后面逻辑运算的准确性。
第5子周期，打开每个单元的M1、M3以及总线上的M4，BL上施加1V的电压，将所有单元中电容预充至1V。
第6子周期，打开每个单元的M1、M2，将SL接地，本次实验以逻辑0与逻辑1相与、逻辑1与逻辑1相与作为样例。
第7子周期，打开每个单元的M1、M3以及总线上的M5、M6，将所有单元中的计算结果累加到总线上的共享电容C_share上，如图4所示为本发明实施例所述电路各个电容的电量示意图，共享电容上的电压与理论上32个数据“1”的结果是一致的。
第8子周期，打开每个单元的M1、M3以及总线上的M4，BL接地，将所有单元中电容的电量清零，保证后面数据恢复的准确性。
第9子周期，在SL上施加1V的预充电压，并打开每个单元的M1、M2，当RRAM为高阻时，恢复到单元中电容的电压较低，即数据“0”，当RRAM为低阻时，恢复到单元中电容上的电压为1V，即数据“1”，由于恢复的数据与写入的数据相反，称之为反向数据恢复。
综上所述，本发明实施例所述电路具有如下优点：
1、相较于传统的DRAM，本申请所述电路克服了需定时刷新的缺点，可以将数据在掉电前保存下来，既不需要定时刷新也不会在掉电时遗失数据；
2、在进行单元计算之后，可以将结果累加到总线上的共享电容上，方便结果的量化，再根据总线上的电容可以判断写入数据“1”的单元个数；
3、在系统来电时，可以根据RRAM阻态的不同，将数据恢复到DRAM中。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (2)

1.一种用于DRAM非易失存内计算的电路，其特征在于，所述电路包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，其中：
每一列中包含两个PMOS管和一个NMOS管；
一个PMOS管连接位线BL和3T1R1C单元，另一个PMOS管和NMOS管构成传输门连接3T1R1C单元和每一列总线上的存储电容；
所述N行N列内存单元阵列中，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；
每一列的3T1R1C单元、位线BL、存储电容和源极线SL均由对应列的一个NMOS管和2个PMOS管构成的开关进行连接控制，其中：
所述开关对3T1R1C单元中电容进行数据的写入以及将一列中所有运算的结果进行累加量化，3T1R1C单元中的电容和存储电容通过两个MOS管构成的传输门进行连接；所述存储电容的电压值代表计算结果为数据“0”的单元个数；
基于所述电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将所述二进制数的数据转换成所述3T1R1C单元中RRAM的阻态保存下来；在上电后，再根据所述RRAM阻态的不同，由源极线SL通过所述RRAM向所述3T1R1C单元中的电容恢复相应的数据；
其中，所述3T1R1C单元包含一个电容C，一个阻变随机存储器RRAM，3个NMOS晶体管，记为M1、M2和M3，其中：
晶体管M1、M3作为控制开关；
晶体管M2作为开关使用，或在实现逻辑运算时将晶体管M2的栅极作为其中一个输入；
晶体管M1的漏极连接到晶体管M3的源极，晶体管M1的源极连接到电容C上，晶体管M1的栅极作为字线WL1输入；
晶体管M2的漏极连接到晶体管M3的源极，晶体管M2的源极连接到RRAM的下极板，且所述RRAM的上极板连接到源极线SL上，晶体管M2的栅极作为字线WL2输入；
晶体管M3的漏极连接到总线BL上，晶体管M3的源极连接到晶体管M1和M2的漏极，晶体管M3的栅极作为字线WL3输入；
通过三个NMOS晶体管控制电容C的充放电、掉电前的数据备份、逻辑与运算以及上电时的数据恢复；
其中，每个3T1R1C单元的内部进行逻辑与运算，乘数与被乘数分别以晶体管M2字线使能脉冲和RRAM的阻态来表示，运算的结果体现在电容C的电量大小；
基于所述电路的结构，将RRAM reset成高阻的阈值电压记为Vreset，将RRAM set成低阻的阈值电压记为Vset，所述电路的工作过程具体为：
在预充阶段，在位线BL上施加电压Vreset，源极线SL接地，打开晶体管M2、M3、M4，将一列中所有3T1R1C单元中的RRAM全部初始化为高阻状态；在位线BL上施加预充电压，通过打开晶体管M1、M3、M4对3T1R1C单元中的电容C进行数据写入，通过不同的时钟周期，将一列中各个3T1R1C单元中的电容C预充到1V或者0V；
在掉电前数据备份阶段，当数据写入之后，在源极线SL上施加电压为Vset<V<Vset+1，打开晶体管M1、M2，根据源极线SL和3T1R1C单元中电容C的电压差，如果3T1R1C单元中写入数据“0”，则源极线SL和电容C上的电压差使3T1R1C单元中的RRAM转换成低阻态；如果3T1R1C单元中写入数据“1”，则源极线SL和电容C之间的电压差不足以使3T1R1C单元中的RRAM set成低阻态，从而保持初始的高阻态，这样就将动态随机存储器DRAM中写入的数据转换成非易失的RRAM的阻态进行数据保存；
在逻辑运算阶段，在数据保存备份之后，由于3T1R1C单元中的电容C上电压的数值会不同，首先将所有3T1R1C单元电容C中的电量进行清零，打开晶体管M1、M3、M4，同时将位线BL接地，所有3T1R1C单元中的电容C电量清零；然后在位线BL上施加1V的运算电压，并且打开晶体管M1、M3、M4，将所有3T1R1C单元中的电容C预充到1V；将RRAM阻态和晶体管M2的栅极控制电压作为进行逻辑与运算的两个输入；其中，将RRAM低阻态定义为“1”、高阻态定义为“0”；晶体管M2的栅极控制信号为WL2，打开定义为“1”，关闭定义为“0”；则运算的结果表示每个3T1R1C单元中电容C通过RRAM的放电量，具体根据每个3T1R1C单元中电容C的电荷量判断逻辑运算的结果；
在运算结果的累加量化阶段，在所述电路的一列中所有3T1R1C单元运算完成之后，打开所有3T1R1C单元的晶体管M1、M3，同时打开总线上的晶体管M5、M6，将所有3T1R1C单元的计算结果共享到总线上的存储电容C_share上，根据总线上的存储电容C_share判断一列中运算结果为“0”或“1”的3T1R1C单元个数；
在上电时的数据恢复阶段，当系统断电之后，在数据恢复之前，打开晶体管M1、M3、M4，位线BL接地，将所有3T1R1C单元中的电容C进行电量清零；在上电时，打开3T1R1C单元中的晶体管M1、M2，在源极线SL段施加1V的预充电压，将数据反向恢复到3T1R1C单元中；具体来说，当3T1R1C单元中的RRAM为高阻态时，通过源极线SL预充到3T1R1C单元中电容C上的电压很小，即为数据“0”；当3T1R1C单元中的RRAM为低阻态时，将3T1R1C单元中的电压预充到1V，即为数据“1”。
2.根据权利要求1所述用于DRAM非易失存内计算的电路，其特征在于，所述开关对3T1R1C单元中电容进行数据的写入以及将一列中所有运算的结果进行累加量化，3T1R1C单元中的电容和存储电容通过两个MOS管构成的传输门进行连接，具体来说：
一个PMOS管M4作为开关控制位线BL对3T1R1C单元内部的电容进行充放电操作；
由一个NMOS管M5和一个PMOS管M6构成一对传输管，控制这一列中所有3T1R1C单元的计算结果是否共享到总线上的存储电容C_share中，以进行结果的累加量化。
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CN115691613B (zh) * 2022-12-30 2023-04-28 北京大学 一种基于忆阻器的电荷型存内计算实现方法及其单元结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008181578A (ja) * 2007-01-23 2008-08-07 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
CN101409104A (zh) * 2008-07-24 2009-04-15 复旦大学 一种新型不挥发动态存储器及其存储操作方法
CN101887903A (zh) * 2009-05-15 2010-11-17 旺宏电子股份有限公司 具有晶体管、电阻及电容的相变化存储装置及其操作方法
CN111431536A (zh) * 2020-05-18 2020-07-17 深圳市九天睿芯科技有限公司 子单元、mac阵列、位宽可重构的模数混合存内计算模组
CN112071345A (zh) * 2020-08-13 2020-12-11 清华大学 非电易失性组合存储器件及其操作方法
CN112116937A (zh) * 2020-09-25 2020-12-22 安徽大学 一种在存储器中实现乘法和或逻辑运算的sram电路结构
CN112599165A (zh) * 2021-03-04 2021-04-02 中科院微电子研究所南京智能技术研究院 一种多bit输入与多bit权重乘累加的存内计算单元

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2713372B1 (en) * 2012-09-28 2017-08-23 Imec Non-volatile resistive memory devices with boosting capacitor and methods for baising resistive memory structures thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008181578A (ja) * 2007-01-23 2008-08-07 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
CN101409104A (zh) * 2008-07-24 2009-04-15 复旦大学 一种新型不挥发动态存储器及其存储操作方法
CN101887903A (zh) * 2009-05-15 2010-11-17 旺宏电子股份有限公司 具有晶体管、电阻及电容的相变化存储装置及其操作方法
CN111431536A (zh) * 2020-05-18 2020-07-17 深圳市九天睿芯科技有限公司 子单元、mac阵列、位宽可重构的模数混合存内计算模组
CN112071345A (zh) * 2020-08-13 2020-12-11 清华大学 非电易失性组合存储器件及其操作方法
CN112116937A (zh) * 2020-09-25 2020-12-22 安徽大学 一种在存储器中实现乘法和或逻辑运算的sram电路结构
CN112599165A (zh) * 2021-03-04 2021-04-02 中科院微电子研究所南京智能技术研究院 一种多bit输入与多bit权重乘累加的存内计算单元

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