TWI615855B - 位址偵測電路及具有該位址偵測電路之記憶體裝置 - Google Patents

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Abstract

本發明係揭露一種位址偵測電路可包括一或多個位址儲存單元；一初始單元，係適用於刪除儲存於一位址儲存單元之一位址，該被刪除之位址具有大於N的一值，其中在對應位址被儲存之後，該值係藉由各別之一總輸入數字除以各別對應被儲存之位址的一輸入數字而獲得；一偵測單元，係適用於自儲存於一或多個該等位址儲存單元之等位址中偵測具有一輸入數字之一位址，該輸入數字係為一參考數字或是大於該參考數字；以及一選擇單元，係適用於選擇未被儲存一位址之一位址儲存單元，並於該被選擇之位址儲存單元中儲存一輸入位址。

Description

位址偵測電路及具有該位址偵測電路之記憶體裝置
本發明之各個實施例關於一位址偵測電路，以及一記憶體裝置。
本發明主張的優先權為在2013年12月19日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2013-0159299，在此併入其全部參考內容。
一記憶體裝置之一記憶胞包括做為開關之一電晶體以及儲存對應資料之電荷的一電容。該資料依據該記憶胞之電容中是否具有電荷而被分為「高」(邏輯1)或「低」(邏輯0)，亦即，該電容之終端是否具有一高電壓位準。
原則上，資料之保留不會消耗功率，因為資料以一累積電荷保留於該電容中。然而，當儲存於該電容之電荷之初始量因為該MOS電晶體之PN接面的漏電流而減少時，資料可能遺失。為了避免此種情事，一記憶胞中之資料需要於該資料遺失之前被讀取，並且電容需要被充電。此一操作必須週期性地重複以保持該資料。將胞充電之過程可稱為一刷新作業。
第1圖為一記憶體裝置中一胞陣列的一部分，用以描述一字元線的干擾現象。於第1圖中，BL0及BL1表示為位元線。
於第1圖中，WLK-1、WLK及WLK+1表示為字元線，且平行 排列於該胞陣列中。藉由HIGH_ACT所指出之字元線WLK係為一高啟動字元線(或是一頻率啟動字元線)，其具有一高啟動數字(或是頻率)，以及該等字元線WLK-1及WLK+1相鄰於該字元線WLK。CELL_K-1、CELL_K及CELL_K+1代表為分別與字元線WLK-1、WLK及WLK+1相耦合之記憶胞。該等記憶胞CELL_K-1、CELL_K及CELL_K+1分別包括胞電晶體TR_K-1、TR_K及TR_K+1以及胞電容CAP_K-1、CAP_K及CAP_K+1。
於第1圖中，當該字元線WLK變為啟動且預充電(或失能)時，由於在該字元線WLK與相鄰之字元線WLK-1及WLK+1之間產生了一耦合現象，造成字元線WLK-1及WLK+1的電壓上升或下降，進而影響儲存於該等胞電容CAP_K-1及CAP_K+1之電荷數量。據此，若該字元線WLK在一啟動狀態與一預充電狀態之間切換時，儲存於該胞電容CAP_K-1及CAP_K+1之電荷量的改變，可能因此造成儲存於該記憶胞CELL_K-1及CELL_K+1之資料的損壞。
此外，耦合至相鄰字元線之一記憶胞的胞電容中的電荷，會因為一電磁波而被引入及排出，可能因此造成儲存於一記憶胞之資料的損壞，其中該電磁波係當一字元線於一啟動狀態與一充電狀態之間切換時而產生。
各種實施例係關於提供一種位址偵測電路以及一記憶體裝置，其中該記憶體裝置係最小化需被儲存以偵測一高啟動字元線之位址的數量，藉此減少所需消耗的面積。
此外，各種實施例係關於提供一種位址偵測電路以及一記憶體裝置，其藉由刷新與被偵測之高啟動字元線相鄰的一字元線，可避免字元線干 擾所造成的潛在資料遺失
於本發明之一實施例中，一種位址偵測電路可包括一或多個位址儲存單元；一初始單元，係適用於刪除儲存於一位址儲存單元之一位址，該被刪除之位址具有大於N的一值，其中在對應位址被儲存之後，該值係藉由各別之一總輸入數字各別對應被儲存之位址的一輸入數字而獲得；一偵測單元，係適用於自儲存於一或多個該等位址儲存單元之位址中偵測具有一輸入數字之一位址，該輸入數字係為一參考數字或是大於該參考數字；以及一選擇單元，係適用於選擇未儲存一位址之一位址儲存單元，並於該被選擇之位址儲存單元中儲存一輸入位址。
於本發明之一實施例中，一種位址偵測電路可包括一或多個位址儲存單元；一初始單元，係適用於刪除儲存於一位址儲存單元之一位址，該位址儲存單元具有用於該對應位址之一平均輸入數字，且該平均輸入數字小於一預定數字；一偵測單元，係適用於自儲存於一或多個該等位址儲存單元之位址中偵測具有一輸入數字之一位址，該輸入數字係為一參考數字或是大於該參考數字；以及一選擇單元；係適用於選擇未儲存一位址之一位址儲存單元，並於該被選擇之位址儲存單元中儲存一輸入位址。
於本發明之一實施例中，一種記憶體裝置可包括複數字元線，係具有與其耦合的一或多個記憶胞；一位址偵測單元，係適用於儲存與一啟動指令一起輸入的一位址，刪除被儲存位址內於每N位址輸入中平均輸入數字係小於1的一位址，並且自被儲存之位址中偵測輸入數字係為一參考數字或大於該參考數字的一位址；以及一控制單元，係適用於啟動對應一輸入位址的一字元線，以響應該啟動訊號及刷新一字元線，該字元線係使用藉由該位址偵測單 元所偵測之位址來選擇。
210‧‧‧列控制單元
220‧‧‧欄控制單元
230_0~230_L‧‧‧數字計算單元
240‧‧‧偵測單元
310‧‧‧位址儲存單元
320‧‧‧輸入數字計算單元
330‧‧‧總輸入數字計算單元
340‧‧‧初始訊號產生單元
350‧‧‧選擇訊號產生單元
360‧‧‧偵測單元
410_1~410_N‧‧‧位址儲存單元
420‧‧‧初始單元
430‧‧‧偵測單元
440‧‧‧選擇單元
510_1~510_N‧‧‧輸入數字計算單元
520_1~520_N‧‧‧總輸入數字計算單元
530_1~530_N‧‧‧初始訊號產生單元
610‧‧‧位移值產生單元
620‧‧‧訊號產生單元
710‧‧‧比較單元
720‧‧‧計算單元
810_1~810_N‧‧‧偵測訊號產生單元
820‧‧‧最終偵測訊號產生單元
910_1~910_N‧‧‧選擇訊號產生單元
1010‧‧‧指令輸入單元
1020‧‧‧位址輸入單元
1030‧‧‧指令解碼器
1040‧‧‧刷新控制單元
1050‧‧‧位址計算單元
1060‧‧‧位址偵測單元
1070‧‧‧觸發位址產生單元
1080‧‧‧列控制單元
1090‧‧‧胞陣列
1110‧‧‧記憶體裝置
1120‧‧‧記憶體控制器
ACT‧‧‧啟動指令
ADDs‧‧‧位址
ADD_IN‧‧‧位址輸入訊號
BL0~BLM‧‧‧位元線
CADD‧‧‧欄位址
CMDs‧‧‧控制訊號
CMP<1>‧‧‧第一比較訊號
CAP_K‧‧‧胞電容
CAP_K+1‧‧‧胞電容
CAP_K-1‧‧‧胞電容
CELL_K‧‧‧記憶胞
CELL_K+1‧‧‧記憶胞
CELL_K-1‧‧‧記憶胞
CNT_0~CNT_L‧‧‧計算結果
DADD<0：A>‧‧‧偵測位址
DATA‧‧‧資料
DET‧‧‧偵測訊號
DET<1：N>‧‧‧偵測訊號
HIGH_ACT‧‧‧高啟動位址
IADD<0：A>‧‧‧輸入位址
INT‧‧‧初始訊號
INT<1：N>‧‧‧初始訊號
MC‧‧‧記憶胞
NI<0：B>‧‧‧輸入數字計算值
NI_1<0：B>~NI_N<0：B>‧‧‧輸入數字計算值
PRE‧‧‧預充電指令
RADD‧‧‧列位址
RADD_0~RADD_L‧‧‧位址
RD‧‧‧讀取指令
REF1‧‧‧第一刷新訊號
REF2‧‧‧第二刷新訊號
REFV‧‧‧參考值
REFV<0：B>‧‧‧參考值
SADD<0：A>‧‧‧位址
SADD_1<0：A>~SADD_N<0：A>‧‧‧位址
SEL‧‧‧選擇訊號
SEL<1：N>‧‧‧選擇訊號
SHIFT_1<0：C>‧‧‧第一位移值
ST‧‧‧儲存訊號
ST<1：N>‧‧‧儲存訊號
TAR_ADD‧‧‧觸發位址
TNI<0：C>‧‧‧總輸入數字計算值
TNI_1<0：C>~TNI_N<0：C>‧‧‧總輸入數字計算值
TR_K‧‧‧胞電晶
TR_K+1‧‧‧胞電晶
TR_K-1‧‧‧胞電晶
TRR‧‧‧觸發刷新指令
WL0~WLL‧‧‧字元線
WLK‧‧‧第K字元線
WLK+1‧‧‧第K+1字元線
WLK-1‧‧‧第K-1字元線
WT‧‧‧寫入指令
第1圖係為一記憶體裝置中一胞陣列的一部分，用以描述一字元線的干擾現象。
第2圖係為一記憶體裝置之一部分，用以描述偵測一高啟動字元線之過程。
第3圖係為根據本發明之一實施例的一位址偵測電路。
第4圖係為根據本發明之一實施例的一位址偵測電路。
第5圖係為第4圖中所示之一初始單元的詳細示意圖。
第6圖係為第5圖中所示之一第一初始訊號產生單元的詳細示意圖。
第7圖係為根據本發明之一實施例的第一輸入數字計算單元510_1的詳細示意圖。
第8圖係為第4圖中所示之一偵測單元的詳細示意圖。
第9圖係為第4圖中所示之一選擇單元的詳細示意圖。
第10圖係為根據本發明之一實施例的一記憶體裝置的示意圖。
第11圖係為根據本發明之一實施例的一記憶體系統的示意圖。
本發明之各種實施例將藉由參考圖式來於下文中更詳細的說明。然而，本發明之實施例可以以不同之形式來實現，並不應該被解釋以此所述之實施例為限。而是提供該等實施例使得揭露更為完整，並向本發明所屬技術領域中具有通常知識者充分傳達本發明之範圍。在此揭露文件中，同樣的元件符號於本發明之各圖式及實施例中代表相同之部分。圖式不一定按照比例繪 製，在某些情況下為清楚說明實施例之特徵，比例可能被放大。於本說明書中，已使用特定術語。該等術語係用以描述本發明，而不是用來限定本發明之範圍。亦值得注意的是，於本說明書中「及/或」代表其係包括在「及/或」之前或之後的一或是多個部件。此外，「連接/耦合」指一部件不僅直接與其他部件耦合，亦可指透過一中間部件間接與其他部件耦合。再者，在未特別提及的情況，單數形式可包括複數形式，反之亦然。此外，「包括/包含」於本說明書中代表一或多個部件、操作以及元件的存在或增加。
於下文中，一高啟動字元線(或是一頻繁啟動字元線)可代表其啟動數字係為一參考數字或是大於該參考數字的一字元線，以及一高啟動位址(或是高輸入位址)可代表一高啟動位元線之一位址。一正常刷新操作可代表一記憶體裝置依序刷新複數字元線的一作業，以及一觸發刷新操作可代表該記憶體裝置刷新與一高啟動字元線相鄰之一或多個字元線的一作業。
第2圖係為一記憶體裝置之一部分，用以描述偵測一高啟動字元線之過程。
如第2圖所示，該記憶體裝置可包括一列控制單元210、一欄控制單元220、複數字元線WL0至WLL、複數位元線BL0至BLM、各別對應該等字元線WL0至WLL之複數輸入數字計算單元230_0至230_L、以及一偵測單元240。
當一啟動指令ACT被啟動時，該列控制單元210可啟動對應一列位址RADD之一字元線，該字元線為該等字元線WL0至WLL中之一者。當一讀取指令RD被啟動時，該欄控制單元220可讀取記憶胞之資料DATA，其中該等記憶胞耦合至對應於耦合至已啟動之一字元線的記憶胞MC之一欄位址 CADD的一位元線。當一寫入指令WT被啟動時，該欄控制單元220可將資料DATA寫入記憶胞中，其中該等記憶胞耦合至對應於耦合至已啟動之一字元線的記憶胞MC之一欄位址CADD的一位元線。若與該啟動指令ACT一起接收的列位址RADD係為一對應字元線的一位址，該等輸入數字計算單元230_0至230_L可執行計算且各別輸出計算結果CNT_0至CNT_L。該等輸入數字計算單元230_0至230_L可輸出各別字元線之位址RADD_0至RADD_L。
該偵測單元240將該等計算結果CNT_0至CNT_L與對應一參考數字之一參考值REFV相比較。比較結果若一字元線之啟動數字係為該參考數字或是大於該參考數字時將其刪除，在該等位址RADD_0至RADD_L中，該偵測單元240可啟動一偵測訊號DET以及輸出啟動數字係為該參考數字或是大於該參考數字之字元線的一位址，來做為一高啟動位址HIGH_ADD。
該等輸入數字計算單元230_0至230_L可包括一比較電路(第2圖未示)，該比較電路用於將一輸入列位址RADD與各該字元線之位址RADD_0至RADD_L比較；以及一計算電路(第2圖未示)，用於基於該比較電路之比較結果來執行計算。該記憶體裝置需要數百至數千個輸入數字計算單元230_0至230_L，因為其包括數百至數千個字元線。因此，用於偵測一高啟動位址之記憶體裝置之尺寸可大幅增加。
第3圖係為根據本發明之一實施例的一位址偵測電路。
如第3圖所示，該位址偵測電路可包括一位址儲存單元310、一輸入數字計算單元320、一總輸入數字計算單元330、一初始訊號產生單元340、一選擇訊號產生單元350以及一偵測單元360。
該位址偵測電路於下文中配合第3圖進行描述。
當一選擇訊號SEL啟動時，該位址儲存單元310可儲存一輸入位址IADD<0：A>。當位址被儲存時，該位址儲存單元310可啟動一儲存訊號ST以及輸出所儲存之位址SADD<0：A>。當一初始訊號INT或是一偵測訊號DET被啟動時，該位址儲存單元310可刪除已儲存之位址並且將一儲存值重設至一初始值。
該輸入數字計算單元320產生一輸入數字計算值NI<0：B>，並且當該儲存訊號ST啟動或是儲存於該位址儲存單元310之位址SADD<0：A>等同該輸入位址IADD<0：A>時，該輸入數字計算單元320可增加該輸入數字計算值NI<0：B>。當該初始訊號INT或是該偵測訊號DET啟動時，該輸入數字計算單元320可將該輸入數字計算值NI<0：B>重設至一初始值(即對應一零數字之一值)。
該總輸入數字計算單元330可藉由計算總次數數字而產生一總輸入數字計算值TNI<0：C>，該總次數數字係為當儲存於該位址儲存單元310之位址SADD<0：A>更新時位址被輸入之次數。每當一位址輸入訊號ADD_IN啟動時，該總輸入數字計算單元330可以1來增加總輸入數字計算值TNI<0：C>。每當一位址被輸入至一位址偵測電路時，該位址輸入訊號ADD_IN可為被啟動的一訊號。該總輸入數字計算值TNI<0：C>可對應一總次數數字，該總次數數字係自當已儲存位址SADD<0：A>被儲存於該位址儲存單元310時，一位址已被輸入至該位址偵測電路之次數。當該初始訊號INT或是該偵測訊號DET啟動時，該總輸入數字計算單元330可將該總輸入數字計算值TNI<0：C>重設至一初始值(即對應一零數字之一值)。
若該總輸入數字計算值TNI<0：C>除以該輸入數字計算值 NI<0：B>而獲得之一值大於N時，該初始訊號產生單元340可啟動該初始訊號INT。若該總輸入數字計算值TNI<0：C>除以該輸入數字計算值NI<0：B>而獲得之一值大於N時，亦可意味著該等位址SADD<0：A>在被輸入至該位址偵測電路之後，每N位址輸入之位址SADD<0：A>已被輸入一或多次。
當該儲存訊號ST失能且該位址輸入訊號ADD_IN啟動時，該選擇訊號產生單元350可啟動該選擇訊號SEL。亦即，當該等位址IADD<0：A>輸入至該位址偵測電路時，若位址未被儲存於該位址儲存單元310，該選擇訊號產生單元350可選擇該位址儲存單元310使得被輸入之位址IADD<0：A>可被儲存。
該偵測單元360可將該輸入數字計算值NI<0：B>與對應於一參考數字之一參考值REFV<0：B>相比較，若比較結果該等位址SADD<0：A>之輸入數字係為該參考數字或是大於該參考數字，該偵測單元360可啟動該偵測訊號DET以及輸出該位址SADD<0：A>作為位址DADD<0：A>。
第4圖係為根據本發明之一實施例的一位址偵測電路。
如第4圖所示，該位址偵測電路可包括一或多個位址儲存單元410_1至410_N、一初始單元420、一偵測單元430以及一選擇單元440。
於下文中將參考第4圖描述該位址偵測電路。
當各別的選擇訊號SEL<1：N>被啟動時，該等位址儲存單元410_1至410_N可儲存該輸入位址IADD<0：A>。當該輸入位址IADD<0：A>被儲存時，該等位址儲存單元410_1至410_N可啟動各別之儲存訊號ST<1：N>並輸出各別之已儲存位址SADD_1<0：A>至SADD_N<0：A>。當各別的初始訊號INTINT<1：N>或是各別的偵測訊號DET<1：N>啟動時，該等位址儲存單元410_1至410_N可刪除已儲存位址並且將已儲存值重設為一初始值。當用於對應儲存 位址的一平均輸入數字於每N位址輸入小於1時，該初始單元420可刪除儲存於一位址儲存單元之一位址。該對應儲存位址屬於儲存於該等位址儲存單元410_1至410_N中的位址SADD_1<0：A>至SADD_N<0：A>中之一者。
該初始單元420可產生該等初始訊號INT<1：N>，並且可啟動對應該位址儲存單元的一初始訊號，在該位址儲存單元中，具有該平均輸入數字於每N位址輸入小於1的位址係被儲存。該平均輸入數字可對應藉由將N乘以一值而獲得之值，所乘之值係藉由儲存於該等位址儲存單元410_1至410_N中之對應位址SADD_1<0：A>至SADD_N<0：A>的輸入數字除以一總輸入數字而獲得，該總輸入數字在對應位址儲存於對應之位址儲存單元之後被輸入。亦即，該特定位址之平均輸入數字可指出特定位址之輸入數字，在一特定位址被輸入後，該等位址被輸入該偵測電路N次。
為了使用儲存於該等位址儲存單元410_1至410_N中的位址SADD_1<0：A>至SADD_N<0：A>之平均輸入數字，該初始單元420可產生一輸入數字計算值NI_1<0：B>至NI_N<0：B>，係對應儲存於該等位址儲存單元410_1至410_N中的位址SADD_1<0：A>至SADD_N<0：A>已經輸入的次數數字。若儲存於一對應位址儲存單元之一對應位址輸入，各該輸入數字計算值NI_1<0：B>至NI_N<0：B>可以1來增加(當該輸入位址IADD<0：A>與各該位址儲存單元所儲存之位址相同時)。
該偵測單元430可接收該輸入數字計算值NI_1<0：B>至NI_N<0：B>以及對應一參考數字之一參考值REFV<0：B>，並且可自儲存於該等位址儲存單元410_1至410_N中的位址SADD_1<0：A>至SADD_N<0：A>中，偵測輸入數字係為該參考數字或是大於參考數字之一位址。該偵測單元430產生 該偵測訊號DET<1：N>，以及可啟動一偵測訊號，該偵測訊號對應輸入數字係為該參考數字或是大於該參考數字的一已儲存位址，該偵測單元430輸出已儲存位址SADD_1<0：A>至SADD_N<0：A>中之對應啟動偵測訊號的位址，以做為該偵測位址DADD<0：A>。當一或多個偵測訊號DET<1：N>啟動時，該偵測單元430可啟動一最後偵測訊號DET。
當一位址輸入至該位址偵測電路時，該選擇單元440可自該等位址儲存單元410_1至410_N中選擇一位址未被儲存的位址儲存單元，，並儲存一輸入位址IADD<0：A>至已選擇之位址儲存單元中。若該等位址儲存單元410_1至410_N中，未被儲存一位址的位址儲存單元之數量係為2或是大於2，該選擇單元440可選擇具有一較早串列數字之一位址儲存單元，並且儲存一位址於已選擇之位址儲存單元中。例如，若一位址不能儲存於該第二位址儲存單元410_2、該第四位址儲存單元410_4以及該第七位址儲存單元410_7，該選擇單元440可選擇該第二位址儲存單元410_2。
該選擇單元440接收儲存訊號ST<1：N>。當一位址輸入訊號ADD_IN藉由一位址輸入至該位址偵測電路而被啟動，該選擇單元440可啟動選擇訊號SEL<1：N>中之一者。該選擇單元440啟動對應一失能儲存訊號之一選擇訊號，並且若失能儲存訊號之數量為2或是大於2時，可啟動具有一較早串列數字之一選擇訊號。例如，若該第二儲存訊號ST<2>、該第四儲存訊號ST<4>以及第七儲存訊號ST<7>失能，當該位址輸入訊號ADD_IN啟動時，該選擇單元440可啟動該該第二選擇訊號SEL<2>。
N(亦即包括於該位址偵測電路之位址儲存單元的數量，以及選擇藉由該初始單元420所初始化之一位址儲存單元的標準)可為一自然數且等於 或是大於一值，該值藉由一總次數數字(於下文中亦可稱為總輸入數字)除以一參考數字而獲得，該總次數數字係於一設定部分的一位址已被輸入至該位址輸入電路的次數。
具有於一設定部分之輸入數字為該參考數字或是更高輸入的一高啟動位址，可能不大於藉由一總次數數字除以一參考數字所獲得的一值，該總次數數字係於一設定部分的一位址已被輸入至該位址偵測電路的次數。據此，包括於該位址偵測電路之位址儲存單元的數字N，可被設計成具有一值，該值大於或等於藉由一總次數數字除以一參考數字所獲得的一值，該總次數數字係於一設定部分的一位址已被輸入至該位址輸入電路的次數。
例如，假如於一設定部分的一位址已被輸入之總次數數字為10^6，以及該位址偵測電路偵測於該設定部分輸入1.25X10^5次(即一參考數字)，來作為一高啟動位址。在此例子中，該高啟動位址可產生於該設定部分之最大數字為8。據此，若該位址偵測電路僅必須儲存8個位址，該位址偵測電路可偵測所有該高啟動位址。當藉由刪除已儲存位址中不會成為一高啟動位址之位址，而僅儲存8個位址之時，該位址偵測電路可偵測與所有位址有關的一高啟動位址，並且儲存一新位址。
該初始單元420可刪除平均輸入數字於每N位址輸入係小於1的一位址。為了使於一設定部分藉由一參考數字或是大於參考數字輸入的一特定位址能按順序，於一特定時間中，該特定位址之平均輸入次數在每N位址輸入必須至少為1或是大於1。據此，當一特定位址被輸入時，該初始單元420自其計算該特定位址之一平均輸入數字。若計算結果，該平均輸入數字在每N位址輸入係小於1時，該初始單元420可刪除該特定位址並儲存其他輸入位址。
於上述的例子中，為了使於一設定部分中藉由一參考數字或是大於參考數字輸入的一特定位址能按順序並輸入10^6次，每當一位址輸入至該位址偵測電路8次或是大於8次時(即，若一平均輸入數字在每8位址輸入為1，若該特定位址於該設定部分被輸入，一輸入數字變為等於該參考數字)，該特定位址須要輸入1或是大於1次。據此，若一平均輸入數字在每8位址輸入小於1，該特定位址可被刪除，因為該特定位址不能藉由該參考數字或是大於該參考數字而被輸入，雖然該特定位址以相似的頻率於該設定部分被輸入。
因為需要被儲存的位址之數字藉由考慮可於一設定部分被偵測之高輸入啟動位址的一最大數字而被最小化，本發明之位址偵測電路可最小化面積消耗且有效地偵測一高輸入啟動位址。
第5圖係為第4圖中所示之一初始單元420的詳細示意圖。
如第5圖所示，該初始單元420可包括第一至第N輸入數字計算單元510_1至510_N、第一至第N總輸入數字計算單元520_1至520_N以及第一至第N初始訊號產生單元530_1至530_N。
於下文中並參考第4圖及第5圖描述該初始單元420。
該輸入數字計算單元510_1至510_N對應各別之位址儲存單元410_1至410_N以及可計算次數數字，該次數數字係指儲存於該等位址儲存單元410_1至410_N的位址SADD_1<0：A>至SADD_N<0：A>被輸入至該位址偵測電路的次數。當對應之初始訊號INT<1：N>或是對應之偵測訊號DET<1：N>被啟動，該等輸入數字計算單元510_1至510_N可將各別的輸入數字計算單元NI_1<0：B>重設至NI_N<0：B>(例如，對應一零數字的一值)。
當各別之位址儲存單元410_1至410_N的儲存訊號ST被啟動時 (即當一位址被輸入並儲存於一位址儲存單元時)或是儲存於各別之位址儲存單元410_1至410_N的位址SADD_1<0：A>至SADD_N<0：A>與該輸入位址IADD<0：A>相同時，藉由執行一計算操作，該等輸入數字計算單元510_1至510_N可產生該輸入數字計算值NI_1<0：B>至NI_N<0：B>。當各別之位址儲存單元410_1至410_N的儲存訊號ST啟動、或是與儲存至各別的位址儲存單元410_1至410_N的位址SADD_1<0：A>至SADD_N<0：A>相同之位址被輸入，該輸入數字計算單元510_1至510_N可以1來增加各別之輸入數字計算值NI_1<0：B>至NI_N<0：B>。
該等總輸入數字計算單元520_1至520_N對應各別之位址儲存單元410_1至410_N，並且可計算各別之總輸入數字，該總輸入數字係為於該位址偵測電路中，自當儲存於各別的位址儲存單元410_1至410_N中的位址SADD_1<0：A>至SADD_N<0：A>，位址已被輸入至該位址偵測電路的次數。每當該位址輸入訊號ADD_IN啟動時，該等總輸入數字計算單元520_1至520_N可以1來增加各別總輸入數字計算值TNI_1<0：C>至TNI_N<0：C>。每當一位址被輸入至該位址偵測電路時，該位址輸入訊號ADD_IN可為被啟動的一訊號。於此，各該總輸入數字計算值TNI_1<0：C>至TNI_N<0：C>可為一總次數數字，該總次數數字係為當已儲存之位址SADD_1<0：A>至SADD_N<0：A>被儲存至各別的位址儲存單元410_1至410_N時，一位址已被輸入至該位址偵測電路的次數。當對應之初始訊號INT<1：N>或是對應之偵測訊號DET<1：N>啟動時，該等總輸入數字計算單元520_1至520_N可將各別之總輸入數字計算值TNI_1<0：C>至TNI_N<0：C>重設至一值(例如對應一零數字之一值)。
該等初始訊號產生單元530_1至530_N對應至各別的位址儲存 單元410_1至410_N、各別的輸入數字計算單元510_1至510_N以及各別的總輸入數字計算單元520_1至520_N。該等初始訊號產生單元530_1至530_N可計算儲存於各別的位址儲存單元410_1至410_N的位址SADD_1<0：A>至SADD_N<0：A>之平均輸入數字，並且基於該計算結果來啟動各別之初始訊號INT<1：N>。
當各別的總輸入數字計算單元520_1至520_N的計算值TNI_1<0：C>至TNI_N<0：C>除以該等輸入數字計算單元510_1至510_N之各別計算值NI_1<0：B>至NI_N<0：B>所獲得之值大於N，該等初始訊號產生單元530_1至530_N可啟動對應之初始訊號INT<1：N>。藉由該等總輸入數字計算值TNI_1<0：C>至TNI_N<0：C>除以各別輸入數字計算值NI_1<0：B>至NI_N<0：B>大於N，指出對應的位址之平均輸入數字於每N位址輸入小於1。
該初始單元420可刪除平均輸入數字於每N位址輸入係小於1的一位址，其係使用一次數數字，該次數數字係指儲存於該等位址儲存單元410_1至410_N之位址SADD_1<0：A>至SADD_N<0：A>已被輸入的次數，以及自當儲存於該等位址儲存單元410_1至410_N之位址SADD_1<0：A>至SADD_N<0：A>被輸入時，位址已被輸入之總輸入數字。
第6圖係為第5圖中所示之一第一初始訊號產生單元530_1的詳細示意圖。
如第6圖所示，該第一初始訊號產生單元530_1可包括一位移值產生單元610以及一訊號產生單元620。
於下文中參考第4至第6圖以描述該第一初始訊號產生單元530_1。
該位移值產生單元610可藉由以設定位元來位移該第一輸入計算值NI_1<0：B>而產生一第一位移值SHIFT_1<0：C>。該第一輸入數字計算值NI_1<0：B>係為倍數位元之一訊號，並且可為對應一次數數字之一二進位數字，其中該次數數字係指儲存於該第一位址儲存單元410_1的位址SADD_1<0：A>已被輸入之次數。若藉由以K位元來位移該第一輸入數字計算值NI_1<0：B>而產生該第一位移值SHIFT_1<0：C>(C=B+K)，對應該第一位移值SHIFT_1<0：C>之一二進位數字的一值可為一二進位數字之2K的一倍數，其對應該第一輸入數字計算值NI_1<0：B>。於此，2K可為對應‘N’的一值。
例如，若藉由位移該第一輸入數字計算值NI_1<0：B>三次(即3位元)而產生該第一位移值SHIFT_1<0：C>(C=B+3)，對應該第一位移值SHIFT_1<0：C>之一二進位數字的一值可為23之倍數(亦即8次)，為對應該第一輸入數字計算值NI_1<0：B>之一二進位值。
該訊號產生單元620將該第一位移值SHIFT_1<0：C>與該第一總輸入數字計算值TNI_1<0：C>相比較。若當比較結果，該第一總輸入數字計算值TNI_1<0：C>被發現大於該第一位移值SHIFT_1<0：C>時，該訊號產生單元620可啟動該第一初始訊號INT<1>。若當比較結果，該第一總輸入數字計算值TNI_1<0：C>並未被發現大於該第一位移值SHIFT_1<0：C>時，該訊號產生單元620可使該第一初始訊號INT<1>失能。該第一總輸入數字計算值TNI_1<0：C>大於該第一位移值SHIFT_1<0：C>，可意味該第一總輸入數字計算值TNI_1<0：C>除以該第一輸入數字計算值NI_1<0：B>來而獲得之一值大於2K。其可指出儲存於該第一位址儲存單元410_1中的位址SADD_1<0：A>的平均輸入數字於每N位址輸入小於1。
各該第二至第N初始訊號產生單元530_2至530_N具有同樣於該第一初始訊號產生單元530_1的構造，且其可產生各別之第二至第N初始訊號INT<2：N>，以響應該各別之輸入數字計算值NI_2<0：B>至NI_N<0：B>以及如上述相同方法中之各別的總輸入數字計算值TNI_2<0：C>至TNI_N<0：C>。
第7圖係為第4圖中的第一輸入數字計算單元510_1的詳細示意圖。
如第7圖所示，該第一輸入數字計算單元510_1可包括一比較單元710及一計算單元720。
下文將參考第4、第5及第7圖來描述該第一輸入數字計算單元510_1。
該比較單元710產生一第一比較訊號CMP<1>。當該輸入位址IADD<0：A>與儲存於該第一位址儲存單元410_1之位址SADD_1<0：A>不同時，該比較單元710可使該第一比較訊號CMP<1>失能，並當該輸入位址IADD<0：A>與儲存於該第一位址儲存單元410_1之位址SADD_1<0：A>相同時，啟動該第一比較訊號CMP<1>。
該計算單元720可產生該第一輸入數字計算值NI_1<0：B>，且當該第一儲存訊號ST<1>被啟動或是該第一比較訊號CMP<1>被啟動時，該計算單元720可以1來增加該第一輸入數字計算值NI_1<0：B>。當該第一初始訊號INT<1>或是該第一偵測訊號DET<1>啟動時，該計算單元620可將該第一輸入數字計算值NI_1<0：B>重設至一初始值。
各該第二至第N輸入數字計算單元510_2至510_N具有同樣於該第一同樣於該第一初始訊號產生單元510_1的構造，且其可產生各別之第二 至第N輸入數字計算值NI_2<0：B>至NI_N<0：B>，以響應該輸入位址IADD<0：A>以及如上述相同方法中之各別的位址SADD_1<0：A>。
第8圖係為第4圖中所示之偵測單元430的詳細示意圖。
如第8圖所示，該偵測單元430可包括第一至第N偵測訊號產生單元810_1至810_N以及一最終偵測訊號產生單元820。
於下文中參考第4至第8圖以描述該偵測單元430。
該等第一至第N偵測訊號產生單元810_1至810_N可將各別之輸入數字計算值NI_1<0：B>至NI_N<0：B>與該參考值REFV<0：B>相比較，並且若比較結果該等輸入數字計算值NI_1<0：B>至NI_N<0：B>被發現為該參考值REFV<0：B>或是大於該參考值REFV<0：B>，可啟動各別之偵測訊號DET<1：N>。
當該等第一至第N偵測訊號DET<1：N>中之一或多者啟動時，該最終偵測訊號產生單元820可啟動該最終偵測訊號DET。該最終偵測訊號產生單元820可接收儲存於該位址儲存單元410_1至410_N的位址SADD_1<0：A>至SADD_N<0：A>並輸出位址(對應已啟動之偵測訊號DET<1：N>)以做為該偵測位址DADD<0：A>。
第9圖係為第4圖中所示之選擇單元440的詳細示意圖。
如第9圖所示，該選擇單元440可包括第一至第N選擇訊號產生單元910_1至910_N。
於下文中參考第4及第9圖以描述該選擇單元440。
當該第一儲存訊號ST<1>失能時，若該位址輸入訊號ADD_IN被啟動時，當第一選擇訊號產生單元910_1可啟動該第一選擇訊號SEL<1>。當該第一儲存訊號ST<1>啟動且該第二儲存訊號ST<2>失能時，若該位址輸入訊 號ADD_IN被啟動，該第二選擇訊號產生單元910_2可啟動該第二選擇訊號SEL<2>。當該等第一至第K-1儲存訊號ST<1：K-1>啟動時，該第K選擇訊號產生單元910_K(K為自然數，且2≦K≦N)可啟動該第K選擇訊號SEL<K>，而若該位址輸入訊號ADD_IN啟動時，第K儲存訊號ST<K>失能。
同樣的，當該位址輸入訊號ADD_IN啟動時，該選擇單元440可啟動對應一位址儲存單元且屬於該等選擇訊號SEL<1：N>之一選擇訊號，該位址儲存單元具有未被儲存於其中之一位址且具有一較早串列數字。
第10圖係為根據本發明之一實施例的一記憶體裝置的示意圖。
如第10圖所示，該記憶體裝置可包括一指令輸入單元1010、一位址輸入單元1020、一指令解碼器1030、一刷新控制單元1040、一位址計算單元1050、一位址偵測單元1060、一觸發位址產生單元1070、一列控制單元1080以及一胞陣列1090。該胞陣列1090包括複數字元線WL0至WLL，以及該等自元線WL0至WLL可依序配置。
於下文中參考第10圖以描述一記憶體裝置。
該指令輸入單元1010可接收指令CMDs，以及該位址輸入單元1020可接收位址ADDs。各該指令訊號CMDs以及該等位址ADDs可包括倍數位元之訊號。
藉由將自該指令輸入單元1010所接收之指令訊號CMDs解碼，該指令解碼器1030可產生一啟動指令ACT、一預充電指令PRE以及一刷新指令REF。該指令解碼器1030可依據設計而產生一觸發刷新指令TRR。該指令偵測器1030可啟動一指令，該指令藉由屬於該啟動指令ACT、該預充電指令PRE以及該觸發刷新指令TRR的指令訊號CMDs之一組合而被指出。此外，該指令 解碼器1030可藉由解碼該等指令訊號CMDs而產生一讀取指令以及一寫入指令，但是因為其非與本發明之一實施例的記憶體裝置有直接關聯，該讀取指令以及該寫入指令未被示出及描述。
該刷新控制單元1040可啟動用於一正常刷新操作之一第一刷新訊號REF1，以及用於一觸發刷新操作之一第二刷新訊號REF2。於該正常刷新操作中，該記憶體裝置可依序刷新該胞陣列1090之字元線WL0至WLL，以響應該刷新指令REF，該刷新指令REF係於一設定週期被接收。於該觸發刷新操作中，該記憶體裝置可使用藉由該位址偵測單元1060所偵測的一位址，來刷新相鄰於一高啟動字元線之字元線。
該刷新控制單元1040可啟動該第一刷新訊號REF1，以響應被週期地接收之刷新指令REF，以及每當該刷新指令REF被接收一設定次數數字時，啟動該第二刷新訊號REF2。例如，每當該刷新指令REF被接收時，該刷新控制單元1040可啟動該第一刷新訊號REF1，並且每當該刷新指令REF被接收四次時，啟動該第二刷新訊號REF2。或者，該刷新控制單元1040可啟動該第一刷新訊號REF1，以響應被週期地接收之刷新指令REF，以及當該偵測訊號DET啟動時，該刷新控制單元1040可啟動該第二刷新訊號REF2，以響應該刷新指令REF。或者，該刷新控制單元1040可接收該第一刷新訊號REF1，以響應被週期地接收之刷新指令REF，以及當該觸發刷新指令TRR啟動時，該刷新控制單元1040可啟動該第二刷新訊號REF2。
如上所述，該刷新控制單元1040可以多種方式來啟動該第一刷新訊號REF1以及該第二刷新訊號REF2。當該第一刷新訊號REF1啟動時，該記憶體裝置可執行一正常刷新操作，而當該第二刷新訊號REF2啟動時，該記憶 體裝置可執行一觸發刷新操作。
該位址計算單元1050可產生一計算位址CNT_ADD，其具有一值，該值於每當該等字元線WL0至WLL被刷新時而變化。每當該第一刷新訊號REF1啟動時，該位址計算單元1050可以1來增加該計算位址CNT_ADD的一值。該計算位址CNT_ADD被用來作為選擇一字元線的一位址，該字元線將於一正常刷新操作中被刷新。藉由1來增加該計算位址CNT_ADD的目的係若一第K字元線WLK於事先被選擇時，使一第K+1字元線WLK+1被選擇為下一個。
該位址偵測單元1060可接收該啟動指令ACT與一輸入位址IADD，以及偵測一高啟動位址。該位址偵測單元1060可為第4圖中之位址偵測電路。該啟動指令ACT可對應第4圖中之位址輸入訊號ADD_IN，以及該輸入位址IADD可對應第4圖中輸入至該位址偵測電路的位址IADD<0：A>。該輸入位址IADD可為用於選擇一字元線的一列位址，該字元線基於根據該啟動指令ACT所輸入之一位址而將會被啟動。
該位址偵測單元1060可儲存N位址之一最大值，並且刪除具有一平均輸入數字於每N位址輸入中小於1的一位址，該位址屬於已儲存之位址。若自一儲存位址中具有輸入次數為一參考數字或是大於該參考數字之一位址被偵測，該位址偵測單元1060可啟動一偵測訊號DET以及該輸出該偵測位址DADD。N係為可被儲存於該記憶體裝置之位址偵測單元1060中的位址之數量以及選擇一位址予以刪除的一標準，N可為一自然數且大於或是等於一值，該值係一總次數數字除以一參考數字而獲得，該總次數數字係於一設定部分的一位址已被輸入至該位址偵測單元1060的次數。一特定位址已經被輸入之次數數 字可對應一對應字特定位址之元線已被啟動之次數，以及當一特定位址被儲存時，可自一總輸入數字指出一總啟動操作數字，該總啟動操作數字係自當該特定位址被輸入時藉由該記憶體而已被執行的次數。
於一設定部分，具有啟動數字為一參考數字或是大於該參考數字之高啟動字元線的數目，可不大於一值，該值係該設定部分之啟動操作的一總數字除以該參考數字而獲得。據此，該位址偵測單元1060可被設計成儲存大於一值之位址，該值係該設定部分之啟動操作的一總數字除以該參考數字而獲得。
例如，假設於一設定部分期間的啟動操作之一總數字為10^6，並且該位址偵測單元1060偵測於該設定部分期間已被啟動1.25X10^5次(即一參考數字)的一字元線，來作為一高啟動字元線，該位址偵測單元1060並偵測該高啟動字元線之一位址作為一高啟動位址。於此，該設定部分可為一次數，該次數可被當作是該胞陣列1090之字元線WL0至WLL透過正常刷新來被刷新一次(例如，於本文中所定義之tRFC)。
在本例中，於該設定部分期間，該高啟動字元線之最大數字可為8(相同之原則也適用於該高啟動位址)。據此，若該位址偵測單元1060僅必須儲存8個位址，該位址偵測單元1060可偵測所有該等高啟動位址。當藉由刪除非高啟動位址之位址，總共儲存僅8個位址時，該位址偵測單元1060可偵測一高啟動位址，並儲存一新位址。
類似的原因請參考第4圖，該位址偵測單元1060可刪除一字元線之一位址，該字元線具有一平均啟動數字(對應一平均輸入數字)於每N啟動操作中小於1。於上述例子中，為了該次數總數字，該次數總數字係變為啟動之一 特定字元線變為一參考數字或是大於該參考數字於啟動操作被執行10^6次的設定部分，該特定字元線需要於每8個啟動操作中被啟動一次或是多次。據此，因為該特定字元線不能藉由該參考數字或是大於該參考數字而變為啟動，若該平均啟動數字於每8個啟動操作中小於1，該具體字元線之一位址可被刪除。
當該偵測訊號DET啟動時，該觸發位址產生單元1070可儲存藉由該位址偵測單元1060所偵測之一位址DADD，且當該第二刷新訊號REF2啟動時，該觸發位址產生單元1070使用該偵測位址DADD而產生一觸發位址TAR_ADD。於此，該觸發位址TAR_ADD可為相鄰一高啟動字元線之一字元線的一位址。當該第二刷新訊號REF2啟動時，該觸發位址產生單元1070可藉由將該偵測位址DADD的一值減去1或是加上1而產生該觸發位址TAR_ADD。若一高啟動字元線為一第K字元線WLK，藉由將該偵測位址DADD的一值減去1而獲得的一值可對應一第K-1字元線WLK-1，藉由將該偵測位址DADD的一值加上1而獲得的一值可對應一第K+1字元線WLK+1。
該列控制單元1080可啟動對應一輸入位址IADD的一字元線，以響應該啟動指令ACT，且該列控制單元1080可再預充電一啟動字元線，以響應該預充電指令PRE。當該第一刷新訊號REF1啟動時，該列控制單元1080可刷新對應該計算位址CNT_ADD的一字元線，且當該第二刷新訊號REF2啟動時，該列控制單元1080可可刷新對應該觸發位址TAR_ADD的一字元線。
因為需要藉由該位址偵測單元1060來儲存的位址之數字藉由考慮可於一設定部分被偵測之高輸入啟動位址的一最大數字而被最小化，須該記憶體裝置可最小化該位址偵測單元1060的一面積且有效地偵測一高輸入啟動位址。
第11圖係為根據本發明之一實施例的一記憶體系統的示意圖。
如第11圖所示，該記憶體系統可包括一記憶體裝置1110以及一記憶體控制器1120。
該記憶體控制器1120藉由施加該指令訊號DMDs以及該位址ADDs來控制該記憶體裝置1110的操作，並且該記憶體控制器1120根據讀取操作與寫入操作與該記憶體裝置1110交換資料DATA。該記憶體控制器1120可藉由傳送該等控制訊號CMDs而輸入該啟動指令ACT、該預充電指令PRE、該刷新指令REF或是該觸發刷新指令TRR至該記憶體裝置1110中。若該啟動指令ACT試圖被輸入，該記憶體控制器1120可傳送該等位址ADDs，用以於該記憶體裝置1110中選擇將會被啟動的一字元線。若觸發刷新為必要時(依據設計所需)，該記憶體控制器1120可週期地傳送該觸發刷新指令TRR至該記憶體裝置1110。
若該觸發刷新指令TRR試圖被產生，每當該刷新指令REF一設定次數數字，該記憶體控制器1120可產生該觸發刷新指令TRR，或是當自該記憶體裝置1110接收已被偵測到且用以指出一高啟動位址的一訊號時，該記憶體控制器1120可產生該觸發刷新指令TRR。
該記憶體裝置1110可為上述第10圖中所述之記憶體裝置。該記憶體裝置1110可偵測一高啟動字元線之一位址。該記憶體裝置1110可偵測及儲存一高啟動字元線之一位址，並且當執行一觸發刷新作業時，該記憶體裝置1110可產生該觸發位址TAR_ADD。借鑒，用以該記憶體裝置1110來偵測一高啟動字元線的一位址的結構以及必要操作，相同於第3圖至第9圖之描述。
該記憶體裝置1110可執行一正常刷新操作，以響應該刷新指令 REF。當在一高啟動位置被偵測後，該刷新指令REF被接收一預定次數數字時、或是該刷新指令被接收時或是該觸發刷新指令TRR被接收時，該記憶體裝置1110可執行一觸發刷新操作。借鑒，該記憶體裝置1110來偵測一刷新操作的結構以及必要操作，相同於第10圖之描述。
該記憶體系統可藉由相鄰於一高啟動字元線的字元線上的一額外刷新，以避免字元線的干擾。此外，該記憶體系統可藉由最小化用以偵測一高啟動字元線的電路面積需求，而具有小尺寸。
借鑑，第4圖至第10圖所述之例，N之一值係相同為一總輸入數字(或是一總啟動操作數字)除以一參考數字而獲得的一值。例如，N的一值可設計成大於以一總輸入數字(或一總啟動操作數字)除以一參考數字而獲得之值以考慮餘裕。此外，於上述例子，一例子「N=8(10^6/1.25X10^5=8)」已取得，然而若N被選擇為大於8(例如9或10)，一高啟動位址可被更穩定的偵測。
根據本發明之一實施例，一記憶體裝置之尺寸可藉由減少用於偵測一高啟動字元線的電路面積而減少。
此外，可防止儲存於記憶胞之資料藉由執行一觸發刷新而損壞，其中該記憶胞耦合至相鄰於一高啟動字元線的一字元線。
雖然各種實施例已被描述以說明本案之目的，但本發明所屬技術領域中具有通常知識者可在不脫離如下所述之申請專利範圍之本發明的精神和範圍，對本案進行各種變化與修改。
310‧‧‧位址儲存單元
320‧‧‧輸入數字計算單元
330‧‧‧總輸入數字計算單元
340‧‧‧初始訊號產生單元
350‧‧‧選擇訊號產生單元
360‧‧‧偵測單元
ADD_IN‧‧‧位址輸入訊號
DADD<0：A>‧‧‧偵測位址
DET‧‧‧偵測訊號
IADD<0：A>‧‧‧輸入位址
INT‧‧‧初始訊號
NI<0：B>‧‧‧輸入數字計算值
REFV<0：B>‧‧‧參考值
SADD<0：A>‧‧‧位址
SEL‧‧‧選擇訊號
TNI<0：C>‧‧‧總輸入數字計算值
ST‧‧‧儲存訊號

Claims (20)

  1. 一種位址偵測電路，包括：一或多個位址儲存單元；一初始單元，係適用於刪除儲存於一位址儲存單元之一位址，該被刪除之位址具有大於N的一值，其中在對應位址被儲存之後，該值係藉由各別之一總輸入數字除以各別對應被儲存之位址的一輸入數字而獲得；一偵測單元，係適用於自儲存於一或多個該等位址儲存單元之位址中偵測具有一輸入數字之一位址，該輸入數字係為一參考數字或是大於該參考數字；以及一選擇單元，係適用於選擇未儲存一位址之一位址儲存單元，並於該被選擇之位址儲存單元中儲存一輸入位址。
  2. 如請求項1所述之位址偵測電路，其中一或多個該等位址儲存單元包括第一至第N位址儲存單元。
  3. 如請求項2所述之位址偵測電路，其中若該第一位址儲存單元至該第N位址儲存單元中，未儲存一位址之位址儲存單元的一數字為2或是大於2，該選擇單元選擇具有一較早數字的一位址儲存單元，並於被選擇之位址儲存單元中儲存一輸入位址。
  4. 如請求項1所述之位址偵測電路，其中該N為大於一值的一自然數，該值係藉由一總位址輸入數字除以該參考數字而獲得，該總位址輸入數字用於一設定部分。
  5. 如請求項1所述之位址偵測電路，其中該初始單元包括： 一或多個輸入數字計算單元，各別係適用於計算一次數數字，該次數數字係為儲存於一對應位址儲存單元中之一位址被輸入的次數；一或多個總輸入數字計算單元，各別係適用於計算一次數總數字，該次數總數字係為在儲存於一對應位址儲存單元的一值被更新之後，一位址被輸入的次數；以及一或多個初始訊號產生單元，各別係適用於若一值大於N時啟動一對應初始訊號，該值藉由一對應總輸入數字計算單元之一計算值除以一對應輸入數字計算單元之一計算值而獲得。
  6. 如請求項5所述之位址偵測電路，其中當對應初始訊號被啟動時，一或多個該等輸入數字計算單元之計算值以及一或多個該等總輸入數字計算單元之計算值被初始化。
  7. 如請求項5所述之位址偵測電路，其中：藉由該偵測單元所偵測之一位址係自該對應位址儲存單元中刪除；以及對應被偵測之位址所儲存之位址儲存單元的一總輸入數字計算單元之計算值被初始化，及一輸入數字計算單元之計算值被初始化。
  8. 如請求項5所述之位址偵測電路，其中若一值大於一對應總輸入數字計算單元的一計算值時，一或多個該等初始訊號產生單元之每一者啟動一對應初始訊號，其中該值係藉由設定位元來位移一對應輸入數字計算單元之一計算值而獲得。
  9. 一種位址偵測電路，包括：一或多個位址儲存單元； 一初始單元，係適用於刪除儲存於一位址儲存單元之一位址，該被刪除之位址儲存單元具有用於該對應位址之一平均輸入數字，且該平均輸入數字小於一預定數字；一偵測單元，係適用於自儲存於一或多個該等位址儲存單元之位址中偵測具有一輸入數字之一位址，該輸入數字係為一參考數字或是大於該參考數字；以及一選擇單元；係適用於選擇未儲存一位址之一位址儲存單元，並於該被選擇之位址儲存單元中儲存一輸入位址。
  10. 如請求項9所述之位址偵測電路，其中一或多個該等位址儲存單元包括第一至第N位址儲存單元。
  11. 如請求項10所述之位址偵測電路，其中該N係為大於一值的一自然數，該值係藉由一總位址輸入數字除以該參考數字而獲得，該總位址輸入數字用於一設定部分。
  12. 如請求項9所述之位址偵測電路，其中該平均輸入數字對應一值與N相乘所獲得之值，其中與N相乘之值係藉由各別對應被儲存之位址的一輸入數字除以各別之總輸入數字而獲得，該總輸入數字係對應位址被儲存之後已被輸入之位址。
  13. 如請求項9所述之位址偵測電路，其中藉由該偵測單元所偵測之位址自該對應位址儲存單元中刪除。
  14. 一種記憶體裝置，包括：複數字元線，係具有與其耦合的一或多個記憶胞； 一位址偵測單元，係適用於儲存與一啟動指令一起輸入的一位址，刪除被儲存位址內於每N位址輸入中平均輸入數字係小於1的一位址，並且自被儲存之位址中偵測輸入數字係為一參考數字或大於該參考數字的一位址；以及一控制單元，係適用於啟動對應一輸入位址的一字元線，以響應該啟動訊號及刷新一字元線，該字元線係使用藉由該位址偵測單元所偵測之位址來選擇。
  15. 如請求項14所述之記憶體裝置，其中該位址偵測單元儲存N位址之一最大值。
  16. 如請求項15所述之記憶體裝置，其中該N為大於一值的一自然數，該值係藉由一總位址輸入數字除以該參考數字而獲得，該總位址輸入數字用於一設定部分。
  17. 如請求項14所述之記憶體裝置，其中該平均輸入數字對應一值與N相乘所獲得之值，其中與N相乘之值係藉由各別對應被儲存之位址的一輸入數字除以各別之總輸入數字而獲得，該總輸入數字係對應位址被儲存之後已被輸入之位址。
  18. 如請求項14所述之記憶體裝置，其中該控制單元依序刷新該等字元線，以響應週期性輸入之一刷新指令，且每當該刷新指令被輸入一設定次數數字，該控制單元刷新一或多個相鄰字元線，該鄰近字元線係相鄰對應藉由該位址偵測單元所偵測之一位址的一字元線。
  19. 如請求項14所述之記憶體裝置，其中該控制單元依序刷新該等字元線，以響應週期性輸入之一刷新指令，以及刷新一或多個鄰近字元線，該鄰近字元線 係相鄰對應藉由該位址偵測單元所偵測之一位址的一字元線，以響應在該位址偵測單元偵測該位址之後所輸入之刷新指令。
  20. 如請求項14所述之記憶體裝置，其中該控制單元依序刷新該等字元線，以響應週期性輸入之一刷新指令，以及刷新一或多個鄰近字元線，該鄰近字元線係相鄰對應藉由該位址偵測單元所偵測之一位址的一字元線，以響應一觸發刷新指令。
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