KR940007894A - 여러가지 검사패턴에 대한 병렬 검사 모드가 있는 반도체 디램(dram) 장치 - Google Patents

여러가지 검사패턴에 대한 병렬 검사 모드가 있는 반도체 디램(dram) 장치 Download PDF

Info

Publication number
KR940007894A
KR940007894A KR1019930019734A KR930019734A KR940007894A KR 940007894 A KR940007894 A KR 940007894A KR 1019930019734 A KR1019930019734 A KR 1019930019734A KR 930019734 A KR930019734 A KR 930019734A KR 940007894 A KR940007894 A KR 940007894A
Authority
KR
South Korea
Prior art keywords
data
data storage
bit
check
read
Prior art date
Application number
KR1019930019734A
Other languages
English (en)
Other versions
KR960001305B1 (ko
Inventor
도시오 다께시마
다다히꼬 스기바야시
이사오 나리따께
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Publication of KR940007894A publication Critical patent/KR940007894A/ko
Application granted granted Critical
Publication of KR960001305B1 publication Critical patent/KR960001305B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

반도체 RAM 장치는 결함 메모리 셀을 포함하고 있는지의 여부를 알아보기 위해 병렬 검사 동작으로 들어가는데, 병렬 검사 동작에서, 논리값 "1" 검사 비스는 데이나 저장 블럭(MB00-MBmn)의 제1소정의 어드레스에 열 어드레스를 바꾸어서 순차적으로 기록되고, 그후, 논리값 "0" 검사 비스는 데이타 저장 블럭의 제2소정의 어드레스에 역시 열 어드레스를 바꾸어서 순차적으로 기록된다. 기록 동작은 각 데이타 저장 블럭에 바둑판 모양의 비트 패턴이 형성되도록 반복 수행되는데, 이러한 바둑판 모양의 비트 패턴이 형성된 후 검사 비트는 데이타 저장 블럭의 제1소정의 어드레스로 부터 판독/기록 데이타 버스 시스템으로 판독되어 그 검사 비트가 다른 검사 비트와 일치하는지 여부를 알아보아서, 여러 가지 비트 패턴에 대한 병렬 검사가 수행된다.

Description

여러가지 검사패턴에 대한 병렬 검사 모드가 있는 반도체 디램(DRAM) 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 DRAM장치의 회로장치를 도시한 회로 다이어그램도, 제4도는 본 발명에 따른 선택기 유니트와 관련된 데이타 기억 블럭의 회로 장치를 도시한 회로 다이어그램도.

Claims (3)

  1. 데이타 비트를 선택적으로 기록하는 동작과 상기 데이타 비트를 선택적으로 판독하는 동작, 즉 정상 모드와 검사 비트를 순차적으로 기록하는 동작과 상기 검사 비트를 순차적으로 판독하는 동작, 즉 병렬 검사 모드가 있는 반도체 DRAM장치에 있어서, a) 데이타 저장 블럭 각각이 a-1) 상기 데이타 비트 또는 상기 검사 비트를 선택적으로 저장하는 복수개의 어드레스 가능 메모리 셀(M11-Mkj)과, a-2) 상기 복수개으 어드레스 가능 메모리 셀에 선택적으로 연결되고, 활성 레벨로 선택적으로 구동되어 상기 복수개의 어드레스 가능 메모리 셀중 선택된 메모리 셀에 어드레스하는 것이 가능한 복수개의 부워드 라인(SWL1-SWLk)과, a-3) 상기 복수개의 부워드 라인에 연결되어 있으며, 상기 부워드 라인중 하나를 상기 활성 레벨로 구동시키는 일부 디코드 유니트(partial decoder unit)(WD)와, a-4) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되어, 상기 데이타 비트 또는 상기 검사 비트를 나타내는 전위차를 증폭시키는 복수개의 센스 엠프(SA1-SAj)를 가지고 있는 복수개의 상기 데이타 저장 블럭(MB00-MBmn)과, b) 데이타 저장 블럭의 열과 선택적으로 관련되어 있어, 데이타 저장 블럭의 열의 일부 디코드를 인에이블시키기 위해 활성 레벨로 선택적으로 구동되는 복수개의 블럭 선택 라인(BS0-BSn-과, c) 상기 복수개의 블럭 선택 라인과 연결되고, 상기 블럭 선택 라인 중 하나를 상기 활성 레벨로 구동시키기 위해 제1어드레스 비트에 따라 동작하는 열 어드레스 디코더 유니트(22)와, d) 상기 복수개의 데이타 저장 블럭의 행과 선택적으로 곤련되고, 선택된 열에 있는 상기 데이타 저장 블럭중 하나의 일부 디코더 유니트에 각각 연결된 복수개의 주워드 라인 그룹(MWL01/MWLm1/MWLmj)과, e) 상기 복수개의 주워드 라인 그룹과 연결되어 있고, 제2어드레스 비트에 따라 상기 복수개의 주워드 라인 그룹중 하나를 활성 레벨로 구동시키는 행어드레스 디코더 유니트(21)과, f), 데이타 저장 블럭의 상기 열과 각각 관련이 있고, 관련된 열에 있는 데이타 저장 블럭 각각의 센스 앰프에 각각 연결된 복수 그룹의 데이타 전송 경로(BL01/BLOj-BLn1/BLnj)와, g) 상기 정상 모드에서는 입력 데이타를 받아들이고 출력데이타를 출력하는 동작과, 상기 병렬 검사 모드에서는 상기 검사 비트를 받아들이고는 진단 신호를 출력하는 동작을 하며, 상기 입력 데이타, 상기 출력 데이타, 및 상기 검사 비트를 전위차의 형태로 전달하는 판독/기록 데이타 버스 시스템(PWB0,PWB1)을 갖고 있는 입/출력 ㅅ단(250-25n/PWB0, PWB1/26a, 26b/27a, 27b) 및, h) 상기 복수의 그룹의 데이타 전송 경로와 각각 관련이 있으며, 각각이 관련 그룹의 데이타 전송 경로를 상기 판독/기록 버스 시스템에 선택적으로 연결하는 복수개의 라인 선택 수단(24/230-23n)을 구비하며 상기 검사 비트 각각을 소저의 데이타 저장 블럭에 기록하고, 상기 소정의 데이타 저장 블럭으로 부터 검사 비트를 판독하는 상기 병렬 검사 모드에서, 상기 블럭 선택 라인 또는 상기 복수개의 주워드 라인 그룹을 상기 활성 레벨까지 순차적으로 구동시키는 것을 특징으로 하며, 상기 반도체 DRAM 장치가 i) 상기 입/출력 수단과 관련되고, 상기 병렬 검사 모드에서 상기 판독/출력 버스 시스템의 전위차를 조사해서, 상기 소정의 데이타 저장 블럭으로부터 순차적으로 판독한 검사 비트들의 논리값이 동일한지 여부를 알아보고, 일치/불일치를 나타내는 상기 진단 신호를 발생하는 진단 수단(30)을 더 부가하는 것도 특징으로 하는 반도체 DRAM(Dynamic Random Access Memory) 장치.
  2. 제1항에 있어서, 상기 입/출력 수단은 상기 판독/기록 데이타 버스 시스템의 데이타 버스 라인과 연결되어 제1전압 레벨로 프리차지시키는 프리차지회로(12)와, 상기 데이타 버스 라인과 한 고정 전압 라인 사이에 연결된 복수개의 방전 트랜지스터(250e/250f) 및, 상기 출력 데이타 또는 상기 검사 비트를 나타내는 전위차에 따라서 상기 복수개의 방전 트랜지스터가 선택적으로 턴-온되게 하는 판독 증폭 수단을 더 구비하며, 상기 프리찰지 회로는, 상기 병렬 검사 모드에서 상기 소정의 데이타 저장 블럭으로 부터 상기 검사 비트가 순차적으로 판독되기 전에 상기 판독/기록 버스 시스템을 프리차지시켜서, 상기 데이타 버스중 제1소정의 데이타 버스라인과 나머지 데이타 버스 라인은 제1전압 레벨에 있고, 만약 모든 검사 비트의 논리값이 서로 일치하는 경우에는 일정한 전압레벨에 있는 반도체 DRAM 장치.
  3. 제1항에 있어서, 데이타 저장 블럭의 행과 각각 관련이 있고, 상기 데이타 저장 블럭이 할당된 반도체 칩(41)영역 사이에 걸쳐 있는 복수 그룹의 데이타 전달 라인쌍(DLP01/PLP0j-DLPm1/DLPmj)을 더 구비하는 반도체 DRAM 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930019734A 1992-09-25 1993-09-25 여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 dram 장치 KR960001305B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4256650A JPH06203597A (ja) 1992-09-25 1992-09-25 ダイナミックｒａｍ
JP92-256650 1992-09-25

Publications (2)

Publication Number Publication Date
KR940007894A true KR940007894A (ko) 1994-04-28
KR960001305B1 KR960001305B1 (ko) 1996-01-25

Family

ID=17295563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930019734A KR960001305B1 (ko) 1992-09-25 1993-09-25 여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 dram 장치

Country Status (5)

Country Link
US (1) US5436910A (ko)
EP (1) EP0591811B1 (ko)
JP (1) JPH06203597A (ko)
KR (1) KR960001305B1 (ko)
DE (1) DE69330240D1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143662A (ko) * 2020-05-19 2021-11-29 티엠디 프릭션 서비스즈 게엠베하 브레이크 라이닝의 중간층으로서의 댐핑 재료 및 댐핑 재료의 제조 공정

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295599A (ja) * 1993-04-09 1994-10-21 Nec Corp 半導体記憶装置
JPH07334985A (ja) * 1994-06-08 1995-12-22 Mitsubishi Electric Corp 半導体記憶装置
US6438718B1 (en) * 1994-06-15 2002-08-20 Texas Instruments Incorporated Wordline stress mode arrangement a storage cell initialization scheme test time reduction burn-in elimination
DE69525035T2 (de) * 1994-11-09 2002-09-05 Koninkl Philips Electronics Nv Verfahren zum testen einer speicheradressen-dekodierschaltung
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
US5796246A (en) * 1996-05-29 1998-08-18 Texas Instruments Incorporated Test board and process of testing wide word memory parts
US5787097A (en) * 1996-07-22 1998-07-28 Micron Technology, Inc. Output data compression scheme for use in testing IC memories
KR100206710B1 (ko) * 1996-09-23 1999-07-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트 회로
US5826006A (en) * 1996-09-30 1998-10-20 International Business Machines Corporation Method and apparatus for testing the data output system of a memory system
US5802070A (en) * 1996-10-03 1998-09-01 International Business Machines Corporation Testing associative memory
US6519725B1 (en) 1997-03-04 2003-02-11 International Business Machines Corporation Diagnosis of RAMS using functional patterns
KR100257580B1 (ko) * 1997-11-25 2000-06-01 윤종용 반도체 메모리 장치의 번-인 제어 회로
KR100487634B1 (ko) * 1997-12-30 2005-08-04 주식회사 하이닉스반도체 반도체메모리소자의블록콘트롤회로
JP4540137B2 (ja) * 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
US6317852B1 (en) * 1998-10-23 2001-11-13 Vanguard International Semiconductor Corporation Method to test auto-refresh and self refresh circuitry
JP3177966B2 (ja) * 1998-11-12 2001-06-18 日本電気株式会社 半導体記憶装置
US6421810B1 (en) * 1999-05-05 2002-07-16 National Semiconductor Corporation Scalable parallel test bus and testing method
KR100301822B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 센싱앰프
TW444127B (en) * 1999-08-20 2001-07-01 Taiwan Semiconductor Mfg Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices
US6768654B2 (en) * 2000-09-18 2004-07-27 Wavezero, Inc. Multi-layered structures and methods for manufacturing the multi-layered structures
DE10133689C2 (de) * 2001-07-11 2003-12-18 Infineon Technologies Ag Testverfahren und Testvorrichtung für elektronische Speicher
US6640296B2 (en) * 2002-03-07 2003-10-28 Nokia Corporation Data processing method and device for parallel stride access
JP3970716B2 (ja) * 2002-08-05 2007-09-05 松下電器産業株式会社 半導体記憶装置およびその検査方法
US7103814B2 (en) * 2002-10-25 2006-09-05 International Business Machines Corporation Testing logic and embedded memory in parallel
US6925588B2 (en) * 2002-12-23 2005-08-02 Lsi Logic Corporation Methods and apparatus for testing data lines
JP2006120250A (ja) 2004-10-21 2006-05-11 Fujitsu Ltd 半導体装置およびその試験方法
KR100809070B1 (ko) * 2006-06-08 2008-03-03 삼성전자주식회사 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법
JP5527957B2 (ja) * 2008-01-30 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその制御方法
TWI426519B (zh) * 2009-12-29 2014-02-11 Winbond Electronics Corp 記憶體晶片以及其控制方法
JP2012014769A (ja) * 2010-06-30 2012-01-19 Elpida Memory Inc 半導体装置およびそのテスト方法
CN103543980B (zh) * 2013-11-07 2021-10-22 吴胜远 数字数据处理的方法及装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61261895A (ja) * 1985-05-16 1986-11-19 Toshiba Corp 半導体記憶装置
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
DE3751002T2 (de) 1986-10-20 1995-10-05 Nippon Telegraph & Telephone Halbleiterspeicher.
JP2582587B2 (ja) * 1987-09-18 1997-02-19 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPH0793040B2 (ja) * 1987-11-11 1995-10-09 日本電気株式会社 書込み・消去可能な読出し専用メモリ
JPH02177200A (ja) * 1988-12-28 1990-07-10 Sharp Corp 半導体記憶装置のテスト装置
US5222038A (en) * 1989-06-13 1993-06-22 Kabushiki Kaisha Toshiba Dynamic random access memory with enhanced sense-amplifier circuit
JP2717712B2 (ja) * 1989-08-18 1998-02-25 三菱電機株式会社 半導体記憶装置
JPH03162800A (ja) * 1989-08-29 1991-07-12 Mitsubishi Electric Corp 半導体メモリ装置
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
JP3100617B2 (ja) * 1990-10-23 2000-10-16 沖電気工業株式会社 半導体装置
JP3084759B2 (ja) * 1991-01-29 2000-09-04 日本電気株式会社 ダイナミックランダムアクセスメモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143662A (ko) * 2020-05-19 2021-11-29 티엠디 프릭션 서비스즈 게엠베하 브레이크 라이닝의 중간층으로서의 댐핑 재료 및 댐핑 재료의 제조 공정

Also Published As

Publication number Publication date
JPH06203597A (ja) 1994-07-22
EP0591811B1 (en) 2001-05-23
EP0591811A3 (en) 1997-02-12
US5436910A (en) 1995-07-25
KR960001305B1 (ko) 1996-01-25
DE69330240D1 (de) 2001-06-28
EP0591811A2 (en) 1994-04-13

Similar Documents

Publication Publication Date Title
KR940007894A (ko) 여러가지 검사패턴에 대한 병렬 검사 모드가 있는 반도체 디램(dram) 장치
KR100542470B1 (ko) 멀티뱅크메모리소자를위한뱅크인터로크설계와관련테스트모드수행을위한장치및방법
US7054178B1 (en) Datapath architecture for high area efficiency
US5555212A (en) Method and apparatus for redundancy word line replacement in a semiconductor memory device
US6519192B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
KR960002013B1 (ko) 테스트회로를 구비한 반도체기억장치
KR100284716B1 (ko) 반도체 기억 장치
US5185744A (en) Semiconductor memory device with test circuit
US4916700A (en) Semiconductor storage device
US5384784A (en) Semiconductor memory device comprising a test circuit and a method of operation thereof
KR960015578A (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
KR950006608A (ko) 고속순차 액세스용 행어드레스 버퍼 유니트에 독자적인 캐쉬 메모리로서 역할하는 감지 증폭기를 가진 동적 랜덤 액세스 메모리 장치
US6853597B2 (en) Integrated circuits with parallel self-testing
KR930020678A (ko) 반도체 기억 장치
US5022007A (en) Test signal generator for semiconductor integrated circuit memory and testing method thereof
US6292383B1 (en) Redundant memory cell for dynamic random access memories having twisted bit line architectures
US5241501A (en) Semiconductor memory device for detecting defective memory cells in a short time
US5367495A (en) Random access memory having control circuit for maintaining activation of sense amplifier even after non-selection of word line
KR0181579B1 (ko) 데이타 압축 시험기능을 갖는 반도체 기억장치 및 그 시험방법
US5844915A (en) Method for testing word line leakage in a semiconductor memory device
EP0676767B1 (en) Dram page copy method
US5612919A (en) Method of testing an operation of a semiconductor memory device and semiconductor memory device which can be subjected to such an operation test
US6940767B2 (en) Semiconductor memory device having a plurality of signal lines for writing and reading data
US5740179A (en) Method and apparatus for a design for test, parallel block write operation
US5337287A (en) Dual port semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 18

EXPY Expiration of term