TW473713B - Semiconductor memory device and method for controlling memory cell array block thereof - Google Patents

Semiconductor memory device and method for controlling memory cell array block thereof Download PDF

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TW473713B
TW473713B TW089116030A TW89116030A TW473713B TW 473713 B TW473713 B TW 473713B TW 089116030 A TW089116030 A TW 089116030A TW 89116030 A TW89116030 A TW 89116030A TW 473713 B TW473713 B TW 473713B
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Jong-Hyun Choi
Dong-Il Seo
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Samsung Electronics Co Ltd
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    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Description

1 ^ ^ Μ •發明領域 以控制 方法。 包含數 以將資 導體記 積，該 晶片的 憶格陣 器，行 輸入/ 習於該
〜：：係關係一半導體記憶裝置，且尤豆關 2·相存取記憶体（DRAM)之一記憶格陣列之一 相關技藝說明 j ^ 個記ΐ:體ΐ:裝置大致上包括記憶格陣列塊，1 料寫= 用以控制記憶格陣列塊以及用 憶I置：ίίΐΓ Ϊ憶格讀出，以及塾，隨著半 半導-二：：大而半導體裝置也變得更為高度集 面積係被放大。 ，、之、，、。果為该 特別係在一動態隨機存取記憶体（dram)中，該記 ，登，通常被分成數個副陣列塊，而位元線感測放： =擇電晶体，位元線等化電晶体，隔離電晶体以及 輸出線係被配置於各副陣列塊中，這些事情係 技藝者所周知。 — ’、
於一習知的DRAM構造中，輸入/輸出線數係為同時被寫 入或讀取之資料的位元數所決定，即為所想要的頻寬所…決 定’因此在該習知的DRAM構造中放大頻寬時，輸入/輸出 線的數目不可避免地被增加而其結果為該記憶格陣列塊的 面積被放大而最後片的面積也被放大。 發明概要 為了解決以上的問題，本發明之一目的在於提供一半導 體裝置，其中即令增加頻寬亦不增加輸入/輸出線數。
第6頁
本兔明的一個更為4 一記憶格陣列·，其在半導二：在於提供-方法用以控制 如輪入/輸出線數。 v體破置内增加頻寬時可避免增 因此為了達到以上 包括-包含數個副陣列塊：3::半導體記憶裝置，其 陣列堍之亡命+ y 尾之5己彳思格陣列塊，被配置於各副 以及在 :擇列心==== 二。4 tM、於該預定列位址用以選擇該副陣列塊之
選摆“ ί貪料係經由在頻寬為2N位元之-案例中之-受 出線掛1Λ列塊之右或左側上所配置的幾個（2N)輸入/輸 為4N位元2 = ί入/輸出，而4N位元之資料係經由在頻寬 i所配置的继f例中的兩個受選擇之副陣列塊之右或左俱 山、成個（4N)輸入/輸出線對來加以輸入/輪出。 々該f解碼器電路包括一輸入/輸出選擇信號產生器，一 第則解碼恭，一第二前解碼器以及一主解碼器。 。该輸入/輸出選擇信號產生器產生一輸入/輸出選擇信 #b i其在頻寬為位元之一案例中被激發，該第一列前解 碼為接收列位址，將之前解碼，而該列位址的塊選擇位元 之一位70在輸入/輸出選擇信號係被激發時被忽略（，，不在 乎該第二列前解碼器接收來自第一列前解碼器的輸出 信號’將該輸出信號前解碼，而且在該塊選擇位元之一位 7L係為第一列前解碼器所忽略時激發二塊選擇信號，並在
第7頁 五 、發明說明（3) 呑亥 4^ » 一埗、S 4立元之一位元未為第一列前解碼器所勿略ρ、& b塊選擇信號，該主解碼Ρ接收來自Μ 一 :所心略日寸激發 出信號，、登w t 11弟—列前解碼器的^ 發二受s =擇一副陣列塊並且在二塊選擇信號被激發時= 之；，”塊，，預定字元線，並且選擇副陣以 塊之— 塊延擇k號係被激發時激發一受選擇副陣列
、 頂弋字元線。 yJ 置^ I ΐ到另—s #則提供有一*法用以控制—半導體带 U Μ 元I思格陣列塊，用以控制—包含數個Sl丨陵丨& 及Ν個（ν„ a、L 匕3要文個田丨】陣列塊以 /輸出始 )被配置於各副陣列塊之右與左側上輸入 2N位元之對—係之記憶格陣列塊包含以下步驟：（a)在頻寬為 一· 案例中回應於一預疋之列位選擇該副陣列塊之 (b)於步驟（a)後經由一受選擇副陣列塊之右與左側上 一二置的成（2 N)條輸入/輸出線對來輸入或輸出2 n位元的 資料，（c )在頻寬為4 N位元之一案例中回應.於該列位選擇 該副陣列塊之二；以及（d)於步驟（c)後經由二受選擇副陣 列塊之右與左側上所配置的幾（4N)條輸入/輸出線對來輸 入或輸出4N位元的資料。 該步驟（a)最好包含以下步驟：在頻寬為2 N位元之一案 例中取消一輸入/輸出選擇信號；在該輸入/輸出選擇信號 被取消時不忽略該列位址之塊選擇位元之一位元；於該塊 選擇位元之一位元未被忽略時激發一塊選擇信號；以及選 擇該副陣列塊之一並在該塊選擇信號係被激發時激發該受 選擇副陣列塊之一預定字元線。 該步驟（c)最好包含以下步驟：在頻寬為4N位元之一案
第8頁 473713 五、發明說明（4) 例中激發一輸入/輸出選擇信號；在該輸入/輸出選擇信號 被激發％忽略該列位址之塊選擇位元之一位元；於該輸入 /輸出信號被取消時忽略該列位址之塊選擇位元之一位元； 在該塊選擇位元之一位元未被忽略時激發二塊選擇信號； 以及選擇二副陣列塊並在二塊選擇信號被激發時激發該受 選擇副陣列塊之二預定字元線。 11式簡單說明 的以目的肖優點#由一較佳具體實脚羊細敘 /、> π:附圖後將變得更為明顯，其中： 圖1係為一概要圖舉^你丨％日日γ 圖"、為-方塊圖舉。二m\知的圓構造； 列塊的結構； 圖1中所顯不的一記憶格陣 圖3係為一方塊圖舉例說明乂 位元如與8位元（χ8)之一 技藝於一頻寬為4 陣列塊結構以及一輸入/輸出4在圖2中所顯示的-個副 圖4係為一方塊圖舉例說明了 元（⑷與8位元（X8)之一案例内明於-頻寬為4位 列塊結構以及一輸入/輸出區域； 中斤..，、頁不的一個副陣 =:^根據本發明之一半導體記憶裝置 圖6係為用以解碼圖5中所顯示 方塊圖； 一列位址的一個最上位位元之 ^ 一列可解碼器内之 圖7係為圖5中所顯示之一第二：：的一個電路圖；以及 號產生電路之一電路圖。 别解碼益内之—塊選擇信 五、發明說明（5) 參照圖1， 、、 格之記憶格陣：二的半導體裝,1 〇〇包括-包含數個記憶 11以及用以將資料用以控制記憶格陣列塊 列塊π讀取資料，寫=4格陣列塊11或自該記憶格陣 -列位址並用：指；用以解碼自外側所施加之 器17用以解碼自外側;“:乂：塊11之列，以及一行解碼 陣列塊11之行。 ⑪σ 一行位址並用以指定記憶格 圖2係為—方抬回伽, 列塊的結構。Α Β “ °兄明了圖1中所顯示的-記憶格陣 2二圖:^記憶格陣列塊11包括數個副陣列塊川至 輸入列塊間之輸入/輸出區域231至23n〇。 擇；曰体〜丄’位70感測放大器’隔離電晶体對，行選 丄等位電晶体(雖未加以顯示)係加以配 、隶蛀二机輸出區域231至23n之内，該位元感測放大器將 2至對應記憶格之位元線對之一小電壓放大，該隔離電 日日体對係被連接於對應該位元線對之位A線感測放大器 間，而該對應的位元線對與對應的位元線感測放大器在— 對應的隔離控制信號被激發時係加以連接，對應於該位元 線感測放大器之行選擇電晶体於輸入/輪出線間加以連 接’而該對應的位元線放大器與對應的輸入/輸出線在一 對應的行選擇線被激發時係加以連接，該位元線等化電晶 体將對應的位元線對等化。 因為該記憶格陣列塊，一寫入作業以及一讀取作業之結 構對於熟習於該技藝者而言乃眾所周知，遂省略其之一詳
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五、發明說明（6) 細敘述，為了瞭解该發明，該先前技藝將更進一步地加以 敘述。 圖3係為一方塊圖舉例說明了根據先前技藝於同時欲加 以寫入或讀取之資料位元數即一頻寬為4位元（χ4)與8位元 (Χ8)之一案例内在圖2中所顯示的一個副陣列塊結構以及 一輸入/輸出區域。 參照圖3，於該頻寬為4位元（Χ4)與8位元（Χ8)之一案例 中，四個輸入/輸出線對係分別地被排列於一副陣列塊3 1 的右或左側上，該副陣列塊3丨指示了圖2中所顯示之副陣 列格2 11至2 1 η之一任意副陣列塊。 此後用以控制一記憶格陣列塊之一習知方法將參照圖3 來加以敘述，在用以控制一記憶格陣列塊之習知方法中， 於該頻寬為4位元（Χ4)之一案例内，圖2中所顯示之副陣列 塊2 11至2 1 η之一係藉由來自外側所施加之一預定列位址來 加以選擇，換言之，例如該副陣列塊3丨之一預定字元線 WL1，曰彳陣列塊2 11至2 1 η之一係藉由該預定列位址來加以 選擇與激發，對應於行位址的行選擇線（未加以顯示）赤藉 由自外側所施加的行位址來加以激發，以及被連接至該記 憶格的四個位元線對BLO/BLOB，BL2/BL2B，BL4/BL4B與 BL6/BL6B係被連接至副陣列塊3 1之左側上所配置的四個輸 入/輸出線對ΙΟΟ/ΙΟΟΒ至Ι03/Ι03Β，其結果為該第一個4位 元的資料經由副陣列塊3 1之左側上所配置的四個輸入/輸 出線對10 0 / IΟ Ο Β至I 〇 3 / I 0 3 Β來加以寫入至該四個記憶格或 自該四個記憶格處加以讀出。
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五、發明說明（7) 其次對應於其他行位址之行選擇線（未加以顯示）係夢由 其他自外側所施加的行位址加以激發，而四個被連接至字 元線WL1之其他記憶格的四位元線對BL1/BL1B， BL3/BL3B，BL5/BL5B以及BL7/BL7B係被連接至副陣列塊31 上所配置的四個輸入/輸出線對I04/I04B至I07/I07B，其 結果為該第二個4位元的資料經由副陣列塊3 1之右側上所 配置的四個輸入/輸出線對IOO/IOOB至I03/I03B來加以寫 入至該四個記憶袼或自該四個記憶格處加以讀出。
同時在頻寬為8位元（X8 )之一案例中，圖2中所顯示之副 陣列塊2 11至2 1 η之一係藉由自外側所施加之一預定列位址 來加以選擇，換言之，例如該副陣列塊3 1之一預定字元線 WL1係藉由自外側所施加之一預定列位址來加以選擇與激 發’對應於行位址之行選擇線（未加以顯示）亦藉由自外側 所施加的行位址加以激發，而被連接至字元線WL1之八個 δ己fe、格的八個位元線對β l 〇 / b L Ο B至B L 7 / B L 7 B係被連接至經 由被連接至副陣列塊3 1之右與左側上所配置的總共八個輸 入/輸出線對ΙΟΟ/ΙΟΟΒ至Ι07/Ι07Β，其結果為8位元的資料 經由副陣列塊3 1之左與右側上所配置的八個輸入/輸出線 對I 〇〇/1 ΟΟΒ至I 07/ 1 07Β來加以寫入至該八個記憶格或自該 八個記憶格處加以讀出。 增加頻寬時，該輸入/輸出線數不玎避免地增加，例如 於頻寬為1 6位元（X1 6 )所組成之一案例中，8個輸入/輸出 線對必須加以配置於副陣列塊3丨的右側上，而8個輸入/輸 出線對必須加以配置於副陣列塊3 1的左側上，其結果是該
第12頁 473713 五、發明說明（8) —- 輸入/輸出區域（圖2的231至23n + l )的面積被擴大，該記情 格陣列塊（圖2的11 )的面積被擴大而最後晶片的面積被°擴$ 大0 八 圖4係為一方塊圖舉例說明了根據本發明於一頻寬為4位 元（X4)與8位元（X8)之一案例内在圖2中所顯示的一個副陣 列塊結構以及一輸入/輸出區域。 參照圖4，於一頻寬為4位元（X4)與8位元（X8)之一案例 内’兩個輸入/輸出線對係被配置於副陣列塊4 1與4 3之右 與左側上，該副陣列塊41與43指出圖2中所顯示的記憶陣 列塊2 11至2 1 η之二任意副陣列塊。 此後根據本發明用以控制一記憶格陣列塊之一方法將來 照圖4來加以敘述，在根據本發明用以控制一記憶格陣列/ 塊之方法中，於該頻寬為4位元（Χ4)之一案例内，圖2中所 顯示之副陣列塊211至21η之一係藉由來自外側所施加之一 預疋列位址來加以選擇’換言之，例如該副陣列塊4 1之一 預定字元線1111’副陣列塊211至2111之一係藉由該預定列 位址來加以選擇與激發，對應於行位址的行選擇線（未加 以顯示）亦藉由自外側所施加的行位址來加以激發，以及 被連接至該位元線1WL1的四個位元線對ibl〇/1 bl〇B至 1 B L 3 / 1 B L 3 B係被連接至副陣列塊4 1之右與左側上所配置的 四個輸入/輸出線對IOO/IOOB至i〇3/i〇3B，其結果為該第 一個4位元的資料經由副陣列塊4 1之右與左側上所配置的 四個輸入/輸出線對IOO/IOOB至I03/I03B來加以寫入至該 四個記憶格或自該四個記憶格處加以讀出。
第13頁 473713 五、發明說明（9) "一"" ----- 亦在頻寬為4位元（X4)之一案例中，圖2中所顯示之副陣 列塊211至2 In之另一個係藉由自外側所施加之另一個預定 =位址來加以選擇，換言之，例如該副陣列塊43之一預^ 子tl線3WL1係藉由自外側所施加之另一個預定列位址來加 以選擇與激發’之後其次的4位元資料經由副陣列塊〇之 左與右側上所配置的4個輸入/輸出線對1〇4/I〇4B至 I〇\/I07B來加以寫入至該4個記憶格或自該4個記憶格處加 以讀出。 一 °
同時在頻寬為8位元（Χ8)之一案例中，圖2中所顯示之副 陣列塊211至21η之二副陣列塊4丨與43係藉由自外側所施: 之一預定列位址來加以選擇，換言之，例如該副陣列塊41 一預定字元線1WL1與副陣列塊43之一預定字元線3WL1係 藉由該預定列位址來加以選擇與激發，對應於行位址之行 選擇線（未加以顯示）亦藉由自外側所施加的行位址加以激 發，而被連接至字元線1WLl之4個記憶格的4個位元線對/ 1BL0/1BL0B至1BL3/1BL3B係被連接至經由被連接至副陣列 塊4 1之右與左側上所配置的總共4個輸入/輸出線對 IOO/IOOB至I03/I03B，其結果為8位元的資料經由副陣列 塊3 1之左與右側上所配置的八個輸入/輸出線對I 〇 〇 / I 〇 〇 b 至I 07/ I 07B來加以寫入至該八個記憶格或自該八個記憶格 處加以讀出。 亦在頻寬為1 6位元（X1 6 )之一案例中，圖2中所顯示之副 陣列塊2 11至2 1 η之四係藉由自外側所施加之一預定列位址 來加以選擇，根據以上所提到的程序，資料係被寫入每個
第14頁 473713 五、發明說明（10) 以及 該 副陣列塊的四個陣列格中，即在16個記憶 1 6個記憶格讀出。 圖5係為根據本發明之一半導體記憶裝置之 其中明用以控制一記憶格陣列塊之方法^圖’ 施，此處僅顯示關於本發明的方塊。 汽 參照圖5 ’才艮據本發明之半導體記憶裝 個記憶格川至51n之記憶格陣列塊51，各 包含數 左側上所配置之二輸入/輸出線對Ι〇/Ι〇β，以]一免之右與 電路53，&處兩個輸入/輸出線對係被 H瑪 =左側上’但很明顯地其-的乘數加以 於该頻寬為4位元之一案例中，該列解 外側所輸施加之一預定列位刪來選擇副 仏之-，並且在頻寬為8位元之一案例中 =51 = 陣歹：J換疋之案例中’ 4位凡的貧料係藉由-受選擇的副 Λ 或工側上所配置之4個輸入/輸出線對來加以輸 _雨/而在頻寬為8位元之一案例中，8位元的資料係 =由一受選擇的副陣列塊之右或左側上所配置之δ個輸入/ 輸出線對來加以輸入/輸出。 上，為洋細地說，該列解碼器電路包括一輸入/輸出選擇 $號產生态5 3 1，一第一列前解碼器5 3 3，一第二列前解碼 =535以及一主列解碼器537，該輸入/輸出選擇信號產生 3 1在頻I為8位元之一案例中產生一被激發的輸入/輸
第15頁 473713 五、發明說明（11) 出化號PX8，該弟一歹丨j前錄g σ 力“乂顯示)接收來自夕：：：；533經由-位址緩衝器(未 ,lDDA _ , β 卜側的列位址PRA而且首先前解碼該列 π祕PK妯π B士 列W解碼器533在輸入/輸出選擇 即頻寬為8位元之-案例中忽略('，不在 乎）4列位址P R A之—导μ / 一 ^ , 取上位兀，該列位址PRA之最上位元 擇之—位元用以選擇副陣列塊511至51η。 #，— 乂 Ρ 接第一列解碼器533之輸出信 m碼位址信號，以及其次先解碼該信號且 塊？f信號之-第二前解碼位址信麵，特別 =二=一！?別碼器535在該列位址pra之最上位元為第一 列則解碼@ 533所,¾、略時’即頻寬為8位元之—案例中激發 一塊選擇信號以便選擇兩個副陣列塊51丨至“η，該第二列 該列位址PRA之最上位元不為第-列前解碼 =3所忽略日即頻寬為4位元之一案例中激發一塊選擇 4吕號以便選擇兩個副陣列塊5 11至5丨n。 該主解碼器5 3 7接收第二列解碼器5 3 5之一輸出俨號，即 該第二前解碼位址信號〇^，此處該主解碼器537 ^二 擇信號被激發時於該頻寬為8位元之一案例中選擇副陣列 ^二之：；以及選擇並同時激發—受選擇副陣列塊 之一預疋子兀線與另一受選擇副陣列塊之另一預定字元 線。 、 如上所述，對應於該行位址之行受選 H ^#1 Μ ^ ^ # ^ 11 以激發，而被連接至一受選擇副陣列塊=二、了立★ ° 4尼Τ之字元線之四記
第16頁 473713 五、發明說明（12) 憶格的四個位元線對係被連接至四個輸入/輪出線對，祐^ 連接至另一受選擇副陣列塊中之該字元線之四記憶格的四 個位元線對亦係被連接至四個輸入/輸出線對，其結果為8 位元的資料經由8個輸入/輸出線對來加以寫入至該§個記 憶格或自該8個記憶格處加以讀出。 同時該主解碼器5 3 7接收第二列前解碼器5 3 5之一輸出作 5虎’即該弟二别解碼的位址信號D R A，該主解碼哭5 3 7於此 在一方塊選擇信號被激勵而該頻寬為4位元之處的一個案 例中選擇副陣列方塊5 11至5 In之一，並且選擇與激勵一$受 選擇副陣列方塊之一預定字元線。 如以上所述，對應於該行位址之行受選擇線（未加以顯 示）係藉由自外側經由一路徑（未加以顯示）所施加的行位 址加以激發，而被連接至一受選擇副陣列塊中之字元線之 四記憶格的四個位元線對係被連接至—受選擇副陣列塊 一的右或左侧上所配置之4個輸入/輸出線對’其結果 位元的資料經由4個輸入/輸出線對來加以寫入^ 個: 憶格或自該4個記憶格處加以讀出。 人 。己 該列解碼器電路5 3 案例中藉由自外側所 511至51η之四，於此 的四個記憶格，即寫 記憶格加以讀取。 可加以形成以便在 施加之預定列位址 案例中，資料係被 入1 6個記憶格中， 頻寬為1 6位元之„ 來選擇該副陣列塊 寫入至各副陣列塊 或該資料係自1 6個 因此於用以控制本發明之一 施該法而根據本發明之半導體 記憶格陣列之方法與其中 裝置内’即令增加頻寬， 實 該
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輸入/輸出線的數目亦不被增加，而其結果為該 / 線被配置之輸入/輸出區域（圖2之231至231〇的面積不：擴 大0 、 圖6係為用以解碼圖5中所顯示之位於該第一列前解碼器 内之一列位址的一個最上位位元之一電路的—個電路圖。
參照圖6，該最上位元解碼器電路包括反相ρ6ι盥63， 以及NAND(非及）開65與67，該最上位元解碼器電路在該輸 入/輸出選擇信號被激發至一邏輯"高"時，即在頻寬為8位 元之一案例中忽略一該列位址PRA之一最上位元/^丨丨·'',該 最有效位元PRA1 1係為塊選擇位元之一位元，換言之，在 輸入/輸出選擇信號PX8係被激發至一邏輯”高"時°，該最上 位兀解碼器電路無論列位址PRA之最上位元pRA1 1為何將第 一前解碼信號RA1 1與RA1 1B激發至一邏輯”高，，，此處之 RA1 1B指示該信號rai 1之一被反相的信號。· 圖7係為圖5中所顯示之該第二前解碼器内之一塊選擇信 號產生電路之一電路圖，此處作成一假設即圖5中所顯示 之該副陣列塊511至5 In的數目係為8而該列位址pra的上3 位元係為塊選擇位元。
參照圖7，一塊選擇信號產生電路包括8個“⑽閘71至 78，以及8個反相器81至88，該塊選擇信號產生電路接收 位址信號RA9，RA9B，RA10，RA10B，RA11 以及RA11B，其 中該塊選擇位元首先被前解碼，而其次將位址信號解碼並 且產生用以選擇8個副陣列塊511至5 In的8個塊選擇信號 DRA9B10B11B 至DRA91011 。
473713 五、發明說明（14) 特別是在列位址PRA之最上位元PRA11，該塊選擇位一 一位元係為圖6中所顯示的最上位元解碼器電路所勿、略之 時，即在位址信號raiuraub為邏輯，•高”日寺，兩:塊選 擇信號係被激發’例如在該列位址信號RA1 1a 1 1 b伏^ U，〇而且位址信號M9B與RA10B係為（1，n時，兩:绳 選擇信號01^961(^1“與01^961(^11係被激發為一、羅輯，，< 在另一方面，在該列位址PRA之最上位元PRA1 i 未被忽略時，一塊選擇信號係被激發，例如在該列位址 號RA11與RAUB係為（0，υ而且位址信號^⑽與^⑽係^ (1時/僅有一個塊選擇信號DRA9B1〇B11^^、被激發為 一邏輯"咼π。 方1ϋ ί，在用以控制根據本發明之一記憶格陣列塊< 寬變;匕：選Ϊ根據本發明之半導體記憶裝置中，由頻 寬祐辦力介擇陣列塊的數目係加以改變，因此即令頻 有輸二y、屮不增加輸入/輸出線數，而其結果為其中配置、 積:祐辨勒士線之該輸入/輸出區域（圖2之231至23n)之面 塊之面』，因此即令頻寬被增加亦不擴大該記憶格陣列 鬼：面積，而該晶片的面積亦不加以擴大。 本發明Pi矣"fcf 述，對於那1二二之較佳具體實例特別地加以顯示與敘 請專利範圍^ y於該技藝者應瞭解在不偏離由隨附的申 式鱼詳細卜^疋義之本發明的精神與範疇之情況下可於形 一。、、、上作成不同的改變。
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Claims (1)

  1. /、申請專利範圍 1 ·—種半導體記憶裝置，包含： Ν δ己憶格陣列塊包含數個副陣列塊； 右愈j Ν為一整數）輸入/輸出線對被配置於各副陣列塊之 Λ左側上；以及 解碼器電路用於在頻寬為2Ν位元之一案例中回應於 位元弋之列位址來選擇副陣列塊之一，且用於在頻寬為4 Ν 一·之案例中回應於該預定之列位址來選擇副陣列塊之 、j,
    配^ 、在頻寬為2N位元之一案例中，2N位元的資料係經營 出線^ 一受選擇的副陣列塊之右與左側上之2N個輸入/輸 中、，4子來加以輸入/輸出，而在頻寬為4N位元之一案例 側 N位70之資料係經由兩個受選擇之副陣列塊之右與左 所配置的4N個輸入/輸出線對來加以輸入/輸出。 解派申請專利範圍第1項之半導體記憶裝置，其中該列 鮮碼電路包含： 之];=入/輸出選擇信號產生器用以產生在頻寬為4N位元 —二例中被激發之一輸入/輸出選擇信號；
    列&第Γ列前解碼器用以在頻寬為4N位元之一案例中接收 被I ^亚將該列位址前解碼，並且在輸入/輸出選擇信號 二务時用以忽略該列位址的塊選擇位元之一位元； 一列ΐ二列前解碼器用以在該塊選擇位元之一位元係為第 器的II解碼器所忽略（π不在乎’’）時接收來自第一列前解碼 元之别出k號、’並將該輸出信號前解碼，並在該塊選擇位 一位元未為第一列前解碼器所忽略時激發一塊選擇信
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    號；以及 以、琴主解碼器用以接收第二列前解碼器的輸出信號’旅用 擇f副陣列塊且在二塊選擇信號被激發時同時激發二 ^ =擇副陣列塊之二預定字元線，並且用以選擇副陣列塊 之以及在一塊選擇信號係被激發時激發一受選擇副陣列 塊之~預定字元線。 。如申凊專利範圍第1項之半導體記憶裝置，其中該列 位止電路在頻寬為8 N位元之一案例中回應於該列位址選擇 四個副陣列塊並且經由四個受選擇的副陣列塊右與左側上 所配置的8 N個輸入/輸出線對來輸入/輸出8 n位元的資料。 4 · 一種用以控制一半導體裝置内之一記憶格陣列塊之 方法，其包含一記憶格陣列塊，該陣列塊包含數個副 塊以及N個（N為一整數）被配置於各副陣列塊之右盥左J 輸入/輪出線對係之記憶格陣列塊，其包含·以下步驟· 上 ⑷一在頻寬為2N位元之-案例中回應於一預定乂之列 擇邊副陣列塊之一； 、 (b)於步驟（a)後經由一受選擇副陣列塊之右盘 所配置的幾（2N)條輸入/輸出線對來輪入或τ工側上 資料； a镧出位元的 陣列塊之二；以及 ~位選捐 (d)於步驟（c)後經由二受選擇副陣列壞之 所配置的幾（4N)條輸入/輸出線對來輪入赤^右與左 資料。 /輪出4 N位 473713 六、申請專利範圍 5 ·如申請專利範圍第4項用以控制一記憶格陣列塊之方 法，其該步驟（a)包含以下步驟： 在頻寬為2 N位元之一案例中取消一輸入/輸出選擇信號； 在該輸入/輸出選擇信號被取消時不忽略該列位址之塊 選擇位元之一位元； 於該塊選擇位元之一位元未被忽略時激發一塊選擇信 號；以及
    選擇該副陣列塊之一並在該塊選擇信號係被激發時激發 5亥欠選擇副陣列塊之一預定字元線。 、6 ·如申請專利範圍第4項用以控制一記憶格陣列塊之方 法’其中該步驟（c)包含以下步驟·· 在頻I為4 N位元之一案例中激發一輸入/輸出選擇信號； 在該輸入/輸出選擇信號被激發時忽略該列位址之塊選 擇位元之一位元； 一於遠輸入/輸出信號被取消時忽略該列位址之塊選擇位 70之一位元； 在该塊選擇位元之一位元未被忽略時激發二塊選擇信 琥；以及 .
    一 __ 、俘二副陣列塊並在二塊選擇信號被激發時激發該受選 擇，陣，塊&之二預定字元線。 法，·如申請專利範圍第4項用以控制一記憶格陣列塊之方 驟·其中用以控制一記憶格陣列塊之該方法更包含以下步 於頻I為8 N位元之一案例中回應於該列位址選擇四
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