KR20070036639A

KR20070036639A - 반도체 소자

Info

Publication number: KR20070036639A
Application number: KR1020060049115A
Authority: KR
Inventors: 허영도
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2006-05-31
Publication date: 2007-04-03
Also published as: KR100804148B1

Abstract

본 발명은 반도체 소자의 설계기술에 관한 것으로서, 반도체 소자에서 내부전압 동작회로를 테스트하기 위한 테스트 모드에서 N/C 핀(No Connection PIN)을 통하여 반도체 소자의 내부에서 사용되는 내부전압을 생성함으로써 내부전압 동작회로를 테스트함으로써, 내부전압을 인가받기 위해 DQ핀을 사용하지 않으므로 테스트 출력결과가 생략되어 발생할 수 있는 오류를 방지한다.

내부전압 인가장치, N/C 핀, 테스트 모드

Description

반도체 소자{SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체소자의 블록 구성도.

도 2는 본 발명의 실시예에 따른 반도체소자의 블록 구성도.

도 3은 도 2의 제2내부전압 생성기의 구현예를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명

1100 : DQ 패드

1200 : 제1내부전압 생성기

1300 : 내부전압 동작회로

1400 : 데이터 버퍼

1500 : 제2내부전압 생성기

1600 : N/C 핀

본 발명은 반도체 소자의 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 및 테스트 관련 기술에 관한 것이다.

대부분의 반도체 메모리 소자는 외부로부터 공급되는 전원전압(VDD)을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. DRAM의 경우, 고전위전압(VPP), 코어전압(VCORE), 셀 플레이트 전압(VCP) 등의 내부전압을 사용하고 있다.

한편, 상기와 같은 내부전압을 사용한 소자 동작 상태를 검사하기 위한 테스트 모드에서는 외부의 테스트 장비에서 특정 핀을 통해 내부전압을 인가하면서 테스트를 수행하고 있다.

도 1은 종래기술에 따른 반도체소자의 블록 구성도이다.

도 1에는 고전위 전압(VPP)과 관련된 회로, 코어전압(VCORE)과 관련된 회로, 셀 플레이트 전압(VCP)와 관련된 회로가 도시되어 있으며, 이들 각각의 구성은 서로 유사하기 때문에 고전위 전압(VPP)과 관련된 회로에 대해서만 설명하기로 한다.

고전위 전압(VPP)과 관련하여 데이터 입/출력(DQ) 패드(10), VPP 생성기(20), VPP 동작회로(30), 데이터 버퍼(40)가 구비되어 있다.

VPP 생성기(20)는 외부 전원전압(VDD)과 접지전압(VSS)을 사용하여 고전위 전압(VPP)를 생성하며, 별도의 기준신호(VREFP)를 이용하며 VPP인에이블 신호(VPPEN)에 따라 고전위 전압(VPP) 생성 동작이 제어된다.

VPP 동작회로(30)는 VPP 생성기(20)로부터 출력된 고전위 전압(VPP)을 인가 받아 동작을 수행하는 내부동작회로이다. 예컨대, 고전위 전압(VPP)을 이용하는 서브워드라인 드라이버, 비트라인 이퀄라이즈 신호 생성기 등이 그에 해당한다.

한편, 멀티플렉서(50)는 선택신호(SELECT_VPP)에 응답하여 DQ 패드(10)와 데이터 버퍼(40) 또는 고전위 전압단(VPP)을 선택적으로 연결한다.

노멀 모드에서는, VPP인에이블 신호(VPPEN)가 로직'하이'(High)가 되어 VPP생성기(20)가 동작하고, 선택신호(SELECT_VPP)가 로직'로우'(Low)가 되어 멀티플렉서(50)는 DQ 패드(10)와 데이터 버퍼(40)를 전기적으로 연결한다. 즉, VPP생성기(20)에 의해 생성된 고전위 전압(VPP)을 VPP동작회로(30)에 인가하여 동작을 수행하도록 하고 - 고전위 전압(VPP)을 사용하는 반도체 소자의 모든 동작을 의미함 - 그 동작 수행에 따른 결과물인 출력 데이터를 데이터 버퍼(40)를 통해 DQ 패드(10)로 출력한다.

테스트 모드에서는, VPP인에이블 신호(VPPEN)가 로직'로우'(Low)가 되어 VPP생성기(20)가 동작하지 않고, 선택신호(SELECT_VPP)가 로직'하이'(High)가 되어 멀티플렉서(50)는 DQ 패드(10)와 VPP동작회로(30)를 전기적으로 연결한다. 즉, DQ 패드(10)를 통하여 외부에서 고전위 전압(VPP)을 인가받는다. VPP동작회로(30)는 DQ 패드(10)를 통해 외부에서 인가된 고전위 전압(VPP)을 사용하여 동작을 수행하고, 그 동작 수행에 따른 결과물인 출력 데이터를 데이터 버퍼(40)를 통해 DQ 패드(10)로 출력함으로써 VPP동작회로(30)의 오동작 여부를 검사한다.

한편, 코어전압(VCORE), 셀 플레이트 전압(VCP)과 관련된 회로 역시 전술한 고전위 전압(VPP)과 관련된 회로의 구성과 유사하며, 노말 모드 및 테스트 모드에 서의 동작 역시 유사하다.

이와 같이 종래에는 내부전압을 인가받아 동작을 수행하는 내부동작회로를 검사하기 위한 테스트 모드에서 DQ 패드를 통해 내부전압을 인가하고 있다. 이 경우, 테스트 진행 과정에서 일부 DQ 패드가 내부전압을 인가받는데 사용되고 있어 해당 DQ 패드를 통한 데이터의 입/출력이 불가능하다. 따라서, 일부 DQ 패드에 대응하는 데이터 출력 정보가 생략된 상태로 테스트가 진행될 수밖에 없으며, 이로 인하여 테스트의 신뢰도가 저하되는 문제점이 있었다.

한편, 이와 같이 내부전압 인가를 위해 사용되는 DQ 패드의 수가 증가할수록 테스트의 신뢰도는 저하될 수밖에 없다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 내부전압을 인가받아 동작을 수행하는 내부동작회로를 검사하기 위한 테스트의 신뢰도를 향상시킬 수 있는 반도체 소자 및 그 구동방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말 모드에서 제1외부전원전압을 사용하여 내부전압을 생성하기 위한 제1내부전압 생성수단; 테스트 모드에서 N/C 핀을 통해 인가된 제2외부전원전압을 사용하여 상기 내부 전압을 생성하기 위한 제2내부전압 생성수단; 상기 제1내부전압 생성수단 또는 상기 제2내부전압 생성수단에서 생성된 상기 내부전압을 인가받아 동작을 수행하는 내부동작회로; 및 상기 노말 모드 및 상기 테스트 모드에서 데이터 입/출력 패드를 통해 출력데이터를 출력하기 위한 다수의 데이터 출력버퍼를 구비하는 반도체 소자가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 노말 모드에서 제1외부전원전압을 사용하여 내부전압을 생성하는 단계; 테스트 모드에서 N/C 핀을 통해 인가된 제2외부전원전압을 사용하여 상기 내부전압을 생성하는 단계; 상기 내부전압을 인가받아 동작을 수행하는 단계; 및 상기 노말 모드 및 상기 테스트 모드에서 데이터 입/출력 패드를 통해 출력데이터를 출력하는 단계를 포함하는 반도체 소자의 구동방법이 제공된다.

본 발명에서는 반도체 소자의 내부전압 동작회로를 테스트하기 위한 테스트 모드에서 특정한 출력결과가 생략되어 발생할 수 있는 오류를 방지할 수 있다. 이를 위해서는 내부전압을 내부전압 동작회로에 인가하여 테스트할 때 N/C 핀(No Connection PIN)을 사용하여 내부전압을 인가받고, DQ패드는 독립적으로 구성되어 내부전압 동작회로의 출력결과를 출력하는 구조가 필요하다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.

도 2는 본 발명의 실시 예에 따른 반도체소자의 블록 구성도이다.

도 2를 참조하면, VPP동작회로를 테스트하기 위해 반도체 소자 외부에서 고 전위 전압(VPP)을 인가할 때 한 개의 N/C 핀(No Connection PIN)을 사용한다. 즉, 한 개의 N/C 핀(No Connection PIN)을 통해 외부전원전압(VEXT_REG)를 입력받아 고전위 전압(VPP), VCORE전압(VCORE), VCP전압(VCP)을 포함한 모든 내부전압을 생성한다.

여기서, 외부전원전압(VEXT_REG)은 테스트 모드시 N/C 핀을 통해서 반도체 소자 외부로부터 공급받는 고전압으로써, 통상 승압전압(VPP)보다 높은 전위레벨을 갖는다.

구체적으로 본 발명에서 VPP동작회로(1300)에 고전위 전압(VPP)을 인가하는 방법에 관해서 설명하겠다. 하지만, 도 2에 도시된 VCORE동작회로(1300a)와 VCP동작회로(1300b)을 포함하여 반도체 소자 내부에서 사용되는 모든 내부전압 동작회로에 내부전압을 인가하는 방법도 전술한 VPP동작회로(1300)에 고전위 전압(VPP)을 인가하는 방법과 같다.

노멀 모드에서는, 제1인에이블 신호(VPPEN)가 로직'하이'(High)로 활성화되어 제1VPP생성기(1200)가 동작한다. 반면, 제2인에이블 신호(VPDRVEN)는 로직'로우'(Low)로 비활성화되어 제2VPP생성기(1500)는 동작하지 않는다.

제1VPP생성기(1200)는 제1외부전원전압(VDD)를 입력받아 동작하는데, 반도체 내부의 설정된 기준전압(VREFP)에 응답하여 고전위 전압(VPP)을 출력한다.

제1VPP생성기(1200)에서 생성된 고전위 전압(VPP)은 VPP동작회로(1300)에 인가하여 동작하고 결과에 따른 출력데이터를 데이터 버퍼(1400)를 통해 데이터 입/출력 패드(1100)로 출력한다.

노멀 모드에서 테스트 모드로 진입하기 위해서는 먼저 외부에서 N/C 핀(1600)으로 제1외부전원전압(VDD)보다 높은 전위레벨을 갖는 제2외부전원전압(VEXT_REG)을 인가해야하는데, 그 이유는 테스트 모드에서 동작하는 제2VPP생성기(1500)가 제2외부전원전압(VEXT_REG)를 입력받아 동작하기 때문이다.

여기서, 제2VPP생성기(1500)가 제2외부전원전압(VEXT_REG)을 동작 전원전압으로 사용하는 이유는 제2VPP생성기(1500)가 볼티지 다운 컨버터(Voltage Down Converter)의 구조를 가지므로 제1외부전원전압(VDD)보다 큰 전위레벨을 가지는 고전위 전압(VPP)을 테스트하는 경우에 제2VPP생성기(1500)에서 고전위 전압(VPP)을 용이하게 생성하기 위함이다.

테스트 모드에서는, 제1인에이블 신호(VPPEN)가 로직'로우'(Low)로 비활성화되어 제1VPP생성기(1200)가 동작하지 않는다. 반면, 제2인에이블 신호(VPDRVEN)는 로직'하이'(High)로 활성화되어 제2VPP생성기(1500)는 동작한다.

제2VPP생성기(1500)는 테스트 모드 진입 전에 N/C 핀(No Connection PIN)에서 인가받은 제2외부전원전압(VEXT_REG)을 사용하여 동작하는데, 제1VPP생성기(1200)와 마찬가지로 반도체 내부의 설정된 기준전압(VREFP)에 응답하여 고전위 전압(VPP)을 생성한다.

제2VPP생성기(1500)에서 생성된 고전위 전압(VPP)은 VPP동작회로(1300)에 인가하여 동작하고 결과에 따른 출력데이터를 데이터 버퍼(1400)를 통해 데이터 입/출력 패드(1100)로 출력한다.

전술한 제1VPP생성기(1200) 및 제2VPP생성기(1500)에서 고전위 전압(VPP)을 생성하기 위해 사용하는 기준전압(VREFP)은 반도체 소자 내부의 정 전원회로에서 출력되어 PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동에 영향을 받지않고 일정한 전위레벨을 유지하는 전압으로써 이상적인 고전위 전압의 전위레벨 - 미리 설정된 값으로서 모든 반도체 소자에서 동일한 값을 갖는다 - 을 의미한다. 본 발명에서는 이상적인 고전위 전압의 전위레벨을 일정한 비율로 분배하여 사용한다.

이상에서 살펴본 바와 같이 본 실시 예를 적용하면, 반도체 소자에서 VPP동작회로(1300)를 테스트하기 위한 테스트 모드에서 한 개의 N/C 핀(No Connection PIN)을 통하여 제2외부전원전압(VEXT_REG)를 입력받아 고전위 전압(VPP)을 생성함으로써 VPP동작회로(1300)를 테스트하기 위해 DQ 패드를 사용하지 않아도 된다. 즉, DQ 패드를 사용하여 고전위 전압(VPP)을 인가받지 않아도 VPP동작회로를 테스트할 수 있으므로 특정한 출력결과가 생략되어 발생할 수 있는 오류를 방지할 수 있다.

도 3은 도 2의 제2내부전압 생성기의 구현예를 나타낸 회로도이다.

도 3을 참조하면, 본 발명에서 고전위 전압(VPP)을 생성하는 장치인 제2VPP생성기(1500)는 N/C 핀(No Connection PIN)을 통해 제2외부전원전압(VEXT_REG)을 인가받고 기준전압(VREFP)에 응답하여 고전위 전압(VPP)을 생성한다.

도 3에서는 제2VPP생성기(1500)의 구현예를 설명하겠다. 하지만, 도 2에 도시된 제2VCORE생성기(1500a)와 제2VCP생성기(1500b)을 포함하여 반도체 소자 내부에서 사용되는 모든 내부전압을 생성하는 장치도 제2VPP생성기(1500)의 구현예와 같다.

구체적으로 제2VPP생성기(1500)는, 제2인에이블 신호(VPDRVEN)에 제어받고, 기준전압(VREFP)과 피드백전압(FB_VREFP)을 비교하는 비교부(1520)과, 비교부(1520)의 출력신호(COMPS)에 응답하여 고전위 전압을 풀업 드라이빙하는 드라이빙부(1540) 및 제2인에이블 신호(VPDRVEN)에 제어받고, 고전위 전압(VPP)을 분배하여 피드백전압(FB_VREFP)을 생성하는 분배부(1560)을 포함한다.

여기서, 드라이빙부(1540)는, 게이트(gate)로 입력받은 비교신호(COMPS)에 응답하여 드레인(drain)에 접속된 제2외부전원전압(VEXT_REG)을 고전위 전압(VPP)으로 드라이빙하는 제1PMOS트랜지스터(MP1), 및 게이트(gate)로 입력받은 제2인에이블 신호(VPDRVEN)에 응답하여 드레인-소스(drain-source) 경로에 접속된 제2외부전원전압단(VEXT_REG)이 상기 제1PMOS트랜지스터(MP1)의 게이트(gate)와 연결되는 것을 제어하는 제2PMOS트랜지스터(MP2)를 구비한다.

또한, 분배부(1560)는, 드라이버의 출력단(제1PMOS트랜지스터(MP1)의 출력단 즉, 고전위 전압(VPP)이 출력되는 단)과 접지전압(Vss)단 사이에 차례로 직렬접속된 다이오드 접속된 제3PMOS트랜지스터(MP3)와, 제2인에이블 신호(VPDRVEN)에 제어받는 제1NMOS트랜지스터(MN1, diode_1)와, 제2인에이블 신호(VPDRVEN)에 제어받는 제2NMOS트랜지스터(MN2), 및 다이오드접속된 제4PMOS트랜지스터(MP4, diode_2)를 구비한다. 그리고, 제1NMOS트랜지스터(MN1)와 제2NMOS트랜지스터(NMOS2)의 접속노드(c_node)로 피드백전압(FB_VREFP)을 출력한다.

전술한 본 발명과 같이 반도체 소자에서 제2VPP생성기(1500)를 사용하여 고전위 전압(VPP)을 인가하는 테스트 동작을 수행하면, 한 개의 N/C 핀(No Connection PIN)만을 사용하여 제2외부전원전압(VEXT_REG)만을 입력받아 고전위 전압(VPP)을 생성할 수 있다. 즉, DQ패드는 테스트 결과를 출력하는데만 사용할 수 있다. 또한, 노멀 모드일 때는 생성기 인에이블 신호(VPDRVEN)를 로직'로우'(Low)로 비활성화함으로써 제2VPP생성기(1500)를 완전히 끌 수 있다. 즉, 전류 소모를 하지 않는다.

또한, 한 개의 N/C 핀(No Connection PIN)만을 사용하므로 테스트해야하는 내부전압 동작회로의 개수가 늘어나도 테스트 결과에 영향을 미치지 않는다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시 예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

전술한 본 발명은 반도체 소자에서 내부전압 동작회로를 테스트하기 위한 테스트 모드에서 N/C 핀(No Connection PIN)을 통하여 반도체 소자의 내부에서 사용되는 내부전압을 생성함으로써 내부전압 동작회로를 테스트할 수 있다. 때문에 내부전압을 인가받기 위해 DQ핀을 사용하지 않으므로 테스트 출력결과가 생략되어 발생할 수 있는 오류를 방지한다.

Claims

노말 모드에서 제1외부전원전압을 사용하여 내부전압을 생성하기 위한 제1내부전압 생성수단;

테스트 모드에서 N/C 핀을 통해 인가된 제2외부전원전압을 사용하여 상기 내부전압을 생성하기 위한 제2내부전압 생성수단;

상기 제1내부전압 생성수단 또는 상기 제2내부전압 생성수단에서 생성된 상기 내부전압을 인가받아 동작을 수행하는 내부동작회로; 및

상기 노말 모드 및 상기 테스트 모드에서 데이터 입/출력 패드를 통해 데이터를 출력하기 위한 데이터 출력버퍼

를 구비하는 반도체 소자.
제1항에 있어서,

상기 제2외부전원전압은 상기 제1외부전원전압보다 높은 전위레벨을 갖는 것을 특징으로 하는 반도체 소자.
제1항에 있어서,

상기 제1내부전압 생성수단은,

상기 노멀 모드에서 활성화되고, 상기 테스트 모드에서 비활성화되는 제1인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 소자.
제3항에 있어서,

상기 제2내부전압 생성수단은,

상기 노멀 모드에서 비활성화되고, 상기 테스트 모드에서 활성화되는 제2인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 소자.
제4항에 있어서,

상기 제2내부전압 생성수단은,

상기 제2인에이블 신호에 제어받고, 설정된 기준전압과 피드백전압을 비교하기 위한 비교수단;

상기 비교수단의 출력신호에 응답하여 내부전압단을 풀업 구동하기 위한 드라이빙수단; 및

상기 제2인에이블 신호에 제어받고, 내부전압단에 걸린 전압을 분배하여 상기 피드백전압으로서 출력하기 위한 분배수단을 구비하는 것을 특징으로 하는 반도체 소자.
제5항에 있어서,

상기 드라이빙수단은,

상기 비교수단의 출력신호를 게이트 입력으로 하며, 그 소오스가 상기 제2외부전원전압단에 접속되고 그 드레인이 상기 내부전압단에 접속된 제1PMOS트랜지스터와,

상기 제2인에이블 신호를 게이트 입력으로 하며, 그 소오스가 상기 제2외부전원전압단에 접속되고 드레인이 상기 제1PMOS트랜지스터의 게이트에 접속된 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
제5항에 있어서,

상기 분배수단은,

상기 내부전압단과 접지전압단 사이에 차례로 직렬접속된 다이오드 접속된 제3PMOS트랜지스터와, 제1NMOS트랜지스터와, 제2NMOS트랜지스터와, 다이오드 접속된 제4PMOS트랜지스터를 구비하며, 제1 및 제2NMOS트랜지스터는 상기 제2인에이블 신호를 게이트 입력으로 하여 그 접속노드로 상기 피드백 전압을 출력하는 것을 특징으로 하는 반도체 소자.
노말 모드에서 제1외부전원전압을 사용하여 내부전압을 생성하는 단계;

테스트 모드에서 N/C 핀을 통해 인가된 제2외부전원전압을 사용하여 상기 내부전압을 생성하는 단계;

상기 내부전압을 인가받아 동작을 수행하는 단계; 및

상기 노말 모드 및 상기 테스트 모드에서 데이터 입/출력 패드를 통해 출력데이터를 출력하는 단계

를 포함하는 반도체 소자의 구동방법.