KR100466577B1

KR100466577B1 - 반도체메모리소자에적용되는테스트모드진입장치

Info

Publication number: KR100466577B1
Application number: KR1019970029934A
Authority: KR
Inventors: 박찬석
Original assignee: 삼성전자주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2005-04-06
Also published as: KR19990005719A

Abstract

본 발명은 반도체 메모리 소자의 테스트를 수행하기 위한 테스트 모드 진입장치를 개시한다. 상기 장치는 반도체 메모리 소자의 테스트 모드 진입장치에 있어서, 외부에서 인가되는 로우 및 칼럼 어드레스 스트로브 신호의 천이를 감지하여 씨비알 타이밍을 가리키는 검출신호를 출력하는 감지부와, 상기 감지부에서 검출신호가 출력되는 동안에 상기 칼럼 어드레스 스트로브 신호의 액티브 방향으로의 천이를 카운팅하여 카운터 테스트 타이밍의 만족을 나타내는 테스트 모드 진입 제어 신호를 발생하는 발생부를 가지는 테스트 모드 진입제어부를 포함한다.

Description

반도체 메모리 소자에 적용되는 테스트 모드 진입장치

본 발명은 다이나믹 랜덤 억세스 메모리등과 같은 휘발성 반도체 메모리 소자에 적용되는 테스트 모드 진입장치에 관한 것이다.

일반적으로, 다수의 메모리 셀들을 매트릭스형태의 어레이로서 구비하고, 선택된 메모리 셀내의 데이타를 억세스 하는 다이나믹 랜덤 억세스 메모리 (DRAM)등과 같은 휘발성 반도체 메모리 장치는, 정상적인 메모리 셀 어레이 내의 메모리 셀들이 불량으로 제조되어지거나 결함난 경우를 대비하여, 노말 메모리 셀 대치용 리던던시 메모리 셀들을 여분으로 가질 수 있도록 설계되고 제조되어진다. 그러한 반도체 메모리 장치들이 제조공장에서 제조된 후 출하되기 이전에, 칩의 신뢰성을 보장하고 잠재적으로 결함 있는 디바이스들을 노출시킴과 동시에 좋은 디바이스들의 질 저하를 방지하기 위해, 웨이퍼 상태 또는 팩케지상태에서 결함있는 메모리 셀들을 검출하는 테스트 동작인 스크리닝 동작이 일반적으로 본 분야에 잘알려진 기술로써 수행되어진다. 대표적인 스크리닝 방법으로서, 필드 액셀레이션 및 온도 액셀레이션의 두가지를 동시에 실현하는 것이 가능한 번인 테스트 방법이 흔히 사용된다. 스트레스 테스트로서도 불려지는 상기 번인 테스트 방법에서, 테스트 전압은 동작시에 실용적으로 사용되는 전압보다 높게 세트되고 온도가 실용적으로 사용되는 온도보다 높게 세트된 상태에서, 상기 반도체 메모리 장치내의 노말 메모리 셀들이 테스트 모드로의 진입후에 비로서 테스트되어진다.

상기한 고집적 메모리 소자의 신뢰성을 보장하기 위해, 각종 특수한 테스트 모드들 예컨대, 머지드(Merged)DQ모드(MDQ), 리프레쉬 사이클 감소모드(RCR), 외부 전원전압 선택 모드 등이 본 분야에 개시되어 있다. 이러한 테스트 모드들은 생산성 향상과 테스트 커버리지(Test coverage)향상 측면을 고려하여 제안된 것이다. 상기 MDQ모드는 설정된 데이터 입출력 라인보다 많은 라인을 테스트할 수 있다. 왜냐하면, 입출력 핀을 서로 합체하여 테스트하기 때문에 테스트할 핀수가 감소되는 것이다. 따라서, 이 모드는 데이타의 입출력 핀수가 많이 있는 바이트-워드 와이드(byte-word wide)제품에서 보다 적합하게 이용된다. 한편, 상기 RCR(Refresh Cycle Reduction)모드는 테스트시에 노말동작에서의 리프레쉬 주기보다 짧게 리프레쉬 동작을 수행시킴에 의해 1사이클 주기내에 테스팅되는 셀의 개수 혹은 비트수를 배가시키는 모드이다. 따라서, 이 모드는 테스트에 걸리는 시간을 줄여준다. 상기 외부 전원전압 선택 모드는 내부전원 전압을 사용하는 반도체 소자에서 그 내부전원을 외부전원과 같은 수준으로 상승시켜 테스트하는 모드로서 알려져 있다. 이외에도 소자의 페이지 모드 패턴을 변경시키는 즉, 확장 데이터출력(EDO)에서 패스트 페이지(FP)모드 혹은 그 반대로의 모드변경을 가능하게 하는 것 또한 테스트 모드 진입을 통해 실현된다. 웨이퍼(Wafer)상태에서 진행되는 테스트 모드는 별도의 테스트 전용 패드(Pad)입력을 통해 실시가 가능한 반면, 그 와는 달리 팩키지가 완료된 상태에서 진행되는 테스트모드들은 스택(SPEC.)에 의해 규정된 외부 입력단자만으로 원하는 테스트모드가 실현되어진다. 그러한 테스트 모드로 일반 사용자들이 진입할 수 있는 경우의 발생을 방지하기 위해 퓨즈회로등이 채용된다.

통상적으로, 테스트 모드로의 진입시 일반 사용자들이 상용하는 스펙에 정의된 전압 레벨과 입력 핀에 인가되는 입력레벨보다는 충분히 큰 레벨을 인가한 다음, 그 인가된 레벨을 감지하는 감지장치를 이용하여 상기한 각종 테스트 모드로의 진입이 구현된다. 그러나, 통상적으로 기존에 진행되어 왔던 메모리 소자의 동작을 점검하는 일반적인 테스트의 조건에서도 고전압 레벨이 인가된 상태에서 진행되는 테스트 조건이 존재하여 입력 핀에 인가할 수 있는 전압 레벨의 상한값이 테스트 장비의 제약으로 인해 제한되는 문제가 있다. 또한, 통상적으로 사용되어오는 감지장치는 입력 누설전류의 흐름을 증가시키는 문제가 발생될 수 있는데 이를 방지하고자 도 1과 같은 고전압 감지회로를 사용한다. 도 1을 참조하면, 다이오드 커플되고 서로 직렬로 연결된 엔모오스 트랜지스터들 NM1-NM3, 상기 엔모오스 트랜지스터 NM3의 소오스와 접지간에 연결된 전압분압용 저항 R, 및 상기 엔모오스 트랜지스터 NM3의 소오스와 출력 PO간에 차례로 연결된 인버터 I1,I2로 구성된다. 상기와 같은 구성을 가지는 도 1은 입력단에 트랜지스터 다이오드의 연결 갯수를 증가시키고 한층 더 높은 전압을 인가하여 감지장치의 출력신호를 인에이블하는 스킴인데, 이 경우 상기한 바와같이 장비상의 제약으로 인하여 인가전압의 상한값이 제한되어 있다. 결론적으로 누설전류의 발생을 방지할 수 없거나 테스트 모드의 진입이 어려운 경우가 종종 발생한다.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 특수한 테스트 모드의 진입시 고입력 전압레벨의 인가없이 타이밍을 통해 테스트 모드로 진입되게 하는 개선된 테스트 모드 진입장치를 제공함에 있다.

본 발명의 다른 목적은 테스트 장비의 제약이나 칩의 특성에 지장을 줌이 없이 타이밍에 의해서만 테스트 모드로 진입되게 하는 테스트 모드 진입장치를 제공함에 있다.

상기한 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자의 테스트 모드 진입장치에 있어서, 외부에서 인가되는 로우 및 칼럼 어드레스 스트로브 신호의 천이를 감지하여 씨비알 타이밍임을 나타내는 검출신호를 출력하는 씨비알 타이밍 검출부와; 상기 씨비알 타이밍 검출부에서 검출신호가 출력되는 동안에 상기 칼럼 어드레스 스트로브 신호의 액티브 방향으로의 천이를 카운팅하여 카운터 테스트 타이밍의 만족을 나타내는 테스트 모드 진입 제어신호를 발생하는 테스트 모드 진입 제어신호 발생부; 및 상기 테스트 모드 진입 제어신호를 수신하고 인가되는 어드레스신호의 조합을 행하여 미리 정의된 임의의 테스트 모드중의 하나로의 진입을 실제로 수행하는 테스트 모드 신호 발생부를 포함함을 특징으로 한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 테스트 모드 진입장치의 실시예가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 소자를 가르킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

메모리 소자의 테스트 모드진입을 테스트 장비의 제약이나 칩의 특성에 손상을 끼치지 않고 타이밍으로만 테스트모드의 진입을 제어하여 설정하기 위해 본 발명에서는 도 2의 타이밍에서와 같이 RASB와 CASB가 사이클링하는 이른바 CBR Counter Test Timing(이하 CT timing)을 이용한다. RASB와 CASB는 다이나믹 메모리 소자의 동작을 운용하는 주된 제어클럭으로써 일정한 스펙규정하에서 사이클링하게 된다. CT timing은 대부분의 반도체 메모리 소자에서 일반 사용자들이 사용하지 않거나 금지된 타이밍으로 규정되어 있고, 또 향후, SPEC에서 제거될 추세에 있는 모드이기 때문에 테스트 모드 진입을 위한 로직을 구현하는데 이용하여도 무방할 것이다. 상기 도 2는 본 발명의 일실시예에 따른 테스트 모드관련 타이밍도이다.

상기 도 2의 타이밍을 기본으로 설계한 것이 도 3a 및 도 3b이다. 상기 도면은 본 발명의 실시예에 따른 테스트 모드 진입장치내의 테스트 모드 진입제어부의 회로도를 도시한 것이다. 도 3a에서, RASB와 CASB의 사이클이 CBR타이밍임을 감지하여 P1신호를 출력하는 타이밍 감지부 100와, 상기 감지부 100의 P1신호를 제어 신호원으로 이용하는 일련의 쉬프트레지스터부 SR1,SR2가 기본적인 회로구성을 이루고 있다. 상기 쉬프트레지스터부 SR1의 출력인 P2신호는 CT 타이밍일 경우에만 발생되는 신호이며, 이는 카운터 회로의 일차 출력신호가 되는 셈이다. 상기 쉬프트레지스터부 SR2의 출력인 PTEST신호는 CASB의 천이에 의해 발생되는 신호로서, 테스트 모드진입의 제어를 위해 이용되는 출력 신호이다.

도 2의 타이밍에서도 보여지는 상기 P1신호는 구체적으로 RASB와 CASB의 싸이클이 CAS Befere RAS(CBR cycle : RAS 폴링이전에 CAS가 먼저 폴링하는 타이밍)임을 감지하는 신호로서, RASB 프리차아지시에 디세이블되는 신호이다. 또한 P2신호는 CT timing일 경우에만 발생되는 신호로서, 다음단의 시프트 레지스터(shift register) SR2의 입력으로 사용되는 시프트 레지스터 SR1의 일차적 출력신호이다.

본 발명의 회로 실시예에서는 2번의 카운팅 동작에 의해 PTEST라는 테스트 모드 진입제어 신호를 발생하도록 도 3a,3b와 같이 구성됨을 알 수 있다. 여기서, 일반 사용자들의 테스트 진입을 확실히 방지하기 위해서 카운터인 시프트 레지스터(shift register)의 갯수를 증가시켜 사용하여도 무방하다. 일단 진입된 테스트 모드에서의 탈출을 위한 회로장치들이 도 3b에 나타난다. 상기 회로장치들은 도 2와 같은 P4, P5,P6,P7의 신호를 발생하기 위해 다수의 게이트 및 인버터로 구성되어 있다. 이들은 CT 타이밍 동작만으로 테스트 모드의 진입으로부터 탈출이 가능하도록 구성되어져 있다.

CT 타이밍이 실시되면 상기 P4신호가 인에이블 되었다가 RASB 프리차아지와 동시에 디스에이블된다. P5신호는 최초의 CT 타이밍에서는 인에이블되지 않고 두 번째 혹은 짝수 번째의 CT 타이밍 진입시에만 인에이블 되도록 하는 신호로서 P6와 P7의 신호를 출력하는 회로장치를 이용하여 구현된다. P5신호는 테스트 모드 진입 이후 테스트 모드를 빠져나오기 위해 상기한 바와 같이 두 번째의 CT timing 진입시에만 인에이블되는 신호이다. 이는 최초의 CT 타이밍을 이용하여 테스트 모드로 진입을 하고 이후, 테스트모드동작을 수행한 후 테스트 모드를 빠져나오기 위해서는 다시 CT timing을 이용함으로써 테스트 모드로부터 빠져나올 수 있다.

도 4 및 도 5는 본 발명의 실시예들에 따라 실질적으로 적용되는 테스트 모드신호 발생부의 각각의 예들이다. 먼저, 도 4에서, Ai, Aj는 메모리소자의 어드레스 핀에 인가되는 어드레스 신호를 의미한다. 도 4의 최초 CT 타이밍 진입동안 도 3의 장치로부터 발생되는 PTEST와 상기한 어드레스의 입력정보의 조합(4가지)중 하나를 최초의 CT 타이밍 사이클에 인가함으로서 PT0, PT1, PT2, PT3로 정의된 임의의 테스트 모드중의 하나로의 진입이 가능하다. 구체적인 테스트모드 진입은 CT 타이밍과 동시에 어드레스 정보를 인가하면 진입하고자 하는 테스트 모드로의 진입이 실현되게 된다. 일단 진입된 이후 선정된 테스트 모드에 대한 테스팅작업이 완료된 이후, 정상동작으로의 환원은 CT타이밍을 다시 인가하고 동시에 Ai, Aj에 그라운드 바이어스를 인가하면 테스트모드로부터 탈출하게 된다.

상기한 바와 같이 본 발명은 테스트 모드 진입장치를 구현함에 의해, 테스트 모드의 진입과 탈출(exit)이 고전압을 반도체 소자에 인가함으로써 수행되었던 기존의 방식을 탈피하여, 타이밍에 의해서만으로 똑같은 기능을 수행하도록 하였다.

또 다른 실시예에서 구현되어진 도 5를 참조하면, 유사하게 상기 Ai와 Aj는 메모리 소자에 입력되는 어드레스로써 이 어드레스 정보의 조합에 의해 상기한 바와같은 여러가지 특수한 테스트 모드가운테 하나의 모드(PT0, PT1, PT2)로 진입이 이루어지게 된다. 구체적인 모드로의 진입은 CT 타이밍과 동시에 어드레스 정보를 인가하면 진입하고자 하는 모드진입이 실현되게 된다. 일단 진입된 이후 선정된 테스트 모드에 대한 테스팅작업이 완료된 이후, 정상동작으로의 환원은 CT 타이밍을 다시 인가하고 동시에 Ai, Aj에 접지전압을 인가하면 수행중의 테스트 모드로부터 탈출하게 된다. RESET신호는 최초 상태에서 래치노드인 N1, N2를 프리차아지 시키는 신호이다.

상술한 바와 같이 본 발명에 의하면 테스트 진입장치를 칩 내부에 구비하여 테스트 모드로의 진입 및 탈출을 내부 타이밍에 의해서만 수행하는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를 들어, 사안이 허용하는 한 상기 구성을 달리할 수 있음은 물론 구성을 변경 또는 변화시킬 수 있음은 명백할 것이다.

도 1은 통상적인 고전압 감지회로도.

도 2는 본 발명의 일실시예에 따른 테스트 모드관련 타이밍도.

도 3a 및 도 3b는 서로 연결된 것으로서, 본 발명의 실시예에 따른 테스트 모드 진입장치내의 테스트 모드 진입제어부의 회로도.

도 4 및 도 5는 본 발명의 실시예들에 따른 테스트 모드신호 발생부의 회로도들.

Claims

반도체 메모리 소자의 테스트 모드 진입장치에 있어서,

외부에서 인가되는 로우 및 칼럼 어드레스 스트로브 신호의 천이를 감지하여 씨비알 타이밍임을 나타내는 검출신호를 출력하는 씨비알 타이밍 검출부와;

상기 씨비알 타이밍 검출부에서 검출신호가 출력되는 동안에 상기 칼럼 어드레스 스트로브 신호의 액티브 방향으로의 천이를 카운팅하여 카운터 테스트 타이밍의 만족을 나타내는 테스트 모드 진입 제어신호를 발생하는 테스트 모드 진입 제어 신호 발생부; 및

상기 테스트 모드 진입 제어신호를 수신하고 인가되는 어드레스신호의 조합을 행하여 미리 정의된 임의의 테스트 모드중의 하나로의 진입을 실제로 수행하는 테스트 모드 신호 발생부

를 포함함을 특징으로 하는 반도체 메모리 소자에 적용되는 테스트 모드 진입장치.
제1항에 있어서, 상기 테스트 모드 진입 제어신호 발생부는

적어도 두 단의 직렬연결된 시프트 레지스터를 포함함을 특징으로 하는 반도체 메모리 소자에 적용되는 테스트 모드 진입장치.