JPH097396A - 半導体記憶装置、そのデータ書込方法およびその並列試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 加速テストを外部に設けられたテスト装置の
機能や精度に影響されることなく高速かつ柔軟に実行す
ることのできる半導体記憶装置を提供する。 【構成】 テストモードコントロール回路１９は、外部
からの制御信号およびアドレス信号の組合せにより、テ
ストモードが指定されたことを検出し内部周期設定回路
２０を活性化する。内部周期設定回路２０は、活性化時
に所定の周期を有するクロック信号は発生してコントロ
ール回路１８へ与える。コントロール回路１８は、テス
トモード設定回路８０からのテストモード指定信号と内
部周期設定回路からのクロック信号に従って、内部アド
レス発生回路１０から順次クロック信号に同期して内部
アドレス信号を発生させ、メモリアレイ７のワード線を
選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置および
その並列試験装置に関し、特に、半導体記憶装置のテス
トを高速に行なうための半導体記憶装置および並列試験
装置の構成に関する。

【０００２】

【従来の技術】半導体記憶装置、特に、ダイナミック型
ＲＡＭ（以下、ＤＲＡＭ）のメモリ容量の大容量化に伴
い、半導体記憶装置のテストに要する時間も飛躍的に増
大している。

【０００３】これは、半導体記憶装置の記憶容量が増大
するにつれ、そこに含まれるワード線の数も増大するた
め、ワード線を順次選択状態としつつメモリセル情報の
書込および読出動作を行なう時間が格段に長くなったこ
とにより生じる問題である。

【０００４】上記の問題はバーンインテストなどの加速
試験においてより深刻である。このバーンインテストに
おいては、半導体記憶装置を高温高電圧の条件下で動作
させ、構成要素であるＭＯＳトランジスタのゲート絶縁
膜不良、配線間の層間絶縁膜不良、配線不良および製造
工程時に混入したバーティクルに起因する不良などの潜
在的な初期不良を顕在化させて、出荷前の不良品を排除
するものである。

【０００５】上記のようなバーンインテストは、出荷製
品の品質維持上必須の試験であり、このテストに要する
時間の増大は半導体記憶装置の製造コストの上昇に直接
結び付くことになる。

【０００６】このようなテスト時間の増大の問題は、ま
た、寿命テストなどの信頼性試験においても同様に生じ
る問題である。

【０００７】図４５は、バーンインテストを行なうため
の従来の装置構成を概略的に示す図である。

【０００８】図４５において、テストボードＴＢ上に
は、半導体記憶装置ＤＲ１１〜ＤＲｍｎは、ｍ行ｎ列に
配列されている。これら半導体記憶装置ＤＲ１１〜ＤＲ
ｍｎは、信号バスＳＧを介して各々接続される。

【０００９】テスト期間中は、このテストボードＴＢに
対して、試験信号発生回路ＴＡから制御信号およびクロ
ック信号が出力される。これら制御信号およびクロック
信号は信号バスＳＧにより、各半導体記憶装置に伝達さ
れる。

【００１０】バーンインテストにおいては、たとえば、
まず半導体記憶装置ＤＲ１１〜ＤＲｍｎに対し、それら
の各メモリセルに対してハイレベルデータの書込が行な
われる。続いて、試験信号発生回路ＴＡからロウアドレ
スストローブ信号／ＲＡＳおよびアドレス信号を信号バ
スＳＧへ与え、半導体記憶装置ＤＲ１１〜ＤＲｍｎにお
いてワード線の選択およびセンスアンプ回路の動作が行
なわれる。センスアンプ回路により増幅されたメモリセ
ル情報と、予め書込を行なったテストデータとの比較を
行なうことにより各半導体記憶装置の動作不良を検出す
る。

【００１１】以上のような動作を、所定の加速条件の下
所定の時間連続して行なうことになる。

【００１２】図４７は、従来のダイナミック型半導体記
憶装置の全体の構成を概略的に示す図である。図４７に
おいて、ダイナミック型半導体記憶装置１は、外部制御
信号入力端子２ないし５を介して与えられる外部制御信
号／ＷＥ、／ＯＥ、／ＲＡＳおよび／ＣＡＳを受けて内
制御信号を発生するコントロール回路１８と、メモリセ
ルが行列状に配列されるメモリセルアレイ７と、アドレ
ス信号入力端子８を介して与えられる外部アドレス信号
Ａ０〜Ａｉを受け、コントロール回路１８の制御の下に
内部ロウアドレス信号および内部コラムアドレス信号を
発生するアドレスバッファ９と、コントロール回路１８
の制御の下に、リフレッシュ動作時にリフレッシュされ
るべき行を指定するリフレッシュロウアドレス信号を発
生する内部アドレス発生回路１０と、コントロール回路
１８の制御の下にアドレスバッファ９および内部アドレ
ス発生回路１０からのアドレス信号のいずれかを選択的
に通過させるマルチプレクサ１１と、コントロール回路
１８の制御の下に活性化され、マルチプレクサ１１から
与えられる内部行アドレス信号をデコードし、メモリセ
ルアレイ７の行を選択するロウデコーダ１２を含む。

【００１３】外部制御信号入力端子２へ与えられる信号
／ＷＥは、データ書込を指定するライトイネーブル信号
である。外部制御信号入力端子３へ与えられる／ＯＥ
は、データ出力を指定する出力イネーブル信号である。
外部制御信号入力端子４へ与えられる信号／ＲＡＳは、
半導体記憶装置の内部動作を開始させ、かつ内部動作の
活性時間を決定するロウアドレスストローブ信号であ
る。

【００１４】この信号／ＲＡＳの活性化時、ロウデコー
ダ１２等のメモリセルアレイ７の行を選択する動作に関
連する回路は活性状態とされる。外部制御信号入力端子
５へ与えられる信号／ＣＡＳはコラムアドレスストロー
ブ信号であり、メモリセルアレイ７における列を選択す
る回路を活性状態とする。

【００１５】半導体記憶装置１は、さらに、コントロー
ル回路１８の制御の下に活性化され、アドレスバッファ
９からの内部列アドレス信号をデコードし、メモリセル
アレイ７の列を選択する列選択信号を発生するコラムデ
コーダ１３と、メモリアレイ７の選択された行に接続す
るメモリセルのデータを検知し増幅するセンスアンプ
と、コラムデコーダ１３からの列選択信号に応答してメ
モリセルアレイ７の選択された列を内部データバスａ１
に接続するＩＯゲートと、コントロール回路１８の制御
の下に、データ書込時データ入力端子１７へ与えられた
外部書込データＤＱ０〜ＤＱｊから内部書込データを生
成して内部データバスａ１へ伝達する入力バッファ１５
と、コントロール回路６の制御の下にデータ読出時この
内部データバスａ１に読出された内部読出データから外
部読出データＤＱ０〜ＤＱｊを生成してデータ入出力端
子１７へ出力する出力バッファ１６を含む。

【００１６】図４７においては、センスアンプとＩＯゲ
ートは１つのブロック１４で示す。入力バッファ１５
は、信号／ＷＥおよび／ＣＡＳがともに活性状態のロー
レベルとなったときに活性化されて内部書込データを生
成する。出力バッファ１６は出力イネーブル信号／ＯＥ
の活性化に従って活性状態とされる。

【００１７】以上ように、外部から与えられる前記信号
／ＷＥ、／ＯＥ、／ＲＡＳ、／ＣＡＳおよびアドレス信
号Ａ０〜ＡｉによりＤＲＡＭの動作は制御される。

【００１８】したがって、上記バーンインテスト中にお
いても、試験信号発生回路ＴＡからは各半導体記憶装置
ＤＲ１１〜ＤＲｍｎに対してこれらの信号が与えられる
ことになる。

【００１９】

【発明が解決しようとする課題】上記のようなバーンイ
ンテストにおいて、各半導体記憶装置のメモリ容量が増
大した場合でも、テスト時間の増大を抑制するために
は、図４５に示す試験信号発生回路ＴＡから信号バスＳ
Ｇへ伝達される制御信号／ＲＡＳを高速で変化させるこ
とにより、ワード線が選択状態とされる時間を短くする
ことが考えられる。

【００２０】しかしながら、信号バスＳＧには数多くの
半導体記憶装置ＤＲ１１〜ＤＲｍｎが接続されており、
信号バスＳＧは図４５に示すように、大きな寄生容量Ｃ
ｐが存在する。このため、信号バスＳＧの配線抵抗やこ
の大きな寄生容量のため、信号伝達遅延が生じ、前記信
号を高速で変化させることには限界がある。

【００２１】図４６は、信号バスＳＧ上の制御信号／Ｒ
ＡＳおよびアドレス信号の変化をしめす一例である。

【００２２】図４６（Ａ）に信号バスＳＧ上の理想的な
信号波形を示し、図４６（Ｂ）に従来のバーンインテス
ト時における信号バスＳＧ上の信号波形を示す。図４６
（Ａ）に示すように、理想状態においては、信号／ＲＡ
Ｓは、信号伝搬遅延の影響を受けることなく、所定の立
上がり時間および立下がり時間をもって変化する。アド
レス信号は、この信号／ＲＡＳに対してセットアップ時
間Ｔｓおよびホールド時間Ｔｈが要求される。セットア
ップ時間Ｔｓは、信号／ＲＡＳが立下がる前に確定状態
とされるために必要とされる時間である。ホールド時間
Ｔｈは、信号／ＲＡＳが立下がってからアドレス信号が
確定状態を維持するために必要とされる時間である。

【００２３】一方、信号バスＳＧの寄生容量Ｃｐが大き
い場合、図４６（Ｂ）に示すように、信号バスＳＧ上の
信号伝搬遅延により制御信号／ＲＡＳの立上がり時間お
よび立下がり時間が長くなり波形が歪むことになる。こ
のため、制御信号／ＲＡＳを高速で変化させることがで
きない。

【００２４】また、このとき、アドレス信号の変化速度
も同様に遅くなる。アドレスセットアップ時間Ｔｓを確
保するためには、アドレス信号を理想波形（図４６
（Ａ））のアドレス信号変化タイミングよりも早いタイ
ミングで変化させる必要がある。アドレス信号を制御信
号／ＲＡＳが非活性状態のハイレベルのときに変化させ
るため、制御信号／ＲＡＳの非活性状態の期間が理想波
形のそれよりも長くなる。

【００２５】この結果、バーンインテストの１つのサイ
クル（ワード線選択サイクル）のの時間が長くなり、高
速でワード線を順次選択状態とすることができず、バー
ンインテスト時間を短くすることができないという問題
があった。

【００２６】また、バーンインテストにおいては、予め
各メモリセルに所定の記憶情報を書込み、これをワード
線を順次選択状態とすることで、順次読出、書込を行な
った情報である期待値と比較することにより、データビ
ットの誤りを検出することにより、製品不良を発見す
る。このため、上記のように制御信号／ＲＡＳを高速で
変化させることが困難である場合は、上記期待値である
信号を予め書込むサイクルにおいてもそのテスト時間が
増加してしまうという問題点があった。

【００２７】したがって、この発明の目的はバーンイン
テストなどのテストモード動作を高速で実行することの
できる半導体記憶装置を提供することである。

【００２８】この発明の他の目的は、複数の半導体記憶
装置をテストする際に、これら各半導体記憶装置に対す
る前記信号を高速に変化させることが可能で、テスト時
間を短縮することが可能な並列試験装置を提供すること
である。

【００２９】この発明のさらに他の目的は、動作テスト
において期待値となる初期記憶情報を各メモリセルに書
込むための時間を大幅に短縮することが可能な半導体記
憶装置およびその動作方法を提供することである。

【００３０】

【課題を解決するための手段】この発明は、要約すれ
ば、テストモード時に活性化されて内部クロック信号を
発生するクロック発生手段を半導体記憶装置内に設け、
このクロック信号をワード線選択動作活性化信号として
利用するものである。

【００３１】すなわち、請求項１記載の半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイと、外部からの一のテストモード指定信号に
応じて、テストモード指定信号が活性化している期間
中、所定の周期のクロック信号を発生するクロック発生
手段と、テストモード指定信号とクロック信号とに応答
して、内部アドレス信号をクロック信号に同期して順次
発生する内部アドレス発生手段と、外部からのアドレス
信号と内部アドレス信号を受けて、テストモード指定信
号に応じて、いずれか一方を出力するアドレス信号切換
手段と、クロック信号に同期して動作し、アドレス信号
切換手段からの出力に応じて、メモリセルアレイの対応
する行を選択する行選択手段を備える。

【００３２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、クロック信号
を受けて、テストモード指定信号が活性化している期間
中、クロック信号を外部端子に出力する制御ゲート手段
をさらに備える。

【００３３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、クロック発生
手段は、外部からのクロック周期制御信号に応じて、発
生するクロック信号の周期を可変とするクロック周期可
変手段をさらに備える。

【００３４】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、クロック信号
の周期に対応する情報を不揮発的に記憶し、クロック周
期制御信号を出力するクロック周期記憶手段をさらに備
え、クロック発生手段は、クロック周期制御信号に応じ
て、発生するクロック信号の周期を可変とするクロック
周期可変手段をさらに含む。

【００３５】請求項５記載の半導体記憶装置は、請求項
１から４のいずれかに記載の半導体記憶装置の構成にく
わえて、アドレス信号切換手段からの出力に応じて、メ
モリセルアレイの対応する列を選択する列選択手段と、
行選択手段および列選択手段により選択されたメモリセ
ルの記憶情報を読出して出力する書込／読出動作制御手
段と、記憶情報を受けて外部データ端子に出力する出力
バッファ手段と、書込／読出動作制御手段と出力バッフ
ァ手段との間に接続され、記憶情報およびクロック信号
を受けて、テストモード指定信号が活性期間中はクロッ
ク信号を、テストモード指定信号が不活性期間中は記憶
情報を出力する出力バッファ入力信号制御手段とをさら
に備える。

【００３６】請求項６記載の半導体記憶装置は、請求項
２から５のいずれかに記載の半導体記憶装置の構成に加
えて、外部からの複数の動作制御信号の組合せに応じ
て、所定のテストモードが指定されたことを検出し、テ
ストモード指定信号を出力するテストモード検出手段を
さらに備える。

【００３７】請求項７記載の半導体記憶装置は、請求項
１から６のいずれかに記載の半導体記憶装置の構成に加
えて、外部からの複数の動作制御信号の組合せに応じ
て、セルフリフレッシュモードが指定されたことを検出
し、セルフリフレッシュモード指定信号を出力するセル
フリフレッシュモード設定検出手段とをさらに備え、ク
ロック発生手段は、テストモード指定信号およびセルフ
リフレッシュモード指定信号のいずれか一方が活性であ
る期間中は前記クロック信号を出力し、行選択手段、列
選択手段および書込／読出制御手段は、クロック信号と
内部アドレス信号に応じて、メモリセルのリフレッシュ
動作を行なう。

【００３８】請求項８記載の半導体記憶装置は、請求項
１から７のいずれかに記載の半導体記憶装置の構成に加
えて、内部自動試験手段をさらに備え、内部自動試験手
段は、クロック信号に応じて、内部アドレス信号で指定
されるメモリセルごとに書込まれる擬似入力データを発
生する擬似入力データ発生手段と、モード指定信号が活
性期間中、擬似入力データのメモリセルへの書込および
読出を制御する自動試験制御手段と、擬似入力データ
と、メモリセルからの読出データを比較しビット誤りを
検出する判定手段とを含む。

【００３９】この発明の他の局面に従うと、テストモー
ド時に活性化されて外部から与えられるクロック信号に
同期して内部クロック信号を発生するクロック発生手段
を半導体記憶装置内に設け、この内部クロック信号をワ
ード線選択動作活性化信号として利用するものである。

【００４０】すなわち、請求項９記載の半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイと、外部からのテストモード指定信号に応じ
て、テストモード指定信号が活性化している期間中、外
部からのクロック信号を受けて前記外部クロック信号に
同期した第１の内部クロック信号を発生する第１のクロ
ック発生手段と、テストモード指定信号と第１の内部ク
ロック信号とに応答して、内部アドレス信号を、第１の
内部クロック信号に同期して順次発生する内部アドレス
発生手段と、外部からのアドレス信号と内部アドレス信
号を受けて、テストモード指定信号に応じて、いずれか
一方を出力するアドレス信号切換手段と、クロック信号
に同期して動作し、アドレス信号切換手段からの出力に
応じて、メモリセルアレイの対応する行を選択する行選
択手段を備える。

【００４１】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置の構成に加えて、第１の内部
クロック信号を受けて、テストモード指定信号が活性化
している期間中、第１の内部クロック信号を外部端子に
出力する制御ゲート手段をさらに備える。

【００４２】請求項１１記載の半導体記憶装置は、請求
項９または１０に記載の半導体記憶装置の構成に加え
て、アドレス信号切換手段からの出力に応じて、メモリ
セルアレイの対応する列を選択する列選択手段と、行選
択手段および列選択手段により選択されたメモリセルの
記憶情報を読出して出力する書込／読出動作制御手段
と、記憶情報を受けて、外部データ端子に出力する出力
バッファ手段と、書込／読出動作制御手段と出力バッフ
ァ手段との間に接続され、記憶情報および第１の内部ク
ロック信号を受けて、テストモード指定信号が活性期間
中は第１の内部クロック信号を、テストモード指定信号
が不活性期間中は記憶情報を出力する出力バッファ入力
信号制御手段とをさらに備える。

【００４３】請求項１２記載の半導体記憶装置は、請求
項９から１１のいずれかに記載の半導体記憶装置の構成
に加えて、第１のクロック発生手段は、テストモード指
定信号と外部からのクロック信号を受けて、テストモー
ド指定信号活性化後の外部からのクロック信号の最初の
エッジを検出し、クロックエッジ検出信号を出力するク
ロックエッジ検出手段と、クロックエッジ検出信号に応
じて、第１の内部クロック信号の出力を開始する内部ク
ロック出力制御手段とを含む。

【００４４】請求項１３記載の半導体記憶装置は、請求
項９から１２のいずれかに記載の半導体記憶装置の構成
に加えて、外部からの複数の動作制御信号の組合せに応
じて、所定のテストモードが指定されたことを検出し、
テストモード指定信号を出力するテストモード検出手段
をさらに備える。

【００４５】請求項１４記載の半導体記憶装置は、請求
項９から１３のいずれかに記載の半導体記憶装置の構成
に加えて、外部からの複数の動作制御信号の組合せに応
じて、セルフリフレッシュモードが指定されたことを検
出し、セルフリフレッシュモード指定信号を出力するセ
ルフリフレッシュモード設定検出手段と、セルフリフレ
ッシュモード指定信号に応じて、第２の内部クロック信
号を出力する第２のクロック手段と、第１および第２の
内部クロック信号を受けて、動作モード指定信号および
セルフリフレッシュモード指定信号に応じて、いずれか
一方を出力する内部クロック信号切換手段とをさらに備
え、行選択手段、列選択手段および書込／読出動作制御
手段は、内部クロック信号切換手段の出力と内部アドレ
ス信号に応じて、メモリセルのリフレッシュ動作を行な
う。

【００４６】請求項１５記載の半導体記憶装置は、請求
項９から１４のいずれかに記載の半導体記憶装置の構成
に加えて、内部自動試験手段をさらに備え、内部自動試
験手段は、第１の内部クロック信号に応じて、内部アド
レス信号で指定されるメモリセルごとに書込まれる擬似
入力データを発生する擬似入力データ発生手段と、モー
ド指定信号が活性期間中、擬似入力データのメモリセル
への書込および読出を制御する自動試験制御手段と、擬
似入力データと、メモリセルからの読出データを比較し
ビット誤りを検出する判定手段とを含む。

【００４７】この発明のさらに他の局面に従うと、テス
トモード時に活性化されて外部からのクロック信号を受
けて、外部クロック信号を逓倍した内部クロック信号発
生手段を半導体記憶装置内に設け、この内部クロック信
号をワード線選択動作活性化信号として利用するもので
ある。

【００４８】すなわち、請求項１６記載の半導体記憶装
置は、行列状に配置される複数のメモリセルを含むメモ
リセルアレイと、外部からのテストモード指定信号に応
じて、テストモード指定信号が活性化している期間中、
外部からのクロック信号を受けて前記外部クロック信号
を逓倍した第１の内部クロック信号を発生する第１のク
ロック発生手段と、動作モード指定信号と第１の内部ク
ロック信号とに応答して、内部アドレス信号を、第１の
内部クロック信号に同期して順次発生する内部アドレス
発生手段と、外部からのアドレス信号と内部アドレス信
号を受けて、動作モード指定信号に応じて、いずれか一
方を出力するアドレス信号切換手段と、クロック信号に
同期して動作し、アドレス信号切換手段からの出力に応
じて、メモリセルアレイの対応する行を選択する行選択
手段を備える。

【００４９】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置の構成に加えて、第１の内
部クロック信号を受けて、テストモード指定信号が活性
化している期間中、第１の内部クロック信号を外部端子
に出力する制御ゲート手段をさらに備える。請求項１８
記載の半導体記憶装置は、請求項１７記載の半導体記憶
装置の構成に加えて、第１のクロック発生手段は、外部
からのクロック周期制御信号に応じて、発生する第１の
内部クロック信号の周期を可変とするクロック周期可変
手段をさらに備える。

【００５０】請求項１９記載の半導体記憶装置は、請求
項１６から１８のいずれかに記載の半導体記憶装置の構
成に加えて、アドレス信号切換手段からの出力に応じ
て、メモリセルアレイの対応する列を選択する列選択手
段と、行選択手段および列選択手段により選択されたメ
モリセルの記憶情報を読出して出力する書込／読出動作
制御手段と、記憶情報を受けて外部データ端子に出力す
る出力バッファ手段と、書込／読出動作制御手段と、出
力バッファ手段との間に接続され、記憶情報および第１
の内部クロック信号を受けて、テストモード指定信号が
活性期間中は第１の内部クロックを、テストモード指定
信号が不活性期間中は記憶情報を出力する出力バッファ
入力信号制御手段とをさらに備える。

【００５１】請求項２０記載の半導体記憶装置は、請求
項１６から１９のいずれかに記載の半導体記憶装置の構
成に加えて、第１のクロック発生手段は、テストモード
指定信号と外部からのクロック信号を受けて、テストモ
ード指定信号活性化後の外部からのクロック信号の最初
のエッジを検出し、クロックエッジ検出信号を出力する
クロックエッジ検出手段と、クロックエッジ検出信号に
応じて、第１の内部クロック信号の出力を開始する内部
クロック出力制御手段とを含む。

【００５２】請求項２１記載の半導体記憶装置は、請求
項１６から２０のいずれかに記載の半導体記憶装置の構
成に加えて、外部からの複数の動作制御信号の組合せに
応じて、所定のテストモードが指定されたことを検出
し、テストモード指定信号を出力するテストモード検出
手段をさらに備える。

【００５３】請求項２２記載の半導体記憶装置は、請求
項１６から２１のいずれかに記載の半導体記憶装置の構
成に加えて、外部からの複数の動作制御信号の組合せに
応じて、セルフリフレッシュモードが指定されたことを
検出し、セルフリフレッシュモード指定信号を出力する
セルフリフレッシュモード設定検出手段と、セルフリフ
レッシュモード指定信号に応じて、第２の内部のクロッ
ク信号を出力する第２のクロック手段と、第１および第
２の内部クロック信号を受けて、動作モード指定信号お
よびセルフリフレッシュモード指定信号に応じて、いず
れか一方を出力する内部クロック信号切換手段とをさら
に備え、行選択手段、列選択手段および書込／読出動作
制御手段は、内部クロック信号切換手段の出力と内部ア
ドレス信号に応じて、メモリセルのリフレッシュ動作を
行なう。

【００５４】請求項２３記載の半導体記憶装置は、請求
項１６から２２のいずれかに記載の半導体記憶装置の構
成に加えて、内部自動試験手段をさらに備え、内部自動
試験手段は、第１の内部クロック信号に応じて、内部ア
ドレス信号で指定されるメモリセルごとに書込まれる擬
似入力データを発生する擬似入力データ発生手段と、テ
ストモード指定信号が活性期間中、擬似入力データのメ
モリセルへの書込および読出を制御する自動試験制御手
段と、擬似入力データとメモリセルからの読出データを
比較し、ビット誤りを検出する判定手段とを含む。

【００５５】この発明のさらに他の局面に従うと、複数
のサブグループに分割された複数の半導体記憶装置を外
部クロック信号に応じて並列に同期して動作試験を行な
う場合に、このサブグループごとに上記外部クロック信
号を受けて同期した内部試験クロック信号を発生する手
段を設け、これら半導体記憶装置を高速に並列試験する
ものである。

【００５６】すなわち、請求項２４記載の並列試験装置
は、外部から入力される外部クロック信号に応じて、複
数の半導体記憶装置を並列に同期して動作試験を行なう
並列試験装置であって、複数のサブグループに分割され
た複数の半導体記憶装置の、サブグループごとに存在
し、外部クロック信号を受けて同期した内部試験クロッ
ク信号を発生する内部試験クロック発生手段と、内部試
験クロック信号をサブグループ中の各半導体記憶装置に
伝達するデータバス線とを備える。

【００５７】この発明のさらに他の局面に従うと、半導
体記憶装置のメモリセル中へのデータの書込を、メモリ
セルを構成するメモリセルトランジスタのウェル電位
と、メモリセルキャパシタのセルプレート電位を独立に
制御することにより、記憶情報を一括して書込むもので
ある。

【００５８】すなわち、請求項２５記載の半導体記憶装
置は、複数のワード線、複数のワード線に交差する複数
のビット線対およびそれらのワード線とビット線対とに
接続された複数のメモリセルを含むメモリセルアレイを
備え、各メモリセルは、第１の電極と、第１の電極と絶
縁膜を介して対向する第２の電極と、ゲートがワード線
と接続し、第２の電極とビット線との接続を開閉する第
２導電型のウェル中に形成される第１導電型のメモリセ
ルトランジスタとを含み、各メモリセル中の第２導電型
のウェルと共通に接続する第１の配線と、各メモリセル
中の第１の電極に共通に接続する第２の配線と、第１お
よび第２の配線の電位をそれぞれ独立に制御可能な電位
制御手段とを備える。

【００５９】請求項２６記載の半導体記憶装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイを備え、各メ
モリセルは、第１の電極と、第１の電極と絶縁膜を介し
て対向する第２の電極と、ゲートがワード線と接続し、
第２の電極とビット線との接続を開閉する第２導電型の
ウェル中に形成される第１導電型のメモリセルトランジ
スタとを含み、各メモリセル中の第２導電型のウェルと
共通に接続する第１の配線と、各メモリセル中の第１の
電極に共通に接続する第２の配線と、第１の配線と接続
する第１の外部端子と、第２の配線と接続する第２の外
部端子とをさらに備える。

【００６０】請求項２７記載の請求項２６記載の半導体
記憶装置へのデータ書込方法は、第１および第２の電極
で形成されるキャパシタにおいて、第２の電極の電位を
第１の電位レベルおよび第２の電位レベルのいずれか一
方に保持することで、２値情報を記憶するメモリセルに
対して、第１の電位レベルの情報を一括して書込むデー
タ書込方法であって、第２の配線の電位を第１の電位レ
ベルよりも低い第３の電位レベルに保持して、第１の配
線の電位を第１の電位よりも高い第４の電位とし、第２
の電極からウェルを介して電荷を注入する第１のステッ
プと、第２の配線の電位を前記第３の電位レベルに保持
し、第１の配線の電位を第１の電位より低い第５の電位
とする第２のステップと、第１の配線の電位を第５の電
位に保持し、第２の配線の電位を第１および第２の電位
の中間の第６の電位とする第３のステップとを含む。

【００６１】請求項２８記載の請求項２６記載の半導体
記憶装置へのデータ書込方法は、第１および第２の電極
で形成されるキャパシタにおいて、第２の電極の電位を
第１の電位レベルおよび第２の電位レベルのいずれか一
方に保持することで、２値情報を記憶するメモリセルに
対して、第２の電位レベルの情報を一括して書込むデー
タ書込方法であって、第２の配線の電位を、第１の電位
レベルと第２の電位レベルの中間の第３の電位レベルよ
りも高い第４の電位レベルに保持して、第１の配線の電
位を第１の電位よりも高い第５の電位として第２の電極
からウェルを介して電荷を抽出する第１のステップと、
第２の配線の電位を第４の電位レベルに保持し、第１の
配線の電位を第１の電位レベルよりも低い第６の電位と
する第２のステップと、第１の配線の電位を第６の電位
レベルに保持し、第２の配線の電位を第３の電位レベル
とする第３のステップとを含む。

【００６２】請求項２９記載の半導体記憶装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイを備え、各メ
モリセルは、第１の電極と、第１の電極と絶縁膜を介し
て対向する第２の電極と、ゲートがワード線と接続し、
第２の電極とビット線との接続を開閉する第２導電型の
ウェル中に形成される第１導電型のメモリセルトランジ
スタとを含み、メモリセルアレイは、対角線方向に並行
な互いに１配列おきのメモリセルからなる第１のメモリ
セルサブグループおよび第２のメモリセルサブグループ
に分割され、各メモリセル中の第２導電型のウェルと共
通に接続する第１の配線と、第１のメモリセルサブグル
ープに属する各メモリセル中の第１の電極に共通に接続
する第２の配線と、第２のメモリセルサブグループに属
する各メモリセル中の第１の電極に共通に接続する第３
の配線と、第１、第２および第３の配線の電位をそれぞ
れ独立に制御可能な電位制御手段とを備える。

【００６３】請求項３０記載の半導体記憶装置は、複数
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含めメモリセルアレイを備え、各メ
モリセルは、第１の電極と、第１の電極と絶縁膜を介し
て対向する第２の電極と、ゲートがワード線と接続し、
第２の電極とビット線との接続を開閉する第２導電型の
ウェル中に形成される第１導電型のメモリセルトランジ
スタとを含み、メモリセルアレイは、対角線方向に平行
な互いに１配列おきのメモリセルからなる第１のメモリ
セルサブグループおよび第２のメモリセルサブグループ
に分割され、各メモリセル中の第２導電型のウェルと共
通に接続する第１の配線と、第２のメモリセルサブグル
ープに属する各メモリセル中の第１の電極に共通に接続
する第３の配線と、第１の配線と接続する第１の外部端
子と、第２の配線と接続する第２の外部端子と、第３の
配線と接続する第３の外部端子とをさらに備える。

【００６４】

【作用】請求項１記載の半導体記憶装置は、外部から与
えられるテストモード指定信号に応じて発生するクロッ
ク信号によりテストモード期間中の動作が制御される。

【００６５】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の作用に加えて、テストモード
期間中のクロック信号が制御ゲート手段を介して外部端
子に出力される。請求項３記載の半導体記憶装置は、請
求項２記載の半導体記憶装置の作用に加えて、外部から
のクロック周期制御信号に応じて、クロック信号の周期
が変化される。

【００６６】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の作用に加えて、クロック周期
記憶手段に記憶された情報に基づいて、クロック発生手
段が発生するクロック周期の信号が変化される。

【００６７】請求項５記載の半導体記憶装置は、テスト
モード期間中は、出力バッファ入力信号制御手段を介し
て、出力バッファ手段にクロック信号が入力される。

【００６８】請求項６記載の半導体記憶装置は、外部か
らの複数の動作制御信号の組合せによって、テストモー
ドの開始が指定される。

【００６９】請求項７記載の半導体記憶装置は、テスト
モード指定信号およびセルフリフレッシュモード指定信
号に応じて、セルフリフレッシュ動作とテストモード動
作の切換えが行なわれる。

【００７０】請求項８記載の半導体記憶装置は、内部自
動試験手段をさらに備え、テストモード期間中は、この
内部自動試験手段により、メモリセルの記憶情報のビッ
ト誤りの検出が行なわれる。

【００７１】請求項９記載の半導体記憶装置は、テスト
モード期間中は、外部から与えられた外部クロック信号
に同期して発生する第１の内部クロック信号により動作
が制御される。

【００７２】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置の作用に加えて、テストモー
ド期間中は、制御ゲート手段を介して第１の内部クロッ
ク信号が外部端子に出力される。

【００７３】請求項１１記載の半導体記憶装置は、テス
トモード期間中は、出力バッファ手段に第１の内部クロ
ック信号が入力される。

【００７４】請求項１２記載の半導体記憶装置は、テス
トモード期間中は、外部から与えられる外部クロック信
号の最初のエッジを検出して、第１の内部クロック信号
の出力が開始される。

【００７５】請求項１３記載の半導体記憶装置は、外部
からの複数の動作制御信号の組合せに応じて、テストモ
ードの開始が指定される。

【００７６】請求項１４記載の半導体記憶装置は、セル
フリフレッシュモード指定信号およびテストモード指定
信号に応じて、第１の内部クロック信号により制御され
る動作と、第２の内部クロック信号により制御される動
作との切換えが行なわれる。

【００７７】請求項１５記載の半導体記憶装置は、内部
自動試験手段をさらに備え、テストモード期間中は、こ
の内部自動試験手段により、メモリセルの記憶情報のビ
ット誤りの検出が行なわれる。

【００７８】請求項１６記載の半導体記憶装置は、テス
トモード期間中は、外部から与えられる外部クロック信
号を逓倍した第１の内部クロック信号により動作が制御
される。

【００７９】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置の作用に加えて、テストモ
ード期間中は、制御ゲート手段を介して、外部端子に第
１の内部クロック信号が出力される。

【００８０】請求項１８記載の半導体記憶装置は、請求
項１７記載の半導体記憶装置の作用に加えて、外部から
のクロック周期制御信号に応じて、第１の内部クロック
信号の周期が変化される。

【００８１】請求項１９記載の半導体記憶装置は、テス
トモード期間中は、出力バッファ入力信号制御手段を介
して、出力バッファ手段に第１の内部クロック信号が入
力される。

【００８２】請求項２０記載の半導体記憶装置は、テス
トモード期間中は、外部から与えられる外部クロック信
号の最初のエッジを検出して、第１の内部クロックの出
力が開始される。

【００８３】請求項２１記載の半導体記憶装置は、外部
からの複数の動作制御信号の組合せに応じて、テストモ
ードが開始される。

【００８４】請求項２２記載の半導体記憶装置は、セル
フリフレッシュモード指定信号およびテストモード指定
信号に応じて、第１の内部クロックにより制御される動
作と第２の内部クロック信号により制御される動作が切
換えられる。

【００８５】請求項２３記載の半導体記憶装置は、内部
自動試験手段をさらに備え、テストモード期間中は、こ
の内部自動試験手段により、メモリセルの記憶情報のビ
ット誤りの検出が行なわれる。

【００８６】請求項２４記載の並列試験装置は、並列試
験を行なう半導体記憶装置を複数のサブグループに分割
し、このサブグループごとに外部から入力される外部ク
ロック信号を受けて同期した内部試験クロック信号が発
生される。

【００８７】請求項２５記載の半導体記憶装置は、電位
制御手段による第１の配線の電位と第２の配線の電位と
の制御により、メモリセルへの記憶情報の書込が一括し
て行なわれる。

【００８８】請求項２６記載の半導体記憶装置は、第１
および第２の外部端子からの第１の配線の電位と第２の
配線の電位との制御により、メモリセルへの記憶情報の
書込が一括して行なわれる。

【００８９】請求項２７記載のデータ書込方法は、第１
の配線の電位と第２の配線の電位とを独立に制御するこ
とにより、メモリセルに対して第１の電位レベルの情報
を一括して書込む。

【００９０】請求項２８記載のデータ書込方法は、第１
の配線の電位と第２の配線の電位とを独立に制御するこ
とにより、メモリセルに対して第２の電位レベルの情報
を一括して書込む。

【００９１】請求項２９記載の半導体記憶装置は、電位
制御手段による第１の配線の電位と第２の配線の電位の
制御により、第１のメモリセルサブグループへの記憶情
報の書込が一括して行なわれ、電位制御手段による第１
の配線の電位と第３の配線の電位の制御により、第２の
メモリセルサブグループへの記憶情報の書込が一括して
行なわれる。

【００９２】請求項３０記載の半導体記憶装置は、第１
および第２の外部端子からの第１の配線の電位と第２の
配線の電位の制御により、第１のメモリセルサブグルー
プへの記憶情報の書込が一括して行なわれ、第１および
第３の外部端子からの第１の配線の電位と第３の配線の
電位の制御により、第２のメモリセルサブグループへの
記憶情報の書込が一括して行なわれる。

【００９３】

【実施例】

［第１の実施例］図１は、この発明の第１の実施例であ
る半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置１は、外部制御信号
ＥＸＴ．／ＷＥ、ＥＸＴ．／ＯＥ、ＥＸＴ．／ＲＡＳ、
ＥＸＴ．／ＣＡＳを受けて各種内部制御信号を発生する
コントロール回路１８と、外部からのテストモード指定
信号ＥＸＴ．ＢＩを受けて、内部クロック信号ＣＬＫの
出力を開始し、外部からの内部クロック周期制御信号Ｆ
Ｓに応じて、出力する内部クロック信号ＣＬＫの周期を
変化させる内部周期設定回路２０と、内部クロック信号
ＣＬＫを受けて、外部制御信号ＥＸＴ．ＢＩに応じて、
内部クロック信号ＣＬＫを／ＣＡＳ信号が入力される外
部端子５およびコントロール回路６に出力する制御ゲー
ト回路２２と、センスアンプ回路および入出力制御回路
１４からの出力と内部クロック信号ＣＬＫを受け、外部
制御信号ＥＸＴ．ＢＩが活性期間中は出力バッファ１６
にクロック信号ＣＬＫを出力し、信号ＥＸＴ．ＢＩが不
活性期間中は、センスアンプおよび入出力制御回路１４
からの出力信号を出力バッファ１６に出力するバッファ
入力信号制御回路２４とを含む。

【００９４】内部周期設定回路２０が発生する内部クロ
ック信号ＣＬＫが行選択動作活性化信号（内部ＲＡＳ）
としてコントロール回路１８に与えられる。コントロー
ル回路１８は、外部信号ＥＸＴ．ＢＩにより、テストモ
ードが指定されたときにこの内部周期設定回路２０から
のクロック信号ＣＬＫに同期して行選択動作活性化信号
を活性状態とする。他の構成は、図４７に示す従来の半
導体記憶装置の構成と同様であり、対応する部分には同
一の参照番号を付して説明は省略する。

【００９５】図２は、図１に示す内部周期設定回路２０
の構成の一例を示す図である。図２において、内部周期
設定回路２０は、縦続接続される複数段（図２において
は４段）のインバータ２１ａ〜２１ｄと、インバータ２
１ｄの出力信号とテストモード指定信号ＥＸＴ．ＢＩを
インバータ２１ｆを介して受けるＮＯＲゲート２１ｅを
含む。インバータ２１ａ〜２１ｄの段数は、発生される
べきクロック信号ＣＬＫの周期に応じて適当に設定され
る。

【００９６】したがって、内部周期設定回路２０とし
て、図２に示される回路を用いた場合は、その出力であ
るクロック信号ＣＬＫの周期は予め設定された所定の周
期に固定される。

【００９７】図３は、図１に示す内部周期設定回路２０
の構成の他の例を示す図である。図３を参照して、この
内部周期設定回路２０ｂは、バイアス発生回路１００と
直列接続されたＫ−１個（Ｋは奇数である。）の遅延時
間可変素子１１０．１〜１１０．Ｋ−１を含む。さらに
この内部周期設定回路２０ｂは、上記直列接続された遅
延時間可変素子の最終段と接続し、テストモード指定信
号ＥＸＴ．ＢＩにより動作の開始が制御される遅延時間
可変素子１１０．Ｋを含む。

【００９８】バイアス場合回路１００は、ＰチャネルＭ
ＯＳトランジスタ１００、１０２とＮチャネルＭＯＳト
ランジスタ１０３、１０４を含む。ＰチャネルＭＯＳト
ランジスタ１０１およびＮチャネルＭＯＳトランジスタ
１０３は、電源ライン１２１と接地電位ライン１２２の
間に直列接続される。ＰチャネルＭＯＳトランジスタ１
０２とＮチャネルＭＯＳトランジスタ１０４は、電源電
位ライン１２１と接地電位ライン１２２の間に直列接続
される。ＰチャネルＭＯＳトランジスタ１０１、１０２
のゲートは共通接続されるとともにＰチャネルＭＯＳト
ランジスタ１０１のドレインに接続される。すなわち、
ＰチャネルＭＯＳトランジスタ１０１と１０２はカレン
トミラー回路を構成する。ＮチャネルＭＯＳトランジス
タ１０３のゲートは内部クロック周期制御信号ＦＳを受
ける。ＮチャネルＭＯＳトランジスタ１０４のゲートは
そのドレインに接続される。

【００９９】ＮチャネルＭＯＳトランジスタ１０３には
内部クロック周期制御信号ＦＳに応じて増減する電流Ｉ
ａが流れる。ＭＯＳトランジスタ１０３と１０１は直列
接続され、ＭＯＳトランジスタ１０１と１０２はカレン
トミラー回路を構成し、ＭＯＳトランジスタ１０２と１
０４は直列接続されているので、４つのＭＯＳトランジ
スタ１０１〜１０４には同じ電流Ｉａが流れる。ただ
し、ＭＯＳトランジスタ１０１と１０２のトランジスタ
サイズは同一であるものとする。

【０１００】遅延時間可変素子１１０．１は、電源電位
ライン１２１と接地電位ライン１２２の間に直列接続さ
れたＰチャネルＭＯＳトランジスタ１１１．１、１１
２．１およびＮチャネルＭＯＳトランジスタ１１３．
１、１１４．１を含む。ＰチャネルＭＯＳトランジスタ
１１１．１のゲートは、バイアス発生回路１００のＰチ
ャネルＭＯＳトランジスタ１０２のゲートに接続され
る。ＭＯＳトランジスタ１１２．１、１１３．１のゲー
トは共通接続され、ＭＯＳトランジスタ１１２．１、１
１３．１はインバータ１１５．１を構成する。

【０１０１】ＮチャネルＭＯＳトランジスタ１１４．１
のゲートは、バイアス発生回路１００のＮチャネルＭＯ
Ｓトランジスタ１０４のゲートに接続される。他の遅延
時間可変素子１１０．２〜１１０．Ｋ−１も同様であ
る。インバータ１１５．１〜１１５．Ｋ−１は直列接続
される。インバータ１１５．１の入力には、ＮＡＮＤ回
路１１５．Ｋの出力が接続する。

【０１０２】次に、図３に示した内部周期発生回路２０
ｂの動作について説明する。ＰチャネルＭＯＳトランジ
スタ１１１．１〜１１１．ＫのゲートはともにＰチャネ
ルＭＯＳトランジスタ１０２のゲートに接続され、Ｎチ
ャネルＭＯＳトランジスタ１１４．〜１１４．Ｋのゲー
トはともにＮチャネルＭＯＳトランジスタ１０４のゲー
トに接続されているので、各遅延時間可変素子１１０．
１〜１１０．Ｋにも内部クロック周期制御信号ＦＳに応
じた電流Ｉａが流れる。

【０１０３】内部クロック周期制御信号ＦＳが増大して
電流Ｉａが増大すると、各インバータ１１５．１〜１１
５．Ｋ−１およびＮＡＮＤ回路１１５．Ｋの反転時間が
短くなり、内部周期設定回路２０ｂの発振周期が短くな
る。

【０１０４】また、内部クロック周期制御信号ＦＳが減
少して電流Ｉａが減少すると、各インバータ１１５．１
〜１１５．Ｋ−１およびＮＡＮＤ回路１１５．Ｋの反転
時間が長くなり、内部周期設定回路２０ｂの発振周期が
長くなる。

【０１０５】テストモード指定信号ＥＸＴ．ＢＩが
“Ｌ”レベルである期間中は、ＮＡＮＤ回路１１５．Ｋ
は不活性状態となるので、この内部周期設定回路２０ｂ
の出力は停止する。

【０１０６】以上の構成により、テストモード指定信号
ＥＸＴ．ＢＩにより動作の開始および停止が制御され、
内部クロック周期制御信号ＦＳにより発振周期が制御さ
れる内部周期設定回路２０ｂの動作が実現されることに
なる。

【０１０７】図４は、図１に示したバッファ入力信号制
御回路２４の構成の一例を示す回路図である。

【０１０８】バッファ入力信号制御回路２４は、センス
アンプおよび入出力制御回路１４からの出力信号Ｄｏｕ
ｔとテストモード指定信号ＥＸＴ．ＢＩの反転信号を入
力とするＮＡＮＤ回路２４０と、内部周期設定回路２０
の出力である内部クロック信号ＣＬＫおよびテストモー
ド指定信号ＥＸＴ．ＢＩを入力とするＮＡＮＤ回路２４
２を含む。テストモード指定信号ＥＸＴ．ＢＩが“Ｌ”
レベルである期間中は、ＮＡＮＤゲート２４０は開状態
となり、信号Ｄｏｕｔが出力される。

【０１０９】一方、テストモード指定信号ＥＸＴ．ＢＩ
が“Ｈ”レベルである期間中は、ＮＡＮＤゲート２４２
が開状態となり、内部クロック信号ＣＬＫが出力され
る。

【０１１０】以上の構成により、テストモード期間中に
おいても出力バッファ回路を継続的に動作させることが
可能で、バーンインテストなどの加速試験において出力
バッファ回路の加速試験を同時に行なうことが可能とな
る。

【０１１１】本実施例においては、出力バッファ回路１
６のみをテスト期間中動作状態とする構成としたが、入
力バッファ回路１５および出力バッファ回路１６をとも
にテストモード期間中動作状態とする構成とすることも
もちろん可能である。

【０１１２】図５は本発明の動作を説明するための信号
波形図である。テストモード指定信号ＥＸＴ．ＢＩが
“Ｌ”レベルから“Ｈ”レベルに立上がった後は、内部
周期設定回路２０からの出力である内部クロック信号Ｃ
ＬＫにより半導体記憶装置１は動作を行ない、ワード線
が駆動され、メモリセル情報に対応してビット線ペア
（ＢＬ，／ＢＬ）の電位差が増幅される。したがって、
図４５に示したように多数の半導体記憶装置を１つのボ
ード上に配列して同時に動作試験を行なう場合でも、外
部からの試験信号の波形の歪とかかわりなく、各々の半
導体記憶装置中の内部クロック信号は所定の周期および
所定の波形を維持することが可能である。

【０１１３】したがって、外部からのトリガとしてテス
トモード指定信号ＥＸＴ．ＢＩを与えてやることによ
り、各半導体記憶装置１は、ボード上に存在する寄生容
量等の影響を受けることなく、高速で動作することが可
能である。

【０１１４】［第２の実施例］図６は、本発明の第２の
実施例の半導体記憶装置１の構成を示す概略ブロック図
である。

【０１１５】第１の実施例と異なる点は、内部周期設定
回路２０の出力である内部クロック信号ＣＬＫの周期を
制御するための内部クロック周期制御信号ＦＳを、外部
からではなく、信号ＦＳの値を不揮発的に記憶すること
が可能な周期設定回路２６から与える構成とした点であ
る。

【０１１６】図７は、周期設定回路２６および図３に示
した内部周期設定回路２０ｂとの接続関係を示す概略ブ
ロック図である。

【０１１７】バイアス発生回路１００中のＮチャネルＭ
ＯＳトランジスタ１０３のゲートには、周期設定回路２
６の出力が入力される。

【０１１８】図８は、周期設定回路２６の構成をより詳
細に示す回路図である。定電流源２４２と接地電位との
間に抵抗体２３４、２３６、２３８および２４０が直列
に接続されている。抵抗体２３４にはヒューズ素子２２
８が、抵抗体２３６にはヒューズ素子２３０が、抵抗体
２３８にはヒューズ素子２３２がそれぞれ並列に接続さ
れている。定電流源２４２と抵抗体２３４の接続点の電
位が内部クロック周期制御信号ＦＳとして出力される。

【０１１９】ヒューズ素子２２８、２３０および２３２
をレーザトリミング等で切断することにより、定電流源
２４２側から見た抵抗体の抵抗値の合成値が変化するの
で、内部クロック周期制御信号ＦＳの値を変化させるこ
とが可能である。

【０１２０】半導体記憶装置は種類により動作条件など
の仕様値が異なる。また、設計が異なれば、テスト条件
等を変更する必要があるが、本実施例によれば、半導体
記憶装置の種類に応じてテストモード期間中の内部クロ
ックＣＬＫの周期を柔軟かつ容易に変更することが可能
である。

【０１２１】以上の実施例においては、テストモード期
間中のテスト条件として内部クロック信号ＣＬＫの周期
を高速化することにより、バーンイン試験等の加速試験
のテスト時間を短縮する方法について述べた。加速試験
の加速条件を変更するためには、内部クロック信号ＣＬ
Ｋの周期の高速化のみならず、通常外部電源電圧Ｖｃｅ
に対して降圧して内部回路に供給されている内部電源電
圧Ｖｃｉを外部電源電圧にまで上昇するという方法もあ
る。

【０１２２】図９は、上記のような加速条件の設定を可
能とする内部電源電圧供給回路の構成を示すブロック図
である。

【０１２３】外部電源電圧Ｖｃｅと接地電位との間にＰ
チャネルＭＯＳトランジスタ２４６および負荷２５０が
直流に接続される。ＰチャネルＭＯＳトランジスタ２４
６のゲートには、基準電圧発生回路（図示せず）からの
出力Ｖｒｅｆおよびナイフ電源電圧Ｖｃｉを入力とする
差動増幅器２４４の出力が入力される。内部電源電圧Ｖ
ｃｉは、ＰチャネルＭＯＳトランジスタ２４６および負
荷２５０の接続点の電位として取出される。したがっ
て、本回路は、内部電源電圧Ｖｃｉの出力値による負帰
還ループを形成し、電圧Ｖｃｉを基準電圧Ｖｒｅｆに保
持する機能を有する。差動増幅器２４４の出力と接地電
位との間にはＮチャネルＭＯＳトランジスタ２４８が接
続され、そのゲート電位はテストモード指定信号ＥＸ
Ｔ．ＢＩにより制御される。つまり、テストモード期間
中は、テストモード指定信号ＥＸＴ．ＢＩが“Ｈ”レベ
ルとなって、ＮチャネルＭＯＳトランジスタ２４８が導
通状態となることにより、ＰチャネルＭＯＳトランジス
タ２４６のゲート電位が接地電位まで引下げられる。し
たがって、ＰチャネルＭＯＳトランジスタ２４６が完全
に導通状態となって、内部電源電圧Ｖｃｉは外部電源電
圧Ｖｃｅまで引上げられる。

【０１２４】図１０は、横軸に外部電源電圧を、縦軸に
内部電源電圧をとり、上述した通常使用領域および加速
試験領域の違いを示す図である。

【０１２５】通常使用領域においては外部電源電圧の変
動に対しても内部電源電圧は一定値を保持しているが、
加速試験領域においては、内部電源電圧は外部電源電圧
と一致する。

【０１２６】したがって半導体記憶装置１の内部回路
は、通常動作時よりも高い電圧である外部電源電圧にお
いて動作することになり、より加速された条件でバーン
インテスト等を行なうことが可能になる。

【０１２７】［第３の実施例］図１１は、本発明の第３
の実施例の半導体記憶装置１の構成を示す概略ブロック
図である。

【０１２８】第１の実施例と異なる点は、テストモード
指定信号ＥＸＴ．ＢＩを外部からち直接与える構成では
なく、外部制御信号である／ＲＡＳ、／ＣＡＳ、／ＷＥ
およびアドレス信号Ａ０〜Ａｉを入力として受けて、こ
れらの信号の組合せによりテストモードが指定されたこ
とを検出するテストモードコントロール回路１９を備え
る構成とした点である。

【０１２９】オンウェハテスト等においては、テスト用
の外部端子からテスト信号等を入力することが可能であ
るが、半導体記憶装置１が製品段階においてモールドパ
ッケージ等に収められた後は、外部からの制御信号の入
力は、外部ピンから与えてやる必要がある。

【０１３０】図１２は、図１１に示すコントロール回路
１８およびテストモードコントロール回路１９の具体的
構成の一例を示す図である。図１２において、コントロ
ール回路１８は、外部制御信号入力端子４に与えられる
外部制御信号／ＲＡＳ（ＥＸＴ．／ＲＡＳ）を受けて内
部ロウアドレスストローブ信号／ＲＡＳを出力する。Ｒ
ＡＳバッファ３０と、外部制御信号入力端子４および５
へそれぞれ与えられる外部制御信号ＥＸＴ．／ＲＡＳお
よびＥＸＴ．／ＣＡＳを受けて、ＣＢＲ条件（外部制御
信号ＥＸＴ．／ＲＡＳの立下がりよりも先に外部制御信
号ＥＸＴ．／ＣＡＳを先にローレベルに立下げる条件）
が設定されたことを検出するＣＢＲ検出器３１と、ＣＢ
Ｒ検出器３１からのＣＢＲ検出信号に応答してワンショ
ットのパルス信号を発生するワンショットパルス発生回
路３２と、ＣＢＲ検出器３１からのＣＢＲ検出信号に応
答して活性化され、ＣＢＲ検出信号が活性状態とされて
いる間所定時間ごとに活性化信号をワンショットパルス
発生回路３２に与えるタイマ３３と、外部制御信号入力
端子２〜５へ与えられる外部制御信号ＥＸＴ．／ＷＥ、
ＥＸＴ．／ＯＥ、ＥＸＴ．／ＲＡＳおよびＥＸＴ．／Ｃ
ＡＳを受け、これらの外部制御信号がＷＣＢＲ条件（Wr
ite Cas Before Ras条件：ＥＸＴ．／ＷＥがハイレベル
で、かつＣＢＲ条件が満たされる。）および所定のアド
レス信号がスーパーＶｃｃ条件（通常のハイレベルであ
るＶｃｃ電位よりも高い電位）の条件を満足するときテ
ストモードが設定されたことを示すテストモード指定信
号ＢＩを出力するテストモード設定回路８０と、ＥＸ
Ｔ．／ＲＡＳ、ＥＸＴ．／ＣＡＳおよびＥＸＴ．／ＷＥ
を受け、これらの制御信号が所定の条件を満たす場合に
セルフリフレッシュモードが設定されたことを示すセル
フリフレッシュモード指定信号φｓｓを出力するセルフ
リフレッシュモード設定検出回路３４と、を含む。

【０１３１】ワンショットパルス発生回路３２は、ＣＢ
Ｒ検出器３１からのＣＢＲ検出信号の活性化時およびタ
イマ３３からの信号（リフレッシュ指示信号）の活性化
にそれぞれ応答して、所定野時間期間活性状態とされる
ワンショットのパルス信号を発生する。

【０１３２】コントロール回路１８は、さらに、ＲＡＳ
バッファ３０の出力する内部ロウアドレスストローブ信
号／ＲＡＳとＣＢＲ検出器３１の出力するＣＢＲ検出信
号を受ける２入力ＮＯＲゲート３５と、ＣＢＲ検出器３
１の出力するＣＢＲ検出信号とセルフリフレッシュモー
ド設定回路からのセルフリフレッシュ指定信号φｓｓを
受ける２入力ＡＮＤ回路５０と、このＡＮＤ回路５０の
出力とテストモード設定回路８０からのテストモード指
定信号ＢＩを受ける２入力ＯＲゲート５２と、内部周期
設定回路２０からのクロック信号ＣＬＫに応答して、選
択的にＯＲゲート５２の出力信号を通過させるトランス
ファーゲート３８と、内部周期設定回路２０からのクロ
ック信号ＣＬＫとトランスファーゲート３８の出力信号
を受ける２入力ＡＮＤゲート３９と、ＯＲゲート５２の
出力信号の反転信号とワンショットパルス発生回路３２
の出力信号とを受ける２入力ＡＮＤゲート４４と、ＮＯ
Ｒゲート３５の出力信号とＡＮＤゲート３９および４４
の各出力信号とを受ける３入力ＯＲゲート４０と、ＡＮ
Ｄゲート４４の出力信号とＡＮＤゲート３９の出力信号
を受ける２入力ＯＲゲート４１と、ＯＲゲート４０から
の出力信号φＲＡＳに応答して行選択動作に関連する回
路を所定のタイミングで活性化するＲＡＳ系制御回路４
２を含む。図１２において、ＲＡＳ系制御回路４２はロ
ウデコーダ１２の活性／非活性を制御する。

【０１３３】ＮＯＲゲート３５は、ＲＡＳパワーアップ
３０からの信号／ＲＡＳがローレベルにあり、かつＣＢ
Ｒ検出器３１の出力信号がローレベルのときにハイレベ
ルの信号を出力する。すなわち、通常動作時（ＣＢＲ条
件が設定されないとき）、ＮＯＲゲートは、ＲＡＳバッ
ファ３０からの信号を反転して出力する。ＣＢＲ条件が
設定されたとき、ＮＯＲゲート３５は、ＲＡＳバッファ
３０の出力信号の論理レベルにかかわらず、非活性状態
のローレベルとされる。これにより、ＣＢＲ条件が設定
されたとき、外部制御信号ＥＸＴ．／ＲＡＳの制御によ
る行選択動作は禁止される。

【０１３４】ＡＮＤゲート５０は、ＣＢＲ検出器３１か
らのＣＢＲ検出信号が活性状態のハイレベルにあり、か
つセルフリフレッシュモード設定回路３４からのセルフ
リフレッシュモード指定信号φｓｓが活性状態のハイレ
ベルのときにハイレベルの活性状態の信号を出力する。
また、ＯＲゲート５２は、ＡＮＤゲート５２の出力がハ
イレベルのとき、あるいはテストモード設定回路８０か
らのテストモード指定信号ＢＩが活性状態を示すハイレ
ベルのときにハイレベルの活性状態の信号を出力する。
すなわち、ＯＲゲート５２は、セルフリフレッシュモー
ドあるいはテスト動作モードが指定され、ワード線が順
次選択される動作が行なわれるときのみハイレベルの活
性状態の信号を出力する。

【０１３５】トランスファーゲート３８は、たとえばＰ
チャネルＭＯＳトランジスタで構成され、内部周期設定
回路２０からのクロック信号ＣＬＫがローレベルのとき
導通状態とされる。これにより、テストモード終了が指
定されたときにクロック信号ＣＬＫがハイレベルであっ
ても、このクロック信号ＣＬＫがすぐにローレベルに立
下がるのを防止する。クロック信号ＣＬＫがローレベル
に立下がってから、テストモード動作が終了される。不
完全なワード線選択により、メモリセルデータが破壊さ
れるのを防止する。したがって、このトランスファーゲ
ート３８は、クロック信号ＣＬＫの立上がりごとにＡＮ
Ｄゲート３７の出力信号をラッチするラッチ回路の機能
を備える。

【０１３６】ＯＲゲート４０は、ＡＮＤゲート３９の出
力信号、ＡＮＤゲート４４の出力信号、およびＮＲＯゲ
ート３５の出力信号のいずれかがハイレベルとされたと
きに、ハイレベルの活性状態となるワード線選択動作活
性化信号（内部ＲＡＳ信号）φＲＡＳを出力する。この
信号φＲＡＳは、ＲＡＳ系制御回路４２へ与えられる。
このＲＡＳ系制御回路４２は、図１２においてはロウデ
コーダ１２のみを制御するように表示されているが、他
のセンスアンプ回路やビット線イコライズ／プリチャー
ジ回路（図示せず）などの動作も制御する。

【０１３７】ＯＲゲート４１の出力信号は、内部アドレ
ス発生回路１０へ与えられる。内部アドレス発生回路１
０は、このＯＲ回路４１の出力信号が立下がるごとにそ
の出力するアドレス信号が示すアドレス値を増分または
減分する。

【０１３８】したがって、上記のような構成のコントロ
ール回路１８により制御される半導体記憶装置１は、外
部制御信号およびアドレス信号Ａ０〜Ａｉにより、セル
フリフレッシュモードあるいはテストモードが指定され
た場合には、内部周期設定回路２０からの出力信号であ
る内部クロック信号ＣＬＫによりワード線が順次選択さ
れ、内部アドレス発生回路１０により指定される行に属
するメモリセルに対するリフレッシュ動作が実行される
ことになる。

【０１３９】なお、図１２においては、内部周期設定回
路２０の出力信号である内部クロック信号ＣＬＫの周期
を外部から制御するために、特定の制御ピンから内部ク
ロック周期前記信号ＦＳを与える構成としているが、内
部クロック周期制御信号の値を所定のアドレス信号Ａ０
〜Ａｉの組合せによりテストモード設定回路８０が設定
し、内部周期設定回路２０に出力する構成としてもよ
い。

【０１４０】［第４の実施例］図１３は、本発明の第４
の実施例の半導体記憶装置１の構成を示す概略ブロック
図である。

【０１４１】第１の実施例と異なる点は、テストモード
指定信号ＥＸＴ．ＢＩによってテストモードが指定され
ると、外部から与えられる外部クロック信号、たとえ
ば、外部ロウストローブ信号ＥＸＴ．／ＲＡＳに対応し
て発生する内部ロウストローブ信号φＲＡＳを受けて、
それに同期した内部クロック信号ＣＬＫを発生する内部
同期回路７０を備える構成とした点である。

【０１４２】従来の技術において述べたように、複数の
半導体記憶装置を並列してテストする場合は、外部から
与えられる外部クロック信号は、テストボード上におい
ては、信号伝達遅延のために波形が歪んだものとなる。
本実施例においては、この外部クロック信号に同期した
内部クロック信号を内部同期回路７０によって発生する
ことにより、半導体記憶装置１内の内部回路の動作を制
御する内部クロック信号の形状を整形することを目的と
する。

【０１４３】内部行ストローブ信号φＲＡＳは、図１２
に示したコントロール回路１８と同様に、外部ロウスト
ローブ信号ＥＸＴ．／ＲＡＳが、ＲＡＳバッファ回路３
０を通過した後の内部信号であるものとする。

【０１４４】内部同期回路７０の構成としては、位相ロ
ックトループ回路（ＰＬＬ回路）やディレーロックトル
ープ回路（ＤＬＬ回路）等の構成が考えられる。

【０１４５】図１４は、内部同期回路７０として、ＤＬ
Ｌ回路を用いた場合の構成を示す概略ブロック図であ
る。

【０１４６】図１４を参照して、このＤＬＬ回路は、ク
ロックバッファ９１、９６、位相比較器９２、チャージ
ポンプ回路９３、ループフィルタ９４および電圧制御デ
ィレー回路９５を含む。クロックバッファ９１は、図１
５に示すように、直列接続されたＭ個（Ｍは正の整数で
ある。）のインバータ９１．１〜９１．Ｍを含み、外部
クロック信号φＲＡＳを増幅してクロック信号ＥＣＬＫ
を出力する。クロック信号ＥＣＬＫは位相比較器９２お
よび電圧制御ディレー回路９５に与えられる。インバー
タ９１．１〜９１．Ｍのシンボルの大きさは、各インバ
ータ９１．１〜９１．Ｍの負荷駆動能力の大きさを表わ
しており、インバータ９１．１〜９１．Ｍの負荷駆動能
力は出力端に向かって徐々に増大している。後段のイン
バータ９１．２〜９１．Ｍの負荷駆動能力は前段のイン
バータ９１．１〜９１．Ｍ−１の負荷駆動能力の３から
４倍程度に設定される。

【０１４７】インバータ９１．１〜９１．Ｍの数Ｍは位
相比較器９２および電圧制御ディレー回路９５の容量に
応じて設定される。

【０１４８】クロックバッファ９６は、図１６に示すよ
うに、直列接続されたＮ個（Ｎは正の整数である。）の
インバータ９６．１〜９６．Ｎを含み、電圧制御ディレ
ー回路９５の出力ＥＣＬＫ′を増幅して内部クロック信
号ＣＬＫおよびクロック信号ＲＣＬＫを出力する。内部
クロック信号ＣＬＫは、第１の実施例と同様制御ゲート
回路２２に供給される。クロック信号ＲＣＬＫは位相比
較器９２に与えられる。クロックバッファ９６を構成す
るインバータ９６．１〜９６．Ｎの負荷駆動能力も、ク
ロックバッファ９０と同様に、出力端に向かって徐々に
増大している。また９６．１〜９６Ｎの数Ｎは負荷容量
の大きさに応じて設定される。クロック信号ＲＣＬＫを
出力するインバータ（図においては、９６．４）は、外
部クロック信号φＲＡＳと内部クロック信号ＣＬＫの位
相差が所定の値になるように選択される。

【０１４９】次に、図１４で示した位相比較器９２につ
いて説明する。図１７は、位相比較器９２の構成を示す
回路図である。図において、この位相比較器９２は、イ
ンバータ３００〜３０４、２入力ＮＡＮＤゲート３０５
〜３１０、３入力ＮＡＮＤゲート３１１、３１２および
４入力ＮＡＮＤゲート３１３を含む。

【０１５０】インバータ３００は、クロックバッファ９
１からのクロック信号ＥＣＬＫを受ける。インバータ３
０１は、クロックバッファ９６からのクロック信号ＲＣ
ＬＫを受ける。ＮＡＮＤゲート３０５は、インバータ３
００の出力とＮＡＮＤゲート３１１の出力を受け、信号
φ３０５を出力する。ＮＡＮＤ３０６は、ＮＡＮＤゲー
ト３０５、３０７の出力を受け、信号φ３０６を出力す
る。ＮＡＮＤゲート３０７はＮＡＮＤゲート３０６、３
１３の出力を受け、ＮＡＮＤゲート３０８はＮＡＮＤゲ
ート３０９、３１３の出力を受ける。ＮＡＮＤゲート３
０９はＮＡＮＤゲート３０８、３１０の出力を受け、信
号φ３０９を出力する。ＮＡＮＤゲート３１０は、イン
バータ３０１の出力とＮＡＮＤゲート３１２の出力を受
け、信号φ３１０を出力する。

【０１５１】ＮＡＮＤゲート３１３は、ＮＡＮＤゲート
３０５、３０６、３０９、３１０からの信号φ３０５、
φ３０６、φ３０９、φ３１０を受け、リセット信号Ｒ
ＥＳを出力する。ＮＡＮＤゲート３１１は、ＮＡＮＤゲ
ート３０５、３０６、３１３から信号φ３０５、φ３０
６、ＲＥＳを受け、インバータ３０２、３０３を介して
アップ信号／ＵＰを出力する。ＮＡＮＤゲート３１２
は、ＮＡＮＤゲート３０９、３１０、３１３から信号φ
３０９、φ３１０、ＲＥＳを受け、インバータ３０４を
介してダウン信号ＤＯＷＮを出力する。

【０１５２】図１８は、クロック信号ＥＣＬＫ、クロッ
ク信号ＲＣＬＫ、２入力ＮＡＮＤゲート３０５の出力
（すなわち信号φ３０５）、２入力ＮＡＮＤゲート３１
０の出力（すなわち信号φ３１０）、４入力ＮＡＮＤゲ
ート３１３の出力（すなわちリセット信号ＲＥＳ）、ア
ップ信号／ＵＰおよびダウン信号ＤＯＷＮの相互の関係
を示すタイミングチャートである。

【０１５３】図１７および図１８の説明に先立ち、まず
クロック信号ＥＣＬＫ、ＲＣＬＫのいずれもが“Ｈ”レ
ベルにある場合を考える。この場合には、ゲート３０
５、３１０はいずれも必ず“Ｈ”レベルを出力する。仮
にゲート３０６、３０９の出力が“Ｈ”レベルであった
場合には、ゲート３１３の出力は“Ｌ”レベルとなり、
ゲート３０７、３０８の出力は“Ｈ”レベルになって、
結局ゲート３０６、３０９の出力は“Ｌ”レベルとな
る。このため、ゲート３１１、３１２は、クロック信号
ＥＣＬＫ、ＲＣＬＫのいずれもが“Ｈ”レベルにある限
り、常に“Ｈ”レベルを出力することがわかる。このよ
うな状態の後、クロック信号ＥＣＬＫ、ＲＣＬＫが
“Ｌ”レベルに転じれば、ゲート３０５、３１０の出力
は“Ｌ”レベルになり、ゲート３０６、３０９は“Ｈ”
レベルを出力することとなる。

【０１５４】この後、図１８に示すように、まずクロッ
ク信号ＥＣＬＫが立上がり、次いでクロック信号ＲＣＬ
Ｋが位相Ｔ１だけ遅れて立上がる場合を説明する。クロ
ック信号ＥＣＬＫの立上がりを受けてゲート３０５の出
力φ３０５が“Ｈ”レベルに転じる。しかし、クロック
信号ＲＣＬＫは“Ｌ”レベルのままなので、ゲート３１
０の出力φ３１０は“Ｌ”レベルを継続し、ゲート３１
３の出力ＲＥＳは“Ｈ”レベルから変わらない。このた
め、ゲート３１１の出力が“Ｌ”レベルへと変化する。
一方、ゲート３１２の出力は“Ｈ”レベルのまま変化し
ない。

【０１５５】次いでクロック信号ＲＣＬＫが立上がる
と、ゲート３１０の出力φ３１０が“Ｈ”レベルに転
じ、ゲート３１３の４つの入力はすべて“Ｈ”レベルと
なってゲート３１３の出力ＲＥＳが“Ｌ”レベルへと遷
移する。その結果、ゲート３１１の出力は“Ｌ”レベル
から再び“Ｈ”レベルへと変化し、ゲート３１１はクロ
ック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差を反
映したパルス信号を出力する。

【０１５６】一方、ゲート３１２の出力は、ゲート３１
０の出力が“Ｈ”レベルに変わるのを受けて“Ｌ”レベ
ルに転じるものの、直後にゲート３１３の出力が“Ｌ”
レベルへと変化するため、直ちに“Ｈ”レベルに戻る。
このためゲート３１２は、クロック信号ＥＣＬＫとクロ
ック信号ＲＣＬＫの位相差とは無関係の一定の幅のパル
ス信号を出力する。

【０１５７】クロック信号ＲＣＬＫがまず立下がり、次
いでクロック信号ＥＣＬＫが立上がる場合は、アップ信
号／ＵＰとダウン信号ＤＯＷＮの関係が逆になるだけで
同様であるので説明は省略する。

【０１５８】つまり、位相比較器９２は、図１９に示す
ように、クロック信号ＥＣＬＫの位相がクロック信号Ｃ
ＬＫよりも遅れている場合は、一定のパルス幅のアップ
信号／ＵＰと位相差に応じたパルス幅のダウン信号ＤＯ
ＷＮを出力し、クロック信号ＥＣＬＫとＲＣＬＫの位相
が一致している場合は、同じパルス幅の信号／ＵＰとＤ
ＯＷＮを出力し、クロック信号ＥＣＬＫの位相がクロッ
ク信号ＲＣＬＫよりも進んでいる場合は、一定のパルス
幅のダウン信号ＤＯＷＮと位相差に応じたパルス幅のア
ップ信号／ＵＰを出力する。

【０１５９】図２０は図１４に示したチャージポンプ９
３およびループフィルタ９４の構成を示す回路図であ
る。図２０を参照して、チャージポンプ９３は電源電位
ライン１２１と接地電位ライン１２２の間に直流接続さ
れた定電流源１２３、ＰチャネルＭＯＳトランジスタ１
２４、ＮチャネルＭＯＳトランジスタ１２５および定電
流源１２６を含む。

【０１６０】ＰチャネルＭＯＳトランジスタ１２４のゲ
ートはアップ信号／ＵＰを受け、ＮチャネルＭＯＳトラ
ンジスタ１２５のゲートはダウン信号ＤＯＷＮを受け
る。ＰチャネルＭＯＳトランジスタ１２４とＮチャネル
ＭＯＳトランジスタ１２５の接続ノードＮ１２４がチャ
ージポンプ９３の出力ノードとなる。ループフィルタ９
４は、チャージポンプ９３の出力ノードＮ１２４と接地
電位ライン１２２の間に直列接続された抵抗１２７およ
びキャパシタ１２を含む。

【０１６１】次に、図２０に示したチャージポンプ９３
およびループフィルタ９４の動作について説明する。ア
ップ信号／ＵＰおよびダウン信号ＤＯＷＮがともに
“Ｌ”レベルになると、ＰチャネルＭＯＳトランジスタ
１２４が導通状態になり、ＮチャネルＭＯＳトランジス
タ１２５が非導通状態になって、電源ライン１２２→定
電流源１２３→ＰチャネルＭＯＳトランジスタ１２４→
ノードＮ１２４→抵抗１２７を介してキャパシタ１２７
に電荷が供給される。これによりノードＮ１２４の電圧
すなわち制御電圧ＶＣＯｉｎが徐々に上昇する。

【０１６２】逆に、アップ信号／ＵＰおよびダウン信号
ＤＯＷＮがともに“Ｈ”レベルになると、ＰチャネルＭ
ＯＳトランジスタ１２４は非導通状態になりＮチャネル
ＭＯＳトランジスタ１２５は導通状態になって、キャパ
シタ１２８→抵抗１２７→ノードＮ１２４→Ｎチャネル
ＭＯＳトランジスタ１２５→定電流源１２６→接地電位
ライン１２２の経路でキャパシタ１２８の電荷が流出す
る。したがって、制御電圧ＶＣＯｉｎが徐々に下降す
る。

【０１６３】また、アップ信号／ＵＰが“Ｌ”レベルと
なり、ダウン信号ＤＯＷＮが“Ｈ”レベルになるとＭＯ
Ｓトランジスタ１２４、１２５はともに導通状態とな
り、ノード１２４に流入する電荷量とノードＮ１２４か
ら流出する電荷量が等しくなり、制御電圧ＶＣＯｉｎは
変化しない。

【０１６４】逆に、アップ信号／ＵＰが“Ｈ”レベルと
なり、ダウン信号ＤＯＷＮが“Ｌ”レベルになるとＭＯ
Ｓトランジスタ１２４、１２５がともに非導通状態とな
り、ノードＮ１２４がフローティング状態となり制御電
圧ＶＣＯｉｎは変化しない。

【０１６５】つまり、チャージポンプ９３およびループ
フィルタ９４の出力である制御電圧ＶＣＯｉｎは、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
遅れている場合は徐々に下降し、クロック信号ＥＣＬＫ
とＲＣＬＫの位相が一致している場合は変化せず、クロ
ック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも
進んでいる場合は徐々に上昇する。

【０１６６】図２１は、図１４に示した電圧制御ディレ
ー回路９５の構成を一部省略した回路図である。

【０１６７】本回路の構成は、図３において説明した、
内部周期設定回路２０ｂと基本的に同様であるので、構
成および動作の説明の詳細は省略し、その相違点につい
てのみ、以下述べることにする。

【０１６８】すなわち、図３において、内部周期設定回
路２０ｂの発振周波数を制御するために外部から与えら
れていた内部クロック周期制御信号ＦＳに対応してチャ
ージポンプ回路９３およびループフィルタ９４からの出
力電圧ＶＣＯｉｎが、ＮチャネルＭＯＳトランジスタ１
０１のゲートに入力する。

【０１６９】一方、内部周期設定回路２０ｂにおいて
は、発振動作を行なわせるために、ＮＡＮＤ回路１４
１．Ｋの出力がインバータ１４５．１の入力と接続する
構成となっていたが、電圧制御ディレー回路９５におい
ては、インバータ１４５．１の入力にはクロック信号Ｅ
ＣＬＫが入力し、ＮＡＮＤ回路１４１．Ｋの出力がクロ
ック信号ＥＣＬＫ′として取出される構成となってい
る。

【０１７０】したがって、電圧制御ディレー回路９５の
動作は以下に述べるようなものになる。

【０１７１】すなわち、ＰチャネルＭＯＳトランジスタ
１４１．１〜１４１．ＫのゲートはともにＰチャネルＭ
ＯＳトランジスタ１０２のゲートに接続され、Ｎチャネ
ルＭＯＳトランジスタ１４４．１〜１４４．Ｋのゲート
はともにＮチャネルＭＯＳトランジスタ１０４のゲート
に接続されているので、各遅延時間可変素子１４０．１
〜１４０．Ｋにも制御電圧ＶＣＯｉｎに応じてＮチャネ
ルＭＯＳトランジスタ１０１および１０４に流れている
電流Ｉａが流れる。

【０１７２】制御電圧ＶＣＯｉｎが増大して電流Ｉａが
増大すると、各インバータ１４５、１〜１４５、Ｋ−１
およびＮＡＮＤ回路１４５、Ｋの反転時間が短くなり、
電圧制御ディレー回路９５の遅延時間が短くなる。

【０１７３】また、制御電圧ＶＣＯｉｎが減少して電流
Ｉａが減少すると、各インバータ１４５．１〜１４５．
Ｋ−１およびＮＡＮＤ回路１４５．Ｋの反転時間が長く
なり、電圧制御ディレー回路９５の遅延時間が長くな
る。

【０１７４】以上説明した各構成ブロックの動作をもと
に、次に、図１４に示したＤＬＬ回路の動作について説
明する。クロック信号ＲＣＬＫの位相がクロック信号Ｅ
ＣＬＫよりも遅れている場合は、位相比較器９２はクロ
ック信号ＥＣＬＫとＲＣＬＫの位相差に応じたパルス幅
のアップ信号／ＵＰと、所定のパルス幅のダウン信号Ｄ
ＯＷＮを出力する。これに応じてチャージポンプ９３が
ループフィルタ９４に電荷を供給し、これにより制御電
圧ＶＣＯｉｎが上昇し、電圧制御ディレー回路９５の遅
延時間が短くなる。したがって、クロック信号ＲＣＬＫ
の位相が進み、クロック信号ＥＣＬＫとＲＣＬＫの位相
差は小さくなる。

【０１７５】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合は、位相比較器
９２はクロック信号ＲＣＬＫとＥＣＬＫの位相差に応じ
たパルス幅のダウン信号ＤＯＷＮと所定のパルス幅のア
ップ信号／ＵＰを出力する。これに応じてループフィル
タ９４からチャージポンプ９３に電荷が流出し、これに
より制御電圧ＶＣＯｉｎが下降し電圧制御ディレー回路
９５の遅延時間が長くなる。したがって、クロック信号
ＲＣＬＫの位相が遅れ、クロック信号ＲＣＬＫとＥＣＬ
Ｋの位相差が小さくなる。このような過程を繰り返し、
ついにはクロック信号ＲＣＬＫとＥＣＬＫの位相差が一
致する。

【０１７６】図２３は、上記のような動作を行なう内部
同期回路７０を有する半導体記憶装置１の動作を説明す
るタイミングチャートである。

【０１７７】すなわち、半導体記憶装置１が、テストボ
ード上に複数配列されている場合外部から与えられるク
ロック信号ＥＸＴ．ＣＬＫは、ボード上においては、信
号伝達遅延のために、その波形は、図２３に示すよう
に、歪んだ波形となる。

【０１７８】しかしながら、テストモード指定信号ＥＸ
Ｔ．ＢＩが“Ｈ”レベルとなって、内部同期回路７０が
動作を始めると、この回路から出力される内部クロック
信号ＣＬＫは、外部クロック信号に同期した、矩形波と
なる。

【０１７９】したがって、ボード上外部クロック信号波
形が、歪んでいる状態においても、半導体記憶装置内部
での回路動作には影響を与えない。

【０１８０】［第５の実施例］図２４は、本発明の第５
の実施例の半導体記憶装置１中の内部同期回路７０の構
成を示すブロック図である。テストモード指定信号ＥＸ
Ｔ．ＢＩが“Ｈ”レベルとなった後、外部クロック信号
ＥＸＴ．ＣＬＫの最初の立上がりに応じて、内部クロッ
ク信号ＣＬＫの出力が開始される必要がある。これは、
不完全なワード線選択動作により、メモリセルデータが
破壊されるのを防止することが必要であるためと、内部
タイマが無作為に発振を開始するために、外部クロック
との位相のずれが大きい場合、外部クロックとの位相を
整合するまでの時間が各半導体記憶装置１ごとに異なっ
てしまうことになるためである。

【０１８１】図１２に示した、第３の実施例において
は、トランスファーゲート３８およびＡＮＤ回路３９の
ラッチ動作により、テストモード指定信号によりテスト
モードが指定された後、最初の発振波形の立上がり後内
部クロック信号ＣＬＫが出力される構成としていた。本
実施例においても、同様の構成をとることで、上記の問
題点を克服することが可能である。

【０１８２】また、図２４に示すように、テストモード
指定信号により、論理回路７２により、テストモード指
定信号が“Ｈ”レベルとなった後に、最初の外部クロッ
ク信号の立上がりのエッジを検出して、電圧制御ディレ
ー回路９５の動作を開始させる構成とすることも可能で
ある。

【０１８３】図２５（ａ）は、このような論理回路７２
の構成の一例を示す回路図である。図２１に示した電圧
制御ディレー回路と異なる点は、最終段の可変遅延素子
ＮＡＮＤ回路１４５．ＫをＮＯＲ回路１４５．Ｋに変更
し、その一方の入力には、テストモード指定信号ＥＸ
Ｔ．ＢＩおよび外部クロック信号ＥＸＴ．ＣＬＫが入力
するＳ−Ｒフリップフロップ回路１６０の出力が入力
し、他方の入力にはインバータ１４５．Ｋ−１の出力が
入力する構成としている点である。

【０１８４】図２５（ｂ）に示したように、Ｓ−Ｒフリ
ップフロップ回路１６０の出力は、テストモード指定信
号ＥＸＴ．ＢＩが“Ｈ”レベルとなった後、外部クロッ
ク信号ＥＸＴ．ＣＬＫが最初に“Ｈ”レベルとなったと
きに、“Ｈ”レベルから、“Ｌ”レベルへと変化する。
したがって、電圧制御ディレー回路９５は、テストモー
ドに入った後の最初の外部クロック信号ＥＸＴ．ＣＬＫ
の立上がりに応じて動作を開始することになる。

【０１８５】以上の回路構成により、不完全なワード線
選択動作が発生することを防止することが可能である。

【０１８６】［第６の実施例］図２６は、本発明の第６
の実施例の半導体記憶装置１の構成を示す概略ブロック
図である。

【０１８７】図２７は、図２６で示した半導体記憶装置
１の構成をより詳細に示す要部ブロック図である。

【０１８８】第４の実施例と異なる点は、第１には、テ
ストモードコントロール回路８２中のテストモード設定
回路８６が、外部制御信号ＥＸＴ．／ＲＡＳ、ＥＸＴ．
／ＣＡＳ、ＥＸＴ．／ＷＥおよびアドレス信号Ａ０〜Ａ
ｉを受けて、テストモードが指定されたことを検出する
と、テストモード指定信号ＢＩを出力し、これに応じて
内部同期回路７０が動作を開始する構成とした点であ
る。

【０１８９】第２には、切換回路８４は、内部周期設定
回路２０の出力および内部同期回路７０の出力を受け
て、テストモード指定信号ＢＩが活性である期間中は、
内部同期回路７０からの出力を出力し、テストモード指
定信号ＢＩが不活性期間中であり、セルフリフレッシュ
モード指定信号φｓｓが活性期間中は、内部周期設定回
路２０の出力を内部クロックとして出力する構成とした
点である。

【０１９０】その他の本回路の構成は図１２と同一であ
り、同一部分には同一参照符号を付して説明を省略す
る。

【０１９１】上記のような構成とすることにより、外部
制御信号ＥＸＴ．／ＲＡＳ、ＥＸＴ．ＣＡＳおよびＥＸ
Ｔ．／ＷＥの組合せにより、セルフリフレッシュモード
が指定されると、半導体記憶装置１は、外部周期設定回
路２０の出力である内部クロック信号ＣＬＫに応じてセ
ルフリフレッシュ動作を行ない、外部制御信号ＥＸＴ．
ＲＡＳ、ＥＸＴ．／ＣＡＳ、ＥＸＴ．／ＷＥおよびアド
レス信号Ａ０〜Ａｉにより、テストモードが指定される
と、外部からのクロック信号ＥＸＴ．ＣＬＫ、たとえ
ば、外部端子４に外部行ストローブ信号ＥＸＴ．ＲＡＳ
として与えられるクロック信号に同期した内部同期回路
７０からの出力を内部クロック信号ＣＬＫとしてテスト
モード動作を行なうことになる。

【０１９２】図２８は、図２７に示した内部同期回路７
０の動作を示すタイミングチャートである。

【０１９３】外部ライトイネーブル信号ＥＸＴ．／ＷＥ
が“Ｈ”レベルであり、かつ、外部制御信号ＥＸＴ．／
ＲＡＳおよびＥＸＴ．／ＣＡＳがＣＢＲ条件を満たし外
部アドレス信号ＥＸＴ．ＡｄｄがスーパーＶｃｃ条件を
満たすと、テストモード設定回路８６が、テストモード
が指定されたことを検出し、“Ｈ”レベルのテストモー
ド指定信号ＢＩを出力する。ＮＯＲ回路５２にテストモ
ード指定信号ＢＩが入力することにより、トランスファ
ーゲート３８に“Ｈ”レベルの信号が入力する。したが
って、切替回路８４から内部周期設定回路７０の出力で
ある内部クロック信号ＣＬＫがＡＮＤ回路３９に入力さ
れると、この内部クロック信号ＣＬＫに応じた内部行ス
トローブ信号φＲＡＳがＲＡＳ系制御回路４２に入力
し、ワード線が順次選択されていくことになる。

【０１９４】以上の回路の構成により、テストモード期
間中は、外部クロック信号に同期して、内部同期回路か
ら出力される整形された内部クロック信号により、半導
体記憶装置１が動作することになる。

【０１９５】したがって、外部クロック信号ＥＸＴ．Ｃ
ＬＫの波形の歪が、半導体記憶装置１の内部回路の動作
に直接影響を与えることがなくなる。

【０１９６】［第７の実施例］第６の実施例において
は、内部クロック信号ＣＬＫは、外部クロック信号ＥＸ
Ｔ．ＣＬＫに同期した信号として内部回路に供給される
構成であったが、テスト動作を行なうための他の外部制
御信号は、テストボード上のデータバス線ＳＧを介して
各半導体記憶装置１に供給される構成となっていた。図
２９は、本発明の第７の実施例の半導体記憶装置１の構
成を示す概略ブロック図である。第６の実施例と異なる
点は、半導体記憶装置１内部に、セルフテスト回路４０
０を内蔵する構成とした点である。

【０１９７】セルフテスト回路４００は、テストベクト
ル生成部４０２、セルフテスト制御部４０４および判定
部４０６を含む。

【０１９８】テストベクトル生成部４０２は、カウンタ
やＲＯＭ、あるいは擬似乱数を発生させるためのＬＦＳ
Ｒ（Linear Feedback Shift Register）などで構成され
る。たとえば、ｎビットのＬＦＳＲは、２ⁿ −１種類の
擬似乱数テストベクトルを発生できる。セルフテスト制
御部は、テストモード指定信号により動作を開始し、テ
ストベクトル生成部４０２でのテストベクトルの生成お
よびメモリセルへの書込動作を制御する。一方、メモリ
セルに書込まれたテストベクトルは、セルフテスト制御
部４０４の制御に基づいて、判定部４０６に読出され、
期待値と比較することによりビット誤りの検出が行なわ
れる。

【０１９９】上記書込と読出は交互に行なうことも可能
であるが、テスト能率を向上させるために、複数回の出
力を圧縮して最後に１回だけ比較を行なうという構成に
することも可能である。

【０２００】以上のような回路構成により、一度外部か
らテストモードが指定されると、半導体記憶装置１は、
外部クロック信号ＥＸＴ．ＣＬＫに同期した内部クロッ
ク信号ＣＬＫに応じて動作しつつ、ビット誤りが検出さ
れるまでセルフテスト動作を続けることになり、バーン
インテスト等の加速試験の効率を大幅に向上させること
が可能である。

【０２０１】［第８の実施例］図３０は、本発明の第８
の実施例の半導体記憶装置１の構成を示す概略ブロック
図である。

【０２０２】図３１は、図３０で示した半導体記憶装置
１の構成をより詳細に示す要部ブロック図である。

【０２０３】第６の実施例と異なる点は、テストモード
コントロール回路８２中の内部同期回路７０が、外部ク
ロック信号、たとえば、ＥＸＴ．／ＲＡＳを受けて、そ
の周期を逓倍した内部クロック信号ＣＬＫを出力する内
部逓倍回路７２となっている点である。

【０２０４】その他の本回路の構成は図２７と同一であ
り、同一部分には同一参照符号を付して説明を省略す
る。

【０２０５】図３２は、図３１中の内部逓倍回路７２の
構成を示す概略ブロック図である。この内部逓倍回路７
２の構成が、図１４に示した内部同期回路７０の構成と
異なる点は、クロックバッファ９６の出力信号ＲＣＬＫ
を受けて、所定の分周比に分周する分周回路９８を有す
る構成となっている点である。

【０２０６】位相比較器９２には、クロックバッファ９
１の出力信号ＥＣＬＫおよび分周回路９８の出力信号ｎ
ＲＣＬＫが入力する。たとえば、分周回路９８の分周比
が１６である場合は、電圧制御ディレー回路９５の出力
信号ＥＣＬＫ′の１６倍の周期の信号が、位相比較器９
２に入力され、外部クロック信号ＥＸＴ．／ＲＡＳに応
じた信号であるＥＣＬＫとの位相が一致するようにチャ
ージポンプ回路９３が制御される。

【０２０７】したがって、クロックバッファ９６から出
力される内部クロック信号ＣＬＫは、外部クロック信号
ＥＸＴ．／ＲＡＳの１６分の１の周期を有する信号とな
る。

【０２０８】すなわち、外部クロック信号ＥＸＴ．／Ｒ
ＡＳを逓倍した信号が内部クロック信号ＣＬＫとして出
力されることになる。

【０２０９】このため、外部クロック信号は、十分ゆっ
くりとした周期で動作している場合でも内部クロック信
号ＣＬＫは高速で動作することが可能である。外部クロ
ック信号ＥＸＴ．／ＲＡＳのテストボード上での波形歪
の影響は、外部クロック信号ＥＸＴ．／ＲＡＳの周期が
短いほど顕著となるので、上記のような構成によりテス
トボード上での波形歪の影響を軽減することが可能であ
る。

【０２１０】本実施例においても、内部クロック信号
を、ＥＸＴ．／ＣＡＳ端子５などの外部端子に出力する
構成とすることや、内部クロック周期制御信号ＦＳによ
り、分周回路９８の分周比を変更することで、内部クロ
ック信号ＣＬＫの周期を可変とすることはもちろん可能
である。

【０２１１】また、上記逓倍された内部クロック信号Ｃ
ＬＫを出力バッファ回路に入力することにより出力バッ
ファ回路を同時に加速試験することが可能な構成とする
ことも同様に可能である。

【０２１２】図３３は、第８の実施例の動作を示すタイ
ミングチャートである。第６の実施例と同様にして、外
部制御信号ＥＸＴ．／ＲＡＳ、ＥＸＴ．／ＣＡＳおよび
ＥＸＴ．／ＷＥによりＷＣＢＲ条件を指定し、アドレス
信号ＥＸＴ．ＡｄｄをスーパーＶ_cc条件とすることで、
テストモードに入り、以後は、ＥＸＴ．／ＲＡＳ信号の
周期を逓倍した内部クロック信号ＣＬＫが出力される。

【０２１３】［第９の実施例］図３４は、本発明の第９
の実施例である並列試験装置の構成を示す概略ブロック
図である。

【０２１４】第７の実施例までにおいては、テストボー
ド上の外部クロック信号の波形の歪を整形するために、
各半導体記憶装置１がその内部に発振回路あるいは同期
回路を有する構成としていた。

【０２１５】テストボード上の外部クロック信号ＥＸ
Ｔ．ＣＬＫの波形歪を修正する方法としては、以上のよ
うな方法ではなく、各ボード上に複数の同期回路を有し
外部クロック信号をテストボード上で整形するという構
成にすることも可能である。

【０２１６】また、同様の効果を得るために、テストボ
ードを複数に分割し、各テストボード上に外部クロック
信号ＥＸＴ．ＣＬＫに同期してテストボード上の試験ク
ロック信号ＲＣＬＫを発生させる構成とすることも可能
である。

【０２１７】図３４においては、複数の半導体記憶装置
１は、複数のテストボード上に分割して配置され、各テ
ストボードＴＢ₁ 〜ＴＢ_n は、それぞれ対応するテスト
ボード同期回路ＴＳＣ₁ 〜ＴＳＣ_n を有する。外部から
与えられる外部クロック信号ＥＸＴ．ＣＬＫは、各テス
トボード同期回路ＴＳＣ_i によりこれに同期し、かつ整
形されたテストボード試験信号として各半導体記憶装置
に出力される。

【０２１８】したがって、以上のような並列試験装置の
構成とすることにより、外部クロック信号ＥＸＴ．ＣＬ
Ｋがテストボード上の寄生容量Ｃｐによる信号遅延によ
ってその波形が歪み各半導体記憶装置の動作が不均一と
なることで、それぞれの半導体記憶装置ごとにバーンイ
ンテスト等の加速条件が異なってしまうという問題を防
止することが可能である。

【０２１９】［第１０の実施例］第９の実施例までにお
いては、外部から与えられるクロック信号やテスト信号
に応じて、バーンインテスト等の加速試験を行なう場
合、外部クロック信号の周期を早くした場合においても
動作可能な半導体記憶装置の構成および並列試験装置の
構成について述べた。

【０２２０】並列加速試験等を高速で行なうためには、
その動作するクロック信号を高速にするだけでなく、特
に、半導体記憶装置の加速試験においては、そのデータ
の書込および読出後期待値との比較を行なうための時間
を短縮することが重要である。

【０２２１】第１０の実施例は、半導体記憶装置１中の
メモリセルに高速にテスト用の記憶情報を書込むことが
可能な半導体記憶装置の構成を示すものである。

【０２２２】図３５は、典型的なＤＲＡＭにおけるメモ
リセル部分の構造を示す断面図である。図３５におい
て、ＤＲＡＭメモリセル６１４は、ビット線６１１が接
続するＮ型高濃度層６０６と、ワード線６０５とストレ
ージノード６０９が接続するＮ型高濃度層６０６が形成
するメモリセルトランジスタおよび電荷を蓄積するステ
ージノード６０９、誘電体膜６１５およびキャパシタの
対向電極であるセルプレート６１０が形成するメモリセ
ルキャパシタとからなる。

【０２２３】また、各素子間は分離酸化膜６０４で分離
されており、基板側はＰ型のウェル６０３およびＮ型の
ウェル６０２が基板１上に形成されている。Ｐ型ウェル
６０３は、その電位を固定するために配線６１３からＰ
型高濃度層を介して電位の供給を受けている。

【０２２４】図３６は、図３５のメモリセル部の等価回
路図である。図３６において、メモリセルの電荷蓄積キ
ャパシタ電極であるストレージノード６０９は、ダイオ
ード構成によりＰウェル６０３と接続されている。これ
により、Ｐウェル６０３を通してストレージノード６０
９に電荷を転送することが可能である。

【０２２５】すなわち、図３５において、Ｐウェル６０
３に対してＰ型高濃度層６０７を介して接続する配線６
１３およびセルプレート６１０の電位を独立に制御する
ことにより、Ｐウェル６０３側からストレージノード６
０９に対して電荷の注入を行なうことが可能となる。以
下その電荷の注入方法について詳しく述べる。

【０２２６】図３７は、各メモリセルへ一括して、
“Ｈ”レベルのデータを書込む方法について説明した図
である。

【０２２７】以下、一例として電源電圧４ボルト、セル
プレート電圧２ボルトの場合における“Ｈ”データのメ
モリセルへの書込方法について説明することにする。

【０２２８】図３７（ａ）において、配線６１３からＰ
ウェル６０３に正の電圧を印加する。これにより、スト
レージノード６０９に正の電荷を注入することができ
る。このときの注入電荷量は、Ｐウェル６０３とＮ型高
濃度層６０６のＰＮ接合の順方向電圧降下分を考慮した
値となる。また、このとき、セルプレート６１０の電位
は−１Ｖに、Ｐウェル側の正電位は、以下の値に設定し
ておく。

【０２２９】（Ｐウェル側の正電位）＝＋１＋（Ｐウェ
ル３とＮ型高濃度層６のＰＮ接合の順方向電圧降下分）
（Ｖ） 上記の設定により、ストレージノード６０９の電位は＋
１Ｖとなる。

【０２３０】図３７（ｂ）において、配線６１３を通し
てＰウェル３に対し負電位を供給する。このとき、供給
する負電位はＤＲＡＭにおけるストレージノード６０９
に接続するＮ型高濃度層６０６とＰウェル６０３が逆方
向にバイアスされた場合のリーク電流がメモリセルの電
荷保持特性を妨げない程度に低く、かつ、近接メモリセ
ルのＮ型高濃度層６０６同士の間でのリーク電流が各々
のメモリセルの電荷保持特性を妨げない程度に低く保た
れるレベルでなければならない。さらに、上記負電位
は、メモリセルのスイッチングトランジスタのサブスレ
ショルド電流がメモリセルの電荷保持特性を妨げない程
度である必要もある。

【０２３１】図３７（ｂ）において、ストレージノード
６０９中に保持されている電荷は、セルプレート６１０
の負電位により保持される。

【０２３２】図３７（ｃ）において、セルプレート６１
０の電位を＋２Ｖに上昇させると、誘電体膜６１２を介
するストレージノード６０９は、誘電カプリングにより
電位上昇を起こす。したがって、メモリセルには、
“Ｈ”データ（＋４Ｖに相当）が書込まれた状態とな
る。

【０２３３】図３８は、半導体記憶装置１のメモリセル
へ一括して“Ｌ”レベルのデータを書込む方法について
示した図である。

【０２３４】以下では、一例として電源電圧４Ｖ、セル
プレート電圧２Ｖの場合における“Ｌ”レベルデータの
メモリセルへの書込方法について説明する。

【０２３５】図３８（ａ）において、まず、配線６１３
からＰウェル６０３に正の電圧を印加することにより、
ストレージノード６０９に電荷を注入することができ
る。このときの注入添加量は、Ｐウェル６０３とＮ型高
濃度層６０６のＰＮ接合の順方向電圧降下分を考慮した
値となる。また、このとき、セルプレート６１０の電位
は＋３Ｖに、Ｐウェル側の正電位は以下の値に設定して
おく。

【０２３６】（Ｐウェル側の正電位）＝＋１＋（Ｐウェ
ル３とＮ型高濃度層６のＰＮ接合の順方向電圧降下分）
（Ｖ） 上記の設定により、ストレージノード６０９の電位は＋
１Ｖとなる。

【０２３７】図３８（ｂ）において、配線６１３を通し
て、Ｐウェル６０３に対し負電位を供給する。このと
き、供給する負電位はＤＲＡＭにおけるストレージノー
ド６０９に接続するＮ型高濃度層６０６とＰウェル６０
３が逆方向にバイアスされた場合のリクエスト電流が、
メモリセルの電荷保持特性を妨げない程度に低く、かつ
隣接するメモリセルのＮ型高濃度層６０６同士間のリー
ク電流が各々のメモリセルの電荷保持特性を妨げない程
度に低くなければならない。さらに、上記負電位は、メ
モリセルのスイッチングトランジスタのサブスレショル
ド電流がメモリセルの電荷保持特性を妨げない程度に低
く保たれる必要もある。

【０２３８】図３８（ｂ）で、ストレージノード６０９
中に保持されている電荷は、セルプレート６１０の負電
位により保持される。

【０２３９】図３８（ｃ）において、セルプレート６１
０の電位を＋２Ｖに下降させると、誘電体膜６１２を介
してストレージノード６０９はカプリングにより電位降
下を起こす。したがって、メモリセルには“Ｌ”レベル
データが書込まれた状態となる。

【０２４０】図３９は、上記のようなメモリセルへのデ
ータの一括書込方式を可能とする半導体記憶装置１の回
路構成の一例を示す概略ブロック図である。

【０２４１】ビット線ペア６２８ａ〜６２８ｈおよびワ
ード線６２４ａ〜６２４ｆの交点にそれぞれメモリセル
６２２が配置されている。たとえばワード線６２４ａお
よびビット線ペア６２８ａの交点に配置されているメモ
リセル６２２中の記憶情報を読出す場合、ワード線６２
４ａの電位が“Ｈ”レベルにされる。これにより、メモ
リセルトランジスタが導通状態となり、メモリセルキャ
パシタ中に保持されていた電荷がビット線ペア６２８ａ
の電位に電位差を発生させる。この微小電位差をセンス
アンプ６２３が増幅し、セレクタ６２５によってＩ／Ｏ
線と接続されることにより、外部へこのデータが読出さ
れる。

【０２４２】図３９の半導体記憶装置１においては、通
常動作においてはセルプレート６１０の電位Ｖ_C はセル
プレート電位発生回路５２０により発生された電位Ｖ_CP
に保持されている。セルプレート電位発生回路の出力Ｖ
_CPは、切換回路５３０により、各メモリセルのセルプレ
ートと接続する配線５６０と接続している。一方、各メ
モリセル中のＰウェル６０３の電位Ｖ_W は、通常動作に
おいては、基板電位発生回路５２２により一定の値Ｖ_BB
に保持されている。基板電位発生回路の出力は、切換回
路５３２を介して、各メモリセルのＰウェル３と接続す
る配線５７０と接続している。

【０２４３】図３７および図３８で説明たメモリセルへ
のデータの一括書込動作を行なう場合には、セルプレー
ト電位／Ｐウェル電位設定回路５２４の出力Ｖ_CQおよび
Ｖ_WCが切換回路５３０および５３２を介してセルプレー
トおよびＰウェル６０３にそれぞれ供給される。セルプ
レート／Ｐウェル電位設定回路５２４は、外部からの制
御信号ＣＣＰに応じて、セルプレート電位およびＰウェ
ル電位を制御することにより、メモリセルへ一括して
“Ｈ”レベルのデータあるいは“Ｌ”レベルのデータの
書込を行なう。

【０２４４】図４０は、以上のようなデータ書込方式を
有するＤＲＡＭのテスト方式を可能とする回路構成を示
す概略ブロック図である。セルプレート電位／Ｐウェル
電位設定回路５２４において、４つに分割された各メモ
リセルアレイ６２０のメモリセル書込データを決定し、
書込動作を行なった後、各メモリセルアレイからデータ
を読出し期待値と比較することにより不良を検出する。
このとき、同時に読出されるデータの個数は回路の工夫
やアレイ多分割のアーキテクチャの採用により任意に設
定できる。また、同時に読出してきた複数のデータのデ
ータ比較は半導体記憶装置１内部に一致検出回路５２６
を有する構成とすることで、各メモリセルアレイより読
出されてきた複数のデータについて一致不一致を判断す
る構成としている。

【０２４５】［第１１の実施例］図４１は、本発明の第
１１の実施例の半導体記憶装置の構成を示す概略ブロッ
ク図である。

【０２４６】第１０の実施例と異なる点は、セルプレー
ト電位およびＰウェル電位をテストモード期間中は、切
換回路５３０および５３２を介して、外部端子５８０お
よび５８２から制御できる構成とした点である。

【０２４７】上記のような構成の半導体記憶装置１にお
いて、テスト動作を行なう場合には、まずテストモード
を外部からの制御信号により指定することで、テストモ
ード指定信号ＢＩにより、切換回路５３０および５３２
が、外部端子５８０および５８２とそれぞれセルプレー
トおよびＰウェルとを接続させる。

【０２４８】外部テスタにおいて、セルプレート電位お
よびＰウェル電位を制御することにより、各メモリセル
アレイ６２０へ所定のメモリセルデータを書込む。この
場合、メモリセルアレイ全体に対し“Ｈ”データを書込
んだとしても、図４１に示すように読出されるデータは
メモリセルの配列により“Ｈ”レベルおよび“Ｌ”レベ
ルの両方が出力されることになる。たとえば、ワード線
６２４ａを活性化させた場合、メモリセル６２２からは
“Ｈ”レベルのデータが出力されるが、ワード線６２４
ｂを活性化させた場合、メモリセル６２２が接続するビ
ット線は“Ｌ”レベルとなる。

【０２４９】したがって、期待値と比較する場合は、こ
れらデータの反転状態を外部テスタ側において予め認識
しておく必要がある。図４１においては、ビット線ペア
４個分、たとえば、ビット線ペア６２８ａ、６２８ｂ、
６２８ｃ、６２８ｄおよびビット線ペア６２８ｅ、６２
８ｆ、６２８ｇ、６２８ｈがセレクタ回路６２５を介し
てコンパレータ６２７に接続する。したがって、ワード
線６２４ａを活性化させる場合、ビット線ペア６２８ａ
およびビット線ペア６２８ｂのメモリセル６２２から
は、“Ｈ”データが出力される。しかし、ワード線６２
４ｂを活性化させた場合、ビット線ペア６２８ａおよび
ビット線ペア６２８ｂのメモリセル６２２からは“Ｌ”
データが出力される。

【０２５０】そこで、外部テスタにおいて予め読出され
るべきデータの期待値を記憶しておき、その値を予めコ
ンパレータ６２７に入力しておく。その後読出動作を行
ないトランジスタ６２６を活性化させることにより、セ
レクタ回路６２５からの出力をコンパレータ６２７に入
力することにより、各ビットデータと期待値との比較を
一括して並列に行なうことが可能となる。

【０２５１】各コンパレータは、期待値との比較結果を
信号線ＤＶを介して外部に出力する。以上のようにこの
テスト方式を用いることにより、各メモリセルのビット
誤りの検出を並列してかつ一括に行なうことが可能とな
るので、半導体記憶装置１のテスト時間を大幅に短縮す
ることが可能となる。

【０２５２】［第１２の実施例］第１０の実施例および
第１１の実施例においては、メモリセルにテスト用デー
タを一括して書込むことを可能としたことにより、半導
体記憶装置１のテスト時間を短縮することが可能となっ
た。しかしながら、上記テスト方法の短所としては、メ
モリセルからのデータパターンの変化による干渉の影
響、つまり、メモリセルパターン依存性が検出できない
ことにある。これは、同一セルプレートに接続するメモ
リセルに対しては同一データしか書込めないためであ
り、通常、任意のビット線ペアに接続するメモリセルは
同一のセルプレートに接続するために起こるものであ
る。

【０２５３】図４２は、以上のような問題点を解決する
ための半導体記憶装置１の構成を示す概略ブロック図で
ある。第１０の実施例と異なる点は、各セルプレートを
共通に接続している配線が以下に述べるように２組に分
かれる構成となっている点である。

【０２５４】すなわち、各メモリセルに接続するビット
線ペアおよびワード線の対角線方向に対し、第１セルプ
レート配線５９０は、各配列の１配列おきにその配列に
属するメモリセルのセルプレートと接続している。これ
に対し、第２セルプレート配線５９２は、第１セルプレ
ート配線７３１が接続していない、残りのメモリセルに
対して共通に接続している。セルプレート電位／Ｐウェ
ル電位設定回路５２４は、第１セルプレート配線５９０
およびＰウェル配線５７０間の電位（Ｖ_CQ1 および
Ｖ_WC）ならびに第２セルプレート配線５９２およびＰウ
ェル配線５７０間の電位（Ｖ_CQ2 およびＶ_WC）をそれぞ
れ独立に制御することが可能な構成となっている。

【０２５５】図４３は、このような構成を有する半導体
記憶装置１において、一括してメモリセルにテストデー
タを書込んだ場合の状態を示す図である。

【０２５６】図４３においては、図３７および図３８に
おいて説明した方法により、第１セルプレート配線７３
１を“Ｌ”レベル書込用に使用し、第２セルプレート配
線７３２を“Ｈ”レベル書込用に使用した場合に各メモ
リセルに書込まれたデータの状態を示す図である。図４
３によれば、セルプレートが斜めに分離されているた
め、斜めストライプ状にメモリセルの“Ｈ”レベルの状
態と“Ｌ”レベルの状態が連続している。したがって、
同一ワード線に接続するメモリセルに関しては、“Ｈ”
レベルおよび“Ｌ”レベルのデータが交互に配列される
ことになり、隣接するメモリセルのデータが反転状態と
なるため、メモリセル間の干渉によるデータへの影響が
検出できるパターンとなる。

【０２５７】［第１３の実施例］図４４は本発明の第１
３の実施例の半導体記憶装置１の構成を示す概略ブロッ
ク図である。

【０２５８】第１３の実施例は、第１２の実施例におい
て、セルプレート電位／Ｐウェル電位設定回路５２４が
制御していた第１セルプレート配線５９０およびＰウェ
ル配線５７０間の電位ならびに第２セルプレート配線５
９２およびＰウェル配線５７０間の電位を、第１１の実
施例と同様に外部端子５８０、５８１および５８２から
制御できる構成としたものである。

【０２５９】第１セルプレート５９０と接続するメモリ
セルと第２セルプレート５９２に接続するメモリセルに
対してそれぞれ独立に一括して異なるテストデータを書
込むことが可能である点を除いては、第１１の実施例と
その動作は同様であるのでその説明の詳細は省略する。

【０２６０】図４４のような構成とすることにより、外
部テスタにより、同一ワード線に接続するメモリセルに
関して、“Ｈ”レベルおよび“Ｌ”レベルのデータが交
互に配列されるようにメモリセルへのデータを書込むこ
とが可能となり、メモリセル間の干渉によるデータへ影
響が検出できるパターンを形成することが可能となる。

【０２６１】

【発明の効果】請求項１記載の半導体記憶装置において
は、外部からの一のテストモード指定信号に応じて、ク
ロック発生手段が所定の周期の内部クロック信号を発生
し、それに応じて半導体記憶装置が動作するので、外部
クロック信号の波形歪等に影響を受けることなく、加速
試験を行なうことが可能である。

【０２６２】請求項２記載の半導体記憶装置において
は、請求項１記載の半導体記憶装置の効果に加えて、内
部クロック信号が、テストモード期間中は外部端子に出
力されるので、テスト期間中の半導体記憶装置の加速条
件を外部から確認することが可能である。

【０２６３】請求項３記載の半導体記憶装置において
は、外部からのクロック周期制御信号に応じて、発生す
る内部クロック信号の周期を可変とすることが可能であ
るので、外部から、内部クロック周期をモニタしつつ、
内部クロック周期を変化させて加速試験を行なうことが
可能である。

【０２６４】請求項４記載の半導体記憶装置において
は、クロック周期記憶手段に記憶されたクロック周期情
報に応じて、内部クロック発生手段が対応する周期の内
部クロックを発生するので、半導体記憶装置の種類や加
速条件に応じた内部クロック信号の設定を行なうことが
可能である。

【０２６５】請求項５記載の半導体記憶装置は、テスト
モード期間中は、出力バッファ手段にも内部クロック信
号が入力されるので、テストモード期間中に出力バッフ
ァ手段に対しても加速試験を行なうことが可能である。

【０２６６】請求項６記載の半導体記憶装置は、外部か
らの複数の動作制御信号の組合せに応じて、テストモー
ドを指定することが可能なので、パッケージに組込まれ
た後、外部からの制御信号を与えるピン数に制限がある
場合でも、テスト条件の設定が可能である。

【０２６７】請求項７記載の半導体記憶装置は、セルフ
リフレッシュモード期間中の内部クロック発生手段と、
テストモード期間中の内部クロック発生手段を共用とす
る構成としたので、レイアウト面積の増大を抑制しつ
つ、テストモード動作の可能な半導体記憶装置を実現す
ることが可能である。

【０２６８】請求項８記載の半導体記憶装置において
は、テストモード期間中は、内部クロックで動作する内
部自動試験手段によってセルフテストを行なうので、外
部からのクロック信号等の波形歪に影響されることなく
加速試験を行なうことが可能である。

【０２６９】請求項９記載の半導体記憶装置において
は、外部からのテストモード指定信号に応じて、外部ク
ロック信号に同期した第１の内部クロック信号を発生
し、半導体記憶装置が動作するので、外部クロック信号
の波形歪等に影響を受けることなく、加速試験を行なう
ことが可能である。

【０２７０】請求項１０記載の半導体記憶装置において
は、請求項９記載の半導体記憶装置の効果に加えて、内
部クロック信号が、テストモード期間中は外部端子に出
力されるので、テスト期間中の半導体記憶装置の加速条
件を外部から確認することが可能である。

【０２７１】請求項１１記載の半導体記憶装置において
は、テストモード期間中は、出力バッファ手段にも内部
クロック信号が入力されるので、テストモード期間中に
出力バッファ手段に対しても加速試験を行なうことが可
能である。

【０２７２】請求項１２記載の半導体記憶装置において
は、テストモード指定信号が活性化した後、外部からの
クロック信号の最初のエッジが検出された後に、内部ク
ロック信号の出力が開始されるので、不完全なワード線
の選択動作によりメモリセルの記憶情報が破壊されるこ
とを防止することが可能である。

【０２７３】請求項１３記載の半導体記憶装置において
は、外部からの複数の動作制御信号の組合せに応じて、
テストモードを指定することが可能なので、パッケージ
に組込まれた後、外部からの制御信号を与えるピン数に
制限がある場合でも、テスト条件の設定が可能である。

【０２７４】請求項１４記載の半導体記憶装置において
は、セルフリフレッシュモード期間中の内部クロック発
生手段と、テストモード期間中の内部クロック発生手段
を共用とする構成としたので、レイアウト面積の増大を
抑制しつつ、テストモード動作の可能な半導体記憶装置
を実現することが可能である。

【０２７５】請求項１５記載の半導体記憶装置は、テス
トモード期間中は、内部クロックで動作する内部自動試
験手段によってセルフテストを行なうので、外部からの
クロック信号等の波形歪に影響されることなく加速試験
を行なうことが可能である。

【０２７６】請求項１６記載の半導体記憶装置は、外部
からのテストモード指定信号に応じて、外部からのクロ
ック信号を逓倍した内部クロック信号を発生し、それに
応じて半導体記憶装置が動作するので、外部クロック信
号の波形歪等に影響を受けることなく、加速試験を行な
うことが可能である。

【０２７７】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置の効果に加えて、内部クロ
ック信号が、テストモード期間中は外部端子に出力され
るので、テスト期間中の半導体記憶装置の加速条件を外
部から確認することが可能である。

【０２７８】請求項１８記載の半導体記憶装置は、外部
からのクロック周期制御信号に応じて、発生する内部ク
ロック信号の周期を可変とすることが可能であるので、
外部から、内部クロック周期をモニタしつつ、外部クロ
ック周期を変化させて加速試験を行なうことが可能であ
る。

【０２７９】請求項１９記載の半導体記憶装置は、テス
トモード期間中は、出力バッファ手段にも内部クロック
信号が入力されるので、テストモード期間中に出力バッ
ファ手段に対しても加速試験を行なうことが可能であ
る。

【０２８０】請求項２０記載の半導体記憶装置は、テス
トモード指定信号が活性化した後、外部からのクロック
信号の最初のエッジが検出された後に、内部クロック信
号の出力が開始されるので、不完全なワード線の選択動
作によりメモリセルの記憶情報が破壊されることを防止
することが可能である。

【０２８１】請求項２１記載の半導体記憶装置は、外部
からの複数の動作制御信号の組合せに応じて、テストモ
ードを指定することが可能なので、パッケージに組込ま
れた後、外部からの制御信号を与えるピン数に制限があ
る場合でも、テスト条件の設定が可能である。

【０２８２】請求項２２記載の半導体記憶装置は、セル
フリフレッシュモード期間中の内部クロック発生手段
と、テストモード期間中の内部クロック発生手段を共用
とする構成としたので、レイアウト面積の増大を抑制し
つつ、テストモード動作の可能な半導体記憶装置を実現
することが可能である。

【０２８３】請求項２３記載の半導体記憶装置は、テス
トモード期間中は、内部クロックで動作する内部自動試
験手段によってセルフテストを行なうので、外部からの
クロック信号等の波形歪に影響されることなく加速試験
を行なうことが可能である。

【０２８４】請求項２４記載の並列試験装置は、並列試
験される複数の半導体記憶装置を複数のサブグループに
分割し、その半導体記憶装置のサブグループごとに、外
部からの外部クロック信号に応じて、同期した内部試験
クロック信号を発生する内部試験クロック発生手段を備
えるので、多数の半導体記憶装置を並列試験する場合に
おいても、各半導体記憶装置に与えられるクロック信号
の歪の発生を抑制することが可能である。

【０２８５】請求項２５記載の半導体記憶装置は、各メ
モリセルのウェル電位とセルフリフレッシュ電位を独立
に電位制御手段によって制御するので、複数のメモリセ
ルに対して、一括してテスト用の記憶情報の書込を行な
うことが可能である。

【０２８６】請求項２６記載の半導体記憶装置は、各メ
モリセルのウェル電位とセルフリフレッシュ電位を第１
および第２の外部端子により、外部から独立に制御する
ことが可能であるので、複数のメモリセルに対して一括
してテスト用記憶情報を書込むことが可能である。

【０２８７】請求項２７記載の半導体記憶装置へのデー
タ書込方法は、第１の配線の電位および第２の配線の電
位を独立に制御することにより、各メモリセルに対して
一括して第１の電位レベルのデータを書込むことが可能
である。

【０２８８】請求項２８記載の半導体記憶装置のデータ
書込方法は、第１の配線の電位および第２の配線の電位
を独立に制御することにより、各メモリセルに対して一
括して第２の電位レベルのデータを書込むことが可能で
ある。

【０２８９】請求項２９記載の半導体記憶装置は、第１
のメモリセルサブグループに属するメモリセルのウェル
電位と第１の電極の電位ならびに第２のメモリセルサブ
グループに属するメモリセルのウェル電位と第１の電極
の電位をそれぞれ独立に制御することが可能な電位制御
手段を有するので、各メモリセルサブグループごとに一
括してテスト用記憶情報を書込むことが可能である。

【０２９０】請求項３０記載の半導体記憶装置は、第１
のメモリセルサブグループに属する各メモリセルのウェ
ル電位と第１の電極の電位ならびに第２のメモリセルサ
ブグループに属する各メモリセルのウェル電位と第１の
電極の電位をそれぞれ独立に、第１、第２および第３の
外部端子により、外部から独立に制御することが可能で
あるので、それぞれのメモリセルサブグループごとにテ
スト用記憶情報の書込を行なうことが可能である。

【図面の簡単な説明】

【図１】 この発明の第１の実施例による半導体記憶装
置の構成を示す概略ブロック図である。

【図２】 本発明の第１の実施例における内部周期設定
回路の第１の例を示す回路図である。

【図３】 本発明の第１の実施例における内部周期設定
回路の第２の例を示す回路図である。

【図４】 本発明の第１の実施例における制御ゲート回
路を示す回路図である。

【図５】 本発明の第１の実施例の動作を示す波形図で
ある。

【図６】 本発明の第２の実施例の半導体記憶装置の構
成を示す概略ブロック図である。

【図７】 本発明の第２の実施例の周期記憶回路および
内部周期設定回路の構成を示す概略ブロック図である。

【図８】 本発明の第２の実施例における周期記憶回路
の構成を示す回路図である。

【図９】 内部降圧回路の構成を示す概略ブロック図で
ある。

【図１０】 加速試験中の外部電源電圧と内部電源電圧
の対応図である。

【図１１】 本発明の第３の実施例の半導体記憶装置の
構成を示す概略ブロック図である。

【図１２】 本発明の第３の実施例におけるコントロー
ル回路およびテストモードコントロール回路の詳細を示
すブロック図である。

【図１３】 本発明の第４の実施例の半導体記憶装置の
構成を示す概略ブロック図である。

【図１４】 本発明の第４の実施例における内部同期回
路の構成を示す概略ブロック図である。

【図１５】 図１４に示したクロックバッファ９１の構
成を示す一部省略した回路図である。

【図１６】 図１４に示したクロックバッファ９６の構
成を示す一部省略した回路図である。

【図１７】 図１４に示した位相比較器９２の構成を示
す回路図である。

【図１８】 図１４に示した位相比較器９２の動作を示
すタイミングチャートである。

【図１９】 図１４に示した位相比較器９２の動作を示
す他のタイミングチャートである。

【図２０】 図１４に示したチャージポンプ９３および
ループフィルタ９４の構成を示す回路図である。

【図２１】 図１４に示した電圧制御ディレー回路の構
成を示す一部省略した回路図である。

【図２２】 図１４に示したＤＬＬ回路の動作を示すタ
イミングチャートである。

【図２３】 本発明の第４の実施例の動作を示すタイミ
ングチャートである。

【図２４】 本発明の第５の実施例の内部同期回路７０
の構成を示す概略ブロック図である。

【図２５】 （ａ）は本発明の第５の実施例の構成を示
す概略ブロック図を示し、（ｂ）は第５の実施例の動作
を示すタイミングチャートである。

【図２６】 本発明の第６の実施例の半導体記憶装置の
構成を示す概略ブロック図である。

【図２７】 本発明の第６の実施例の半導体記憶装置の
構成を示す要部概略ブロック図である。

【図２８】 本発明の第６の実施例の動作を示すタイミ
ングチャートである。

【図２９】 本発明の第７の実施例の半導体記憶装置の
構成を示す概略ブロック図である。

【図３０】 本発明の第８の実施例の半導体記憶装置の
構成を示す概略ブロック図である。

【図３１】 本発明の第８の実施例の半導体記憶装置の
構成を示す要部概略ブロック図である。

【図３２】 本発明の第８の実施例の半導体記憶装置中
の内部逓倍回路の構成を示す概略ブロック図である。

【図３３】 本発明の第８の実施例の動作を示すタイミ
ングチャートである。

【図３４】 本発明の第９の実施例の並列試験装置の構
成を示す概略ブロック図である。

【図３５】 本発明の第１０の実施例の半導体記憶装置
中のメモリセルの断面構造図である。

【図３６】 図３５で示したメモリセルの等価回路を示
す回路図である。

【図３７】 本発明の第１０の実施例の動作の流れを示
す断面図である。

【図３８】 本発明の第１０の実施例の動作流れを示す
他の断面図である。

【図３９】 本発明の第１０の実施例の半導体記憶装置
の構成を示す要部概略ブロック図である。

【図４０】 本発明の第１０の実施例の構成を示す概略
ブロック図である。

【図４１】 本発明の第１１の実施例の半導体記憶装置
の構成を示す要部概略ブロック図である。

【図４２】 本発明の第１２の実施例の半導体記憶装置
の構成を示す要部概略ブロック図である。

【図４３】 本発明の第１２の実施例の実施例後のメモ
リセル記憶パターンを示すパターン図である。

【図４４】 本発明の第１３の実施例の半導体記憶装置
の構成を示す要部概略ブロック図である。

【図４５】 従来の並列試験装置の構成を示す概略ブロ
ック図である。

【図４６】 従来の並列試験装置中のクロック信号を示
す波形図である。

【図４７】 従来の半導体記憶装置の構成を示す概略ブ
ロック図である。

【符号の説明】

１ 半導体記憶装置、７ メモリアレイ、９ アドレス
バッファ、１０ 内部アドレス発生回路、１１ マルチ
プレクサ、１２ ロウデコーダ、１３ コラムデコー
ダ、１４ センスアンプ＋ＩＯブロック、１５ 入力バ
ッファ、１６ 出力バッファ、１８ コントロール回
路、１９ テストモードコントロール回路、２０ 内部
周期設定回路、２６ 周期設定回路、３０ ＲＡＳバッ
ファ、３１ＣＢＲ検出器、３４ テストモード設定回
路、２２ 制御ゲート回路、２４ バッファ入力信号制
御回路、７０ 内部同期回路、７２ 内部逓倍回路、８
０ テストモード設定回路、８２ テストモードコント
ロール回路、８４ 切換回路、９１ クロックバッフ
ァ、９２ 位相比較器、９３ チャージポンプ、９４
ループフィルタ、９５ 電圧制御デイレイ回路、９６
クロックバッファ、９８分周回路、４００ セルフテス
ト回路、５２０ セルプレート電位発生回路、５２２
基板電位発生回路、５２４ セルプレート／Ｐウェル電
位設定回路、５３０、５３２ 切換回路、５６０、５７
０ 配線、５８０、５８２ 外部端子、５９０ 第１セ
ルプレート配線、５９２ 第２セルプレート配線。

Claims (30)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと、 外部からの一のテストモード指定信号に応じて、前記テ
   ストモード指定信号が活性化している期間中、所定の周
   期のクロック信号を発生するクロック発生手段と、 前記テストモード指定信号と前記クロック信号とに応答
   して、内部アドレス信号を前記クロック信号に同期して
   順次発生する内部アドレス発生手段と、 外部からのアドレス信号と前記内部アドレス信号を受け
   て、前記テストモード指定信号に応じて、いずれか一方
   を出力するアドレス信号切換手段と、 前記クロック信号に同期して動作し、前記アドレス信号
   切換手段からの出力に応じて、前記メモリセルアレイの
   対応する行を選択する行選択手段を備える、半導体記憶
   装置。
2. 【請求項２】 前記クロック信号を受けて前記テストモ
   ード指定信号が活性化している期間中、前記クロック信
   号を外部端子に出力する制御ゲート手段をさらに備え
   る、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記クロック発生手段は、 外部からのクロック周期制御信号に応じて、発生するク
   ロック信号の周期を可変とするクロック周期可変手段を
   さらに備える、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記クロック信号の周期に応答する情報
   を不揮発的に記憶し、クロック周期制御信号を出力する
   クロック周期記憶手段をさらに備え、 前記クロック発生手段は、 前記クロック周期制御信号に応じて、発生するクロック
   信号の周期を可変とするクロック周期可変手段をさらに
   含む、請求項２記載の半導体記憶装置。
5. 【請求項５】 前記アドレス信号切換手段からの出力に
   応じて、前記メモリセルアレイの対応する列を選択する
   列選択手段と、 前記行選択手段および前記列選択手段により選択された
   メモリセルの記憶情報を読出して出力する書込／読出動
   作制御手段と、 前記記憶情報を受けて、外部データ端子に出力する出力
   バッファ手段と、 前記書込／読出動作制御手段と前記出力バッファ手段と
   の間に接続され、前記記憶情報および前記クロック信号
   を受けて、前記テストモード指定信号が活性期間中は前
   記クロック信号を、前記テストモード指定信号が不活性
   期間中は前記記憶情報を出力する出力バッファ入力信号
   制御手段とをさらに備える、請求項１から４のいずれか
   に記載の半導体記憶装置。
6. 【請求項６】 外部からの複数の動作制御信号の組合せ
   に応じて、所定のテストモードが指定されたことを検出
   し、前記テストモード指定信号を出力するテストモード
   検出手段をさらに備える、請求項２から５のいずれかに
   記載の半導体記憶装置。
7. 【請求項７】 外部からの複数の動作制御信号の組合せ
   に応じて、セルフリフレッシュモードが指定されたこと
   を検出し、セルフリフレッシュモード指定信号を出力す
   るセルフリフレッシュモード設定検出手段とをさらに備
   え、 前記クロック発生手段は、 前記テストモード指定信号および前記セルフリフレッシ
   ュモード指定信号のいずれか一方が活性である期間中は
   前記クロック信号を出力し、 前記行選択手段、前記列選択手段および書込／読出制御
   手段は、前記クロック信号と前記内部アドレス信号に応
   じて、メモリセルのリフレッシュ動作を行なう、請求項
   １から６のいずれかに記載の半導体記憶装置。
8. 【請求項８】 内部自動試験手段をさらに備え、 前記内部自動試験手段は、 前記クロック信号に応じて、前記内部アドレス信号で指
   定されるメモリセルごとに書込まれる擬似入力データを
   発生する擬似入力データ発生手段と、 前記モード指定信号が活性期間中、前記擬似入力データ
   の前記メモリセルへの書込および読出を制御する自動試
   験制御手段と、 前記擬似入力データと、メモリセルからの読出データを
   比較しビット誤りを検出する判定手段とを含む、請求項
   １から７のいずれかに記載の半導体記憶装置。
9. 【請求項９】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと、 外部からのテストモード指定信号に応じて、前記テスト
   モード指定信号が活性化している期間中、外部からのク
   ロック信号を受けて前記外部クロック信号に同期した第
   １の内部クロック信号を発生する第１のクロック発生手
   段と、 前記テストモード指定信号と前記第１の内部クロック信
   号とに応答して、内部アドレス信号を、前記第１の内部
   クロック信号に同期して順次発生する内部アドレス発生
   手段と、 外部からのアドレス信号と前記内部アドレス信号を受け
   て、前記テストモード指定信号に応じて、いずれか一方
   を出力するアドレス信号切換手段と、 前記クロック信号に同期して動作し、前記アドレス信号
   切換手段からの出力に応じて、前記メモリセルアレイの
   対応する行を選択する行選択手段を備える、半導体記憶
   装置。
10. 【請求項１０】 前記第１の内部クロック信号を受け
    て、前記テストモード指定信号が活性化している期間
    中、前記第１の内部クロック信号を外部端子に出力する
    制御ゲート手段をさらに備える、請求項９記載の半導体
    記憶装置。
11. 【請求項１１】 前記アドレス信号切換手段からの出力
    に応じて、前記メモリセルアレイの対応する列を選択す
    る列選択手段と、 前記行選択手段および前記列選択手段により選択された
    メモリセルの記憶情報を読出して出力する、書込／読出
    動作制御手段と、 前記記憶情報を受けて、外部データ端子に出力する出力
    バッファ手段と、 前記書込／読出動作制御手段と前記出力バッファ手段と
    の間に接続され、前記記憶情報および前記第１の内部ク
    ロック信号を受けて、前記テストモード指定信号が活性
    期間中は前記第１の内部クロック信号を、前記テストモ
    ード指定信号が不活性期間中は前記記憶情報を出力する
    出力バッファ入力信号制御手段とをさらに備える、請求
    項９または１０に記載の半導体記憶装置。
12. 【請求項１２】 前記第１のクロック発生手段は、 前記テストモード指定信号と外部からのクロック信号を
    受けて、前記テストモード指定信号活性化後の前記外部
    クロック信号の最初のエッジを検出し、クロックエッジ
    検出信号を出力するクロックエッジ検出手段と、 前記クロックエッジ検出信号に応じて、前記第１の内部
    クロック信号の出力を開始する内部クロック出力制御手
    段とを含む、請求項９から１１のいずれかに記載の半導
    体記憶装置。
13. 【請求項１３】 外部からの複数の動作制御信号の組合
    せに応じて、所定のテストモードが指定されたことを検
    出し、前記テストモード指定信号を出力するテストモー
    ド検出手段をさらに備える、請求項９から１２のいずれ
    かに記載の半導体記憶装置。
14. 【請求項１４】 外部からの複数の動作制御信号の組合
    せに応じて、セルフリフレッシュモードが指定されたこ
    とを検出し、セルフリフレッシュモード指定信号を出力
    する、セルフリフレッシュモード設定検出手段と、 前記セルフリフレッシュモード指定信号に応じて、第２
    の内部クロック信号を出力する第２のクロック手段と、 前記第１および第２の内部クロック信号を受けて、前記
    動作モード指定信号および前記セルフリフレッシュモー
    ド指定信号に応じて、いずれか一方を出力する内部クロ
    ック信号切換手段とをさらに備え、 前記行選択手段、前記列選択手段および前記書込／読出
    動作制御手段は、前記内部クロック信号切換手段の出力
    と前記内部アドレス信号に応じて、メモリセルのリフレ
    ッシュ動作を行なう、請求項９から１３のいずれかに記
    載の半導体記憶装置。
15. 【請求項１５】 内部自動試験手段をさらに備え、 前記内部自動試験手段は、 前記第１の内部クロック信号に応じて、前記内部アドレ
    ス信号で指定されるメモリセルごとに書込まれる擬似入
    力データを発生する擬似入力データ発生手段と、 前記モード指定信号が活性期間中、前記擬似入力データ
    の前記メモリセルへの書込および読出を制御する自動試
    験制御手段と、 前記擬似入力データと、メモリセルからの読出データを
    比較しビット誤りを検出する判定手段とを含む、請求項
    ９から１４のいずれかに記載の半導体記憶装置。
16. 【請求項１６】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと、 外部からのテストモード指定信号に応じて、前記テスト
    モード指定信号が活性化している期間中、外部からのク
    ロック信号を受けて前記外部クロック信号を逓倍した第
    １の内部クロック信号を発生する第１のクロック発生手
    段と、 前記動作モード指定信号と前記第１の内部クロック信号
    とに応答して、内部アドレス信号を、前記第１の内部ク
    ロック信号に同期して順次発生する内部アドレス発生手
    段と、 外部からのアドレス信号と前記内部アドレス信号を受け
    て、前記動作モード指定信号に応じて、いずれか一方を
    出力するアドレス信号切換手段と、 前記クロック信号に同期して動作し、前記アドレス信号
    切換手段からの出力に応じて、前記メモリセルアレイの
    対応する行を選択する行選択手段を備える、半導体記憶
    装置。
17. 【請求項１７】 前記第１の内部クロック信号を受け
    て、前記テストモード指定信号が活性化している期間
    中、前記第１の内部クロック信号を外部端子に出力する
    制御ゲート手段をさらに備える、請求項１６記載の半導
    体記憶装置。
18. 【請求項１８】 前記クロック発生手段は、 外部からのクロック周期制御信号に応じて、発生するク
    ロック信号の周期を可変とするクロック周期可変手段を
    さらに備える、請求項１７記載の半導体記憶装置。
19. 【請求項１９】 前記アドレス信号切換手段からの出力
    に応じて、前記メモリセルアレイの対応する列を選択す
    る列選択手段と、 前記行選択手段および前記列選択手段により選択された
    メモリセルの記憶情報を読出して出力する書込／読出動
    作制御手段と、 前記記憶情報を受けて、外部データ端子に出力する出力
    バッファ手段と、 前記書込／読出動作制御手段と、前記出力バッファ手段
    との間に接続され、前記記憶情報および前記第１の内部
    クロック信号を受けて、前記テストモード指定信号が活
    性期間中は前記第１の内部クロックを、前記テストモー
    ド指定信号が不活性期間中は前記記憶情報を出力する出
    力バッファ入力信号制御手段とをさらに備える、請求項
    １６から１８のいずれかに記載の半導体記憶装置。
20. 【請求項２０】 前記第１のクロック発生手段は、 前記テストモード指定信号と外部からのクロック信号を
    受けて、前記テストモード指定信号活性化後の前記外部
    からのクロック信号の最初のエッジを検出し、クロック
    エッジ検出信号を出力するクロックエッジ検出手段と、 前記クロックエッジ検出信号に応じて、前記第１の内部
    クロック信号の出力を開始する内部クロック出力制御手
    段とを含む、請求項１６から１９のいずれかに記載の半
    導体記憶装置。
21. 【請求項２１】 外部からの複数の動作制御信号の組合
    せに応じて、所定のテストモードが指定されたことを検
    出し、前記テストモード指定信号を出力するテストモー
    ド検出手段をさらに備える、請求項１６から２０のいず
    れかに記載の半導体記憶装置。
22. 【請求項２２】 外部からの複数の動作制御信号の組合
    せに応じて、セルフリフレッシュモードが指定されたこ
    とを検出し、セルフリフレッシュモード指定信号を出力
    するセルフリフレッシュモード設定検出手段と、 前記セルフリフレッシュモード指定信号に応じて、第２
    の内部のクロック信号を出力する第２のクロック手段
    と、 前記第１および第２の内部クロック信号を受けて、前記
    動作モード指定信号および前記セルフリフレッシュモー
    ド指定信号に応じて、いずれか一方を出力する内部クロ
    ック信号切換手段とをさらに備え、 前記行選択手段、前記列選択手段および前記書込／読出
    動作制御手段は、前記内部クロック信号切換手段の出力
    と前記内部アドレス信号に応じて、メモリセルのリフレ
    ッシュ動作を行なう、請求項１６から２１のいずれかに
    記載の半導体記憶装置。
23. 【請求項２３】 内部自動試験手段をさらに備え、 前記内部自動試験手段は、 前記第１の内部クロック信号に応じて、前記内部アドレ
    ス信号で指定されるメモリセルごとに書込まれる擬似入
    力データを発生する擬似入力データ発生手段と、 前記テストモード指定信号が活性期間中、前記擬似入力
    データの前記メモリセルへの書込および読出を制御する
    自動試験制御手段と、 前記擬似入力データとメモリセルからの読出データを比
    較しビット誤りを検出する判定手段とを含む、請求項１
    ６から２２のいずれかに記載の半導体記憶装置。
24. 【請求項２４】 外部から入力される外部クロック信号
    に応じて、複数の半導体記憶装置を並列に同期して動作
    試験を行なう並列試験装置であって、 複数のサブグループに分割された前記複数の半導体記憶
    装置の、前記サブグループごとに存在し、前記外部クロ
    ック信号を受けて、同期した内部試験クロック信号を発
    生する内部試験クロック発生手段と、 前記内部試験クロック信号を前記サブグループ中の各半
    導体記憶装置に伝達するデータバス線とを備える、並列
    試験装置。
25. 【請求項２５】 複数のワード線、前記複数のワード線
    に交差する複数のビット線対およびそれらのワード線と
    ビット線対とに接続された複数のメモリセルを含むメモ
    リセルアレイを備え、 前記各メモリセルは、 第１の電極と、 前記第１の電極と絶縁膜を介して対向する第２の電極
    と、 ゲートが前記ワード線と接続し、前記第２の電極と前記
    ビット線との接続を開閉する第２導電型のウェル中に形
    成される第１導電型のメモリセルトランジスタとを含
    み、 前記各メモリセル中の第２導電型のウェルと共通に接続
    する第１の配線と、 前記各メモリセル中の第１の電極に共通に接続する第２
    の配線と、 前記第１および第２の配線の電位を、それぞれ独立に制
    御可能な電位制御手段とをさらに備える、半導体記憶装
    置。
26. 【請求項２６】 複数のワード線、前記複数のワード線
    に交差する複数のビット線対およびそれらのワード線と
    ビット線対とに接続された複数のメモリセルを含むメモ
    リセルアレイを備え、 前記各メモリセルは、 第１の電極と、 前記第１の電極と絶縁膜を介して対向する第２の電極
    と、 ゲートが前記ワード線と接続し、前記第２の電極と前記
    ビット線との接続を開閉する第２導電型のウェル中に形
    成される第１導電型のメモリセルトランジスタとを含
    み、 前記各メモリセル中の第２導電型のウェルと共通に接続
    する第１の配線と、 前記各メモリセル中の第１の電極に共通に接続する第２
    の配線と、 前記第１の配線と接続する第１の外部端子と、 前記第２の配線と接続する第２の外部端子とをさらに備
    える、半導体記憶装置。
27. 【請求項２７】 前記第１および第２の電極で形成され
    るキャパシタにおいて、前記第２の電極の電位を第１の
    電位レベルおよび第２の電位レベルのいずれか一方に保
    持することで、２値情報を記憶する前記メモリセルに対
    して、第１の電位レベルの情報を一括して書込むデータ
    書込方法であって、 前記第２の配線の電位を前記第１の電位レベルよりも低
    い第３の電位レベルに保持して、前記第１の配線の電位
    を前記第１の電位よりも高い第４の電位とし、 前記第２の電極からウェルを介して電荷を注入する第１
    のステップと、 前記第２の配線の電位を前記第３の電位レベルに保持
    し、 前記第１の配線の電位を前記第１の電位より低い第５の
    電位とする第２のステップと、 前記第１の配線の電位を前記第５の電位に保持し、前記
    第２の配線の電位を前記第１および第２の電位の中間の
    第６の電位とする第３のステップとを含む、請求項２５
    または２６記載の半導体記憶装置へのデータ書込方法。
28. 【請求項２８】 前記第１および第２の電極で形成され
    るキャパシタにおいて、前記第２の電極の電位を第１の
    電位レベルおよび第２の電位レベルのいずれか一方に保
    持することで、２値情報を記憶する前記メモリセルに対
    して、第２の電位レベルの情報を一括して書込むデータ
    書込方法であって、 前記第２の配線の電位を、前記第１の電位レベルと前記
    第２の電位レベルの中間の第３の電位レベルよりも高い
    第４の電位レベルに保持して、前記第１の配線の電位を
    前記第１の電位よりも高い第５の電位として前記第２の
    電極からウェルを介して電荷を注出する第１のステップ
    と、 前記第２の配線の電位を前記第４の電位レベルに保持
    し、前記第１の配線の電位を前記第１の電位レベルより
    も低い第６の電位とする第２のステップと、 前記第１の配線の電位を前記第６の電位レベルに保持
    し、前記第２の配線の電位を前記第３の電位レベルとす
    る第３のステップとを含む、請求項２５または２６記載
    の半導体記憶装置へのデータ書込方法。
29. 【請求項２９】 複数のワード線、前記複数のワード線
    に交差する複数のビット線対およびそれらのワード線と
    ビット線対とに接続された複数のメモリセルを含むメモ
    リセルアレイを備え、 前記各メモリセルは、 第１の電極と、 前記第１の電極と絶縁膜を介して対向する第２の電極
    と、 ゲートが前記ワード線と接続し、前記第２の電極と前記
    ビット線との接続を開閉する第２導電型のウェル中に形
    成される第１導電型のメモリセルトランジスタとを含
    み、 前記メモリセルアレイは、 対角線方向に並行な互いに１配列おきのメモリセルから
    なる、第１のメモリセルサブグループおよび第２のメモ
    リセルサブグループに分割され、 前記各メモリセル中の第２導電型のウェルと共通に接続
    する第１の配線と、 前記第１のメモリセルサブグループに属する各メモリセ
    ル中の前記第１の電極に共通に接続する第２の配線と、 前記第２のメモリセルサブグループに属する各メモリセ
    ル中の前記第１の電極に共通に接続する第３の配線と、 前記第１、第２および第３の配線の電位をそれぞれ独立
    に制御可能な電位制御手段とをさらに備える、半導体記
    憶装置。
30. 【請求項３０】 複数のワード線、前記複数のワード線
    に交差する複数のビット線対およびそれらのワード線と
    ビット線対とに接続された複数のメモリセルを含むメモ
    リセルアレイを備え、 前記各メモリセルは、 第１の電極と、 前記第１の電極と絶縁膜を介して対向する第２の電極
    と、 ゲートが前記ワード線と接続し、前記第２の電極と前記
    ビット線との接続を開閉する第２導電型のウェル中に形
    成される第１導電型のメモリセルトランジスタとを含
    み、 前記メモリセルアレイは、 対角線方向に並行な互いに１配列おきのメモリセルから
    なる、第１のメモリセルサブグループおよび第２のメモ
    リセルサブグループに分割され、 前記各メモリセル中の第２導電型のウェルと共通に接続
    する第１の配線と、 前記第１のメモリセルサブグループに属する各メモリセ
    ル中の前記第１の電極に共通に接続する第２の配線と、 前記第２のメモリセルサブグループに属する各メモリセ
    ル中の前記第１の電極に共通に接続する第３の配線と、 前記第１の配線と接続する第１の外部端子と、 前記第２の配線と接続する第２の外部端子と、 前記第３の配線と接続する第３の外部端子とをさらに備
    える、半導体記憶装置。