JPH07211868A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07211868A JPH07211868A JP6006950A JP695094A JPH07211868A JP H07211868 A JPH07211868 A JP H07211868A JP 6006950 A JP6006950 A JP 6006950A JP 695094 A JP695094 A JP 695094A JP H07211868 A JPH07211868 A JP H07211868A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- storage means
- external terminal
- terminal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 パッケージング後もしくは実装後でも機能変
更が可能な半導体装置を提供する。 【構成】 外部端子２に接続された機能選択ブロック３
内の不揮発性素子に情報を書き込み、書き込まれた情報
により内部の機能ブロック４ａ，４ｂから必要とする機
能を持つブロックのみを活性化させ目的の機能を実現す
る。書き込み制御端子１は、機能選択ブロック３に接続
されており、外部端子２と機能ブロック４ａ，４ｂ間の
情報を授受を制御する機能選択ブロック３内の不揮発性
素子の書き込み動作の制御を行う。機能選択ブロック３
は、機能ブロック４ａ，４ｂに接続しており、不揮発性
素子のデータによりいずれかの機能ブロックを活性化さ
せる。機能ブロック４ａおよび４ｂが相互に他の機能ブ
ロックの代替を行う場合には、各機能ブロック４ａ，４
ｂの欠陥救済が可能となる。
更が可能な半導体装置を提供する。 【構成】 外部端子２に接続された機能選択ブロック３
内の不揮発性素子に情報を書き込み、書き込まれた情報
により内部の機能ブロック４ａ，４ｂから必要とする機
能を持つブロックのみを活性化させ目的の機能を実現す
る。書き込み制御端子１は、機能選択ブロック３に接続
されており、外部端子２と機能ブロック４ａ，４ｂ間の
情報を授受を制御する機能選択ブロック３内の不揮発性
素子の書き込み動作の制御を行う。機能選択ブロック３
は、機能ブロック４ａ，４ｂに接続しており、不揮発性
素子のデータによりいずれかの機能ブロックを活性化さ
せる。機能ブロック４ａおよび４ｂが相互に他の機能ブ
ロックの代替を行う場合には、各機能ブロック４ａ，４
ｂの欠陥救済が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、冗
長回路を備えたメモリのように配線工程終了後に回路の
機能を変更することが有効な製品に適し、特にパッケー
ジング後や実装後における場合のように、レーザ等によ
るヒューズ切断が不可能な場合に適する。
長回路を備えたメモリのように配線工程終了後に回路の
機能を変更することが有効な製品に適し、特にパッケー
ジング後や実装後における場合のように、レーザ等によ
るヒューズ切断が不可能な場合に適する。
【０００２】
【従来の技術】従来、半導体装置の機能の変更は、たと
えばゲートアレイ等の製品に見られるように、配線工程
で配線用のマスクを変更することにより実現していた。
えばゲートアレイ等の製品に見られるように、配線工程
で配線用のマスクを変更することにより実現していた。
【０００３】また、半導体メモリ素子では、本来のメモ
リアレイ領域の欠陥部分を代替して救済する冗長回路
は、ヒューズを半導体メモリの外部から照射されるレー
ザ等により切断することによって活性化させていた。
リアレイ領域の欠陥部分を代替して救済する冗長回路
は、ヒューズを半導体メモリの外部から照射されるレー
ザ等により切断することによって活性化させていた。
【０００４】なお、半導体装置の機能修正に関しては、
たとえば、株式会社オーム社、昭和５９年１１月３０
日、第１版第１刷発行社団法人電気通信学会編「ＬＳＩ
ハンドブック」Ｐ３８３〜Ｐ３８５、等の文献に開示さ
れた技術が知られている。
たとえば、株式会社オーム社、昭和５９年１１月３０
日、第１版第１刷発行社団法人電気通信学会編「ＬＳＩ
ハンドブック」Ｐ３８３〜Ｐ３８５、等の文献に開示さ
れた技術が知られている。
【０００５】
【発明が解決しようとする課題】上記従来技術では、半
導体メモリを封止するパッケージング後もしくは実装後
に半導体装置や半導体メモリの機能を変更することがで
きない。例えば、半導体メモリではパッケージング後に
明らかになった不良ビットを冗長回路を用いて冗長ビッ
トにおきかえることができない。このため、パッケージ
ング後においては、製品を廃棄せざるを得ず、また、基
板等に対する実装後においては、故障の半導体装置を基
板から取り外す等の煩雑な作業が必須となる。
導体メモリを封止するパッケージング後もしくは実装後
に半導体装置や半導体メモリの機能を変更することがで
きない。例えば、半導体メモリではパッケージング後に
明らかになった不良ビットを冗長回路を用いて冗長ビッ
トにおきかえることができない。このため、パッケージ
ング後においては、製品を廃棄せざるを得ず、また、基
板等に対する実装後においては、故障の半導体装置を基
板から取り外す等の煩雑な作業が必須となる。
【０００６】本発明の目的は、パッケージング後もしく
は実装後でも機能変更が可能な半導体装置を提供するこ
とにある。
は実装後でも機能変更が可能な半導体装置を提供するこ
とにある。
【０００７】本発明の他の目的は、パッケージング後も
しくは実装後での欠陥部分の救済による製品歩留りの向
上を可能にした半導体装置を提供することにある。
しくは実装後での欠陥部分の救済による製品歩留りの向
上を可能にした半導体装置を提供することにある。
【０００８】本発明のさらに他の目的は、保守管理作業
を大幅に簡略化することが可能な半導体装置を提供する
ことにある。
を大幅に簡略化することが可能な半導体装置を提供する
ことにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体装置は、外部端
子からの電気信号で内部の電気的接続状態を変更する不
揮発性記憶手段を備えたものである。
子からの電気信号で内部の電気的接続状態を変更する不
揮発性記憶手段を備えたものである。
【００１２】また、本発明の半導体装置は、複数の機能
ブロックと、この機能ブロックと共通または独立に設け
られた外部端子に接続され、この外部端子を介して制御
情報が書き込まれる不揮発性記憶手段と、この不揮発性
記憶手段の制御情報により複数の機能ブロックの中の任
意の機能ブロックを活性化させる制御手段とを含むもの
である。
ブロックと、この機能ブロックと共通または独立に設け
られた外部端子に接続され、この外部端子を介して制御
情報が書き込まれる不揮発性記憶手段と、この不揮発性
記憶手段の制御情報により複数の機能ブロックの中の任
意の機能ブロックを活性化させる制御手段とを含むもの
である。
【００１３】また、本発明の半導体装置は、複数の機能
ブロックを、主メモリ部と、この主メモリ部の少なくと
も一部の機能を代替可能な冗長メモリ部とで構成し、外
部端子は、主メモリ部および冗長メモリ部の少なくとも
一方に対するアドレス入力が行われるアドレス端子とし
て機能し、不揮発性記憶手段は、アドレス端子から入力
される制御情報を記憶し、制御手段は、不揮発性記憶手
段に書き込まれた制御情報に基づいて冗長メモリ部を活
性化させる動作を行うようにしたものである。
ブロックを、主メモリ部と、この主メモリ部の少なくと
も一部の機能を代替可能な冗長メモリ部とで構成し、外
部端子は、主メモリ部および冗長メモリ部の少なくとも
一方に対するアドレス入力が行われるアドレス端子とし
て機能し、不揮発性記憶手段は、アドレス端子から入力
される制御情報を記憶し、制御手段は、不揮発性記憶手
段に書き込まれた制御情報に基づいて冗長メモリ部を活
性化させる動作を行うようにしたものである。
【００１４】また、本発明の半導体装置は、外部端子の
一部を、当該外部端子を介して不揮発性記憶手段への情
報の書き込みを制御する制御端子として機能させるよう
にしたものである。
一部を、当該外部端子を介して不揮発性記憶手段への情
報の書き込みを制御する制御端子として機能させるよう
にしたものである。
【００１５】また、本発明の半導体装置は、不揮発性記
憶手段が、不揮発性メモリ素子からなる構成としたもの
である。
憶手段が、不揮発性メモリ素子からなる構成としたもの
である。
【００１６】また、本発明の半導体装置は、不揮発性記
憶手段が、外部端子からの電気信号の入力によって状態
が持久的に変化する電気的ヒューズからなる構成とした
ものである。
憶手段が、外部端子からの電気信号の入力によって状態
が持久的に変化する電気的ヒューズからなる構成とした
ものである。
【００１７】また、本発明の半導体装置は、不揮発性記
憶手段が、ＭＯＳトランジスタからなり、ホットキャリ
アの注入による閾値電圧のシフトを利用して、外部端子
から入力される情報を記憶するようにしたものである。
憶手段が、ＭＯＳトランジスタからなり、ホットキャリ
アの注入による閾値電圧のシフトを利用して、外部端子
から入力される情報を記憶するようにしたものである。
【００１８】
【作用】上記した本発明の半導体装置は、外部端子に接
続された不揮発性記憶手段に情報を書き込み、書き込ま
れた情報により内部の複数の機能ブロックから必要とす
る機能を持つブロックのみを活性化させ目的の機能を実
現する。外部端子を介した情報の書き込みにより機能変
更を行うので、半導体装置が封止前か封止後は関係な
く、また所望のシステムへの実装状態でも機能変更が可
能となる。
続された不揮発性記憶手段に情報を書き込み、書き込ま
れた情報により内部の複数の機能ブロックから必要とす
る機能を持つブロックのみを活性化させ目的の機能を実
現する。外部端子を介した情報の書き込みにより機能変
更を行うので、半導体装置が封止前か封止後は関係な
く、また所望のシステムへの実装状態でも機能変更が可
能となる。
【００１９】なお、ここでいう、外部端子は、たとえば
ウェハ状態でのプローブ検査におけるテストパッド等も
当然含まれ、当該プローブ検査の一貫として、機能変更
や判明した欠陥の修正を、テストパッドに当接されたプ
ローブを介して電気信号を与えることにより、その場で
行うことも本発明に含まれる。
ウェハ状態でのプローブ検査におけるテストパッド等も
当然含まれ、当該プローブ検査の一貫として、機能変更
や判明した欠陥の修正を、テストパッドに当接されたプ
ローブを介して電気信号を与えることにより、その場で
行うことも本発明に含まれる。
【００２０】また、機能変更が機能欠陥の代替による救
済措置である場合には、製造後の任意の時点での欠陥救
済が可能となり、製品歩留りが向上する。
済措置である場合には、製造後の任意の時点での欠陥救
済が可能となり、製品歩留りが向上する。
【００２１】また、半導体装置の実装後においては、基
板からの半導体装置の取外し作業が不要であり、実装状
態のままで外部端子から所望の信号を与えることによる
機能代替措置によって欠陥救済や修理が可能であり、保
守管理作業が大幅に簡略化される。
板からの半導体装置の取外し作業が不要であり、実装状
態のままで外部端子から所望の信号を与えることによる
機能代替措置によって欠陥救済や修理が可能であり、保
守管理作業が大幅に簡略化される。
【００２２】たとえば、半導体装置が半導体メモリの場
合は、アドレス端子に不揮発性記憶手段を接続させ、不
揮発性記憶手段に不良ビットのアドレスを記憶させ、不
良ビットを冗長メモリセルのビットで置き換える。具体
的には、アドレス端子からアドレスを不揮発性記憶手段
に書き込み、冗長回路を活性化させるアドレスとする。
また、不揮発性記憶手段の書き込み動作を行うための制
御端子を設け、その端子に高い電圧を印加し不揮発性記
憶手段に情報の書き込みを行う。通常のリード・ライト
の使用状態では、全てのアドレス端子が不揮発性記憶手
段に記憶した状態に対応する場合のみ冗長回路を動作さ
せる。
合は、アドレス端子に不揮発性記憶手段を接続させ、不
揮発性記憶手段に不良ビットのアドレスを記憶させ、不
良ビットを冗長メモリセルのビットで置き換える。具体
的には、アドレス端子からアドレスを不揮発性記憶手段
に書き込み、冗長回路を活性化させるアドレスとする。
また、不揮発性記憶手段の書き込み動作を行うための制
御端子を設け、その端子に高い電圧を印加し不揮発性記
憶手段に情報の書き込みを行う。通常のリード・ライト
の使用状態では、全てのアドレス端子が不揮発性記憶手
段に記憶した状態に対応する場合のみ冗長回路を動作さ
せる。
【００２３】不揮発性記憶手段としては、たとえば、Ｅ
ＰＲＯＭやＥＥＰＲＯＭ等の不揮発性メモリを用いるこ
とができる。また、通常のＭＯＳトランジスタにおい
て、ホットキャリアの注入による閾値電圧のシフトを利
用して、所望の制御情報を記憶させるようにしてもよ
い。また、外部端子からの電気信号の入力によって所望
の状態に切断される電気的ヒューズによって持久的に制
御情報を記憶させてもよい。
ＰＲＯＭやＥＥＰＲＯＭ等の不揮発性メモリを用いるこ
とができる。また、通常のＭＯＳトランジスタにおい
て、ホットキャリアの注入による閾値電圧のシフトを利
用して、所望の制御情報を記憶させるようにしてもよ
い。また、外部端子からの電気信号の入力によって所望
の状態に切断される電気的ヒューズによって持久的に制
御情報を記憶させてもよい。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２５】（実施例１）図１は、本発明の一実施例で
ある半導体装置の一例を示す概念図である。
ある半導体装置の一例を示す概念図である。
【００２６】本実施例の半導体装置は、複数の機能ブロ
ック４ａおよび機能ブロック４ｂと、外部からこれらの
機能ブロック４ａおよび４ｂにアクセスするための複数
の外部端子２が設けられている。
ック４ａおよび機能ブロック４ｂと、外部からこれらの
機能ブロック４ａおよび４ｂにアクセスするための複数
の外部端子２が設けられている。
【００２７】この場合、複数の機能ブロック４ａおよび
４ｂと外部端子２の間には、機能選択ブロック３が設け
られており、書き込み制御端子１が接続されている。こ
の書き込み制御端子１は、外部端子２とともに、たとえ
ば、機能ブロック４ａおよび機能ブロック４ｂが形成さ
れた図示しない半導体素子本体を封止するパッケージの
外部に突設されているものである。
４ｂと外部端子２の間には、機能選択ブロック３が設け
られており、書き込み制御端子１が接続されている。こ
の書き込み制御端子１は、外部端子２とともに、たとえ
ば、機能ブロック４ａおよび機能ブロック４ｂが形成さ
れた図示しない半導体素子本体を封止するパッケージの
外部に突設されているものである。
【００２８】なお、外部端子２は、たとえば、ウェハ状
態でのプローブ検査におけるテストパッド等も当然含ま
れる。
態でのプローブ検査におけるテストパッド等も当然含ま
れる。
【００２９】機能選択ブロック３は、たとえば不揮発性
素子等により構成されており、不揮発性素子に書き込ま
れた制御情報に従い外部端子２からの信号を選択して複
数の機能ブロック４ａ，機能ブロック４ｂ、外部端子２
間の電気的接続を変更し、機能ブロック４ａ，４ｂのい
ずれかを活性化させる。これにより半導体装置の機能を
変更することができる。機能選択ブロック３に接続され
た書き込み制御端子１は、機能選択ブロック３を構成す
る不揮発性素子に対する制御情報の書き込み動作の制御
を行う。
素子等により構成されており、不揮発性素子に書き込ま
れた制御情報に従い外部端子２からの信号を選択して複
数の機能ブロック４ａ，機能ブロック４ｂ、外部端子２
間の電気的接続を変更し、機能ブロック４ａ，４ｂのい
ずれかを活性化させる。これにより半導体装置の機能を
変更することができる。機能選択ブロック３に接続され
た書き込み制御端子１は、機能選択ブロック３を構成す
る不揮発性素子に対する制御情報の書き込み動作の制御
を行う。
【００３０】たとえば、書き込み制御端子１を特定の信
号レベルにした状態のときに、複数の外部端子２に印加
された特定の信号状態を記憶しておき、後に、外部端子
２がこの特定の信号状態になった時に、機能ブロック４
ａまたは４ｂに選択的に外部端子２を接続する、等の制
御動作を行わせることが考えられる。
号レベルにした状態のときに、複数の外部端子２に印加
された特定の信号状態を記憶しておき、後に、外部端子
２がこの特定の信号状態になった時に、機能ブロック４
ａまたは４ｂに選択的に外部端子２を接続する、等の制
御動作を行わせることが考えられる。
【００３１】なお、機能選択ブロック３としては、不揮
発性素子に限らず、たとえば、印加電圧の高低や電流の
大小によって切断の有無や電気抵抗の持久的な変化を制
御可能な電気的ヒューズ等で構成してもよい。
発性素子に限らず、たとえば、印加電圧の高低や電流の
大小によって切断の有無や電気抵抗の持久的な変化を制
御可能な電気的ヒューズ等で構成してもよい。
【００３２】なお、不揮発性素子としては、ＥＥＰＲＯ
ＭやＥＰＲＯＭ等のように、ＭＯＳトランジスタのコン
トロールゲートとチャネルとの間のゲート絶縁膜にフロ
ーティングゲートを設けた構成に限らず、通常のＭＯＳ
トランジスタのゲート絶縁膜に対するホットキャリアの
注入による閾値電圧のシフトを利用して特定の制御情報
を持久的に記憶させるようにしてもよい。
ＭやＥＰＲＯＭ等のように、ＭＯＳトランジスタのコン
トロールゲートとチャネルとの間のゲート絶縁膜にフロ
ーティングゲートを設けた構成に限らず、通常のＭＯＳ
トランジスタのゲート絶縁膜に対するホットキャリアの
注入による閾値電圧のシフトを利用して特定の制御情報
を持久的に記憶させるようにしてもよい。
【００３３】このように、本実施例の半導体装置によれ
ば、外部端子２や書き込み制御端子１を介して機能選択
ブロック３に所望の制御情報を設定することによって、
たとえば複数の外部端子２と複数の機能ブロック４ａお
よび４ｂの接続状態を任意に設定できるため、たとえば
ウェハ状態でのプローブ検査時はもとより、パッケージ
ング後もしくは実装後でも機能変更ができる、という効
果が得られる。
ば、外部端子２や書き込み制御端子１を介して機能選択
ブロック３に所望の制御情報を設定することによって、
たとえば複数の外部端子２と複数の機能ブロック４ａお
よび４ｂの接続状態を任意に設定できるため、たとえば
ウェハ状態でのプローブ検査時はもとより、パッケージ
ング後もしくは実装後でも機能変更ができる、という効
果が得られる。
【００３４】また、複数の機能ブロック４ａおよび４ｂ
の一方が他方の機能欠陥を補う関係にある場合には、パ
ッケージング後もしくは実装後における機能欠陥の救済
が可能となり、半導体装置の歩留りが向上する、という
効果が得られる。
の一方が他方の機能欠陥を補う関係にある場合には、パ
ッケージング後もしくは実装後における機能欠陥の救済
が可能となり、半導体装置の歩留りが向上する、という
効果が得られる。
【００３５】（実施例２）図２は、本発明の他の実施例
である半導体装置の構成の一例を示す概念図である。こ
の実施例２の場合には、半導体装置の一例として半導体
メモリに適用した場合について説明する。
である半導体装置の構成の一例を示す概念図である。こ
の実施例２の場合には、半導体装置の一例として半導体
メモリに適用した場合について説明する。
【００３６】本実施例の半導体メモリは、アドレス端子
５、デコーダ８、メモリアレイ９、Ｉ／Ｏコントロール
ブロック１２、Ｉ／Ｏ端子１３を備えている。
５、デコーダ８、メモリアレイ９、Ｉ／Ｏコントロール
ブロック１２、Ｉ／Ｏ端子１３を備えている。
【００３７】さらに、本実施例の場合、上述の構成に加
えて、書き込み制御端子６、アドレス記憶ブロック７、
冗長メモリセル用デコーダ１０、メモリアレイ９の機能
の少なくとも一部を代替することが可能な冗長メモリセ
ル１１が設けられている。
えて、書き込み制御端子６、アドレス記憶ブロック７、
冗長メモリセル用デコーダ１０、メモリアレイ９の機能
の少なくとも一部を代替することが可能な冗長メモリセ
ル１１が設けられている。
【００３８】アドレス端子５は、通常のメモリアレイ９
を選択するためのデコーダ８とアドレスを記憶するアド
レス記憶ブロック７に接続されている。アドレス記憶ブ
ロック７は、不揮発性素子により構成され、アドレス記
憶ブロック７を構成する不揮発性素子にメモリアレイ９
における不良ビットのアドレスを記憶させる。また、ア
ドレス記憶ブロック７には、書き込み制御端子６が接続
されている。アドレス記憶ブロック７を構成する不揮発
性素子へのアドレスの記憶は、アドレス端子５にアドレ
スを印加し、書き込み制御端子６により行う。
を選択するためのデコーダ８とアドレスを記憶するアド
レス記憶ブロック７に接続されている。アドレス記憶ブ
ロック７は、不揮発性素子により構成され、アドレス記
憶ブロック７を構成する不揮発性素子にメモリアレイ９
における不良ビットのアドレスを記憶させる。また、ア
ドレス記憶ブロック７には、書き込み制御端子６が接続
されている。アドレス記憶ブロック７を構成する不揮発
性素子へのアドレスの記憶は、アドレス端子５にアドレ
スを印加し、書き込み制御端子６により行う。
【００３９】例えば、記憶させるアドレスが１２番地の
場合、２進数表示では１１００である。これをＡ３から
Ａ０のアドレス端子５に対応させ、Ａ３のアドレス端子
５には１レベルを印加し、Ａ１のアドレス端子には０レ
ベルを印加する。他のアドレス端子も同様に対応するレ
ベルを印加する。この状態で書き込み制御端子６に通常
は印加しない書き込みレベルの電圧を印加する。この印
加電圧により、アドレス記憶ブロック７を構成する不揮
発性素子にアドレスを書き込む。
場合、２進数表示では１１００である。これをＡ３から
Ａ０のアドレス端子５に対応させ、Ａ３のアドレス端子
５には１レベルを印加し、Ａ１のアドレス端子には０レ
ベルを印加する。他のアドレス端子も同様に対応するレ
ベルを印加する。この状態で書き込み制御端子６に通常
は印加しない書き込みレベルの電圧を印加する。この印
加電圧により、アドレス記憶ブロック７を構成する不揮
発性素子にアドレスを書き込む。
【００４０】なお、不揮発性素子としては、ＥＥＰＲＯ
ＭやＥＰＲＯＭ等のように、ＭＯＳトランジスタのコン
トロールゲートとチャネルとの間のゲート絶縁膜にフロ
ーティングゲートを設けた構成に限らず、通常のＭＯＳ
トランジスタのゲート絶縁膜に対するホットキャリアの
注入による閾値電圧のシフトを利用して特定の制御情報
を持久的に記憶させるようにしてもよい。
ＭやＥＰＲＯＭ等のように、ＭＯＳトランジスタのコン
トロールゲートとチャネルとの間のゲート絶縁膜にフロ
ーティングゲートを設けた構成に限らず、通常のＭＯＳ
トランジスタのゲート絶縁膜に対するホットキャリアの
注入による閾値電圧のシフトを利用して特定の制御情報
を持久的に記憶させるようにしてもよい。
【００４１】こうして、特定のアドレスがアドレス記憶
ブロック７に書き込まれた半導体メモリは、書き込んだ
アドレスが入力された場合のみ冗長メモリセル用デコー
ダ１０を活性化し、冗長メモリセル１１を動作させ、メ
モリアレイ９における対応アドレス領域の代わりに、書
き込み動作および読み出し動作を行う。また、冗長メモ
リセル用デコーダ１０は、制御線１０ａを介してＩ／Ｏ
コントロールブロック１２に接続され、メモリアレイ９
または冗長メモリセル１１から出力されるデータを選択
させる。Ｉ／Ｏコントロールブロック１２は、選択した
データをＩ／Ｏ端子１３に出力する。
ブロック７に書き込まれた半導体メモリは、書き込んだ
アドレスが入力された場合のみ冗長メモリセル用デコー
ダ１０を活性化し、冗長メモリセル１１を動作させ、メ
モリアレイ９における対応アドレス領域の代わりに、書
き込み動作および読み出し動作を行う。また、冗長メモ
リセル用デコーダ１０は、制御線１０ａを介してＩ／Ｏ
コントロールブロック１２に接続され、メモリアレイ９
または冗長メモリセル１１から出力されるデータを選択
させる。Ｉ／Ｏコントロールブロック１２は、選択した
データをＩ／Ｏ端子１３に出力する。
【００４２】また、書き込み制御端子６は、特に新たに
設ける必要はなく、通常の半導体メモリが備えているコ
ントロール端子または電源端子と兼用でよい。
設ける必要はなく、通常の半導体メモリが備えているコ
ントロール端子または電源端子と兼用でよい。
【００４３】このように本実施例の半導体メモリによれ
ば、メモリアレイ９における欠陥が、たとえばパッケー
ジング後や実装後に発見された場合でも、アドレス端子
５や書き込み制御端子６によって、メモリアレイ９にお
ける欠陥部分の機能を、冗長メモリセル１１に代行させ
ることで、半導体メモリ全体としての機能を全うさせる
ことが可能となり、半導体メモリの製品歩留りが確実に
向上する。
ば、メモリアレイ９における欠陥が、たとえばパッケー
ジング後や実装後に発見された場合でも、アドレス端子
５や書き込み制御端子６によって、メモリアレイ９にお
ける欠陥部分の機能を、冗長メモリセル１１に代行させ
ることで、半導体メモリ全体としての機能を全うさせる
ことが可能となり、半導体メモリの製品歩留りが確実に
向上する。
【００４４】また、メモリアレイ９における欠陥に起因
する故障修理作業を大幅に簡略化することが可能とな
る。
する故障修理作業を大幅に簡略化することが可能とな
る。
【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００４６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】本発明の半導体装置によれば、パッケージ
ング後や実装後に複数の機能の中から任意の機能を選択
し利用できる、という効果が得られる。
ング後や実装後に複数の機能の中から任意の機能を選択
し利用できる、という効果が得られる。
【００４８】また、複数の機能が、特定機能と、当該特
定機能の代替動作を行う冗長機能の場合、特定機能の欠
陥を随時、冗長機能によって代行させることにより、パ
ッケージング後もしくは実装後での欠陥部分の救済によ
る製品歩留りの向上が可能となる。
定機能の代替動作を行う冗長機能の場合、特定機能の欠
陥を随時、冗長機能によって代行させることにより、パ
ッケージング後もしくは実装後での欠陥部分の救済によ
る製品歩留りの向上が可能となる。
【００４９】また、半導体装置として、主メモリ部およ
びこの主メモリ部の少なくとも一部を代替することが可
能な冗長メモリ部を備えた半導体メモリに適用した場合
は、パッケージング後や実装後においても、主メモリ部
の欠陥部分を冗長メモリ部に切り替えることにより、不
良ビットを正常に動作するビットに置き換えることが可
能となり、半導体メモリの歩留りが向上する、という効
果が得られる。
びこの主メモリ部の少なくとも一部を代替することが可
能な冗長メモリ部を備えた半導体メモリに適用した場合
は、パッケージング後や実装後においても、主メモリ部
の欠陥部分を冗長メモリ部に切り替えることにより、不
良ビットを正常に動作するビットに置き換えることが可
能となり、半導体メモリの歩留りが向上する、という効
果が得られる。
【図１】本発明の一実施例である半導体装置の一例を示
す概念図である。
す概念図である。
【図２】本発明の他の実施例である半導体装置の構成の
一例を示す概念図である。
一例を示す概念図である。
１ 書き込み制御端子 ２ 外部端子 ３ 機能選択ブロック（不揮発性記憶手段：制御手段） ４ａ 機能ブロック ４ｂ 機能ブロック ５ アドレス端子 ６ 書き込み制御端子 ７ アドレス記憶ブロック（不揮発性記憶手段） ８ デコーダ ９ メモリアレイ（機能ブロック） １０ 冗長メモリセル用デコーダ（制御手段） １０ａ 制御線 １１ 冗長メモリセル（機能ブロック） １２ Ｉ／Ｏコントロールブロック １３ Ｉ／Ｏ端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０１ Ｂ 6866−5Ｌ Ｈ０１Ｌ 21/82 27/10 ４９１ 7210−4Ｍ 8832−4Ｍ Ｈ０１Ｌ 21/82 Ａ 8832−4Ｍ Ｓ
Claims (7)
- 【請求項１】 外部端子からの電気信号で内部の電気的
接続状態を変更する不揮発性記憶手段を備えたことを特
徴とする半導体装置。 - 【請求項２】 複数の機能ブロックと、この機能ブロッ
クと共通または独立に設けられた外部端子に接続され、
この外部端子を介して制御情報が書き込まれる不揮発性
記憶手段と、この不揮発性記憶手段の前記制御情報によ
り複数の前記機能ブロックの中の任意の機能ブロックを
活性化させる制御手段とを含むことを特徴とする半導体
装置。 - 【請求項３】 複数の前記機能ブロックは、主メモリ部
と、この主メモリ部の少なくとも一部の機能を代替可能
な冗長メモリ部とからなり、前記外部端子は、前記主メ
モリ部および前記冗長メモリ部の少なくとも一方に対す
るアドレス入力が行われるアドレス端子であり、前記不
揮発性記憶手段は、前記アドレス端子から入力される制
御情報を記憶し、前記制御手段は、前記不揮発性記憶手
段に書き込まれた前記制御情報に基づいて前記冗長メモ
リ部を活性化させる動作を行うようにしたことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記外部端子の一部は、当該外部端子を
介して前記不揮発性記憶手段への情報の書き込みを制御
する制御端子として機能することを特徴とする請求項
１，２または３記載の半導体装置。 - 【請求項５】 前記不揮発性記憶手段は、不揮発性メモ
リ素子からなることを特徴とする請求項１，２，３また
は４記載の半導体装置。 - 【請求項６】 前記不揮発性記憶手段は、前記外部端子
からの電気信号の入力によって状態が持久的に変化する
電気的ヒューズからなることを特徴とする請求項１，
２，３または４記載の半導体装置。 - 【請求項７】 前記不揮発性記憶手段は、ＭＯＳトラン
ジスタからなり、ホットキャリアの注入による閾値電圧
のシフトを利用して、前記外部端子から入力される情報
を記憶することを特徴とする請求項１，２，３または４
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006950A JPH07211868A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006950A JPH07211868A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211868A true JPH07211868A (ja) | 1995-08-11 |
Family
ID=11652515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006950A Pending JPH07211868A (ja) | 1994-01-26 | 1994-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227385A2 (en) * | 2001-01-24 | 2002-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US6762969B2 (en) | 2002-02-07 | 2004-07-13 | Renesas Technology Corporation | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
-
1994
- 1994-01-26 JP JP6006950A patent/JPH07211868A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
| EP1227385A2 (en) * | 2001-01-24 | 2002-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| EP1227385A3 (en) * | 2001-01-24 | 2005-11-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US6762969B2 (en) | 2002-02-07 | 2004-07-13 | Renesas Technology Corporation | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
| US6967881B2 (en) | 2002-02-07 | 2005-11-22 | Renesas Technology Corp. | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW506135B (en) | Semiconductor integrated circuit device | |
| US4514830A (en) | Defect-remediable semiconductor integrated circuit memory and spare substitution method in the same | |
| US4970686A (en) | Semiconductor memory cells and semiconductor memory device employing the semiconductor memory cells | |
| US4672240A (en) | Programmable redundancy circuit | |
| US8189388B2 (en) | Fuse circuit and flash memory device having the same | |
| US6563750B2 (en) | Semiconductor memory including a circuit for selecting redundant memory cells | |
| US4998223A (en) | Programmable semiconductor memory apparatus | |
| KR900006160B1 (ko) | 반도체 기억 장치 | |
| US4794568A (en) | Redundancy circuit for use in a semiconductor memory device | |
| JP2785936B2 (ja) | 冗長回路のテスト方法 | |
| EP0905624A2 (en) | Semiconductor memory having redundancy circuit | |
| KR100470371B1 (ko) | 반도체 기억 장치 | |
| JPH07211868A (ja) | 半導体装置 | |
| US6178125B1 (en) | Semiconductor memory device preventing repeated use of spare memory cell and repairable by cell substitution up to two times | |
| US5355338A (en) | Redundancy circuit for semiconductor memory device | |
| KR100269503B1 (ko) | 용장 기능을 가지는 마스크 롬(Mask ROM Having Redundancy Function) | |
| US20080062738A1 (en) | Storage element and method for operating a storage element | |
| US7085181B2 (en) | Semiconductor device having storage circuit which stores data in nonvolatile manner by using fuse element | |
| JPH1116385A (ja) | 半導体記憶装置 | |
| US5319599A (en) | Redundancy circuit for semiconductor memory device | |
| JPH10334692A (ja) | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 | |
| JPS62107500A (ja) | 半導体メモリ装置 | |
| JPH11353896A (ja) | 半導体メモリチップにおける冗長的評価のための装置 | |
| KR100256127B1 (ko) | 반도체 메모리 소자의 리페어 장치 | |
| JPH07192493A (ja) | 冗長救済用不揮発性メモリ |