KR100865802B1 - 낸드 플래시 메모리 소자 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 데이터 저장을 위한 메모리 셀들을 포함하는 낸드 플래시 메모리 소자에 있어서, 상기 낸드 플래시 메모리 소자의 동작을 위한 옵션 정보를 복수개의 로직 코드로 저장하고 있는 퓨즈 회로부; 상기 퓨즈 회로부가 저장하고 있는 로직 코드를 비트별로 각각 임시 저장하는 다수의 레지스터들을 포함하는 레지스터부; 상기 낸드 플래시 메모리 소자의 테스트 동작을 위해 상기 퓨즈 회로부의 로직 코드에 관계없이 상기 레지스터부에 저장되는 로직 코드를 변경하여 저장하는 테스트부; 및 상기 레지스터부를 포함하여 상기 낸드 플래시 메모리 소자의 동작을 제어하는 프로세서를 포함한다.
퓨즈, 레지스터, 옵션, 로직 코드, 테스트 모드

Description

낸드 플래시 메모리 소자 및 그 동작 방법{Nand flash memory device and method for operating the same}
본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 특히 퓨즈와 레지스터 회로에 관한 것이다.
최근, 캠코더, 디지털 카메라, 휴대폰, MP3(MPEG-1 Layer3) 플레이어 등과 같은 모바일(mobile) 제품들에 대한 수요가 증가함에 따라 모바일 제품들의 동작 성능을 더욱 향상시키기 위한 노력들이 이루어지고 있다.
모바일 제품에 적용되는 낸드 플래시 메모리 소자는 적용되는 제품의 동작특성에 맞도록 내부 옵션이 결정되어 각각의 어플리케이션(응용) 프로그램에 따라 동작하도록 한다.
새로운 기술이 개발되면서 모바일 제품에서 요구하는 어플리케이션이 늘어나고, 이에 따라 낸드 플래시 메모리 소자에 다양한 옵션을 부여하는 기술이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 다양한 어플리케이션 개발을 위해 다양한 옵션 적용 및 변경이 가능한 낸드 플래시 메모리 소자 및 그 동작 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 낸드 플래시 메모리 소자는,
데이터 저장을 위한 메모리 셀들을 포함하는 낸드 플래시 메모리 소자에 있어서, 상기 낸드 플래시 메모리 소자의 동작을 위한 옵션 정보를 복수개의 로직 코드로 저장하고 있는 퓨즈 회로부; 상기 퓨즈 회로부가 저장하고 있는 로직 코드를 비트별로 각각 임시 저장하는 다수의 레지스터들을 포함하는 레지스터부; 상기 낸드 플래시 메모리 소자의 테스트 동작을 위해 상기 퓨즈 회로부의 로직 코드에 관계없이 상기 레지스터부에 저장되는 로직 코드를 변경하여 저장하는 테스트부; 및 상기 레지스터부를 포함하여 상기 낸드 플래시 메모리 소자의 동작을 제어하는 프로세서를 포함한다.
상기 낸드 플래시 메모리 소자는, 상기 메모리 셀들에 데이터를 저장하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로부; 및 상기 주변 회로부에 의해 입출력되는 데이터를 외부로 입출력하는 입출력 패드부를 더 포함한다.
상기 퓨즈 회로부는, 퓨즈를 포함하여 로직코드 출력을 위해 퓨즈에 의해 출력되는 퓨즈 코드를 저장하는 퓨즈회로를 복수개 포함하는 것을 특징으로 한다.
상기 퓨즈회로는, 순차적으로 입력되는 제 1 및 제 2 리셋 제어신호에 따라 각각 턴 온 되어 제 1 및 제 2 퓨즈 코드를 각각 출력하는 제 1 및 제 2 스위칭부; 및 상기 제1 및 제 2 스위칭부의 사이에 연결되는 퓨즈를 포함한다.
상기 퓨즈는 제 1 노드와 제 2 노드 사이에 연결되어 컷팅 되거나, 연결되고, 상기 제 1 노드는 접지노드와 연결되며, 상기 제 1 스위칭부는 상기 제 1 노드와 제 3 노드 사이에 연결되며, 상기 제 2 스위칭부는 상기 제 2 노드와 제 4 노드 사이에 연결되고, 상기 제 3 노드 및 제 4 노드를 통해 상기 제 1 및 제 2 리셋 제어신호와 퓨즈 컷팅 여부에 따른 퓨즈 코드가 출력되는 것을 특징으로 한다.
상기 레지스터부는, 상기 퓨즈 회로부로와 각각 연결되어 입력되는 로직코드 또는 로직 반전 코드를 임시 저장하기 위한 하나의 래치를 포함하는 레지스터 들을 포함하는 것을 특징으로 한다.
상기 래치는 제 5 노드와 제 6 노드 사이에 연결되고, 상기 제 5 노드에는 상기 퓨즈 회로부가 출력하는 상기 로직 코드가 입력되고, 상기 제 6 노드에는 상기 로직 코드의 반전된 논리 레벨을 가지는 로직 반전 코드가 각각 입력되는 것을 특징으로 한다.
상기 레지스터는, 상기 프로세서가 출력하는 제 1 제어신호에 따라 스위칭 하여 상기 제 5 노드와 상기 주변 회로부를 연결하여 상기 래치에 래치된 데이터를 전달하도록 하는 제 3 스위칭부; 상기 제 5 노드와 제 7 노드 사이와, 제 6 노드와 상기 제 7 노드 사이에 각각 연결되고, 각각 상기 테스트부가 출력하는 테스트 코드와, 상기 테스트 코드의 반전된 논리 레벨을 가지는 테스트 반전 코드에 따른 스위칭 동작을 수행하는 제 4 및 제 5 스위칭부와; 상기 제 7 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 2 제어신호에 따른 스위칭 동작을 수행하는 제 6 스위칭부; 및 상기 제 3 스위칭부를 통해 출력되는 상기 제 5 노드에 저장된 래치 데이터의 반전된 신호를 상기 프로세서가 출력하는 제 3 제어신호에 따라 상기 프로세서 또는 입출력 패드부로 전송하는 제 7 스위칭부를 포함한다.
상기 프로세서는 상기 낸드 플래시 메모리 소자의 테스트 동작을 수행하기 위해 제 2 제어신호를 출력하고, 상기 테스트부가 출력하는 테스트 코드와 테스트 반전 코드를 상기 래치에 저장하도록 하는 것을 특징으로 한다.
상기 프로세서는, 상기 제 1 및 제 3 제어신호를 출력하여 상기 제 1 및 제 3 스위칭부를 제어하여, 상기 제 5 노드에 저장된 래치 데이터를 상기 입출력패드부로 출력하도록 제어하는 것을 특징으로 한다.
상기 낸드 플래시 메모리 소자가 파워 온 될 때, 상기 제 1 및 제 2 리셋 제어신호가 순차적으로 입력되어 출력되는 로직 코드 와 로직 반전 코드가 순차적으로 제 5 노드 및 제 6 노드에 저장되는 것을 특징으로 한다.
상기 제 5 노드에 저장된 래치 데이터는, 상기 낸드 플래시 메모리 소자의 동작을 위하여 상기 주변 회로부로 출력되고, 상기 제 5 노드의 래치 데이터와 반대의 논리레벨을 갖는 데이터가 상기 프로세서부로 출력되는 것을 특징으로 한다.
상기 레지스터부는, 상기 퓨즈 회로부로와 각각 연결되어 입력되는 로직코드 를 임시 저장하기 위한 제 1 래치와, 상기 제 1 래치에 저장된 제 1 래치 데이터와 반대의 논리 레벨을 갖는 제 2 래치 데이터를 임시저장하고, 상기 제 2 래치 데이터를 상기 주변 회로부로 전달하기 위한 제 2 래치를 포함하는 레지스터 들을 포함하는 것을 특징으로 한다.
상기 제 1 래치는 제 8 노드와 제 9 노드 사이에 연결되고, 상기 제 8 노드에 상기 퓨즈 회로부가 출력하는 로직 코드가 입력되고 상기 제 9 노드에 상기 로직 코드의 반전된 논리 레벨을 가지는 로직 반전 코드가 각각 입력되는 것을 특징으로 한다.
상기 레지스터는, 상기 제 8 노드와 제 10 노드 사이와, 상기 제 9 노드와 상기 제 10 노드 사이에 각각 연결되어, 각각 상기 테스트부가 출력하는 테스트 코드와, 상기 테스트 코드의 반전된 논리 레벨을 가지는 테스트 반전 코드에 따른 스위칭 동작을 수행하는 제 8 및 제 9 스위칭부; 상기 제 2 래치가 제 11 노드와 제 12 노드 사이에 연결되고, 상기 제 11 노드와 제 13 노드 사이와 상기 제 12 노드와 상기 제 13 노드 사이에 각각 연결되어, 각각 상기 제 8 노드와 상기 제 9 노드에 래치된 데이터의 논리레벨에 따른 스위칭 동작을 수행하는 제 10 및 제 11 스위칭부; 상기 제 13 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 4 제어신호에 따른 스위칭 동작을 수행하는 제 12 스위칭부; 상기 제 10 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 5 제어신호에 따른 스위칭 동작을 수행하는 제 13 스위칭부; 및 상기 제 11 노드에 저장된 데이터와 반대의 논리레벨을 갖는 신호를 프로세서가 출력하는 제 6 제어신호에 따라 상기 프로세서 또는 상기 입출력 패드부로 전달하는 제 14 스위칭부를 포함한다.
상기 프로세서는, 상기 낸드 플래시 메모리 소자의 테스트 동작을 수행하기 위해 제 5 제어신호를 출력하고, 상기 테스트부가 출력하는 테스트 코드와 테스트 반전 코드를 상기 제 1 래치에 저장하도록 제어하고, 상기 제 4 제어신호를 출력하여 상기 제 1 래치에 저장된 데이터를 상기 제 2 래치에 저장하도록 제어하는 것을 특징으로 한다.
상기 프로세서는, 상기 제 6 제어신호를 출력하여 상기 제 14 스위칭부를 제어하여, 상기 제 11 노드에 저장된 래치 데이터와 반대되는 논리 레벨을 갖는 데이터를 상기 입출력패드부로 출력하도록 제어하는 것을 특징으로 한다.
상기 낸드 플래시 메모리 소자가 파워 온 될 때, 상기 제 1 및 제 2 리셋 제어신호가 순차적으로 입력되어 출력되는 로직 코드 와 로직 반전 코드가 순차적으로 제 8 노드 및 제 7 노드에 저장되도록 제어하고, 상기 프로세서는 제 4 제어신호를 출력하여 상기 제 8 노드와 제 7 노드에 저장된 래치 데이터와 반대되는 논리 레벨을 갖는 데이터가 상기 제 11 노드와 사기 제 12 노드에 저장되도록 제어하는 것을 특징으로 한다.
본 발명의 특징에 따른 낸드 플래시 메모리 소자의 동작 방법은,
동작을 위한 초기 설정값을 다수의 로직 코드들로 저장하는 퓨즈 회로부와, 상기 퓨즈 회로부가 출력하는 로직 코드들을 각각 임시 저장하는 레지스터들을 포함하는 낸드 플래시 메모리 소자의 동작 방법에 있어서, 전원이 인가되는 단계; 상기 전원이 인가에 따라 상기 퓨즈 회로부에 저장되는 로직 코드들이 생성되는 단 계; 현재 동작 레벨이 테스트 모드인지 여부에 따라, 상기 생성되는 로직 코드가 상기 레지스터들에 각각 저장되는 단계; 및 상기 레지스터들에 각각 저장된 로직 코드가 상기 낸드 플래시 메모리 소자의 동작을 위한 주변 회로들로 전송되어 초기 설정을 수행하는 단계를 포함한다.
상기 현재 동작 레벨이 테스트 모드인 경우, 상기 생성된 로직 코드와 무관하게 임의로 입력되는 테스트 코드가 상기 레지스터에 저장되는 단계; 및 상기 레지스터에 저장된 테스트 코드가 상기 낸드 플래시 메모리 소자의 동작을 위한 주변 회로들로 전송되어 초기 설정을 수행하는 단계를 포함한다.
상기 레지스터들에 저장된 데이터의 읽기 모드가 입력되는 경우, 상기 레지스터들에 저장된 로직 코드 또는 테스트 코드들이 외부로 출력되는 단계를 포함한다.
상기 레지스터들에 저장된 로직 코드 또는 테스트 코드는 상기 낸드 플래시 메모리 소자의 동작을 제어하는 프로세서로 전달되어 동작 제어를 위한 설정값으로 이용되는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리 소자 및 그 동작 방법은 낸드 플래시 메모리의 동작을 설정하는 옵션정보를 다양하게 적용하고, 변경이 용이하게 하여 다양한 어플리케이션에 적용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 블록도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)는 데이터가 저장되는 메모리 셀부(110)와, 메모리 셀부(110)에 데이터를 저장하고, 독출하기 위한 주변 회로부(120)와, 주변 회로부(120)를 통해 입출력 되는 데이터를 외부로 입출력하는 입출력 패드부(130)와, 상기 주변 회로부(120) 및 외부 입출력 패드부(130)를 포함한 낸드 플래시 메모리 소자의 동작 제어를 수행하는 프로세서(Processer)(140)와, 상기 낸드 플래시 메모리 소자의 동작을 위한 옵션을 제어하기 위한 로직 코드(Logic Code; LC)를 퓨즈의 컷팅 상태와 메탈 옵션 회로(Metal Option Circuit)의 조합에 의해 출력하기 위한 퓨즈 회로부(160)와, 상기 퓨즈 회로부(160)가 출력하는 로직 코드(LC)가 저장되는 레지스터부(Extra Register RAM)(160) 및 상기 낸드 플래시 메모리 소자(100)의 테스트 동작시에 상기 프로세서(140)를 대신하여 동작 제어를 수행하는 테스트부(170)를 포함한다.
메모리 셀부(110)는 다수의 메모리 셀들을 포함한다. 메모리 셀들에는 데이터가 프로그램된다. 이때 메모리 셀들에 데이터를 프로그램하거나 메모리 셀로부터 데이터를 독출하기 위한 동작을 주변 회로부(120)가 수행한다.
낸드 플래시 메모리 소자(100)의 주변 회로부(120)에는 페이지 버퍼 회로(미 도시), X 디코더(미도시), Y 디코더(미도시)등을 포함한다.
입출력 패드부(130)는 외부로부터의 데이터를 주변회로부(120)를 통해 메모리 셀부(110)로 전달하거나, 주변회로부(120)를 통해 메모리 셀부(110)로부터 독출한 데이터를 외부로 전달한다.
프로세서(140)는 마이크로프로세서로서 낸드 플래시 메모리 소자(100)의 동작을 제어한다. 레지스터부(150)는 엑스트라 레지스터 램(Extra Register RAM)으로 구성되는 다수의 레지스터들을 포함하고, 각각의 레지스터는 퓨즈 회로부(160)가 출력하는 로직 코드(LC)를 임시 저장하고 이를 주변 회로부(120), 입출력 패드부(130) 또는 프로세서(140)로 출력한다.
레지스터부(150)의 각각의 레지스터들은 하나의 래치 또는 두 개의 래치를 포함하고 퓨즈 회로부(160)의 1비트 퓨즈 회로에 각각 연결된다. 퓨즈 회로부(160)는 1비트의 로직코드(LC 및 /LC)를 출력하는 퓨즈 회로들을 복수개 포함한다.
퓨즈 회로부(160)내의 각각의 퓨즈 회로는 낸드 플래시 메모리 소자(100)의 동작을 위해 제공되는 로직 코드(LC)가 퓨즈 컷팅을 통해 저장되어 있으며, 파워온이 되면 저장된 로직 코드(LC)가 각각 연결된 레지스터로 전달된다. 그리고 레지스터들은 래치된 로직코드(LC)를 주변회로부(120) 또는 입출력 패드부(130) 또는 프로세서(140)로 제공한다.
상기 레지스터(151, 152)들은 1비트의 로직 코드(LC)를 저장하고 있으며, 주변회로부(120) 또는 입출력 패드부(130) 또는 프로세서(140)는 다수의 레지스터(151, 152)가 출력하는 로직 코드(LC)를 입력받아 옵션 정보로서 인식한다. 인식 되는 옵션 정보에 따라 낸드 플래시 메모리 소자(100)가 동작을 시작할 때 초기에 설정되는 설정값이 정해진다. 이때의 초기 설정값으로는 프로그램 또는 독출시에 필요한 전압 정보나, 동작의 우선순위 정보 등을 포함하여 낸드 플래시 메모리소자(100)의 초기 설정에 필요한 다양한 정보를 포함한다.
테스트부(170)는 낸드 플래시 메모리 소자(100)를 테스트하기 위하여 임의의 테스트 코드(Test Code; TC)를 레지스터부(150)의 각각의 레지스터(151, 152)들에 저장하여 이에 따른 초기 설정값이 변경될 수 있도록 한다.
본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)의 퓨즈 회로부(160)와 레지스터부(150)의 동작은 다음과 같은 4개의 동작 모드를 포함한다.
상기의 동작 모드는 각각 POR(Power On Reset) 모드(PM; POR Mode)와, 쓰기 모드(WM; Write Mode), 읽기 모드(RM; Read Mode) 및 동작 모드(OP; Operation Mode)이다. POR 모드(PM)는 낸드 플래시 메모리 소자(100)가 초기에 파워 온 되면서 초기화 하는 모드로서, 퓨즈 회로부(160)의 각각의 퓨즈 회로들은 퓨즈 컷팅을 통해 설정되는 로직 코드(LC)출력하고, 각각의 로직 코드(LC)들은 레지스터부(150)의 각각의 레지스터들에 저장된다. 레지스터부(150)에 저장된 로직 코드(LC)는 주변 회로부(120)로 전달된다.
쓰기 모드(WM)는 테스트부(170)가 낸드 플래시 메모리 소자(100)의 동작을 테스트 할 때, 테스트 환경 설정을 위해 레지스터부(150)에 강제적으로 테스트 코드(TC)를 저장하는 모드이다. 쓰기 모드(WM)에서는 퓨즈 회로부(160)의 퓨즈 컷팅 상태에 관계없이 원하는 테스트 코드(TC)를 레지스터부(150)의 레지스터(151, 152) 들에 저장하여 낸드 플래시 메모리 소자(100)가 초기 설정값을 변경하여 동작함으로써 테스트가 가능하다.
읽기 모드(RM)는 레지스터부(150)에 저장된 로직코드(LC)를 외부로 읽어내기 위한 모드로 레지스터부(150)에 저장된 로직 코드(LC)는 입출력 패드부(130)로 바로 출력된다.
동작 모드(OM)는 레지스터부(150)에 저장된 로직 코드(LC)가 프로세서(140) 또는 주변회로부(120)에 전달된다. 상기 전달된 로직코드(LC)의 조합에 의해 낸드 플래시 메모리 소자(100)의 동작을 위한 초기값이 설정된다.
도 1a와 같은 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)의 레지스터부(150)와 퓨즈 회로부(160)를 좀더 상세히 나타내면 다음과 같다.
도 1b는 도 1a의 상세 구조를 나타낸 블록도이다.
도 1b를 참조하면, 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)의 레지스터부(150)는 앞서 언급한 바와 같이 다수의 레지스터(151, 152)들이 포함된다. 그리고 퓨즈 회로부(160)는 도 1b에 도시한 것과 같은 퓨즈 회로가 복수개 포함된다. 각각의 레지스터(151, 152)에는 퓨즈 회로부(160)의 퓨즈 회로가 각각 연결된다.
퓨즈 회로는 퓨즈부(161)와 메탈 옵션부(162) 및 코드 출력부(163)를 포함한다.
상기 퓨즈 회로는 다음과 같이 구성된다.
도 1c는 도 1a의 퓨즈 회로의 상세 회로도이다.
도 1c를 참조하면, 퓨즈 회로는 두 개의 NMOS 트랜지스터(NM1, NM2)와 하나의 퓨즈(F1)를 포함하는 퓨즈부(161)와, 메탈 옵션부(162)와 코드 출력부(163)를 포함한다.
퓨즈부(161)의 NMOS 트랜지스터(NM1)는 노드(a1)와 노드(a3) 사이에 연결되고, NMOS 트랜지스터(NM1)의 게이트로 제 1 리셋 제어신호(RST1)가 입력된다. 그리고 NMOS 트랜지스터(NM2)는 노드(a2)와 노드(a4) 사이에 연결되고, NMOS 트랜지스터(NM2)의 게이트로 제2 리셋 제어신호(RST2)가 입력된다. 상기 노드(a3)와 노드(a4)로 출력되는 신호는 퓨즈의 컷팅 여부에 따라 출력되는 퓨즈 코드라 할 수 있다.
퓨즈(F1)는 노드(a1)와 노드(a2) 사이에 연결된다. 노드(a1)는 접지(gnd)로 연결된다. 접지전압은 논리 신호로 '로우'레벨을 나타낸다. 따라서 퓨즈(F1)의 컷팅 여부에 따라 노드(a3) 또는 노드(a4)로 논리신호 '로우'레벨의 신호가 출력된다.
메탈 옵션부(162)는 복수개의 마스크 코드(M; Mask Code)를 포함하며, 플래시 메모리 소자(100)의 초기 테스트 시에 사용된다. 코드 출력부(163)에서 상기 마스크 코드(M)와 퓨즈부(161)의 노드(a3)와 노드(a4)의 출력 신호가 연결되어 로직코드(LC; Logic code)와 반전 로직코드(/LC)로 출력한다. 상기 로직코드(LC)와 반전 로직코드(/LC)는 연결되는 레지스터(151 또는 152)에 입력된다. 이에 대한 동작은 다음의 레지스터 회로를 참조하여 자세히 설명하기로 한다.
상기 로직코드(LC)와 로직 반전코드(/LC)는 레지스터(151 또는 152)의 래치 회로의 양단에 각각 입력되고, 레지스터(151 또는 152)는 한 개의 래치(151의 레지스터) 또는 두 개의 래치(152의 레지스터)를 포함하여 구성될 수 있다.
도 1d는 제 1 실시 예에 따른 도 1b의 레지스터의 상세 회로도이다.
도 1d를 참조하면, 하나의 래치를 가지는 레지스터(151)는 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)와 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.
제1 NMOS 트랜지스터(N1)는 노드(K1)와 노드(K5) 사이에 연결되며, 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 1 제어신호(CS 1; Control Signal)가 입력된다.
제1 및 제2 인버터(IN1, IN2)는 노드(K1)와 노드(K2) 사이에 연결되어 제 1 래치(L1)를 구성한다. 노드(K1)에는 퓨즈 회로부(160)로부터 전달되는 로직 코드(LC; Logic Code)가 입력된다. 또한 노드(K2)에는 퓨즈 회로부(160)의 로직 반전 코드(/LC)가 입력된다.
제 2 NMOS 트랜지스터(N2)는 노드(K1)와 노드(K3) 사이에 연결된다. 제 2 NMOS 트랜지스터(N2)는 게이트에 테스트부(170)의 테스트 코드(TC; Test Code)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 노드(K2)와 노드(K3) 사이에 연결되며, 제 3 NMOS 트랜지스터(N3)의 게이트에는 테스트부(170)의 테스트 반전코드(/TC)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 노드(K3)와 접지노드(gnd) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에 제 2 제어신호(CS)가 입력된다. 그리고 제 5 NMOS 트랜지스터(N5)는 노드(K4)와 노드(K3) 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 2 제어신호(CS)가 입력된다.
제 1 내지 제 3 제어신호(CS1 내지 CS3)는 프로세서(140)가 출력하는 것으로 동작 모드에 따라 제1, 제4 또는 제5 NMOS 트랜지스터(N1, N4 또는 N5)에 제 1 내지 제 3 제어신호(CS1 내지 CS3)를 인가하여 래치(L1)에 래치된 옵션 정보를 주변회로부(120) 또는 프로세서(140) 또는 입출력 패드부(130)에 전달할 수 있게 한다.
제 3 및 제 4 인버터(IN3, IN4)는 노드(K5)와 주변회로(120)의 사이에 연결되어 레지스터(151)에 래치(L1)에 저장된 정보를 주변 회로부(120)로 전달한다. 그리고 노드(K3)를 통해 래치(L1)에 저장된 정보가 프로세서(140) 또는 입출력 패드부(130)로 출력된다.
POR 모드(PM)에서는 제1, 제4, 및 제5 NMOS 트랜지스터(N1, N4, N5)에 제어신호를 입력하지 않아 모두 턴오프 시킨다. 그리고 퓨즈 회로부(160)로부터 입력되는 로직 코드(LC)와 반전 로직코드(/LC)가 래치(L1)에 저장된다.
그리고 동작 모드(OM)에서는 래치(L1)에 저장된 로직코드(LC)를 주변 회로부(120)와 프로세서(140)로 전달된다. 이를 위하여 프로세서(140)는 제 1 및 제 5 NMOS 트랜지스터(N1, N5)의 게이트에 제 1 및 제 3 제어신호(CS1, CS3)를 입력하여 제1 및 제 5 NMOS 트랜지스터(N1, N5)를 턴 온 시킨다.
쓰기 모드(WM)에서는 제 4 NMOS 트랜지스터(N4)가 턴 온 되도록 제 2 제어신호(CS2)가 입력되고, 테스트부(170)가 테스트 코드(TC) 또는 테스트 반전 코드(/TC)를 입력한다. 상기 테스트 코드(TC) 또는 테스트 반전코드(/TC)에 의해 제2 또는 제3 NMOS 트랜지스터(N2 또는 N3)가 턴 온 되고, 따라서 노드(K1) 또는 노드(K2)가 접지노드와 연결되어 '로우' 레벨의 논리값을 가지게 된다.
읽기 모드(RM)에서는 래치(L1)에 저장된 로직 코드(LC)를 입출력 패드부(140)로 출력해야 하므로 제1 및 제5 NMOS 트랜지스터(N1 및 N5)를 턴 온 시킨다.
상기의 레지스터(151)의 래치(L1)에 도 1c와 같은 퓨즈 회로부(160)의 로직 코드가 입력되는 과정은 다음과 같다.
퓨즈 회로부(160)에 제 1 리셋 제어신호(RST1)와 제2 리셋 제어신호(RST2)는 순차적으로 하이 레벨로 입력된다. 먼저 제1 리셋 제어신호(RST1)가 하이 레벨로 입력된 상태에서 NMOS 트랜지스터(NM1)는 턴온 된다. 이때 퓨즈(F1)가 컷팅 되어 있다면 노드(a3)는 접지노드와 연결되므로 '로우'레벨이 된다. 따라서 로직 코드(LC)는 '로우'값이 된다. 상기 로직 코드(LC)는 레지스터(151)의 래치(L1)의 노드(K1)에 저장된다. 따라서 래치(L1)의 특성에 따라 노드(K2)는 '하이' 레벨의 논리 데이터가 유지된다.
그리고 제2 리셋 제어신호(RST2)가 입력되면, NMOS 트랜지스터(NM2)가 턴 온 된다. 그러나 퓨즈(F1)가 컷팅 되어 있기 때문에 노드(a4)는 플로팅 상태가 된다. 이는 노드(a4)를 통해서는 어떤 논리레벨 코드도 출력되지 않는 것을 의미한다. 이에 따라 레지스터(151)의 래치(L1)회로에 저장되어 있던 데이터는 변경되지 않는다.
한편, 퓨즈(F1)가 컷팅 되어 있지 않은 상태에서는 제1 리셋 제어신호(RST1) 가 인가되면 NMOS 트랜지스터(NM1)가 턴 온 되어 노드(a3)가 '로우'레벨이 되면, 레지스터(151)의 래치(L1)의 노드(K1)은 로우 레벨의 로직코드(LC)가 입력되고 노드(K2)는 하이 레벨의 논리 데이터가 유지된다.
그리고 제2 리셋 제어신호(RST2)가 인가되면 NMOS 트랜지스터(NM2)가 턴온 되고, 노드(a4)도 '로우'레벨이 된다. 그리고 노드(a4)가 '로우' 레벨이 되면 반전 로직코드(/LC)가 '로우' 레벨로 출력된다. 따라서 레지스터(151)의 래치(L1)에 래치되어 있던 데이터가 반전되어 노드(K2)는 '로우' 레벨의 논리 데이터가 유지되고, 노드(K1)는 '하이'레벨의 논리 데이터를 유지한다.
이상과 같은 동작 방법에 의해 퓨즈 회로부(160)의 퓨즈 컷팅에 따른 로직 코드는 래치(L1)에 저장된다. 상기의 퓨즈 회로부(160)의 퓨즈 컷팅에 따른 로직 코드가 래치(L1)에 저장되는 과정은 다음의 두 개의 래치를 가지는 레지스터(152)의 경우에도 동일하게 적용된다.
도 1e는 제 2 실시 예에 따른 도 1a의 레지스터의 상세 회로도이다.
도 1e를 참조하면, 두 개의 래치를 포함하는 레지스터(152)는 제 6 내지 제12 NMOS 트랜지스터(N6 내지 N12)와, 제5 내지 제10 인버터(IN5 내지 IN10)를 포함한다.
제5 및 제6 인버터(IN5, IN6)는 노드(K6)와 노드(K7) 사이에 연결되는 제1 래치(L10)로 구성되고, 제7 및 제8 인버터(IN7, IN8)는 노드(K9)와 노드(K10)사이에 연결되는 제2 래치(20)로 구성된다.
노드(K6)에는 퓨즈 회로부(160)의 로직 코드(LC)가 입력되고, 노드(K7)에는 반전 로직코드(/LC)가 입력된다.
제 6 NMOS 트랜지스터(N6)는 노드(K6)와 노드(K8) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 테스트부(170)의 테스트 코드(TC)가 입력된다. 제7 NMOS 트랜지스터(N7)는 노드(K7)와 노드(K8) 사이에 연결되고, 제7 NMOS 트랜지스터(N7)의 게이트에는 테스트 반전코드(/TC)가 입력된다.
제 8 NMOS 트랜지스터(N8)는 노드(K9)와 노드(K1 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 노드(K6)가 연결된다. 그리고 제 9 NMOS 트랜지스터(N9)는 노드(K10)와 노드(K11) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 노드(K7)가 연결된다.
제 10 NMOS 트랜지스터(N10)는 노드(K11)와 접지노드 사이에 연결되며, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 4 제어신호(CS)가 입력된다. 또한 제 11 NMOS 트랜지스터(N11)는 노드(K8)와 접지노드 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 5 제어신호(CS5)가 입력된다.
제 12 NMOS 트랜지스터(N12)는 노드(K12)와 노드(K8) 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 6 제어신호(CS6)가 입력된다.
그리고 제 9 및 제 10 인버터(IN9, IN10)는 노드(K9)와 주변회로부 사이에 직렬로 연결되고, 제 9 및 제 10 인버터(IN9, IN10)의 접점이 노드(K12)이다.
상기와 같은 두 개의 래치를 갖는 레지스터의 동작은 다음과 같다.
POR 모드(PM)에서 프로세서(140)는 제 4 제어신호(CS4)를 인가하여 제 10 NMOS 트랜지스터(N10)를 턴 온 한다. 그리고 퓨즈 회로부(160)의 로직 코드(LC) 및 로직 반전 코드(/LC)가 제 1 래치(L10)에 입력된다.
상기 제 1 래치(L10)에 입력된 로직코드(LC)와 로직 반전 코드(/LC)의 값에 따라 제 8 및 제 9 NMOS 트랜지스터(N8, N9)가 턴 온 또는 오프 된다. 제 8 및 제 9 NMOS 트랜지스터(N8, N9)가 턴 온 또는 오프 됨에 따라 노드(K9) 또는 노드(K10)는 제 10 NMOS 트랜지스터(N10)를 통해 접지노드에 연결된다. 따라서 제1 래치(L10)에 래치된 로직 코드(LC)에 대해 제2 래치(L20)는 반대 위상의 데이터가 래치된다. 상기 제1 래치(L10)에 로직 코드가 저장되는 과정은 앞서 도 1d에서 래치(L1)에 로직 코드가 저장되는 과정과 동일하게 동작된다.
동작 모드(OM)가 되면, 프로세서(140)는 제 6 제어신호(CS6)를 인가하여 제 12 NMOS 트랜지스터(N12)를 턴 온 한다. 따라서 제 2 래치(L20)에 래치된 데이터가 주변 회로부(120)와 프로세서(140)로 전달된다. 한편 제 6 제어신호(CS6)가 인가된 상태에서 읽기 모드(RM)가 되면, 제 2 래치(L20)에 래치된 데이터는 입출력 패드부(130)로 전달된다.
그리고 쓰기 모드(WM)에서 프로세서(140)는 제 5 제어신호(CS5)를 인가하여 제 11 NMOS 트랜지스터(N11)를 턴온 한다. 그리고 테스트부(170)의 테스트 코드(TC)와 테스트 반전 코드(/TC)를 인가하여 제 6 또는 제 7 NMOS 트랜지스터(N6, N7)를 턴 온 또는 턴오프 시켜 제 1 래치(L10)로 래치시킨다.
제 1 래치(L10)에 래치된 테스트 코드(LC)는 제 2 래치(L20)에 반전되어 저장되고, 테스트 동작을 위해 프로세서(140)가 제 6 제어신호(CS6)를 인가하여 주변 회로부(120)와 프로세서(140)에서 적용할 수 있도록 한다.
레지스터부(150)는 상기의 제 1 실시 예에 따른 레지스터(151)와 제 2 실시 에에 따른 레지스터(152)가 동시에 사용 구성되거나, 어느 한 종류의 레지스터만이 구성될 수 있다.
또한, 테스터부(170)는 테스트를 수행하기에 앞서 레지스터부(150)에 래치되어 있는 로직 코드를 읽고, 변경해야 할 데이터만을 선택적으로 변경시킬 수 있다. 이는 테스트를 위해 모든 비트의 테스트 코드를 입력하지 않고 변경되어야 하는 비트의 테스트 비트만을 변경시킴으로써 테스트 코드의 입력이 보다 간단하고, 빨라진다.
상기의 낸드 플래시 메모리소자(100)의 퓨즈 회로부(160)와 레지스터부(150)에 의한 동작 모드에 따른 동작방법은 다음과 같다.
도 2는 본 발명의 실시 예에 따른 퓨즈 레지스터 회로의 동작 방법을 나타낸 순서도이다.
도 2를 참조하면, 낸드 플래시 메모리 소자(100)가 초기에 구동을 위해 전원이 인가되면 POR 모드(PM)가 진행된다(S200). POR 모드(PM)에서는 퓨즈 회로부(160)가 퓨즈 컷팅 여부에 따라 로직코드(LC)를 생성하여 출력한다(S210). 그리고 현재 쓰기 모드(WM)가 아니라면 생성된 로직코드(LC)는 그대로 레지스터부(150)의 각각의 레지스터(151, 152)들에 저장된다(S240).
현재 테스트 모드 상태에 있다면(S220), 로직 코드(LC)가 출력된다 하여도 이를 무시하고, 테스트부(170)가 입력하는 테스트 코드(TC)가 저장된다(S230).
레지스터부(150)에 로직코드(LC) 또는 테스트 코드(TC)가 저장된 이후에는 주변 회로부(120)로 저장된 데이터가 전송된다(S250). 주변 회로부(120)는 입력되는 데이터에 따라 초기화를 수행한다. 또한 읽기 모드(RM)일 경우(S260)에는 레지스터부(150)에 저장된 데이터가 입출력 패드부(130)로 출력된다(S270).
동작 모드(OM)에서는 레지스터부(150)의 데이터가 프로세서(140)로도 전송되어 동작을 위한 초기화를 하도록 한다(S290).
이상에서 설명한 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자(100)는
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 블록도이다.
도 1b는 도 1a의 상세 구조를 나타낸 블록도이다.
도 1c는 도 1a의 퓨즈 회로부의 상세 회로도이다.
도 1d는 제 1 실시 예에 따른 도 1a의 레지스터의 상세 회로도이다.
도 1e는 제 2 실시 예에 따른 도 1a의 레지스터의 상세 회로도이다.
도 2는 본 발명의 실시 예에 따른 퓨즈 레지스터 회로의 동작 방법을 나타낸 순서도이다.
*도면의 주요 부분의 간단한 설명*
100 : 낸드 플래시 메모리 소자 110 : 메모리 셀부
120 : 주변 회로부 130 : 입출력 패드부
140 : 프로세서 150 : 레지스터부
160 : 퓨즈 회로부 170 : 테스트부

Claims (22)

  1. 데이터 저장을 위한 메모리 셀들을 포함하는 낸드 플래시 메모리 소자에 있어서,
    상기 낸드 플래시 메모리 소자의 동작을 위한 옵션 정보를 복수개의 로직 코드로 저장하고 있는 퓨즈 회로부;
    상기 퓨즈 회로부가 저장하고 있는 로직 코드를 비트별로 각각 임시 저장하는 다수의 레지스터들을 포함하는 레지스터부;
    상기 낸드 플래시 메모리 소자의 테스트 동작을 위해 상기 퓨즈 회로부의 로직 코드에 관계없이 상기 레지스터부에 저장되는 로직 코드를 변경하여 저장하는 테스트부; 및
    상기 레지스터부를 포함하여 상기 낸드 플래시 메모리 소자의 동작을 제어하는 프로세서
    를 포함하는 낸드 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 낸드 플래시 메모리 소자는,
    상기 메모리 셀들에 데이터를 저장하거나, 상기 메모리 셀들에 저장된 데이터를 독출하기 위해 동작하는 주변 회로부; 및
    상기 주변 회로부에 의해 입출력되는 데이터를 외부로 입출력하는 입출력 패 드부;
    를 더 포함하는 낸드 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 퓨즈 회로부는,
    퓨즈를 포함하여 로직코드 출력을 위해 퓨즈에 의해 출력되는 퓨즈 코드를 저장하는 퓨즈회로를 복수개 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  4. 제 3항에 있어서
    상기 퓨즈 회로는,
    순차적으로 입력되는 제 1 및 제 2 리셋 제어신호에 따라 각각 턴 온 되어 제 1 및 제 2 퓨즈 코드를 각각 출력하는 제 1 및 제 2 스위칭부; 및
    상기 제1 및 제 2 스위칭부의 사이에 연결되는 퓨즈
    를 포함하는 낸드 플래시 메모리 소자.
  5. 제 4항에 있어서,
    상기 퓨즈는 제 1 노드와 제 2 노드 사이에 연결되어 컷팅 되거나, 연결되고, 상기 제 1 노드는 접지노드와 연결되며,
    상기 제 1 스위칭부는 상기 제 1 노드와 제 3 노드 사이에 연결되며,
    상기 제 2 스위칭부는 상기 제 2 노드와 제 4 노드 사이에 연결되고,
    상기 제 3 노드 및 제 4 노드를 통해 상기 제 1 및 제 2 리셋 제어신호와 퓨즈 컷팅 여부에 따른 퓨즈 코드가 출력되는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  6. 제 2항에 있어서,
    상기 레지스터부는,
    상기 퓨즈 회로부로와 각각 연결되어 입력되는 로직코드 또는 로직 반전 코드를 임시 저장하기 위한 하나의 래치를 포함하는 레지스터 들을 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  7. 제 6항에 있어서,
    상기 래치는 제 5 노드와 제 6 노드 사이에 연결되고,
    상기 제 5 노드에는 상기 퓨즈 회로부가 출력하는 상기 로직 코드가 입력되고, 상기 제 6 노드에는 상기 로직 코드의 반전된 논리 레벨을 가지는 로직 반전 코드가 각각 입력되는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  8. 제 7항에 있어서,
    상기 레지스터는,
    상기 프로세서가 출력하는 제 1 제어신호에 따라 스위칭 하여 상기 제 5 노 드와 상기 주변 회로부를 연결하여 상기 래치에 래치된 데이터를 전달하도록 하는 제 3 스위칭부;
    상기 제 5 노드와 제 7 노드 사이와, 제 6 노드와 상기 제 7 노드 사이에 각각 연결되고, 각각 상기 테스트부가 출력하는 테스트 코드와, 상기 테스트 코드의 반전된 논리 레벨을 가지는 테스트 반전 코드에 따른 스위칭 동작을 수행하는 제 4 및 제 5 스위칭부와;
    상기 제 7 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 2 제어신호에 따른 스위칭 동작을 수행하는 제 6 스위칭부; 및
    상기 제 3 스위칭부를 통해 출력되는 상기 제 5 노드에 저장된 래치 데이터의 반전된 신호를 상기 프로세서가 출력하는 제 3 제어신호에 따라 상기 프로세서 또는 입출력 패드부로 전송하는 제 7 스위칭부
    를 포함하는 낸드 플래시 메모리 소자.
  9. 제 8항에 있어서,
    상기 프로세서는 상기 낸드 플래시 메모리 소자의 테스트 동작을 수행하기 위해 제 2 제어신호를 출력하고, 상기 테스트부가 출력하는 테스트 코드와 테스트 반전 코드를 상기 래치에 저장하도록 하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  10. 제 8항에 있어서,
    상기 프로세서는,
    상기 제 1 및 제 3 제어신호를 출력하여 상기 제 1 및 제 3 스위칭부를 제어하여, 상기 제 5 노드에 저장된 래치 데이터를 상기 입출력패드부로 출력하도록 제어하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  11. 제 8항에 있어서,
    상기 낸드 플래시 메모리 소자가 파워 온 될 때,
    상기 제 1 및 제 2 리셋 제어신호가 순차적으로 입력되어 출력되는 로직 코드 와 로직 반전 코드가 순차적으로 제 5 노드 및 제 6 노드에 저장되는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  12. 제 8항에 있어서,
    상기 제 5 노드에 저장된 래치 데이터는,
    상기 낸드 플래시 메모리 소자의 동작을 위하여 상기 주변 회로부로 출력되고, 상기 제 5 노드의 래치 데이터와 반대의 논리레벨을 갖는 데이터가 상기 프로세서부로 출력되는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  13. 제 2항에 있어서,
    상기 레지스터부는,
    상기 퓨즈 회로부로와 각각 연결되어 입력되는 로직코드를 임시 저장하기 위 한 제 1 래치와, 상기 제 1 래치에 저장된 제 1 래치 데이터와 반대의 논리 레벨을 갖는 제 2 래치 데이터를 임시저장하고, 상기 제 2 래치 데이터를 상기 주변 회로부로 전달하기 위한 제 2 래치를 포함하는 레지스터 들을 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  14. 제 13항에 있어서,
    상기 제 1 래치는 제 8 노드와 제 9 노드 사이에 연결되고,
    상기 제 8 노드에 상기 퓨즈 회로부가 출력하는 로직 코드가 입력되고 상기 제 9 노드에 상기 로직 코드의 반전된 논리 레벨을 가지는 로직 반전 코드가 각각 입력되는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  15. 제 13항에 있어서,
    상기 레지스터는,
    상기 제 8 노드와 제 10 노드 사이와, 상기 제 9 노드와 상기 제 10 노드 사이에 각각 연결되어, 각각 상기 테스트부가 출력하는 테스트 코드와, 상기 테스트 코드의 반전된 논리 레벨을 가지는 테스트 반전 코드에 따른 스위칭 동작을 수행하는 제 8 및 제 9 스위칭부;
    상기 제 2 래치가 제 11 노드와 제 12 노드 사이에 연결되고, 상기 제 11 노드와 제 13 노드 사이와 상기 제 12 노드와 상기 제 13 노드 사이에 각각 연결되어, 각각 상기 제 8 노드와 상기 제 9 노드에 래치된 데이터의 논리레벨에 따른 스 위칭 동작을 수행하는 제 10 및 제 11 스위칭부;
    상기 제 13 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 4 제어신호에 따른 스위칭 동작을 수행하는 제 12 스위칭부;
    상기 제 10 노드와 접지노드 사이에 연결되어 상기 프로세서가 출력하는 제 5 제어신호에 따른 스위칭 동작을 수행하는 제 13 스위칭부; 및
    상기 제 11 노드에 저장된 데이터와 반대의 논리레벨을 갖는 신호를 프로세서가 출력하는 제 6 제어신호에 따라 상기 프로세서 또는 상기 입출력 패드부로 전달하는 제 14 스위칭부
    를 포함하는 낸드 플래시 메모리 소자.
  16. 제 15항에 있어서,
    상기 프로세서는,
    상기 낸드 플래시 메모리 소자의 테스트 동작을 수행하기 위해 제 5 제어신호를 출력하고, 상기 테스트부가 출력하는 테스트 코드와 테스트 반전 코드를 상기 제 1 래치에 저장하도록 제어하고,
    상기 제 4 제어신호를 출력하여 상기 제 1 래치에 저장된 데이터를 상기 제 2 래치에 저장하도록 제어하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  17. 제 15항에 있어서,
    상기 프로세서는,
    상기 제 6 제어신호를 출력하여 상기 제 14 스위칭부를 제어하여, 상기 제 11 노드에 저장된 래치 데이터와 반대되는 논리 레벨을 갖는 데이터를 상기 입출력패드부로 출력하도록 제어하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  18. 제 15항에 있어서,
    상기 낸드 플래시 메모리 소자가 파워 온 될 때,
    상기 제 1 및 제 2 리셋 제어신호가 순차적으로 입력되어 출력되는 로직 코드 와 로직 반전 코드가 순차적으로 제 8 노드 및 제 7 노드에 저장되도록 제어하고,
    상기 프로세서는 제 4 제어신호를 출력하여 상기 제 8 노드와 제 7 노드에 저장된 래치 데이터와 반대되는 논리 레벨을 갖는 데이터가 상기 제 11 노드와 사기 제 12 노드에 저장되도록 제어하는 것을 특징으로 하는 낸드 플래시 메모리 소자.
  19. 동작을 위한 초기 설정값을 다수의 로직 코드들로 저장하는 퓨즈 회로부와, 상기 퓨즈 회로부가 출력하는 로직 코드들을 각각 임시 저장하는 레지스터들을 포함하는 낸드 플래시 메모리 소자의 동작 방법에 있어서,
    전원이 인가되는 단계;
    상기 전원이 인가에 따라 상기 퓨즈 회로부에 저장되는 로직 코드들이 생성되는 단계;
    현재 동작 레벨이 테스트 모드인지 여부에 따라, 상기 생성되는 로직 코드가 상기 레지스터들에 각각 저장되는 단계; 및
    상기 레지스터들에 각각 저장된 로직 코드가 상기 낸드 플래시 메모리 소자의 동작을 위한 주변 회로들로 전송되어 초기 설정을 수행하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 동작 방법.
  20. 제 19항에 있어서,
    상기 현재 동작 레벨이 테스트 모드인 경우,
    상기 생성된 로직 코드와 무관하게 임의로 입력되는 테스트 코드가 상기 레지스터에 저장되는 단계; 및
    상기 레지스터에 저장된 테스트 코드가 상기 낸드 플래시 메모리 소자의 동작을 위한 주변 회로들로 전송되어 초기 설정을 수행하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 동작 방법.
  21. 제 19 항 또는 제 20항에 있어서,
    상기 레지스터들에 저장된 데이터의 읽기 모드가 입력되는 경우,
    상기 레지스터들에 저장된 로직 코드 또는 테스트 코드들이 외부로 출력되는 단계를 포함하는 낸드 플래시 메모리 소자의 동작 방법.
  22. 제 19 항 또는 제 20항에 있어서,
    상기 레지스터들에 저장된 로직 코드 또는 테스트 코드는 상기 낸드 플래시 메모리 소자의 동작을 제어하는 프로세서로 전달되어 동작 제어를 위한 설정값으로 이용되는 단계를 포함하는 낸드 플래시 메모리 소자의 동작 방법.
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