JP2002042484A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 冗長出力データの冗長出力選択回路の選択動
作の良否テストが可能な、冗長データ出力機能を有する
半導体集積回路を得る。 【解決手段】 スキャンフリップフロップＳＦＦＣ<i+3
>,ＳＦＦＣ<i+2>,ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のデータ
入力Ｄの接続先が、従来のＲＡＭ２１１の出力データＤ
Ｏ<i+3>，ＤＯ<i+2>，ＤＯ<i+1>，ＤＯ<i>から、それぞ
れ冗長出力データＸＤＯ<i+3>,ＸＤＯ<i+2>,ＸＤＯ<i+1
>,ＸＤＯ<i>に変更されている。ＡＮＤゲート２１は一
方入力にシリアル出力ＳＯ<i+4>を受け、他方入力にセ
レクタテスト信号ＰＦＩＮを受け、その出力がＡＮＤゲ
ート２２３の他方入力となる。直列に接続されるＡＮＤ
ゲート２２１〜２２３それぞれの一方入力にＳＦＦＣ<i
+1>〜ＳＦＦＣ<i+3>のシリアル出力ＳＯ<i+1>〜ＳＯ<i+
3>を受ける。
作の良否テストが可能な、冗長データ出力機能を有する
半導体集積回路を得る。 【解決手段】 スキャンフリップフロップＳＦＦＣ<i+3
>,ＳＦＦＣ<i+2>,ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のデータ
入力Ｄの接続先が、従来のＲＡＭ２１１の出力データＤ
Ｏ<i+3>，ＤＯ<i+2>，ＤＯ<i+1>，ＤＯ<i>から、それぞ
れ冗長出力データＸＤＯ<i+3>,ＸＤＯ<i+2>,ＸＤＯ<i+1
>,ＸＤＯ<i>に変更されている。ＡＮＤゲート２１は一
方入力にシリアル出力ＳＯ<i+4>を受け、他方入力にセ
レクタテスト信号ＰＦＩＮを受け、その出力がＡＮＤゲ
ート２２３の他方入力となる。直列に接続されるＡＮＤ
ゲート２２１〜２２３それぞれの一方入力にＳＦＦＣ<i
+1>〜ＳＦＦＣ<i+3>のシリアル出力ＳＯ<i+1>〜ＳＯ<i+
3>を受ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置の記憶回路部分に対するテスト回路及び冗長回路に
関するものである。
装置の記憶回路部分に対するテスト回路及び冗長回路に
関するものである。
【０００２】
【従来の技術】半導体集積回路装置の記憶回路部分に対
する従来のテスト回路及び冗長回路は、例えば、特開平
８−９４７１８号公報(USP5815512)に開示されたテスト
回路及び冗長回路がある。
する従来のテスト回路及び冗長回路は、例えば、特開平
８−９４７１８号公報(USP5815512)に開示されたテスト
回路及び冗長回路がある。
【０００３】図７１〜図７４は、テスト回路と冗長回路
を備えたＲＡＭから構成される従来の半導体集積回路を
示す図であり、図７１は図７２と図７３との位置関係を
示す説明図であり、図７２及び図７３は従来のＲＡＭの
回路構成を示す回路図である。図７４は、図７２及び図
７３で示した比較回路付きスキャン・フリップフロップ
ＳＦＦＣ<i>〜ＳＦＦＣ<i+4>それぞれの内部構成を示す
回路図である。
を備えたＲＡＭから構成される従来の半導体集積回路を
示す図であり、図７１は図７２と図７３との位置関係を
示す説明図であり、図７２及び図７３は従来のＲＡＭの
回路構成を示す回路図である。図７４は、図７２及び図
７３で示した比較回路付きスキャン・フリップフロップ
ＳＦＦＣ<i>〜ＳＦＦＣ<i+4>それぞれの内部構成を示す
回路図である。
【０００４】図７４に示すように、コンパレータ２０１
はＥＸ−ＯＲゲート２０２及びＮＡＮＤゲート２０３か
ら構成され、ＥＸ−ＯＲゲート２０２は一方入力及び他
方入力に入力データＤ及び期待値データＥＸＰを受け、
ＮＡＮＤゲート２０３は一方入力がＥＸ−ＯＲゲート２
０２の出力に接続され、他方入力に比較制御信号ＣＭＰ
を受ける。そして、ＮＡＮＤゲート２０３の出力がコン
パレータ２０１の出力となる。
はＥＸ−ＯＲゲート２０２及びＮＡＮＤゲート２０３か
ら構成され、ＥＸ−ＯＲゲート２０２は一方入力及び他
方入力に入力データＤ及び期待値データＥＸＰを受け、
ＮＡＮＤゲート２０３は一方入力がＥＸ−ＯＲゲート２
０２の出力に接続され、他方入力に比較制御信号ＣＭＰ
を受ける。そして、ＮＡＮＤゲート２０３の出力がコン
パレータ２０１の出力となる。
【０００５】ＡＮＤゲート２０４は一方入力がコンパレ
ータ２０１の出力に接続され、セレクタ２０５は“０”
入力にシリアル入力（データ）ＳＩを受け、“１”入力
がＡＮＤゲート２０４の出力に接続され、制御入力にテ
ストモード信号ＴＭを受ける。そして、セレクタ２０５
はテストモード信号ＴＭの“１”／“０”に基づき
“１”入力／“０”入力より得られる信号を出力部Ｙよ
り出力する。
ータ２０１の出力に接続され、セレクタ２０５は“０”
入力にシリアル入力（データ）ＳＩを受け、“１”入力
がＡＮＤゲート２０４の出力に接続され、制御入力にテ
ストモード信号ＴＭを受ける。そして、セレクタ２０５
はテストモード信号ＴＭの“１”／“０”に基づき
“１”入力／“０”入力より得られる信号を出力部Ｙよ
り出力する。
【０００６】セレクタ２０６は“０”入力に入力データ
Ｄを受け、“１”入力がセレクタ２０５の出力部Ｙに接
続され、制御入力にシフトモード信号ＳＭを受ける。そ
して、セレクタ２０６はシフトモード信号ＳＭの“１”
／“０”に基づき“１”入力／“０”入力より得られる
信号を出力部Ｙより出力する。このセレクタ２０６の出
力部Ｙより得あれる信号が出力データＰとなる。
Ｄを受け、“１”入力がセレクタ２０５の出力部Ｙに接
続され、制御入力にシフトモード信号ＳＭを受ける。そ
して、セレクタ２０６はシフトモード信号ＳＭの“１”
／“０”に基づき“１”入力／“０”入力より得られる
信号を出力部Ｙより出力する。このセレクタ２０６の出
力部Ｙより得あれる信号が出力データＰとなる。
【０００７】Ｄ−ＦＦ（Ｄ型フリップフロップ）２０７
はＤ入力にセレクタ２０６の出力部Ｙが接続され、トグ
ル入力Ｔにタイミング信号（クロック信号）Ｔを受け、
そのＱ出力部より得られる信号がデータ出力Ｑ及びシリ
アル出力（データ）ＳＯとして外部に出力されるととも
に、ＡＮＤゲート２０４の他方入力に帰還する。
はＤ入力にセレクタ２０６の出力部Ｙが接続され、トグ
ル入力Ｔにタイミング信号（クロック信号）Ｔを受け、
そのＱ出力部より得られる信号がデータ出力Ｑ及びシリ
アル出力（データ）ＳＯとして外部に出力されるととも
に、ＡＮＤゲート２０４の他方入力に帰還する。
【０００８】図７２及び図７３に示すように、図７４で
示した回路構成のスキャン・フリップフロップＳＦＦＣ
<i>〜ＳＦＦＣ<i+4>を５個直列接続してＲＡＭテスト用
のスキャンパスを有している。以下、スキャン・フリッ
プフロップＳＦＦＣ<>を単にＳＦＦＣ<>と略する場合が
ある。
示した回路構成のスキャン・フリップフロップＳＦＦＣ
<i>〜ＳＦＦＣ<i+4>を５個直列接続してＲＡＭテスト用
のスキャンパスを有している。以下、スキャン・フリッ
プフロップＳＦＦＣ<>を単にＳＦＦＣ<>と略する場合が
ある。
【０００９】すなわち、ＳＦＦＣ<i+4>はシリアル入力
データＳＩＤＯ<i+4>をシリアル入力ＳＩとし、シリア
ル出力ＳＯをＳＦＦＣ<i+3>のシリアル入力ＳＩに接続
し、同様に、ＳＦＦＣ<i+2>，ＳＦＦＣ<i+1>及びＳＦＦ
Ｃ<i>を直列に接続し、最終段のＳＦＦＣ<i>のシリアル
出力ＳＯがシリアル出力データＳＯＤＯ<i>として出力
される。
データＳＩＤＯ<i+4>をシリアル入力ＳＩとし、シリア
ル出力ＳＯをＳＦＦＣ<i+3>のシリアル入力ＳＩに接続
し、同様に、ＳＦＦＣ<i+2>，ＳＦＦＣ<i+1>及びＳＦＦ
Ｃ<i>を直列に接続し、最終段のＳＦＦＣ<i>のシリアル
出力ＳＯがシリアル出力データＳＯＤＯ<i>として出力
される。
【００１０】ＳＦＦＣ<i>〜ＳＦＦＣ<i+4>はシフトモー
ド信号ＳＭ、テストモード信号ＴＭ、比較制御信号ＣＭ
Ｐ及びタイミング制御信号ＣＫＤＯを共通に受け（タイ
ミング制御信号ＣＫＤＯはタイミング信号Ｔとして入力
される）、ＳＦＦ<i>〜ＳＦＦ<i+4>それぞれの入力デー
タＤとして、ＲＡＭ２１１のデータ出力ＤＯ<i>〜ＤＯ<
i+4>を受ける。ＳＦＦＣ<i>〜ＳＦＦＣ<i+3>それぞれの
データ出力Ｐがデータ出力Ｐ<i>〜Ｐ<i+3>となる。
ド信号ＳＭ、テストモード信号ＴＭ、比較制御信号ＣＭ
Ｐ及びタイミング制御信号ＣＫＤＯを共通に受け（タイ
ミング制御信号ＣＫＤＯはタイミング信号Ｔとして入力
される）、ＳＦＦ<i>〜ＳＦＦ<i+4>それぞれの入力デー
タＤとして、ＲＡＭ２１１のデータ出力ＤＯ<i>〜ＤＯ<
i+4>を受ける。ＳＦＦＣ<i>〜ＳＦＦＣ<i+3>それぞれの
データ出力Ｐがデータ出力Ｐ<i>〜Ｐ<i+3>となる。
【００１１】また、ＳＦＦＣ<i>，<i+2>，<i+4>が期待
値データＥＸＰとして期待値データＥＸＰＡを受け、Ｓ
ＦＦＣ<i+1>，<i+3>が期待値データＥＸＰとして期待値
データＥＸＰＢを受ける。すなわち、比較動作の期待値
は偶数ビット目と奇数ビット目で異なる値を設定するこ
とができる。
値データＥＸＰとして期待値データＥＸＰＡを受け、Ｓ
ＦＦＣ<i+1>，<i+3>が期待値データＥＸＰとして期待値
データＥＸＰＢを受ける。すなわち、比較動作の期待値
は偶数ビット目と奇数ビット目で異なる値を設定するこ
とができる。
【００１２】冗長出力選択回路を構成するセレクタ２３
０〜２３３それぞれの“０”入力にデータ出力ＤＯ<i>
〜ＤＯ<i+3>を受け、それぞれの“１”入力にデータ出
力ＤＯ<i+1>〜ＤＯ<i+4>を受け、制御入力に出力データ
Ｆ<i+1>〜Ｆ<i+4>を受ける。そして、冗長入力選択回路
を構成するセレクタ２３０〜２３３の出力が冗長データ
出力ＸＤＯ<i>〜ＸＤＯ<i+3>として出力される。
０〜２３３それぞれの“０”入力にデータ出力ＤＯ<i>
〜ＤＯ<i+3>を受け、それぞれの“１”入力にデータ出
力ＤＯ<i+1>〜ＤＯ<i+4>を受け、制御入力に出力データ
Ｆ<i+1>〜Ｆ<i+4>を受ける。そして、冗長入力選択回路
を構成するセレクタ２３０〜２３３の出力が冗長データ
出力ＸＤＯ<i>〜ＸＤＯ<i+3>として出力される。
【００１３】ＡＮＤゲート２２１〜２２３はそれぞれ一
方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>を受ける。
ＡＮＤゲート２２１は他方入力にＡＮＤゲート２２２の
出力を受け、ＡＮＤゲート２２２は他方入力にＡＮＤゲ
ート２２３の出力を受け、ＡＮＤゲート２２３は他方入
力にシリアル出力ＳＯ<i+4>を受ける。そして、ＡＮＤ
ゲート２２１〜２２３の出力が出力データＦ<i+1>〜Ｆ<
i+3>となり、シリアル出力ＳＯ<i+4>が出力データＦ<i+
4>となる。
方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>を受ける。
ＡＮＤゲート２２１は他方入力にＡＮＤゲート２２２の
出力を受け、ＡＮＤゲート２２２は他方入力にＡＮＤゲ
ート２２３の出力を受け、ＡＮＤゲート２２３は他方入
力にシリアル出力ＳＯ<i+4>を受ける。そして、ＡＮＤ
ゲート２２１〜２２３の出力が出力データＦ<i+1>〜Ｆ<
i+3>となり、シリアル出力ＳＯ<i+4>が出力データＦ<i+
4>となる。
【００１４】一方、ＯＲゲート２１５は一方入力に冗長
データ入力ＸＤＩ<i>を受け、他方入力に出力データＦ<
i+1>を受ける。セレクタ２３４〜２３６はそれぞれの
“０”入力に冗長データ入力ＸＤＩ<i+1>〜ＸＤＩ<i+3>
を受け、それぞれの“１”入力に冗長データ入力ＸＤＩ
<i>〜ＸＤＩ<i+2>を受け、制御入力に出力データＦ<i+2
>〜Ｆ<i+4>を受ける。なお、セレクタ２３０〜２３６は
制御入力に受ける信号の“０”／“１”に基づき、
“０”／“１”入力に受ける信号を出力する。またＯＲ
ゲート２１５は必須ではなくなくても良い。
データ入力ＸＤＩ<i>を受け、他方入力に出力データＦ<
i+1>を受ける。セレクタ２３４〜２３６はそれぞれの
“０”入力に冗長データ入力ＸＤＩ<i+1>〜ＸＤＩ<i+3>
を受け、それぞれの“１”入力に冗長データ入力ＸＤＩ
<i>〜ＸＤＩ<i+2>を受け、制御入力に出力データＦ<i+2
>〜Ｆ<i+4>を受ける。なお、セレクタ２３０〜２３６は
制御入力に受ける信号の“０”／“１”に基づき、
“０”／“１”入力に受ける信号を出力する。またＯＲ
ゲート２１５は必須ではなくなくても良い。
【００１５】そして、ＯＲゲート２１５の出力が入力デ
ータＸＩ<i>、セレクタ２３４〜２３６の出力が入力デ
ータＸＩ<i+1>〜<i+3>、冗長データ入力ＸＤＩ<i+4>が
入力データＸＩ<i+4>としてスキャンパス回路ＤＩＳＣ
ＡＮに入力される。
ータＸＩ<i>、セレクタ２３４〜２３６の出力が入力デ
ータＸＩ<i+1>〜<i+3>、冗長データ入力ＸＤＩ<i+4>が
入力データＸＩ<i+4>としてスキャンパス回路ＤＩＳＣ
ＡＮに入力される。
【００１６】スキャンパス回路ＤＩＳＣＡＮはシリアル
入力データＳＩＤＩ<i+4>を含む制御信号ＣＴＲＬを受
け、シリアル出力データＳＩＤＯ<i>を出力すると共
に、入力データＤＩ<i>〜ＤＩ<i+4>をＲＡＭ２１１の入
力データＤＩ<i>〜ＤＩ<i+4>用の５ビット入力部に出力
する。
入力データＳＩＤＩ<i+4>を含む制御信号ＣＴＲＬを受
け、シリアル出力データＳＩＤＯ<i>を出力すると共
に、入力データＤＩ<i>〜ＤＩ<i+4>をＲＡＭ２１１の入
力データＤＩ<i>〜ＤＩ<i+4>用の５ビット入力部に出力
する。
【００１７】図７５はスキャンパス回路ＤＩＳＣＡＮの
内部構成を示す回路図である。同図に示すように、スキ
ャンフリップフロップＳＦＦＤＩ<i>〜ＳＦＦＤＩ<i+4>
が直列に接続される。以下、スキャン・フリップフロッ
プＳＦＦＤＩ<>を単にＳＦＦＤＩ<>と略する場合があ
る。
内部構成を示す回路図である。同図に示すように、スキ
ャンフリップフロップＳＦＦＤＩ<i>〜ＳＦＦＤＩ<i+4>
が直列に接続される。以下、スキャン・フリップフロッ
プＳＦＦＤＩ<>を単にＳＦＦＤＩ<>と略する場合があ
る。
【００１８】図７６は図７５で示したスキャンフリップ
フロップＳＦＦＤＩ<>の内部構成を示す回路図である。
同図に示すように、ＳＦＦＤＩ<>はセレクタ２４１及び
Ｄ−ＦＦ２４２で構成され、セレクタ２４１は“０”入
力に入力データＤを受け、“１”入力にシリアル入力Ｓ
Ｉを受け、制御入力にシフトモード信号ＳＭを受ける。
セレクタ２４１の出力部Ｙより得られる信号はＤ−ＦＦ
２４２のＤ入力に付与されるとともに、データ出力Ｐと
して出力される。Ｄ−ＦＦ２４２はトグル入力Ｔにタイ
ミング信号Ｔを受け、Ｑ出力よりデータ出力Ｑ及びシリ
アル出力ＳＯを出力する。
フロップＳＦＦＤＩ<>の内部構成を示す回路図である。
同図に示すように、ＳＦＦＤＩ<>はセレクタ２４１及び
Ｄ−ＦＦ２４２で構成され、セレクタ２４１は“０”入
力に入力データＤを受け、“１”入力にシリアル入力Ｓ
Ｉを受け、制御入力にシフトモード信号ＳＭを受ける。
セレクタ２４１の出力部Ｙより得られる信号はＤ−ＦＦ
２４２のＤ入力に付与されるとともに、データ出力Ｐと
して出力される。Ｄ−ＦＦ２４２はトグル入力Ｔにタイ
ミング信号Ｔを受け、Ｑ出力よりデータ出力Ｑ及びシリ
アル出力ＳＯを出力する。
【００１９】図７５に戻って、ＳＦＦＤＩ<>は、ＳＦＦ
ＤＩ<i+4>〜ＳＦＦＤＩ<i>の順に直列に接続され、ＳＦ
ＦＤＩ<i+4>はシリアル入力ＳＩとしてシリアル入力デ
ータＳＩＤＩ<i+4>を受け、ＳＦＦＤＩ<i>はシリアル出
力ＳＯとしてシリアル出力データＳＩＤＯ<i>を出力す
る。
ＤＩ<i+4>〜ＳＦＦＤＩ<i>の順に直列に接続され、ＳＦ
ＦＤＩ<i+4>はシリアル入力ＳＩとしてシリアル入力デ
ータＳＩＤＩ<i+4>を受け、ＳＦＦＤＩ<i>はシリアル出
力ＳＯとしてシリアル出力データＳＩＤＯ<i>を出力す
る。
【００２０】ＳＦＦＤＩ<i>〜ＳＦＦＤＩ<i+4>のシフト
モード信号ＳＭとしてシフトモード入力データＳＭＤＩ
が共通に入力され、タイミング信号Ｔとしてクロックデ
ータＣＫＤＩが共通に入力される。そして、ＳＦＦＤＩ
<i>〜ＳＦＦＤＩ<i+4>の入力データＤとして冗長データ
入力ＸＤＩ<i>〜ＸＤＩ<i+4>が入力される。なお、シリ
アル入力データＳＩＤＩ<i+4>、シフトモード入力デー
タＳＭＤＩ、及びクロックデータＣＫＤＩが図７２の制
御信号ＣＴＲＬに相当する。
モード信号ＳＭとしてシフトモード入力データＳＭＤＩ
が共通に入力され、タイミング信号Ｔとしてクロックデ
ータＣＫＤＩが共通に入力される。そして、ＳＦＦＤＩ
<i>〜ＳＦＦＤＩ<i+4>の入力データＤとして冗長データ
入力ＸＤＩ<i>〜ＸＤＩ<i+4>が入力される。なお、シリ
アル入力データＳＩＤＩ<i+4>、シフトモード入力デー
タＳＭＤＩ、及びクロックデータＣＫＤＩが図７２の制
御信号ＣＴＲＬに相当する。
【００２１】ＲＡＭ２１１のテスト時は、このスキャン
パス回路ＤＩＳＣＡＮを用いて書き込みデータを設定す
る。なお、図７２及び図７３の例では、ＲＡＭ２１１は
４ビット分のアドレス入力Ａ<0>〜<3>と、１ビット分の
書き込み制御信号ＷＥと、５ビット分のデータ出力信号
ＤＯ<i>〜ＤＯ<i+4>、データ入力信号ＤＩ<i>〜<i+4>を
有する場合を示している。
パス回路ＤＩＳＣＡＮを用いて書き込みデータを設定す
る。なお、図７２及び図７３の例では、ＲＡＭ２１１は
４ビット分のアドレス入力Ａ<0>〜<3>と、１ビット分の
書き込み制御信号ＷＥと、５ビット分のデータ出力信号
ＤＯ<i>〜ＤＯ<i+4>、データ入力信号ＤＩ<i>〜<i+4>を
有する場合を示している。
【００２２】次に、上述した構成によるＲＡＭテスト動
作の説明を行う。 （１）ＲＡＭのテストを行う前に「TM1=0,SM=1」の状態
でＳＩＤＯ端子（ＳＩＤＯ<i+4>）から“１”をシフト
インしておく(この例のように５ビットのスキャンパス
なら５クロック必要)。
作の説明を行う。 （１）ＲＡＭのテストを行う前に「TM1=0,SM=1」の状態
でＳＩＤＯ端子（ＳＩＤＯ<i+4>）から“１”をシフト
インしておく(この例のように５ビットのスキャンパス
なら５クロック必要)。
【００２３】その結果、ＳＦＦＣ<i>〜ＳＦＦＣ<i+4>に
おいて、それぞれのシリアル出力ＳＯが、「SO<i>=1,SO
<i+1>=1,SO<i+2>=1,SO<i+3>=1,SO<i+4>=1」になる。
おいて、それぞれのシリアル出力ＳＯが、「SO<i>=1,SO
<i+1>=1,SO<i+2>=1,SO<i+3>=1,SO<i+4>=1」になる。
【００２４】（２）「TM1=1,SM=1」の状態で全アドレス
に対してＲＡＭのテストを行う。テスト用データの書き
込みや読み出しを行いながら、期待値EXP（EXPA，EXP
B）及び比較制御信号CMP（=1で比較）を適切に制御す
る。
に対してＲＡＭのテストを行う。テスト用データの書き
込みや読み出しを行いながら、期待値EXP（EXPA，EXP
B）及び比較制御信号CMP（=1で比較）を適切に制御す
る。
【００２５】その結果、故障があれば（期待値EXPA,EXP
BとＲＡＭのデータ出力ＤＯ<>が異なる）、当該ＳＦＦ
Ｃ<>のコンパレータ２０１の出力が“０”になり、がク
ロック信号Ｔに同期してＤ−ＦＦ２０７が“０”にリセ
ットされる。
BとＲＡＭのデータ出力ＤＯ<>が異なる）、当該ＳＦＦ
Ｃ<>のコンパレータ２０１の出力が“０”になり、がク
ロック信号Ｔに同期してＤ−ＦＦ２０７が“０”にリセ
ットされる。
【００２６】例えば、ＲＡＭ２１１のデータ出力ＤＯ<i
+2>対応のＳＦＦＣ<i+2>で故障が検出される場合、シリ
アル出力ＳＯ<i+2>=“０”となる(SO<i>,SO<i+1>,SO<i+
3>,SO<i+4>は“１”のまま)。
+2>対応のＳＦＦＣ<i+2>で故障が検出される場合、シリ
アル出力ＳＯ<i+2>=“０”となる(SO<i>,SO<i+1>,SO<i+
3>,SO<i+4>は“１”のまま)。
【００２７】（３）「TM1=0,SM=1」の状態でテスト結果
をＳＯＤＯ端子（ＳＯＤＯ<i>）からシフトアウトす
る。
をＳＯＤＯ端子（ＳＯＤＯ<i>）からシフトアウトす
る。
【００２８】ＲＡＭ冗長救済動作を行う場合は、上記の
ＲＡＭテスト動作の（１）と（２）を実行した後で、セ
レクタの制御信号Ｆ<>を保持する。
ＲＡＭテスト動作の（１）と（２）を実行した後で、セ
レクタの制御信号Ｆ<>を保持する。
【００２９】例えば、ＲＡＭの出力データＤＯ<i+2>対
応のＳＦＦＣ<i+2>で故障が検出されたら、前述したよ
うに、ＳＯ<i+2>=“０”になる(ＳＯ<i>,ＳＯ<i+1>,Ｓ
Ｏ<i+3>,ＳＯ<i+4>は“１”のまま)。
応のＳＦＦＣ<i+2>で故障が検出されたら、前述したよ
うに、ＳＯ<i+2>=“０”になる(ＳＯ<i>,ＳＯ<i+1>,Ｓ
Ｏ<i+3>,ＳＯ<i+4>は“１”のまま)。
【００３０】したがって、セレクタ２３０〜２３３の制
御信号は、「F<i+4>=1,F<i+3>=1,F<i+2>=0,F<i+1>=0」
になる。その結果、セレクタ２３０〜２３３の選択設定
内容が決定し、出力データＤＯ<i+4>が冗長データ出力
ＸＤＯ<i+3>、以下、ＤＯ<i+3>がＸＤＯ<i+2>、ＤＯ<i+
1>がＸＤＯ<i+1>、ＤＯ<i>がＸＤＯ<i>に接続され、故
障した出力データＤＯ<i+2>を使用しなくなる。同様
に、セレクタ２３４〜２３６の選択設定内容が決定し、
冗長データ入力ＸＤＩ<i+3>はデータ入力ＤＩ<i+4>、以
下、ＸＤＩ<i+2>はＤＩ<i+3>とＤＩ<i+2>、ＸＤＩ<i+1>
はＤＩ<i+1>、ＸＤＩ<i>はＤＩ<i>に接続される。
御信号は、「F<i+4>=1,F<i+3>=1,F<i+2>=0,F<i+1>=0」
になる。その結果、セレクタ２３０〜２３３の選択設定
内容が決定し、出力データＤＯ<i+4>が冗長データ出力
ＸＤＯ<i+3>、以下、ＤＯ<i+3>がＸＤＯ<i+2>、ＤＯ<i+
1>がＸＤＯ<i+1>、ＤＯ<i>がＸＤＯ<i>に接続され、故
障した出力データＤＯ<i+2>を使用しなくなる。同様
に、セレクタ２３４〜２３６の選択設定内容が決定し、
冗長データ入力ＸＤＩ<i+3>はデータ入力ＤＩ<i+4>、以
下、ＸＤＩ<i+2>はＤＩ<i+3>とＤＩ<i+2>、ＸＤＩ<i+1>
はＤＩ<i+1>、ＸＤＩ<i>はＤＩ<i>に接続される。
【００３１】以上の接続切替により、ＲＡＭ２１１にお
いて出力データＤＯ<i+2>の対応のメモリ回路に故障が
あっても、４ビット入出力のＲＡＭとして正常に動作す
る。
いて出力データＤＯ<i+2>の対応のメモリ回路に故障が
あっても、４ビット入出力のＲＡＭとして正常に動作す
る。
【００３２】なお、データの入出力に関して同様の回路
を２系統（例えば、上述した例ではｉ＝０（データ出力
ＤＯ<0>〜ＤＯ<4>），ｉ＝５（データ出力ＤＯ<5>〜Ｄ
Ｏ<9>）の場合の２系統）備えることによって、ｉ＝
０，ｉ＝５それぞれで１ビット、計２ビット救済可能な
ＲＡＭ２１１を構成することもできる。この場合、１０
ビットのＲＡＭを用いて、通常動作では８ビットの入出
力を行うＲＡＭとして使用する。
を２系統（例えば、上述した例ではｉ＝０（データ出力
ＤＯ<0>〜ＤＯ<4>），ｉ＝５（データ出力ＤＯ<5>〜Ｄ
Ｏ<9>）の場合の２系統）備えることによって、ｉ＝
０，ｉ＝５それぞれで１ビット、計２ビット救済可能な
ＲＡＭ２１１を構成することもできる。この場合、１０
ビットのＲＡＭを用いて、通常動作では８ビットの入出
力を行うＲＡＭとして使用する。
【００３３】
【発明が解決しようとする課題】従来のテスト回路を備
えたＲＡＭでは、以下の（１）〜（３）で示す問題点が
あった。 （１）冗長データ出力ＸＤＯ<>に関するセレクタ２３０
〜２３３の動作の正常・異常をテストすることができな
い。 （２）冗長救済の可否判定を行うために、ＳＦＦＣ<i>
〜ＳＦＦＣ<i+4>からテスト結果のシフトアウトを行う
と、テスト結果である冗長制御用データＦ<i>〜Ｆ<i+4>
の内容が消失する。 （３）シリアル出力ＳＯとして圧縮されたテスト結果を
シフトアウトするため、メモリテスト装置による不良解
析が困難という問題があった。
えたＲＡＭでは、以下の（１）〜（３）で示す問題点が
あった。 （１）冗長データ出力ＸＤＯ<>に関するセレクタ２３０
〜２３３の動作の正常・異常をテストすることができな
い。 （２）冗長救済の可否判定を行うために、ＳＦＦＣ<i>
〜ＳＦＦＣ<i+4>からテスト結果のシフトアウトを行う
と、テスト結果である冗長制御用データＦ<i>〜Ｆ<i+4>
の内容が消失する。 （３）シリアル出力ＳＯとして圧縮されたテスト結果を
シフトアウトするため、メモリテスト装置による不良解
析が困難という問題があった。
【００３４】この発明は少なくとも上記（１）の問題点
を解決するためになされたもので、冗長出力データを選
択する冗長出力選択回路の選択動作の良否テストが可能
な、テスト回路及び冗長回路を有する半導体集積回路を
得ることを目的とする。
を解決するためになされたもので、冗長出力データを選
択する冗長出力選択回路の選択動作の良否テストが可能
な、テスト回路及び冗長回路を有する半導体集積回路を
得ることを目的とする。
【００３５】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体集積回路は、第１の数ビットの出力データ
を出力する記憶回路と、冗長救済動作時に、冗長制御信
号に基づき選択設定内容が切り替えられることにより、
前記第１の数ビットの出力データから前記第１の数ビッ
トより小さい第２の数ビットの出力データを前記選択設
定内容に応じて選択して前記第２の数ビットの冗長出力
データを出力する冗長出力選択回路と、前記第２の数ビ
ットの前記冗長出力データをデータ入力とするフリップ
フロップ群とを備え、前記冗長制御信号は前記フリップ
フロップ群の保持データに基づき決定される。
記載の半導体集積回路は、第１の数ビットの出力データ
を出力する記憶回路と、冗長救済動作時に、冗長制御信
号に基づき選択設定内容が切り替えられることにより、
前記第１の数ビットの出力データから前記第１の数ビッ
トより小さい第２の数ビットの出力データを前記選択設
定内容に応じて選択して前記第２の数ビットの冗長出力
データを出力する冗長出力選択回路と、前記第２の数ビ
ットの前記冗長出力データをデータ入力とするフリップ
フロップ群とを備え、前記冗長制御信号は前記フリップ
フロップ群の保持データに基づき決定される。
【００３６】また、請求項２の発明は、請求項１記載の
半導体集積回路であって、冗長出力選択回路テスト時
に、前記冗長出力選択回路の前記選択設定内容を強制的
に設定する選択内容設定手段をさらに備える。
半導体集積回路であって、冗長出力選択回路テスト時
に、前記冗長出力選択回路の前記選択設定内容を強制的
に設定する選択内容設定手段をさらに備える。
【００３７】また、請求項３の発明は、請求項２記載の
半導体集積回路であって、前記フリップフロップ群は、
前記冗長出力データまたは前記出力データと期待値デー
タとを比較して比較結果を得る比較動作が実行可能な前
記第１の数のフリップフロップを含み、前記第１の数の
前記フリップフロップは、前記第２の数ビットの冗長出
力データをそれぞれ前記保持データとする前記第２の数
のフリップフロップと、前記第１の数ビットの前記出力
データのうち第３の数ビットの前記出力データをそれぞ
れ前記保持データとする第３の数のフリップフロップと
を含み前記第３の数は前記第１の数から前記第２の数を
差し引いた数を含む。
半導体集積回路であって、前記フリップフロップ群は、
前記冗長出力データまたは前記出力データと期待値デー
タとを比較して比較結果を得る比較動作が実行可能な前
記第１の数のフリップフロップを含み、前記第１の数の
前記フリップフロップは、前記第２の数ビットの冗長出
力データをそれぞれ前記保持データとする前記第２の数
のフリップフロップと、前記第１の数ビットの前記出力
データのうち第３の数ビットの前記出力データをそれぞ
れ前記保持データとする第３の数のフリップフロップと
を含み前記第３の数は前記第１の数から前記第２の数を
差し引いた数を含む。
【００３８】また、請求項４の発明は、請求項３記載の
半導体集積回路であって、前記第３の数のフリップフロ
ップは、前記冗長出力選択回路テスト時に前記比較動作
が無効化される。
半導体集積回路であって、前記第３の数のフリップフロ
ップは、前記冗長出力選択回路テスト時に前記比較動作
が無効化される。
【００３９】また、請求項５の発明は、請求項１ないし
請求項４のうち、いずれか１項に記載の半導体集積回路
であって、前記フリップフロップ群と前記冗長出力選択
回路との間に介挿され、前記切り替え情報を記憶する切
り替え情報記憶手段をさらに備える。
請求項４のうち、いずれか１項に記載の半導体集積回路
であって、前記フリップフロップ群と前記冗長出力選択
回路との間に介挿され、前記切り替え情報を記憶する切
り替え情報記憶手段をさらに備える。
【００４０】また、請求項６の発明は、請求項１記載の
半導体集積回路であって、前記記憶回路は、前記第１の
数ビットの入力データを取り込むための前記第１の数の
データ入力部を有し、前記第２の数ビットの冗長入力デ
ータを受け、前記冗長救済動作時に、前記冗長制御信号
に基づき、前記第１の数のデータ入力部のうち前記第２
の数の前記データ入力部に前記第２の数ビットの前記冗
長入力データを付与する冗長入力選択回路をさらに備え
る。
半導体集積回路であって、前記記憶回路は、前記第１の
数ビットの入力データを取り込むための前記第１の数の
データ入力部を有し、前記第２の数ビットの冗長入力デ
ータを受け、前記冗長救済動作時に、前記冗長制御信号
に基づき、前記第１の数のデータ入力部のうち前記第２
の数の前記データ入力部に前記第２の数ビットの前記冗
長入力データを付与する冗長入力選択回路をさらに備え
る。
【００４１】また、請求項７の発明は、請求項６記載の
半導体集積回路であって、冗長入力選択回路テスト時
に、前記冗長入力選択回路の選択設定内容を強制的に設
定する選択内容設定手段をさらに備える。
半導体集積回路であって、冗長入力選択回路テスト時
に、前記冗長入力選択回路の選択設定内容を強制的に設
定する選択内容設定手段をさらに備える。
【００４２】また、請求項８の発明は、請求項６あるい
は請求項７記載の半導体集積回路であって、前記記憶回
路，前記冗長入力選択回路間に介挿され、前記第１の数
のデータ入力部に対応して設けられる前記第１の数のデ
ータ保持部をさらに備え、前記第１の数の前記データ保
持部は、前記冗長入力選択回路が所定の選択設定内容の
時に、自身の保持データをホールドするホールド状態と
なる。
は請求項７記載の半導体集積回路であって、前記記憶回
路，前記冗長入力選択回路間に介挿され、前記第１の数
のデータ入力部に対応して設けられる前記第１の数のデ
ータ保持部をさらに備え、前記第１の数の前記データ保
持部は、前記冗長入力選択回路が所定の選択設定内容の
時に、自身の保持データをホールドするホールド状態と
なる。
【００４３】また、請求項９の発明は、請求項６あるい
は請求項７記載の半導体集積回路であって、前記フリッ
プフロップ群は、前記第１の数ビットの出力データに対
応して設けられる前記第１の数のスキャンフリップフロ
ップを含み、前記第１の数のスキャンフリップフロップ
は初段から最終段にかけて直列に接続されることによ
り、シリアルデータのシフト動作が可能であり、前記半
導体集積回路は、前記第１の数のデータ入力部に対応し
て設けられ、シリアルに動作することにより前記第１の
数をカウントするカウント機能を有する前記第１の数の
データ保持部と、記憶回路テスト時に、前記第１の数ビ
ットの出力データのテスト結果を前記第１の数の前記ス
キャンフリップフロップそれぞれの保持データとして保
持させ、その後、前記第１の数の前記スキャンフリップ
フロップを１ビット分シフト動作させて最終段の前記ス
キャンフリップフロップのシリアル出力データを、外部
に出力させるとともに初段の前記スキャンフリップフロ
ップのシリアルデータ入力として帰還させる１ビットル
ープ処理を、前記第１の数のデータ保持部の前記カウン
ト機能によるカウント結果に従って前記第１の数回行わ
せる記憶回路テスト用制御手段とをさらに備える。
は請求項７記載の半導体集積回路であって、前記フリッ
プフロップ群は、前記第１の数ビットの出力データに対
応して設けられる前記第１の数のスキャンフリップフロ
ップを含み、前記第１の数のスキャンフリップフロップ
は初段から最終段にかけて直列に接続されることによ
り、シリアルデータのシフト動作が可能であり、前記半
導体集積回路は、前記第１の数のデータ入力部に対応し
て設けられ、シリアルに動作することにより前記第１の
数をカウントするカウント機能を有する前記第１の数の
データ保持部と、記憶回路テスト時に、前記第１の数ビ
ットの出力データのテスト結果を前記第１の数の前記ス
キャンフリップフロップそれぞれの保持データとして保
持させ、その後、前記第１の数の前記スキャンフリップ
フロップを１ビット分シフト動作させて最終段の前記ス
キャンフリップフロップのシリアル出力データを、外部
に出力させるとともに初段の前記スキャンフリップフロ
ップのシリアルデータ入力として帰還させる１ビットル
ープ処理を、前記第１の数のデータ保持部の前記カウン
ト機能によるカウント結果に従って前記第１の数回行わ
せる記憶回路テスト用制御手段とをさらに備える。
【００４４】また、請求項１０の発明は、請求項９記載
の半導体集積回路であって、前記第１の数の前記データ
保持部は、前記冗長入力選択回路が所定の選択設定内容
の時に、自身の保持データをホールドするホールド状態
となる。
の半導体集積回路であって、前記第１の数の前記データ
保持部は、前記冗長入力選択回路が所定の選択設定内容
の時に、自身の保持データをホールドするホールド状態
となる。
【００４５】また、請求項１１の発明は、請求項３記載
の半導体集積回路であって、前記第１の数のフリップフ
ロップからの第１のビット数の出力データを２個以上で
前記第１の数より小さい第４の数の第１グループに分類
し、前記第４の数の前記第１グループそれぞれにおい
て、外部より得られる第１の選択信号に基づき、前記第
１グループ内の前記フリップフロップの出力データうち
一のデータを第１の選択出力データとして出力させるこ
とにより、前記第４の数ビットの前記第１の選択出力デ
ータを出力する第１のマルチプレクサ部をさらに備え
る。
の半導体集積回路であって、前記第１の数のフリップフ
ロップからの第１のビット数の出力データを２個以上で
前記第１の数より小さい第４の数の第１グループに分類
し、前記第４の数の前記第１グループそれぞれにおい
て、外部より得られる第１の選択信号に基づき、前記第
１グループ内の前記フリップフロップの出力データうち
一のデータを第１の選択出力データとして出力させるこ
とにより、前記第４の数ビットの前記第１の選択出力デ
ータを出力する第１のマルチプレクサ部をさらに備え
る。
【００４６】また、請求項１２の発明は、請求項１１記
載の半導体集積回路であって、冗長出力選択回路テスト
時に、前記冗長出力選択回路の選択設定内容を強制的に
設定する選択内容設定手段をさらに備え、前記選択内容
設定手段及び前記第１のマルチプレクサ部は構成要素を
一部共有する。
載の半導体集積回路であって、冗長出力選択回路テスト
時に、前記冗長出力選択回路の選択設定内容を強制的に
設定する選択内容設定手段をさらに備え、前記選択内容
設定手段及び前記第１のマルチプレクサ部は構成要素を
一部共有する。
【００４７】さらに、請求項１３の発明は、請求項１１
あるいは請求項１２記載の半導体集積回路であって、前
記第４の数ビットの前記第１の選択出力データを２個以
上で前記第４の数より小さい第５の数の第２グループに
分類し、前記第５の数の前記第２グループそれぞれにお
いて、外部より得られる第２の選択信号に基づき、前記
第２グループ内の前記第１の選択出力データのうち一の
データを第２の選択出力データとして出力させることに
より、前記第５の数ビットの前記第２の選択出力データ
を出力する第２のマルチプレクサ部をさらに備える。
あるいは請求項１２記載の半導体集積回路であって、前
記第４の数ビットの前記第１の選択出力データを２個以
上で前記第４の数より小さい第５の数の第２グループに
分類し、前記第５の数の前記第２グループそれぞれにお
いて、外部より得られる第２の選択信号に基づき、前記
第２グループ内の前記第１の選択出力データのうち一の
データを第２の選択出力データとして出力させることに
より、前記第５の数ビットの前記第２の選択出力データ
を出力する第２のマルチプレクサ部をさらに備える。
【００４８】
【発明の実施の形態】＜実施の形態１＞図１〜図３はこ
の発明の実施の形態１であるテスト回路及び冗長回路を
有する半導体集積回路を示す図であり、図１は図２と図
３との位置関係を示す説明図であり、図２及び図３は半
導体集積回路の回路構成を示す回路図である。
の発明の実施の形態１であるテスト回路及び冗長回路を
有する半導体集積回路を示す図であり、図１は図２と図
３との位置関係を示す説明図であり、図２及び図３は半
導体集積回路の回路構成を示す回路図である。
【００４９】図２及び図３に示すように、実施の形態１
の半導体集積回路の回路構成は、図７１〜図７６で示し
た従来の回路構成に比べて、ＳＦＦＣ<i+3>,ＳＦＦＣ<i
+2>,ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のデータ入力Ｄの接続
先が、ＲＡＭ２１１の出力データＤＯ<i+3>，ＤＯ<i+2
>，ＤＯ<i+1>，ＤＯ<i>から、それぞれ冗長データ出力
ＸＤＯ<i+3>,ＸＤＯ<i+2>,ＸＤＯ<i+1>,ＸＤＯ<i>に変
更されている。なお、ＳＦＦＣ<i+4>のデータ入力Ｄの
接続先は出力データＤＯ<i+4>であり、従来の回路構成
から変更されていない。
の半導体集積回路の回路構成は、図７１〜図７６で示し
た従来の回路構成に比べて、ＳＦＦＣ<i+3>,ＳＦＦＣ<i
+2>,ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のデータ入力Ｄの接続
先が、ＲＡＭ２１１の出力データＤＯ<i+3>，ＤＯ<i+2
>，ＤＯ<i+1>，ＤＯ<i>から、それぞれ冗長データ出力
ＸＤＯ<i+3>,ＸＤＯ<i+2>,ＸＤＯ<i+1>,ＸＤＯ<i>に変
更されている。なお、ＳＦＦＣ<i+4>のデータ入力Ｄの
接続先は出力データＤＯ<i+4>であり、従来の回路構成
から変更されていない。
【００５０】また、セレクタテスト信号ＰＦＩＮを入力
するＡＮＤゲート２１と出力信号ＰＦＯＵＴを出力する
ＡＮＤゲート２２とが追加されている。ＡＮＤゲート２
１は一方入力にシリアル出力ＳＯ<i+4>を受け、他方入
力にセレクタテスト信号ＰＦＩＮを受け、その出力がＡ
ＮＤゲート２２３の他方入力となる。ＡＮＤゲート２２
１〜２２３間の接続は従来構成と同様である。ＡＮＤゲ
ート２２は一方入力にシリアル出力ＳＯ<i>を受け、他
方入力にＡＮＤゲート２２１の出力を受ける。
するＡＮＤゲート２１と出力信号ＰＦＯＵＴを出力する
ＡＮＤゲート２２とが追加されている。ＡＮＤゲート２
１は一方入力にシリアル出力ＳＯ<i+4>を受け、他方入
力にセレクタテスト信号ＰＦＩＮを受け、その出力がＡ
ＮＤゲート２２３の他方入力となる。ＡＮＤゲート２２
１〜２２３間の接続は従来構成と同様である。ＡＮＤゲ
ート２２は一方入力にシリアル出力ＳＯ<i>を受け、他
方入力にＡＮＤゲート２２１の出力を受ける。
【００５１】また、書き込みデータ制御回路ＤＩＣＯＮ
ＴはＲＡＭ２１１に対するデータ書き込みを行うための
制御回路であり、例えば、図４，図６，図７に示すよう
な回路が用いられる。なお、図５は、図４，図６で用い
るスキャンフリップフロップＳＦＦＤＩの内部構成例を
示す回路図である。
ＴはＲＡＭ２１１に対するデータ書き込みを行うための
制御回路であり、例えば、図４，図６，図７に示すよう
な回路が用いられる。なお、図５は、図４，図６で用い
るスキャンフリップフロップＳＦＦＤＩの内部構成例を
示す回路図である。
【００５２】図４で示す書き込みデータ制御回路ＤＩＣ
ＯＮＴの構成は図７５で示したスキャンパス回路ＤＩＳ
ＣＡＮと同じであり、図５で示すＳＦＦＤＩの内部構成
は図７６で示した回路と同様であるため、共に説明を省
略する。
ＯＮＴの構成は図７５で示したスキャンパス回路ＤＩＳ
ＣＡＮと同じであり、図５で示すＳＦＦＤＩの内部構成
は図７６で示した回路と同様であるため、共に説明を省
略する。
【００５３】図６の構成は図４の構成から入力データＤ
Ｉ<i>〜ＤＩ<i+4>の出力をＳＦＦＤＩ<i>〜ＳＦＦＤＩ<
i+4>のＱ出力からＰ出力に置き換えた点のみ異なる。
Ｉ<i>〜ＤＩ<i+4>の出力をＳＦＦＤＩ<i>〜ＳＦＦＤＩ<
i+4>のＱ出力からＰ出力に置き換えた点のみ異なる。
【００５４】図７で示す書き込みデータ制御回路ＤＩＣ
ＯＮＴは、ＡＮＤゲート３０，３２，３４、ＯＲゲート
３１，３３、及びインバータ３５から構成される。イン
バータ３５は制御信号ＦＯＲＣＥ０１を受ける。
ＯＮＴは、ＡＮＤゲート３０，３２，３４、ＯＲゲート
３１，３３、及びインバータ３５から構成される。イン
バータ３５は制御信号ＦＯＲＣＥ０１を受ける。
【００５５】ＡＮＤゲート３０，３２，３４は一方入力
に入力データＸＩ<i>，ＸＩ<i+2>，ＸＩ<i+4>を受け、
他方入力にインバータ３５の出力を共通に受ける。ＯＲ
ゲート３１，３３は一方入力に入力データＸＩ<i+1>，
ＸＩ<i+3>を受け、他方入力に制御信号ＦＯＲＣＥ０１
を受ける。そして、論理ゲート３０〜３４の出力が入力
データＤＩ<i>〜<i+4>としてＲＡＭ２１１に与えられ
る。
に入力データＸＩ<i>，ＸＩ<i+2>，ＸＩ<i+4>を受け、
他方入力にインバータ３５の出力を共通に受ける。ＯＲ
ゲート３１，３３は一方入力に入力データＸＩ<i+1>，
ＸＩ<i+3>を受け、他方入力に制御信号ＦＯＲＣＥ０１
を受ける。そして、論理ゲート３０〜３４の出力が入力
データＤＩ<i>〜<i+4>としてＲＡＭ２１１に与えられ
る。
【００５６】書き込みデータ制御回路ＤＩＣＯＮＴの目
的は、各ＸＤＯ<>に対するセレクタ２３０〜２３３の一
方のデータ入力に“１”、他方のデータ入力に“０”が
与えられるようにＲＡＭ２１１に対する書き込みデータ
(入力データＤＩ<>)を制御することである。
的は、各ＸＤＯ<>に対するセレクタ２３０〜２３３の一
方のデータ入力に“１”、他方のデータ入力に“０”が
与えられるようにＲＡＭ２１１に対する書き込みデータ
(入力データＤＩ<>)を制御することである。
【００５７】具体的には、例えば、ＤＩ<i+4>＝“０”,
ＤＩ<i+3>＝“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+1>＝
“１”,ＤＩ<i>＝“０”になるように制御する。
ＤＩ<i+3>＝“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+1>＝
“１”,ＤＩ<i>＝“０”になるように制御する。
【００５８】図４のような従来のスキャンパス(データ
出力Ｑを出力信号とする)を用いる場合は、ＳＦＦＤＩ<
i>〜ＳＦＦＤＩ<i+4>に「01010」をシフトインすること
で実現できる。
出力Ｑを出力信号とする)を用いる場合は、ＳＦＦＤＩ<
i>〜ＳＦＦＤＩ<i+4>に「01010」をシフトインすること
で実現できる。
【００５９】図６のような従来のスキャンパス(データ
出力Ｐを出力信号とする)を用いる場合は、ＳＦＦＤＩ<
i>〜ＳＦＦＤＩ<i+3>に「0101」をシフトインし、ＳＩ
ＤＩ<i+4>に“０”を設定することで実現できる。
出力Ｐを出力信号とする)を用いる場合は、ＳＦＦＤＩ<
i>〜ＳＦＦＤＩ<i+3>に「0101」をシフトインし、ＳＩ
ＤＩ<i+4>に“０”を設定することで実現できる。
【００６０】図７の回路構成の場合は、制御信号ＦＯＲ
ＣＥ０１を“１”にすることにより実現できる。
ＣＥ０１を“１”にすることにより実現できる。
【００６１】なお、図６に関して、通常動作モード時は
ＳＭＤＩ＝“０”に設定する。また、図７の回路に関し
ては、通常動作モード時はＦＯＲＣＥ０１＝“０”に設
定する。
ＳＭＤＩ＝“０”に設定する。また、図７の回路に関し
ては、通常動作モード時はＦＯＲＣＥ０１＝“０”に設
定する。
【００６２】なお、上述した以外の構成は、図７１〜図
７６で示した従来構成と同様であるため、説明は省略す
る。
７６で示した従来構成と同様であるため、説明は省略す
る。
【００６３】次に動作の説明を行う。セレクタテスト信
号ＰＦＩＮを“０”に設定することによって、強制的に
冗長制御信号である「F<i+4>=0,F<i+3>=0,F<i+2>=0,F<i
+1>=0」にする。
号ＰＦＩＮを“０”に設定することによって、強制的に
冗長制御信号である「F<i+4>=0,F<i+3>=0,F<i+2>=0,F<i
+1>=0」にする。
【００６４】これにより、冗長データ出力ＸＤＯ<i+3>
には出力データＤＯ<i+3>、ＸＤＯ<i+2>にはＤＯ<i+2
>、ＸＤＯ<i+1>にはＤＯ<i+1>、ＸＤＯ<i>にはＤＯ<i>
が伝わる。したがって、ＳＦＦＣ<i+3>,ＳＦＦＣ<i+2>,
ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のD信号の接続先はそれぞ
れ、ＤＯ<i+3>,ＤＯ<i+2>,ＤＯ<i+1>,ＤＯ<i>になるた
め、図７１〜図７６で示した従来の構成のテスト回路を
有する半導体集積回路と同じようにＲＡＭ２１１のテス
トが行える。
には出力データＤＯ<i+3>、ＸＤＯ<i+2>にはＤＯ<i+2
>、ＸＤＯ<i+1>にはＤＯ<i+1>、ＸＤＯ<i>にはＤＯ<i>
が伝わる。したがって、ＳＦＦＣ<i+3>,ＳＦＦＣ<i+2>,
ＳＦＦＣ<i+1>,ＳＦＦＣ<i>のD信号の接続先はそれぞ
れ、ＤＯ<i+3>,ＤＯ<i+2>,ＤＯ<i+1>,ＤＯ<i>になるた
め、図７１〜図７６で示した従来の構成のテスト回路を
有する半導体集積回路と同じようにＲＡＭ２１１のテス
トが行える。
【００６５】次に、冗長データ出力ＸＤＯ<>の冗長出力
選択回路を構成するセレクタ２３０〜２３３に対するテ
スト方法を説明する。
選択回路を構成するセレクタ２３０〜２３３に対するテ
スト方法を説明する。
【００６６】書き込みデータ制御回路ＤＩＣＯＮＴによ
って、入力データＤＩ<i+4>＝“０”,ＤＩ<i+3>＝
“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+1>＝“１”,ＤＩ<i>
＝“０”に設定し、ＲＡＭ２１１の特定番地にデータを
書き込む。
って、入力データＤＩ<i+4>＝“０”,ＤＩ<i+3>＝
“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+1>＝“１”,ＤＩ<i>
＝“０”に設定し、ＲＡＭ２１１の特定番地にデータを
書き込む。
【００６７】そして、この特定番地に対するＲＡＭ２１
１に対する読み出し動作を行う。この結果、出力データ
ＤＯ<i+4>＝“０”,ＤＯ<i+3>＝“１”,ＤＯ<i+2>＝
“０”,ＤＯ<i+1>＝“１”,ＤＯ<i>＝“０”になる。
１に対する読み出し動作を行う。この結果、出力データ
ＤＯ<i+4>＝“０”,ＤＯ<i+3>＝“１”,ＤＯ<i+2>＝
“０”,ＤＯ<i+1>＝“１”,ＤＯ<i>＝“０”になる。
【００６８】セレクタテスト信号ＰＦＩＮ＝“０”とし
てセレクタ２３０〜２３３の選択設定内容を全て“０”
入力に強制的に設定した状態で、ＳＦＦＣを用いてテス
トを行えば、セレクタ２３０〜２３３の一方の入力（入
力０側）が冗長データ出力ＸＤＯ<>として正常に伝わっ
ているか否かを検証することができる。
てセレクタ２３０〜２３３の選択設定内容を全て“０”
入力に強制的に設定した状態で、ＳＦＦＣを用いてテス
トを行えば、セレクタ２３０〜２３３の一方の入力（入
力０側）が冗長データ出力ＸＤＯ<>として正常に伝わっ
ているか否かを検証することができる。
【００６９】また、セレクタテスト信号ＰＦＩＮ＝
“１”,かつ「SO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>
=1」の状態で、ＳＦＦＣ<>を用いてテストを行えば、セ
レクタ回路の他方の入力（“１”入力側）が冗長データ
出力ＸＤＯ<>として正常に伝わっているか否かを検証す
ることができる。
“１”,かつ「SO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>
=1」の状態で、ＳＦＦＣ<>を用いてテストを行えば、セ
レクタ回路の他方の入力（“１”入力側）が冗長データ
出力ＸＤＯ<>として正常に伝わっているか否かを検証す
ることができる。
【００７０】このようにして、実施の形態１の半導体集
積回路は、冗長データ出力ＸＤＯ<>に関するセレクタ２
３０〜２３３の動作テストを行うことができる。なお、
ＳＦＦＣ<>を用いてのテストは、比較動作を用いたもの
でもよいし、キャプチャー動作を用いたものでもよい。
なお、キャプチャー動作はＳＦＦＣ<>を通常モードにし
てトグルとなるクロックを入力する動作を意味する。
積回路は、冗長データ出力ＸＤＯ<>に関するセレクタ２
３０〜２３３の動作テストを行うことができる。なお、
ＳＦＦＣ<>を用いてのテストは、比較動作を用いたもの
でもよいし、キャプチャー動作を用いたものでもよい。
なお、キャプチャー動作はＳＦＦＣ<>を通常モードにし
てトグルとなるクロックを入力する動作を意味する。
【００７１】＜実施の形態２＞図８〜図１０はこの発明
の実施の形態２である半導体集積回路を示す図であり、
図８は図９と図１０との位置関係を示す説明図であり、
図９及び図１０は半導体集積回路の回路構成を示す回路
図である。
の実施の形態２である半導体集積回路を示す図であり、
図８は図９と図１０との位置関係を示す説明図であり、
図９及び図１０は半導体集積回路の回路構成を示す回路
図である。
【００７２】実施の形態１の構成に比べて、レジスタＲ
ＥＧ<i>〜ＲＥＧ<i+4>が付加されている。トグル入力Ｔ
にタイミング信号ＴＲを共通に受けるレジスタＲＥＧ<i
>〜ＲＥＧ<i+4>はＤ型フリップフロップで構成されてい
る。
ＥＧ<i>〜ＲＥＧ<i+4>が付加されている。トグル入力Ｔ
にタイミング信号ＴＲを共通に受けるレジスタＲＥＧ<i
>〜ＲＥＧ<i+4>はＤ型フリップフロップで構成されてい
る。
【００７３】レジスタＲＥＧ<i>のデータ入力Ｄにシリ
アル出力ＳＯ<i>を受け、データ出力ＱがＡＮＤゲート
２２の一方入力となり、レジスタＲＥＧ<i+1>のデータ
入力Ｄにシリアル出力ＳＯ<i+1>を受け、データ出力Ｑ
がＡＮＤゲート２２１の一方入力となり、レジスタＲＥ
Ｇ<i+2>のデータ入力Ｄにシリアル出力ＳＯ<i+2>を受
け、データ出力ＱがＡＮＤゲート２２２の一方入力とな
り、レジスタＲＥＧ<i+3>のデータ入力Ｄにシリアル出
力ＳＯ<i+3>を受け、データ出力ＱがＡＮＤゲート２２
３の一方入力となり、レジスタＲＥＧ<i+4>のデータ入
力Ｄにシリアル出力ＳＯ<i+4>を受け、データ出力Ｑが
ＡＮＤゲート２１の一方入力となる。
アル出力ＳＯ<i>を受け、データ出力ＱがＡＮＤゲート
２２の一方入力となり、レジスタＲＥＧ<i+1>のデータ
入力Ｄにシリアル出力ＳＯ<i+1>を受け、データ出力Ｑ
がＡＮＤゲート２２１の一方入力となり、レジスタＲＥ
Ｇ<i+2>のデータ入力Ｄにシリアル出力ＳＯ<i+2>を受
け、データ出力ＱがＡＮＤゲート２２２の一方入力とな
り、レジスタＲＥＧ<i+3>のデータ入力Ｄにシリアル出
力ＳＯ<i+3>を受け、データ出力ＱがＡＮＤゲート２２
３の一方入力となり、レジスタＲＥＧ<i+4>のデータ入
力Ｄにシリアル出力ＳＯ<i+4>を受け、データ出力Ｑが
ＡＮＤゲート２１の一方入力となる。
【００７４】このような構成において、ＳＦＦＣ<i+1>
〜ＳＦＦＣ<i+4>のシリアル出力ＳＯ<i+1>〜ＳＯ<i+4>
は、レジスタＲＥＧ<i+1>〜ＲＥＧ<i+4>からそれぞれ供
給されるため、通常動作モード時はＳＦＦＣ<>内部のフ
リップフロップ２０７をＲＡＭ２１１の冗長出力データ
の一時記憶用の出力レジスタとして用いることができ
る。
〜ＳＦＦＣ<i+4>のシリアル出力ＳＯ<i+1>〜ＳＯ<i+4>
は、レジスタＲＥＧ<i+1>〜ＲＥＧ<i+4>からそれぞれ供
給されるため、通常動作モード時はＳＦＦＣ<>内部のフ
リップフロップ２０７をＲＡＭ２１１の冗長出力データ
の一時記憶用の出力レジスタとして用いることができ
る。
【００７５】なお、レジスタＲＥＧ<>は、Ｄ型フリップ
フロップ以外に、マスター／スレーブ型のフリップフロ
ップでも、ハーフラッチ回路で構成しても良い。
フロップ以外に、マスター／スレーブ型のフリップフロ
ップでも、ハーフラッチ回路で構成しても良い。
【００７６】＜実施の形態３＞図１１〜図１３はこの発
明の実施の形態３である半導体集積回路を示す図であ
り、図１１は図１２と図１３との位置関係を示す説明図
であり、図１２及び図１３は半導体集積回路の回路構成
を示す回路図である。
明の実施の形態３である半導体集積回路を示す図であ
り、図１１は図１２と図１３との位置関係を示す説明図
であり、図１２及び図１３は半導体集積回路の回路構成
を示す回路図である。
【００７７】実施の形態１の構成に比べてＡＮＤゲート
ＡＮＤＣＭＰＥが追加されている。ＡＮＤゲートＡＮＤ
ＣＭＰＥは一方入力に比較制御信号ＣＭＤを受け、他方
入力に比較制御信号ＣＭＰＥを受け、その出力がＳＦＦ
Ｃ<i+4>の比較制御信号ＣＭＰの入力部に入力される。
なお、他の構成は実施の形態１の構成と同様である。
ＡＮＤＣＭＰＥが追加されている。ＡＮＤゲートＡＮＤ
ＣＭＰＥは一方入力に比較制御信号ＣＭＤを受け、他方
入力に比較制御信号ＣＭＰＥを受け、その出力がＳＦＦ
Ｃ<i+4>の比較制御信号ＣＭＰの入力部に入力される。
なお、他の構成は実施の形態１の構成と同様である。
【００７８】実施の形態１の回路構成では、セレクタ２
３０〜２３３の入力“１”側のテスト時に、ＳＦＦＣ<i
+4>のラッチデータの比較動作が行わると、不一致とな
って、ＳＯ<i+4>＝“０”になってしまう。このため、
ＳＯＤＯ<i+4>に基づく判定が煩雑になる。
３０〜２３３の入力“１”側のテスト時に、ＳＦＦＣ<i
+4>のラッチデータの比較動作が行わると、不一致とな
って、ＳＯ<i+4>＝“０”になってしまう。このため、
ＳＯＤＯ<i+4>に基づく判定が煩雑になる。
【００７９】実施の形態３の回路構成では、セレクタ２
３０〜２３３の入力“１”側のテスト時に、比較制御信
号ＣＭＰＥ＝“０”に設定すれば、ＳＦＦＣ<i+4>の比
較動作を抑制することができる。
３０〜２３３の入力“１”側のテスト時に、比較制御信
号ＣＭＰＥ＝“０”に設定すれば、ＳＦＦＣ<i+4>の比
較動作を抑制することができる。
【００８０】このように制御すれば、このテストの期待
値はSO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1,SO<i>=
1と全て“１”に統一されるため、ＳＯＤＯ<i+4>に基づ
く判定が容易になる。
値はSO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1,SO<i>=
1と全て“１”に統一されるため、ＳＯＤＯ<i+4>に基づ
く判定が容易になる。
【００８１】このとき、セレクタテスト信号ＰＦＩＮ＝
“１”に設定しておけば、出力信号ＰＦＯＵＴの“１”
／“０”によって正常／異常が判定可能となる。
“１”に設定しておけば、出力信号ＰＦＯＵＴの“１”
／“０”によって正常／異常が判定可能となる。
【００８２】＜実施の形態４＞図１４〜図１６はこの発
明の実施の形態４である半導体集積回路の比較回路付き
スキャンパス回路部を示す図であり、図１４は図１５と
図１６との位置関係を示す説明図であり、図１５及び図
１６はスキャンパス回路部の回路構成を示す回路図であ
る。
明の実施の形態４である半導体集積回路の比較回路付き
スキャンパス回路部を示す図であり、図１４は図１５と
図１６との位置関係を示す説明図であり、図１５及び図
１６はスキャンパス回路部の回路構成を示す回路図であ
る。
【００８３】実施の形態４の比較回路付きスキャンパス
回路部は、実施の形態１の回路構成であるＳＦＦＣ<i>
〜ＳＦＦＣ<i+4>を、スキャンフリップフロップＳＦＦ
Ｄ<i>〜ＳＦＦＤ<i+4>及び信号制御回路９に置き換えた
部分である。なお、スキャンパス回路部以外の構成は実
施の形態１と同様である。また、実施の形態２，実施の
形態３及び以降で述べる実施の形態のスキャンフリップ
フロップＳＦＦＣ<i>〜ＳＦＦＣ<i+4>に置き替えて使用
することができる。以下、スキャン・フリップフロップ
ＳＦＦＤ<>を単にＳＦＦＤ<>と略する場合がある。
回路部は、実施の形態１の回路構成であるＳＦＦＣ<i>
〜ＳＦＦＣ<i+4>を、スキャンフリップフロップＳＦＦ
Ｄ<i>〜ＳＦＦＤ<i+4>及び信号制御回路９に置き換えた
部分である。なお、スキャンパス回路部以外の構成は実
施の形態１と同様である。また、実施の形態２，実施の
形態３及び以降で述べる実施の形態のスキャンフリップ
フロップＳＦＦＣ<i>〜ＳＦＦＣ<i+4>に置き替えて使用
することができる。以下、スキャン・フリップフロップ
ＳＦＦＤ<>を単にＳＦＦＤ<>と略する場合がある。
【００８４】図１５に示すように、信号制御回路９は論
理ゲート４１〜５２から構成されている。３入力のＡＮ
Ｄゲート４１及び３入力のＮＯＲゲート４２は共に信号
ＡＮＤＳＩ、ＣＭＰ及びＴＭを受け、インバータ４３は
信号ＴＭを受け、ＯＲゲート４４は信号ＥＸＰＡ及び信
号ＣＭＰの反転信号を受け、ＮＡＮＤゲート４５は信号
ＥＸＰＡ及びＣＭＰを受け、３入力のＯＲゲート４６は
信号ＥＸＰＡ、ＣＭＰ及びＳＭを受け、ＯＲゲート４７
は信号ＥＸＰＢ及び信号ＣＭＰの反転信号を受け、ＮＡ
ＮＤゲート４８は信号ＥＸＰＢ及び信号ＣＭＰを受け
る。
理ゲート４１〜５２から構成されている。３入力のＡＮ
Ｄゲート４１及び３入力のＮＯＲゲート４２は共に信号
ＡＮＤＳＩ、ＣＭＰ及びＴＭを受け、インバータ４３は
信号ＴＭを受け、ＯＲゲート４４は信号ＥＸＰＡ及び信
号ＣＭＰの反転信号を受け、ＮＡＮＤゲート４５は信号
ＥＸＰＡ及びＣＭＰを受け、３入力のＯＲゲート４６は
信号ＥＸＰＡ、ＣＭＰ及びＳＭを受け、ＯＲゲート４７
は信号ＥＸＰＢ及び信号ＣＭＰの反転信号を受け、ＮＡ
ＮＤゲート４８は信号ＥＸＰＢ及び信号ＣＭＰを受け
る。
【００８５】ＯＲゲート４９はＡＮＤゲート４１及びＮ
ＯＲゲート４２の出力を受け、ＮＡＮＤゲート５０は信
号ＳＭ及びＯＲゲート４９の出力を受け、ＡＮＤゲート
５１がＮＡＮＤゲート４５の出力及びＯＲゲート４６の
出力を受け、ＡＮＤゲート５２はＡＮＤゲート４８の出
力及びＯＲゲート４６の出力を受ける。
ＯＲゲート４２の出力を受け、ＮＡＮＤゲート５０は信
号ＳＭ及びＯＲゲート４９の出力を受け、ＡＮＤゲート
５１がＮＡＮＤゲート４５の出力及びＯＲゲート４６の
出力を受け、ＡＮＤゲート５２はＡＮＤゲート４８の出
力及びＯＲゲート４６の出力を受ける。
【００８６】そして、ＮＡＮＤゲート５０の出力が信号
ＴＭＳＩ、インバータ４３の出力が信号ＴＭＦＢ、ＯＲ
ゲート４４の出力が信号ＣＭＰ０ＬＡ、ＡＮＤゲート５
１の出力が信号ＣＭＰ１ＬＡ、ＯＲゲート４７の出力が
信号ＤＭＰ０ＬＢ、ＡＮＤゲート５２の出力がＣＭＰ１
ＬＢとして出力される。
ＴＭＳＩ、インバータ４３の出力が信号ＴＭＦＢ、ＯＲ
ゲート４４の出力が信号ＣＭＰ０ＬＡ、ＡＮＤゲート５
１の出力が信号ＣＭＰ１ＬＡ、ＯＲゲート４７の出力が
信号ＤＭＰ０ＬＢ、ＡＮＤゲート５２の出力がＣＭＰ１
ＬＢとして出力される。
【００８７】図１６に示すように、スキャンフリップフ
ロップＳＦＦＤ<i>〜ＳＦＦＤ<i+4>はＳＦＦＤ<i+4>か
らＳＦＦＤ<i>の順で直列に接続され、ＳＦＦＤ<i+4>は
信号ＳＩＤＯ<i+4>をシリアル入力ＳＩとして受け、Ｓ
ＦＦＤ<i>のシリアル出力ＳＯ<i>が信号ＳＯＤＯ<i>と
なる。
ロップＳＦＦＤ<i>〜ＳＦＦＤ<i+4>はＳＦＦＤ<i+4>か
らＳＦＦＤ<i>の順で直列に接続され、ＳＦＦＤ<i+4>は
信号ＳＩＤＯ<i+4>をシリアル入力ＳＩとして受け、Ｓ
ＦＦＤ<i>のシリアル出力ＳＯ<i>が信号ＳＯＤＯ<i>と
なる。
【００８８】スキャンフリップフロップＳＦＦＤ<i>〜
ＳＦＦＤ<i+4>はそれぞれ論理ゲート５５〜６２及びＤ
−ＦＦ６３から構成されている。ＯＲゲート５５は信号
ＣＭＰ１Ｌ及び信号Ｄを受け、インバータ５６は信号Ｄ
を受け、ＯＲゲート５７はインバータ５６の出力及び信
号ＣＭＰ０Ｌを受け、ＯＲゲート５８は信号ＴＭＦＢ及
びＤ−ＦＦ６３のＱ出力を受け、ＯＲゲート５９は信号
ＳＩ及びＴＭＳＩを受ける。
ＳＦＦＤ<i+4>はそれぞれ論理ゲート５５〜６２及びＤ
−ＦＦ６３から構成されている。ＯＲゲート５５は信号
ＣＭＰ１Ｌ及び信号Ｄを受け、インバータ５６は信号Ｄ
を受け、ＯＲゲート５７はインバータ５６の出力及び信
号ＣＭＰ０Ｌを受け、ＯＲゲート５８は信号ＴＭＦＢ及
びＤ−ＦＦ６３のＱ出力を受け、ＯＲゲート５９は信号
ＳＩ及びＴＭＳＩを受ける。
【００８９】ＮＡＮＤゲート６０はＯＲゲート５５及び
ＯＲゲート５７の出力を受け、ＮＡＮＤゲート６１はＯ
Ｒゲート５８及びＯＲゲート５９の出力を受け、ＮＯＲ
ゲート６２はＮＡＮＤゲート６０及びＮＡＮＤゲート６
１の出力を受け、Ｄ−ＦＦ６３はＤ入力にＮＯＲゲート
６２の出力を受け、そのＱ出力より得られる信号がシリ
アル出力信号ＳＯとして外部に出力される。なお、Ｄ−
ＦＦ６３へのクロック入力は図示省略されている。
ＯＲゲート５７の出力を受け、ＮＡＮＤゲート６１はＯ
Ｒゲート５８及びＯＲゲート５９の出力を受け、ＮＯＲ
ゲート６２はＮＡＮＤゲート６０及びＮＡＮＤゲート６
１の出力を受け、Ｄ−ＦＦ６３はＤ入力にＮＯＲゲート
６２の出力を受け、そのＱ出力より得られる信号がシリ
アル出力信号ＳＯとして外部に出力される。なお、Ｄ−
ＦＦ６３へのクロック入力は図示省略されている。
【００９０】スキャンフリップフロップＳＦＦＤ<i>〜
ＳＦＦＤ<i+３>はＤ入力として冗長データ出力ＸＤＯ<i
>〜ＸＤＯ<i+3>を受け、スキャンフリップフロップＳＦ
ＦＤ<i+4>はＤ入力として出力データＤ<i+4>を受ける。
ＳＦＦＤ<i+３>はＤ入力として冗長データ出力ＸＤＯ<i
>〜ＸＤＯ<i+3>を受け、スキャンフリップフロップＳＦ
ＦＤ<i+4>はＤ入力として出力データＤ<i+4>を受ける。
【００９１】スキャンフリップフロップＳＦＦＤ<i>，
ＳＦＦＤ<i+2>及びＳＦＦＤ<i+4>は共通に信号ＣＭＰ１
Ｌとして信号ＣＭＰ１ＬＡを受け、ＣＭＰ０Ｌとして信
号ＣＭＰ０ＬＡを受け、スキャンフリップフロップＳＦ
ＦＤ<i+1>及びＳＦＦＤ<i+3>は共通に信号ＣＭＰ１Ｌと
して信号ＣＭＰ１ＬＢを受け、ＣＭＰ０Ｌとして信号Ｃ
ＭＰ０ＬＢを受ける。
ＳＦＦＤ<i+2>及びＳＦＦＤ<i+4>は共通に信号ＣＭＰ１
Ｌとして信号ＣＭＰ１ＬＡを受け、ＣＭＰ０Ｌとして信
号ＣＭＰ０ＬＡを受け、スキャンフリップフロップＳＦ
ＦＤ<i+1>及びＳＦＦＤ<i+3>は共通に信号ＣＭＰ１Ｌと
して信号ＣＭＰ１ＬＢを受け、ＣＭＰ０Ｌとして信号Ｃ
ＭＰ０ＬＢを受ける。
【００９２】このように、偶数ビット目（even）のＳＦ
ＦＤ<>は、信号ＣＭＰ１Ｌとして信号ＣＭＰ１ＬＡを入
力し、信号ＣＭＰ０Ｌとして信号ＣＭＰ０ＬＡを入力
し、奇数ビット目（odd）のＳＦＦＤ<>は、信号ＣＭＰ
１Ｌとして信号ＣＭＰ１ＬＢを入力し、信号ＣＭＰ０Ｌ
として信号ＣＭＰ０ＬＢを入力する。
ＦＤ<>は、信号ＣＭＰ１Ｌとして信号ＣＭＰ１ＬＡを入
力し、信号ＣＭＰ０Ｌとして信号ＣＭＰ０ＬＡを入力
し、奇数ビット目（odd）のＳＦＦＤ<>は、信号ＣＭＰ
１Ｌとして信号ＣＭＰ１ＬＢを入力し、信号ＣＭＰ０Ｌ
として信号ＣＭＰ０ＬＢを入力する。
【００９３】そして、スキャンフリップフロップＳＦＦ
Ｄ<i>〜ＳＦＦＤ<i+4>のシリアル出力信号ＳＯがＳＯ<i
>〜ＳＯ<i+4>として出力される。
Ｄ<i>〜ＳＦＦＤ<i+4>のシリアル出力信号ＳＯがＳＯ<i
>〜ＳＯ<i+4>として出力される。
【００９４】図１７は実施の形態４のスキャンパス回路
部における各種信号の真理値状態を示す図である。ま
た、図１８〜図２４はスキャンフリップフロップＳＦＦ
Ｄの各動作モードにおける動作状態を示す説明図であ
る。
部における各種信号の真理値状態を示す図である。ま
た、図１８〜図２４はスキャンフリップフロップＳＦＦ
Ｄの各動作モードにおける動作状態を示す説明図であ
る。
【００９５】以下、これらの図を参照して、通常(NORMA
L),シフト(SHIFT),ホールド(HOLD),比較(COMPARE),シフ
ト比較(SHIFTING-COMPARE),比較ワンス(COMPARE-ONCE),
セット１(SET1)の７つの動作モードについて説明を行
う。
L),シフト(SHIFT),ホールド(HOLD),比較(COMPARE),シフ
ト比較(SHIFTING-COMPARE),比較ワンス(COMPARE-ONCE),
セット１(SET1)の７つの動作モードについて説明を行
う。
【００９６】まず、信号ＡＮＤＳＩ＝“０”に設定し
て、従来と同様の信号設定で、通常モード,シフトモー
ド,ホールドモード,比較モードに設定し、図７４で示し
たＳＦＦＣ<>と互換性をもたせることができる。
て、従来と同様の信号設定で、通常モード,シフトモー
ド,ホールドモード,比較モードに設定し、図７４で示し
たＳＦＦＣ<>と互換性をもたせることができる。
【００９７】通常モードは、ＲＡＭ２１１の出力データ
をＳＦＦＤ<>内のＤ−ＦＦ６３に取り込むように構成さ
れている。ただし、ＳＦＦＣ<>内のＤ−ＦＦ６３を冗長
制御に用いる場合は、Ｄ−ＦＦ６３に供給するクロック
（図１６では図示せず）を停止する必要がある。
をＳＦＦＤ<>内のＤ−ＦＦ６３に取り込むように構成さ
れている。ただし、ＳＦＦＣ<>内のＤ−ＦＦ６３を冗長
制御に用いる場合は、Ｄ−ＦＦ６３に供給するクロック
（図１６では図示せず）を停止する必要がある。
【００９８】図１８に示すように、通常モードでは、信
号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳＩが
“０”，“１”，“１”及び“１”に設定されるため、
ＮＡＮＤゲート６１の出力が“０”で固定され、入力信
号ＤがＤ−ＦＦ６３のＤ入力に付与される。
号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳＩが
“０”，“１”，“１”及び“１”に設定されるため、
ＮＡＮＤゲート６１の出力が“０”で固定され、入力信
号ＤがＤ−ＦＦ６３のＤ入力に付与される。
【００９９】シフトモードは、ＳＦＦＤ<i>〜ＳＦＦＤ<
i+4>による直列シフト動作を行う動作モードである。後
述する比較モードで比較を行う前にＤ−ＦＦ６３に
“１”をセットする場合にこのシフトモードを用いるこ
とができる。
i+4>による直列シフト動作を行う動作モードである。後
述する比較モードで比較を行う前にＤ−ＦＦ６３に
“１”をセットする場合にこのシフトモードを用いるこ
とができる。
【０１００】図１９に示すように、シフトモードでは、
信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳＩが
“１”，“１”，“１”及び“０”に設定されるため、
ＮＡＮＤゲート６０の出力が“０”で固定され、シリア
ル入力信号ＳＩがＤ−ＦＦ６３のＤ入力に付与される。
信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳＩが
“１”，“１”，“１”及び“０”に設定されるため、
ＮＡＮＤゲート６０の出力が“０”で固定され、シリア
ル入力信号ＳＩがＤ−ＦＦ６３のＤ入力に付与される。
【０１０１】ホールドモードは、テスト途中のテスト結
果を保持する為に用いる。Ｄ−ＦＦ６３を冗長制御に用
いる場合は、このモードを使用することができる（クロ
ック停止は不要）。
果を保持する為に用いる。Ｄ−ＦＦ６３を冗長制御に用
いる場合は、このモードを使用することができる（クロ
ック停止は不要）。
【０１０２】図２０に示すように、ホールドモードで
は、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳ
Ｉが“１”，“１”，“０”及び“１”に設定されるた
め、ＮＡＮＤゲート６０の出力が“０”で固定され、Ｄ
−ＦＦ６３のＱ出力がＤ入力に帰還する。
は、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳ
Ｉが“１”，“１”，“０”及び“１”に設定されるた
め、ＮＡＮＤゲート６０の出力が“０”で固定され、Ｄ
−ＦＦ６３のＱ出力がＤ入力に帰還する。
【０１０３】比較モードは、ＲＡＭ２１１の出力データ
ＤＯ<i>〜ＤＯ<i+4>と期待値(EXPA,EXPB)とを比較する
モードである。ただし、比較を行う前にＤ−ＦＦ６３に
“１”をセットしておく必要がある。
ＤＯ<i>〜ＤＯ<i+4>と期待値(EXPA,EXPB)とを比較する
モードである。ただし、比較を行う前にＤ−ＦＦ６３に
“１”をセットしておく必要がある。
【０１０４】その後、期待値に応じて信号ＣＭＰ１Ｌ
ｃ,ＣＭＰ０Ｌｃ(ｃ=「Ａ」,「Ｂ」)のどちらか一方を
“０”に設定してクロックを与えることにより、比較動
作を行う。ＲＡＭ２１１からの出力が期待値と異なる場
合はＤ−ＦＦ６３の値が“０”に変化する。
ｃ,ＣＭＰ０Ｌｃ(ｃ=「Ａ」,「Ｂ」)のどちらか一方を
“０”に設定してクロックを与えることにより、比較動
作を行う。ＲＡＭ２１１からの出力が期待値と異なる場
合はＤ−ＦＦ６３の値が“０”に変化する。
【０１０５】全アドレスに対するテストが終わった後
で、このテスト結果を上記のシフトモードにしてＳＩＤ
Ｏ<i>として読み出す。なお、救済動作は場合でテスト
結果を検出する必要がなければ、テスト結果をシフト動
作で読み出すことは不要である。
で、このテスト結果を上記のシフトモードにしてＳＩＤ
Ｏ<i>として読み出す。なお、救済動作は場合でテスト
結果を検出する必要がなければ、テスト結果をシフト動
作で読み出すことは不要である。
【０１０６】図２１に示すように、比較モードでは、期
待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，Ｔ
ＭＦＢ及びＴＭＳＩが“バー(expa)”，“(expa)”，
“０”及び“１”に設定される。
待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，Ｔ
ＭＦＢ及びＴＭＳＩが“バー(expa)”，“(expa)”，
“０”及び“１”に設定される。
【０１０７】したがって、Ｄ−ＦＦ６３のＱ出力が
“１”の場合はＮＡＮＤゲート６１の出力が“０”で固
定され、入力信号Ｄを期待値(expa)との一致／不一致に
よって“１”／“０”がＤ−ＦＦ６３のＤ入力に付与さ
れる。
“１”の場合はＮＡＮＤゲート６１の出力が“０”で固
定され、入力信号Ｄを期待値(expa)との一致／不一致に
よって“１”／“０”がＤ−ＦＦ６３のＤ入力に付与さ
れる。
【０１０８】一方、Ｄ−ＦＦ６３のＱ出力が“０”の場
合はＮＡＮＤゲート６１の出力が“１”で固定されてＮ
ＯＲゲート６２の出力が“０”で固定されることによ
り、入力信号Ｄと期待値(expa)との比較結果に関係なく
“０”がＤ−ＦＦ６３のＤ入力に付与される。
合はＮＡＮＤゲート６１の出力が“１”で固定されてＮ
ＯＲゲート６２の出力が“０”で固定されることによ
り、入力信号Ｄと期待値(expa)との比較結果に関係なく
“０”がＤ−ＦＦ６３のＤ入力に付与される。
【０１０９】シフト比較モードは、上記の比較モードと
シフトモードを組み合わせたものである(ANDSI=1に設
定)。故障が検出される(Ｄ−ＦＦ６３に“０”がラッチ
される)とその情報が後段のＳＦＦＤ<>にも伝播して行
く(後段のＳＦＦＤのＤ−ＦＦ６３も伝播とともに
“０”になっていく)。上記の比較モードに比べて、比
較動作と共にシフト動作が実行されるため、早期に
“０”がＳＯＤＯ<i>として外部に出力されるため、Ｒ
ＡＭ２１１の不良の検出時間を短縮できる。
シフトモードを組み合わせたものである(ANDSI=1に設
定)。故障が検出される(Ｄ−ＦＦ６３に“０”がラッチ
される)とその情報が後段のＳＦＦＤ<>にも伝播して行
く(後段のＳＦＦＤのＤ−ＦＦ６３も伝播とともに
“０”になっていく)。上記の比較モードに比べて、比
較動作と共にシフト動作が実行されるため、早期に
“０”がＳＯＤＯ<i>として外部に出力されるため、Ｒ
ＡＭ２１１の不良の検出時間を短縮できる。
【０１１０】また、後述する実施の形態６で述べるが、
シフト動作モードでＳＦＦＤ<>を動作させることによ
り、Ｄ−ＦＦ６３の出力をそのまま、冗長切り替え用の
セレクタ２３０〜２３３の冗長制御信号である出力デー
タＦ<i+1>〜Ｆ<i+4>とすることが可能である。
シフト動作モードでＳＦＦＤ<>を動作させることによ
り、Ｄ−ＦＦ６３の出力をそのまま、冗長切り替え用の
セレクタ２３０〜２３３の冗長制御信号である出力デー
タＦ<i+1>〜Ｆ<i+4>とすることが可能である。
【０１１１】図２２に示すように、シフト比較モードで
は、期待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０
Ｌ，ＴＭＦＢ及びＴＭＳＩが“バー(expa)”，“(exp
a)”，“０”及び“０”に設定される。
は、期待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０
Ｌ，ＴＭＦＢ及びＴＭＳＩが“バー(expa)”，“(exp
a)”，“０”及び“０”に設定される。
【０１１２】したがって、Ｄ−ＦＦ６３のＱ出力及びシ
リアル入力信号ＳＩが共に“１”の場合はＮＡＮＤゲー
ト６１の出力が“０”で固定され、入力信号Ｄを期待値
(expa)との一致／不一致によって“１”／“０”がＤ−
ＦＦ６３のＤ入力に付与される。
リアル入力信号ＳＩが共に“１”の場合はＮＡＮＤゲー
ト６１の出力が“０”で固定され、入力信号Ｄを期待値
(expa)との一致／不一致によって“１”／“０”がＤ−
ＦＦ６３のＤ入力に付与される。
【０１１３】一方、Ｄ−ＦＦ６３のＱ出力及びシリアル
入力信号ＳＩのうち少なくとも一方が“０”の場合はＮ
ＡＮＤゲート６１の出力が“１”で固定されてＮＯＲゲ
ート６２の出力が“０”で固定されることにより、入力
信号Ｄと期待値(expa)との比較結果に関係なく“０”が
Ｄ−ＦＦ６３のＤ入力に付与される。
入力信号ＳＩのうち少なくとも一方が“０”の場合はＮ
ＡＮＤゲート６１の出力が“１”で固定されてＮＯＲゲ
ート６２の出力が“０”で固定されることにより、入力
信号Ｄと期待値(expa)との比較結果に関係なく“０”が
Ｄ−ＦＦ６３のＤ入力に付与される。
【０１１４】比較ワンスモードは、上記の比較モードの
蓄積動作を削除したものであり、１回毎の比較結果がＤ
−ＦＦ６３に取り込まれその度にＤ−ＦＦ６３の内容が
更新される。すなわち、比較モードはＤ−ＦＦ６３が一
度“０”となると“０”が維持されるが、比較ワンスモ
ードでは維持されない。
蓄積動作を削除したものであり、１回毎の比較結果がＤ
−ＦＦ６３に取り込まれその度にＤ−ＦＦ６３の内容が
更新される。すなわち、比較モードはＤ−ＦＦ６３が一
度“０”となると“０”が維持されるが、比較ワンスモ
ードでは維持されない。
【０１１５】図２３に示すように、比較ワンスモードで
は、期待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０
Ｌ，ＴＭＦＢ及びＴＭＳＩが“バー(expa)”，“(exp
a)”，“１”及び“１”に設定されるため、ＮＡＮＤゲ
ート６１の出力が“０”で固定され、入力信号Ｄを期待
値(expa)との一致／不一致によって“１”／“０”がＤ
−ＦＦ６３のＤ入力に付与される。
は、期待値が(expa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０
Ｌ，ＴＭＦＢ及びＴＭＳＩが“バー(expa)”，“(exp
a)”，“１”及び“１”に設定されるため、ＮＡＮＤゲ
ート６１の出力が“０”で固定され、入力信号Ｄを期待
値(expa)との一致／不一致によって“１”／“０”がＤ
−ＦＦ６３のＤ入力に付与される。
【０１１６】セット１モードはＤ−ＦＦ６３に“１”を
設定するためのものである。
設定するためのものである。
【０１１７】図２４に示すように、セット１モードで
は、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳ
Ｉが“１”，“１”，“１”及び“１”に設定されるた
め、ＮＯＲゲート６２の出力が“１”で固定され、Ｄ−
ＦＦ６３のＤ入力に“１”が付与される。
は、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭＳ
Ｉが“１”，“１”，“１”及び“１”に設定されるた
め、ＮＯＲゲート６２の出力が“１”で固定され、Ｄ−
ＦＦ６３のＤ入力に“１”が付与される。
【０１１８】以上のように、実施の形態４のスキャンパ
ス回路部は、実施の形態１のＳＦＦＣ<i>〜ＳＦＦＣ<i+
4>による構成に比べて、シフト比較モードと比較ワンス
モード、セット１モードが付加されており、より多様な
動作が可能となる。
ス回路部は、実施の形態１のＳＦＦＣ<i>〜ＳＦＦＣ<i+
4>による構成に比べて、シフト比較モードと比較ワンス
モード、セット１モードが付加されており、より多様な
動作が可能となる。
【０１１９】また、上記以外のモードでは従来（実施の
形態１のＳＦＦＣ<i>〜ＳＦＦＣ<i+4>による構成）と互
換性があるので、実施の形態４のスキャンパス回路部を
他の実施の形態に用いることもできる。
形態１のＳＦＦＣ<i>〜ＳＦＦＣ<i+4>による構成）と互
換性があるので、実施の形態４のスキャンパス回路部を
他の実施の形態に用いることもできる。
【０１２０】＜実施の形態５＞図２５〜図２７はこの発
明の実施の形態５である半導体集積回路の比較回路付き
スキャンパス回路部を示す図であり、図２５は図２６と
図２７との位置関係を示す説明図であり、図２６及び図
２７はスキャンパス回路部の回路構成を示す回路図であ
る。
明の実施の形態５である半導体集積回路の比較回路付き
スキャンパス回路部を示す図であり、図２５は図２６と
図２７との位置関係を示す説明図であり、図２６及び図
２７はスキャンパス回路部の回路構成を示す回路図であ
る。
【０１２１】図２６及び図２７に示すように、実施の形
態５のスキャンパス回路部変形であり、実施の形態４の
回路構成において、ANDCMPEの機能をＳＦＦＣ<i+4>にも
たせるべくＡＮＤゲート６５を追加している。
態５のスキャンパス回路部変形であり、実施の形態４の
回路構成において、ANDCMPEの機能をＳＦＦＣ<i+4>にも
たせるべくＡＮＤゲート６５を追加している。
【０１２２】ＡＮＤゲート６５は一方入力としてＮＡＮ
Ｄゲート６０の出力を受け、他方入力として外部より比
較制御信号ＣＭＰＥを受ける。そして、ＡＮＤゲート６
５の出力がＮＯＲゲート６２の一方入力となる。ＳＦＦ
Ｄ<i+4>内部における他の構成は実施の形態４のＳＦＦ
Ｄ<i+4>と同様であり、ＳＦＦＤ<i+4>外部の構成は実施
の形態４のスキャンパス回路部と同様である。
Ｄゲート６０の出力を受け、他方入力として外部より比
較制御信号ＣＭＰＥを受ける。そして、ＡＮＤゲート６
５の出力がＮＯＲゲート６２の一方入力となる。ＳＦＦ
Ｄ<i+4>内部における他の構成は実施の形態４のＳＦＦ
Ｄ<i+4>と同様であり、ＳＦＦＤ<i+4>外部の構成は実施
の形態４のスキャンパス回路部と同様である。
【０１２３】実施の形態５のスキャンパス回路部を用い
る場合、セレクタ２３０〜２３３の入力“１”側のテス
ト時に、比較制御信号ＣＭＰＥ＝“０”に設定すれば、
ＳＦＦＣ<i+4>の比較動作を抑制することができるた
め、実施の形態３と同様にして信号ＳＯＤＯ<i+4>に基
づく判定が容易になる。
る場合、セレクタ２３０〜２３３の入力“１”側のテス
ト時に、比較制御信号ＣＭＰＥ＝“０”に設定すれば、
ＳＦＦＣ<i+4>の比較動作を抑制することができるた
め、実施の形態３と同様にして信号ＳＯＤＯ<i+4>に基
づく判定が容易になる。
【０１２４】＜実施の形態６＞図２８〜図３０はこの発
明の実施の形態６である半導体集積回路を示す図であ
り、図２８は図２９と図３０との位置関係を示す説明図
であり、図２９及び図３０は半導体集積回路の回路構成
を示す回路図である。
明の実施の形態６である半導体集積回路を示す図であ
り、図２８は図２９と図３０との位置関係を示す説明図
であり、図２９及び図３０は半導体集積回路の回路構成
を示す回路図である。
【０１２５】実施の形態６では、スキャンフリップフロ
ップＳＦＦＥ<i>〜ＳＦＦＥ<i+4>を直列に接続してスキ
ャンパスを設けている。以下、スキャン・フリップフロ
ップＳＦＦＥ<>を単にＳＦＦＥ<>と略する場合がある。
ップＳＦＦＥ<i>〜ＳＦＦＥ<i+4>を直列に接続してスキ
ャンパスを設けている。以下、スキャン・フリップフロ
ップＳＦＦＥ<>を単にＳＦＦＥ<>と略する場合がある。
【０１２６】図３１に示すように、ＳＦＦＥ<i>〜ＳＦ
ＦＥ<i+3>は、実施の形態４及び実施の形態５のＳＦＦ
Ｄ<i>〜ＳＦＦＤ<i+3>と実質的に同じ回路構成を呈して
おり、ＮＯＲゲート６２の出力がデータ出力Ｐとして出
力されると共に、タイミング信号ＴをＤ−ＦＦ６３のト
グル入力Ｔに受けている。
ＦＥ<i+3>は、実施の形態４及び実施の形態５のＳＦＦ
Ｄ<i>〜ＳＦＦＤ<i+3>と実質的に同じ回路構成を呈して
おり、ＮＯＲゲート６２の出力がデータ出力Ｐとして出
力されると共に、タイミング信号ＴをＤ−ＦＦ６３のト
グル入力Ｔに受けている。
【０１２７】図３２に示すように、ＳＦＦＥ<i+4>は、
実施の形態５のＳＦＦＤ<i+4>と実質的に同じ回路構成
を呈しており、ＮＯＲゲート６２の出力がデータ出力Ｐ
として出力されると共に、タイミング信号ＴをＤ−ＦＦ
６３のトグル入力Ｔに受けている。
実施の形態５のＳＦＦＤ<i+4>と実質的に同じ回路構成
を呈しており、ＮＯＲゲート６２の出力がデータ出力Ｐ
として出力されると共に、タイミング信号ＴをＤ−ＦＦ
６３のトグル入力Ｔに受けている。
【０１２８】ＳＦＦＥ<i>〜ＳＦＦＥ<i+4>は信号ＴＭＦ
Ｂ、信号ＴＭＳＩ及びタイミング制御信号ＣＫＤＯを共
通に受け（タイミング制御信号ＣＫＤＯはＤ−ＦＦ６３
のタイミング信号Ｔとして入力される）、ＳＦＦＥ<i>
〜ＳＦＦＥ<i+3>それぞれの入力データＤとして、冗長
データ出力ＸＤＯ<i>〜ＸＤＯ<i+3>を受け、ＳＦＦＥ<i
+4>の入力データＤとしてデータ出力ＤＯ<i+4>を受け
る。
Ｂ、信号ＴＭＳＩ及びタイミング制御信号ＣＫＤＯを共
通に受け（タイミング制御信号ＣＫＤＯはＤ−ＦＦ６３
のタイミング信号Ｔとして入力される）、ＳＦＦＥ<i>
〜ＳＦＦＥ<i+3>それぞれの入力データＤとして、冗長
データ出力ＸＤＯ<i>〜ＸＤＯ<i+3>を受け、ＳＦＦＥ<i
+4>の入力データＤとしてデータ出力ＤＯ<i+4>を受け
る。
【０１２９】また、ＳＦＦＥ<i>，<i+2>，<i+4>が期待
値用の信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号Ｃ
ＭＰ１ＬＡ及びＣＭＰ０ＬＡを受け、ＳＦＦＥ<i+1>，<
i+3>が信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号Ｃ
ＭＰ１ＬＢ及びＣＭＰ０ＬＢをを受ける。すなわち、比
較動作の期待値は偶数ビット目と奇数ビット目で異なる
値を設定することができる。なお、これらの信号と動作
モードとの関係は図１７で示した通りである。
値用の信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号Ｃ
ＭＰ１ＬＡ及びＣＭＰ０ＬＡを受け、ＳＦＦＥ<i+1>，<
i+3>が信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号Ｃ
ＭＰ１ＬＢ及びＣＭＰ０ＬＢをを受ける。すなわち、比
較動作の期待値は偶数ビット目と奇数ビット目で異なる
値を設定することができる。なお、これらの信号と動作
モードとの関係は図１７で示した通りである。
【０１３０】また、セレクタ２３０〜２３３の冗長制御
信号である出力データＦ<i>〜Ｆ<i+4>として、ＳＦＦＥ
<i+1>〜ＳＦＦＥ<i+4>のシリアル出力ＳＯ<i+1>〜ＳＯ<
i+4>が与えられる。ＳＦＦＥ<i>〜ＳＦＦＥ<i+3>それぞ
れのデータ出力Ｐがデータ出力Ｐ<i>〜Ｐ<i+3>となる。
信号である出力データＦ<i>〜Ｆ<i+4>として、ＳＦＦＥ
<i+1>〜ＳＦＦＥ<i+4>のシリアル出力ＳＯ<i+1>〜ＳＯ<
i+4>が与えられる。ＳＦＦＥ<i>〜ＳＦＦＥ<i+3>それぞ
れのデータ出力Ｐがデータ出力Ｐ<i>〜Ｐ<i+3>となる。
【０１３１】さらに、ＳＦＦＥ<i+4>は比較制御信号Ｃ
ＭＰＥによって、実施の形態５のＳＦＦＥ<i+4>と同様
の比較抑制機能を備えている。他の構成は実施の形態１
と同様であるため、説明は省略する。
ＭＰＥによって、実施の形態５のＳＦＦＥ<i+4>と同様
の比較抑制機能を備えている。他の構成は実施の形態１
と同様であるため、説明は省略する。
【０１３２】このような構成において、ＳＦＦＥ<i>〜
ＳＦＦＥ<i+4>をシフト比較モードに設定して動作させ
ることにより、例えば、ＲＡＭ２１１の出力データＤＯ
<i+2>対応のＳＦＦＥ<i+2>で故障が検出されると、クロ
ック（タイミング制御信号ＣＫＤＯ）を与える毎にＳＦ
ＦＥ<i+1>,ＳＦＦＥ<i>に（出力ＤＯ<i+1>,ＤＯ<i>に故
障がない場合でも）順次伝搬していく。
ＳＦＦＥ<i+4>をシフト比較モードに設定して動作させ
ることにより、例えば、ＲＡＭ２１１の出力データＤＯ
<i+2>対応のＳＦＦＥ<i+2>で故障が検出されると、クロ
ック（タイミング制御信号ＣＫＤＯ）を与える毎にＳＦ
ＦＥ<i+1>,ＳＦＦＥ<i>に（出力ＤＯ<i+1>,ＤＯ<i>に故
障がない場合でも）順次伝搬していく。
【０１３３】最終的に、SO<i+4>=1,SO<i+3>=1,SO<i+2>=
0,SO<i+1>=0,SO<i>=0の状態になる。これらＳＯ<i+1>〜
ＳＯ<i+4>をそのままＦ<i>〜Ｆ<i+4>として、セレクタ
２３０〜２３３の選択設定内容を制御するように用いれ
ば、所望の冗長切替を実現することができる。
0,SO<i+1>=0,SO<i>=0の状態になる。これらＳＯ<i+1>〜
ＳＯ<i+4>をそのままＦ<i>〜Ｆ<i+4>として、セレクタ
２３０〜２３３の選択設定内容を制御するように用いれ
ば、所望の冗長切替を実現することができる。
【０１３４】次に、冗長データ出力ＸＤＯ<>の冗長出力
選択回路であるセレクタ２３０〜２３３のテスト方法を
説明する。
選択回路であるセレクタ２３０〜２３３のテスト方法を
説明する。
【０１３５】書き込みデータ制御回路ＤＩＣＯＮＴによ
り、ＤＩ<i+4>＝“０”,ＤＩ<i+3>＝“１”,ＤＩ<i+2>
＝“０”,ＤＩ<i+1>＝“１”,ＤＩ<i>＝“０”に設定
し、ＲＡＭ２１１の特定番地にデータを書き込む。この
特定番地に対する読み出し動作を行う。この結果、ＤＯ
<i+4>＝“０”,ＤＯ<i+3>＝“１”,ＤＯ<i+2>＝“０”,
ＤＯ<i+1>＝“１”,ＤＯ<i>＝“０”になる。
り、ＤＩ<i+4>＝“０”,ＤＩ<i+3>＝“１”,ＤＩ<i+2>
＝“０”,ＤＩ<i+1>＝“１”,ＤＩ<i>＝“０”に設定
し、ＲＡＭ２１１の特定番地にデータを書き込む。この
特定番地に対する読み出し動作を行う。この結果、ＤＯ
<i+4>＝“０”,ＤＯ<i+3>＝“１”,ＤＯ<i+2>＝“０”,
ＤＯ<i+1>＝“１”,ＤＯ<i>＝“０”になる。
【０１３６】「SO<i+4>＝0,SO<i+3>＝0,SO<i+2>＝0,SO<
i+1>＝0」の状態で、ＳＦＦＥ<i>〜ＳＦＦＥ<i+3>を用
いてキャプチャー動作を行えば、セレクタ２３０〜２３
３の一方の入力（入力“０”側）が冗長データ出力ＸＤ
Ｏ<>として伝わっているか否かを検証することができ
る。
i+1>＝0」の状態で、ＳＦＦＥ<i>〜ＳＦＦＥ<i+3>を用
いてキャプチャー動作を行えば、セレクタ２３０〜２３
３の一方の入力（入力“０”側）が冗長データ出力ＸＤ
Ｏ<>として伝わっているか否かを検証することができ
る。
【０１３７】また、「SO<i+4>＝1,SO<i+3>＝1,SO<i+2>
＝1,SO<i+1>＝1」の状態で、ＳＦＦＥ<i>〜ＳＦＦＥ<i+
3>を用いてキャプチャー動作を行えば、セレクタ２３０
〜２３３の他方の入力（入力“１”側）が冗長データ出
力ＸＤＯ<>として伝わっているか否かを検証することが
できる。
＝1,SO<i+1>＝1」の状態で、ＳＦＦＥ<i>〜ＳＦＦＥ<i+
3>を用いてキャプチャー動作を行えば、セレクタ２３０
〜２３３の他方の入力（入力“１”側）が冗長データ出
力ＸＤＯ<>として伝わっているか否かを検証することが
できる。
【０１３８】このようにして冗長データ出力ＸＤＯ<>に
関するセレクタ２３０〜２３３の動作テストが行える。
関するセレクタ２３０〜２３３の動作テストが行える。
【０１３９】＜実施の形態７＞図３３〜図３５はこの発
明の実施の形態７である半導体集積回路を示す図であ
り、図３３は図３４と図３５との位置関係を示す説明図
であり、図３４及び図３５は半導体集積回路の回路構成
を示す回路図である。
明の実施の形態７である半導体集積回路を示す図であ
り、図３３は図３４と図３５との位置関係を示す説明図
であり、図３４及び図３５は半導体集積回路の回路構成
を示す回路図である。
【０１４０】同図に示すように、直列に接続された４個
のスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦＥ<i+
3>の直列接続によってスキャンパスを構成している。
のスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦＥ<i+
3>の直列接続によってスキャンパスを構成している。
【０１４１】このような構成において、シフトモード動
作が、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭ
ＳＩが“１”，“１”，“１”及び“０”に設定するこ
とにより実現でき、シフト比較モード動作が期待値が(e
xpa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及
びＴＭＳＩが“バー(expa)”，“(expa)”，“０”及び
“０”に設定することにより実現できる。
作が、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及びＴＭ
ＳＩが“１”，“１”，“１”及び“０”に設定するこ
とにより実現でき、シフト比較モード動作が期待値が(e
xpa)の場合、信号ＣＭＰ１Ｌ，ＣＭＰ０Ｌ，ＴＭＦＢ及
びＴＭＳＩが“バー(expa)”，“(expa)”，“０”及び
“０”に設定することにより実現できる。
【０１４２】ＳＦＦＥ<i>〜ＳＦＦＥ<i+3>は、外部から
信号ＳＩＤＯ<i+3>をＳＦＦＥ<i+3>のシリアル入力ＳＩ
に取り込み、ＳＦＦＥ<i>のシリアル出力ＳＯからＳＯ
ＤＯ<i>を外部に出力する。
信号ＳＩＤＯ<i+3>をＳＦＦＥ<i+3>のシリアル入力ＳＩ
に取り込み、ＳＦＦＥ<i>のシリアル出力ＳＯからＳＯ
ＤＯ<i>を外部に出力する。
【０１４３】また、ＡＮＤゲート２２の一方入力にシリ
アル出力ＳＯ<i>が入力され、ＡＮＤゲート２２１〜２
２３の一方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>が
入力され、ＡＮＤゲート２２３の他方入力にセレクタ制
御信号ＰＦＩＮが入力され、ＡＮＤゲート２２２の他方
入力にＡＮＤゲート２２３の出力が入力され、ＡＮＤゲ
ート２２１の他方入力にＡＮＤゲート２２２の出力が入
力され、ＡＮＤゲート２２の他方入力にＡＮＤゲート２
２１の出力が入力され、ＡＮＤゲート２２の出力が信号
ＰＦＯＵＴとして外部に出力される。
アル出力ＳＯ<i>が入力され、ＡＮＤゲート２２１〜２
２３の一方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>が
入力され、ＡＮＤゲート２２３の他方入力にセレクタ制
御信号ＰＦＩＮが入力され、ＡＮＤゲート２２２の他方
入力にＡＮＤゲート２２３の出力が入力され、ＡＮＤゲ
ート２２１の他方入力にＡＮＤゲート２２２の出力が入
力され、ＡＮＤゲート２２の他方入力にＡＮＤゲート２
２１の出力が入力され、ＡＮＤゲート２２の出力が信号
ＰＦＯＵＴとして外部に出力される。
【０１４４】そして、ＡＮＤゲート２２、ＡＮＤゲート
２２１〜２２３の出力が冗長制御信号である出力データ
Ｆ<i+1>〜Ｆ<i+4>として、セレクタ２３０〜２３３の制
御入力に与えられる。他の構成は実施の形態６の回路構
成と同様であるため説明は省略する。
２２１〜２２３の出力が冗長制御信号である出力データ
Ｆ<i+1>〜Ｆ<i+4>として、セレクタ２３０〜２３３の制
御入力に与えられる。他の構成は実施の形態６の回路構
成と同様であるため説明は省略する。
【０１４５】このような構成において、セレクタ制御信
号ＰＦＩＮ＝“０”の状態で、出力データＤＯ<i+3>,Ｄ
Ｏ<i+2>,ＤＯ<i+1>,ＤＯ<i>のテストを行い、シリアル
出力ＳＯ<i>〜ＳＯ<i+3>を“１”に設定し、かつセレク
タテスト信号ＰＦＩＮ＝“１”の状態で出力データＤＯ
<i+4>,ＤＯ<i+3>,ＤＯ<i+2>,ＤＯ<i+1>のテストを行う
ことができる。この２回のテストで、２ビット以上の故
障がないことを確認しておく。
号ＰＦＩＮ＝“０”の状態で、出力データＤＯ<i+3>,Ｄ
Ｏ<i+2>,ＤＯ<i+1>,ＤＯ<i>のテストを行い、シリアル
出力ＳＯ<i>〜ＳＯ<i+3>を“１”に設定し、かつセレク
タテスト信号ＰＦＩＮ＝“１”の状態で出力データＤＯ
<i+4>,ＤＯ<i+3>,ＤＯ<i+2>,ＤＯ<i+1>のテストを行う
ことができる。この２回のテストで、２ビット以上の故
障がないことを確認しておく。
【０１４６】そして、救済動作時は、セレクタテスト信
号ＰＦＩＮ=1の状態でＲＡＭテスト（比較動作）を行
う。ＲＡＭテスト中に故障が見つかればその時点で、シ
リアル出力ＳＯ<i>〜ＳＯ<i+3>によって冗長切替が行わ
れる。
号ＰＦＩＮ=1の状態でＲＡＭテスト（比較動作）を行
う。ＲＡＭテスト中に故障が見つかればその時点で、シ
リアル出力ＳＯ<i>〜ＳＯ<i+3>によって冗長切替が行わ
れる。
【０１４７】実施の形態７の回路を用いれば、スキャン
フリップフロップを１つ省略できる分、回路規模が小さ
くできるという効果がある。
フリップフロップを１つ省略できる分、回路規模が小さ
くできるという効果がある。
【０１４８】＜実施の形態８＞図３６〜図３８はこの発
明の実施の形態８である半導体集積回路を示す図であ
り、図３６は図３７と図３８との位置関係を示す説明図
であり、図３７及び図３８は半導体集積回路の回路構成
を示す回路図である。
明の実施の形態８である半導体集積回路を示す図であ
り、図３６は図３７と図３８との位置関係を示す説明図
であり、図３７及び図３８は半導体集積回路の回路構成
を示す回路図である。
【０１４９】図３７に示すように、冗長データ入力ＸＤ
Ｉ<i>〜ＸＤＩ<i+3>が書き込みデータ制御回路ＤＩＣＯ
ＮＴ２の入力データＸＩ<i>〜ＸＩ<i+3>として入力さ
れ、データ制御回路ＤＩＣＯＮＴ２の出力データＤＩ２
<i>〜ＤＩ２<i+4>が出力される。
Ｉ<i>〜ＸＤＩ<i+3>が書き込みデータ制御回路ＤＩＣＯ
ＮＴ２の入力データＸＩ<i>〜ＸＩ<i+3>として入力さ
れ、データ制御回路ＤＩＣＯＮＴ２の出力データＤＩ２
<i>〜ＤＩ２<i+4>が出力される。
【０１５０】出力データＤＩ２<i+1>〜ＤＩ２<i+4>はセ
レクタ１１〜１４の“０”入力に付与され、出力データ
ＤＩ２<i>〜ＤＩ２<i+3>はセレクタ１１〜１４の“１”
入力に付与される。セレクタ１１〜１３は制御入力に出
力データＦ<i+2>〜Ｆ<i+4>を受け、セレクタ１４は制御
入力にセレクタ制御信号ＰＦＩＮを受け、ＯＲゲート１
５は出力データＤＩ２<i>を一方入力に受け、他方入力
に出力データＦ<i+1>を受ける。
レクタ１１〜１４の“０”入力に付与され、出力データ
ＤＩ２<i>〜ＤＩ２<i+3>はセレクタ１１〜１４の“１”
入力に付与される。セレクタ１１〜１３は制御入力に出
力データＦ<i+2>〜Ｆ<i+4>を受け、セレクタ１４は制御
入力にセレクタ制御信号ＰＦＩＮを受け、ＯＲゲート１
５は出力データＤＩ２<i>を一方入力に受け、他方入力
に出力データＦ<i+1>を受ける。
【０１５１】ＯＲゲート１５の出力がＲＡＭ２１１の入
力データＤＩ<i>用の入力部に付与され、セレクタ１１
〜１４の出力がＲＡＭ２１１の入力データＤＩ<i+1>〜
ＤＩ<i+4>用の入力部に付与される。したがって、ＲＡ
Ｍ２１１は入力データＤＩ<i>〜ＤＩ<i+4>用の５ビット
の入力部を有している。
力データＤＩ<i>用の入力部に付与され、セレクタ１１
〜１４の出力がＲＡＭ２１１の入力データＤＩ<i+1>〜
ＤＩ<i+4>用の入力部に付与される。したがって、ＲＡ
Ｍ２１１は入力データＤＩ<i>〜ＤＩ<i+4>用の５ビット
の入力部を有している。
【０１５２】図３８に示すように、直列に接続された５
個のスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦＥ<
i+4>の直列接続によってスキャンパスを構成し、外部か
ら信号ＳＩＤＯ<i+4>をＳＦＦＥ<i+4>のシリアル入力Ｓ
Ｉに取り込み、ＳＦＦＥ<i>のシリアル出力ＳＯから信
号ＳＯＤＯ<i>を外部に出力する。
個のスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦＥ<
i+4>の直列接続によってスキャンパスを構成し、外部か
ら信号ＳＩＤＯ<i+4>をＳＦＦＥ<i+4>のシリアル入力Ｓ
Ｉに取り込み、ＳＦＦＥ<i>のシリアル出力ＳＯから信
号ＳＯＤＯ<i>を外部に出力する。
【０１５３】また、ＡＮＤゲート２２の一方入力にシリ
アル出力ＳＯ<i>が入力され、ＡＮＤゲート２２１〜２
２３の一方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>が
入力され、ＡＮＤゲート２１の一方入力にシリアル出力
ＳＯ<i+4>が入力される。
アル出力ＳＯ<i>が入力され、ＡＮＤゲート２２１〜２
２３の一方入力にシリアル出力ＳＯ<i+1>〜ＳＯ<i+3>が
入力され、ＡＮＤゲート２１の一方入力にシリアル出力
ＳＯ<i+4>が入力される。
【０１５４】そして、ＡＮＤゲート２１の他方入力にセ
レクタ制御信号ＰＦＩＮが入力され、ＡＮＤゲート２２
３の他方入力にＡＮＤゲート２１の出力が入力され、Ａ
ＮＤゲート２２２の他方入力にＡＮＤゲート２２３の出
力が入力され、ＡＮＤゲート２２１の他方入力にＡＮＤ
ゲート２２２の出力が入力され、ＡＮＤゲート２２の他
方入力にＡＮＤゲート２２１の出力が入力され、ＡＮＤ
ゲート２２の出力が信号ＰＦＯＵＴとして外部に出力さ
れる。
レクタ制御信号ＰＦＩＮが入力され、ＡＮＤゲート２２
３の他方入力にＡＮＤゲート２１の出力が入力され、Ａ
ＮＤゲート２２２の他方入力にＡＮＤゲート２２３の出
力が入力され、ＡＮＤゲート２２１の他方入力にＡＮＤ
ゲート２２２の出力が入力され、ＡＮＤゲート２２の他
方入力にＡＮＤゲート２２１の出力が入力され、ＡＮＤ
ゲート２２の出力が信号ＰＦＯＵＴとして外部に出力さ
れる。
【０１５５】そして、ＡＮＤゲート２２１〜２２３及び
２１の出力が制御用の出力データＦ<i+1>〜Ｆ<i+4>とし
て、セレクタ２３０〜２３３の制御入力に与えられる。
他の構成は実施の形態６の回路構成と同様であるため説
明は省略する。
２１の出力が制御用の出力データＦ<i+1>〜Ｆ<i+4>とし
て、セレクタ２３０〜２３３の制御入力に与えられる。
他の構成は実施の形態６の回路構成と同様であるため説
明は省略する。
【０１５６】また、書き込みデータ制御回路ＤＩＣＯＮ
Ｔ２はＲＡＭ２１１に対するデータ書き込みを行うため
の制御回路であり、例えば、図３９，図４０，図４１に
示すような回路が用いられる。
Ｔ２はＲＡＭ２１１に対するデータ書き込みを行うため
の制御回路であり、例えば、図３９，図４０，図４１に
示すような回路が用いられる。
【０１５７】図３９で示す書き込みデータ制御回路ＤＩ
ＣＯＮＴ２の構成は、図４の構成からＳＦＦＤＩ<i+4>
の代わりに、通常のＤ−ＦＦであるフリップフロップＦ
ＦＤＩ<i+4>を用いている。このＦＦＤＩ<i+4>は、Ｄ入
力に信号ＳＩＤＩ<i+4>を受け、Ｔ入力に信号ＣＫＤＩ
を受け、Ｑ出力がＤＩ<i+4>として出力されるととも
に、ＳＦＦＤＩ<i+3>のシリアル入力ＳＩとなる。他の
構成は、図４の構成と同様であるため、説明を省略す
る。また、ＳＦＦＤＩ<>の構成は図５で示した構成であ
る。
ＣＯＮＴ２の構成は、図４の構成からＳＦＦＤＩ<i+4>
の代わりに、通常のＤ−ＦＦであるフリップフロップＦ
ＦＤＩ<i+4>を用いている。このＦＦＤＩ<i+4>は、Ｄ入
力に信号ＳＩＤＩ<i+4>を受け、Ｔ入力に信号ＣＫＤＩ
を受け、Ｑ出力がＤＩ<i+4>として出力されるととも
に、ＳＦＦＤＩ<i+3>のシリアル入力ＳＩとなる。他の
構成は、図４の構成と同様であるため、説明を省略す
る。また、ＳＦＦＤＩ<>の構成は図５で示した構成であ
る。
【０１５８】図４０の構成は図３９の構成から入力デー
タＤＩ２<i>〜ＤＩ２<i+3>の出力をＳＦＦＤＩ<i>〜Ｓ
ＦＦＤＩ<i+4>のＱ出力からＰ出力に置き換え、入力デ
ータＤＩ２<i+4>の出力をＦＦＤＩ<i+4>の出力からＳＩ
ＤＩ<i+4>自体に置き換えた点のみ異なる。
タＤＩ２<i>〜ＤＩ２<i+3>の出力をＳＦＦＤＩ<i>〜Ｓ
ＦＦＤＩ<i+4>のＱ出力からＰ出力に置き換え、入力デ
ータＤＩ２<i+4>の出力をＦＦＤＩ<i+4>の出力からＳＩ
ＤＩ<i+4>自体に置き換えた点のみ異なる。
【０１５９】図４１で示す書き込みデータ制御回路ＤＩ
ＣＯＮＴ２は、図７で示した回路から、ＡＮＤゲート３
４を除去し、入力データＤＩ２<i+4>としてインバータ
３５の出力を用いて点が異なる。
ＣＯＮＴ２は、図７で示した回路から、ＡＮＤゲート３
４を除去し、入力データＤＩ２<i+4>としてインバータ
３５の出力を用いて点が異なる。
【０１６０】なお、図３９，図４０，及び図４１におい
て、ＤＩ<i>〜ＤＩ<i+4>がＤＩ２<i>〜ＤＩ２<i+4>に名
称変更している点も図４，図５及び図７と異なる。
て、ＤＩ<i>〜ＤＩ<i+4>がＤＩ２<i>〜ＤＩ２<i+4>に名
称変更している点も図４，図５及び図７と異なる。
【０１６１】このような構成において、セレクタテスト
信号ＰＦＩＮ＝“０”の状態では、ＲＡＭ２１１のＤＩ
<i+4>,ＤＩ<i+3>,ＤＩ<i+2>,ＤＩ<i+1>,ＤＩ<i>用の入
力部にＤＩＣＯＮＴ２からの入力データＤＩ２<i+4>,Ｄ
Ｉ２<i+3>,ＤＩ２<i+2>,ＤＩ２<i+1>,ＤＩ２<i>が付与
される。この状態では、前述の実施の形態で示したよう
に冗長データ出力ＸＤＯ<>の冗長出力選択回路であるセ
レクタ２３０〜２３３のテストが行える。
信号ＰＦＩＮ＝“０”の状態では、ＲＡＭ２１１のＤＩ
<i+4>,ＤＩ<i+3>,ＤＩ<i+2>,ＤＩ<i+1>,ＤＩ<i>用の入
力部にＤＩＣＯＮＴ２からの入力データＤＩ２<i+4>,Ｄ
Ｉ２<i+3>,ＤＩ２<i+2>,ＤＩ２<i+1>,ＤＩ２<i>が付与
される。この状態では、前述の実施の形態で示したよう
に冗長データ出力ＸＤＯ<>の冗長出力選択回路であるセ
レクタ２３０〜２３３のテストが行える。
【０１６２】なお、セレクタテスト信号ＰＦＩＮ＝
“１”,「SO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1」
の状態では、ＲＡＭ２１１の入力データＤＩ<i+4>,ＤＩ
<i+3>,ＤＩ<i+2>,ＤＩ<i+1>用の入力部に、ＤＩＣＯＮ
Ｔ２からの入力データＤＩ２<i+3>,ＤＩ２<i+2>,ＤＩ２
<i+1>,ＤＩ２<i>が付与され、入力データＤＩ<i>用の入
力部に“１”が供給される。
“１”,「SO<i+4>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1」
の状態では、ＲＡＭ２１１の入力データＤＩ<i+4>,ＤＩ
<i+3>,ＤＩ<i+2>,ＤＩ<i+1>用の入力部に、ＤＩＣＯＮ
Ｔ２からの入力データＤＩ２<i+3>,ＤＩ２<i+2>,ＤＩ２
<i+1>,ＤＩ２<i>が付与され、入力データＤＩ<i>用の入
力部に“１”が供給される。
【０１６３】次に、データ入力部分の冗長入力選択回路
を構成するセレクタ１１〜１４のテスト方法を説明す
る。 （１）データ制御回路ＤＩＣＯＮＴ２をＤＩ２<i+4>＝
“０”,ＤＩ２<i+3>“１”,ＤＩ２<i+2>＝“０”,ＤＩ
２<i+1>＝“１”,ＤＩ２<i>＝“０”に設定する。 （２）セレクタテスト信号ＰＦＩＮ＝“０”の状態でＲ
ＡＭ２１１の特定番地にデータを書き込む。 （３）その特定番地に対してＲＡＭ２１１の読み出し動
作を行う。その結果、出力データＤＯ<i+4>＝“０”,Ｄ
Ｏ<i+3>＝“１”,ＤＯ<i+2>＝“０”,ＤＯ<i+1>＝
“１”,ＤＯ<i>＝“０”になる。 （４）セレクタテスト信号ＰＦＩＮ＝“０”、期待値デ
ータＥＸＰＡ＝“０”,ＥＸＰＢ＝“１”の状態で比較
テストを行う。 （５）データ制御回路ＤＩＣＯＮＴ２をＤＩ<i+4>＝
“０”,ＤＩ<i+3>＝“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+
1>＝“１”,ＤＩ<i>＝“０”に設定する。 （６）セレクタテスト信号ＰＦＩＮ＝“１”,「SO<i+4>
＝1,SO<i+3>＝1,SO<i+2>＝1,SO<i+1>＝1」の状態でＲＡ
Ｍの特定番地にデータを書き込む。 （７）その特定番地に対してＲＡＭの読み出し動作を行
う。その結果、出力データＤＯ<i+4>＝“１”,ＤＯ<i+3
>＝“０”,ＤＯ<i+2>＝“１”,ＤＯ<i+1>＝“０”,ＤＯ
<i>＝“１”になる。 （８）セレクタテスト信号ＰＦＩＮ＝“０”、期待値デ
ータＥＸＰＡ＝“１”,ＥＸＰＢ＝“０”の状態で比較
テストを行う。
を構成するセレクタ１１〜１４のテスト方法を説明す
る。 （１）データ制御回路ＤＩＣＯＮＴ２をＤＩ２<i+4>＝
“０”,ＤＩ２<i+3>“１”,ＤＩ２<i+2>＝“０”,ＤＩ
２<i+1>＝“１”,ＤＩ２<i>＝“０”に設定する。 （２）セレクタテスト信号ＰＦＩＮ＝“０”の状態でＲ
ＡＭ２１１の特定番地にデータを書き込む。 （３）その特定番地に対してＲＡＭ２１１の読み出し動
作を行う。その結果、出力データＤＯ<i+4>＝“０”,Ｄ
Ｏ<i+3>＝“１”,ＤＯ<i+2>＝“０”,ＤＯ<i+1>＝
“１”,ＤＯ<i>＝“０”になる。 （４）セレクタテスト信号ＰＦＩＮ＝“０”、期待値デ
ータＥＸＰＡ＝“０”,ＥＸＰＢ＝“１”の状態で比較
テストを行う。 （５）データ制御回路ＤＩＣＯＮＴ２をＤＩ<i+4>＝
“０”,ＤＩ<i+3>＝“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+
1>＝“１”,ＤＩ<i>＝“０”に設定する。 （６）セレクタテスト信号ＰＦＩＮ＝“１”,「SO<i+4>
＝1,SO<i+3>＝1,SO<i+2>＝1,SO<i+1>＝1」の状態でＲＡ
Ｍの特定番地にデータを書き込む。 （７）その特定番地に対してＲＡＭの読み出し動作を行
う。その結果、出力データＤＯ<i+4>＝“１”,ＤＯ<i+3
>＝“０”,ＤＯ<i+2>＝“１”,ＤＯ<i+1>＝“０”,ＤＯ
<i>＝“１”になる。 （８）セレクタテスト信号ＰＦＩＮ＝“０”、期待値デ
ータＥＸＰＡ＝“１”,ＥＸＰＢ＝“０”の状態で比較
テストを行う。
【０１６４】このように、（４），（８）の比較テスト
によって、データ出力部(ＸＤＯ<>)の冗長用セレクタ２
３０〜２３３だけでなく、データ入力部の冗長用セレク
タ１１〜１４に対しても動作テストが行える。
によって、データ出力部(ＸＤＯ<>)の冗長用セレクタ２
３０〜２３３だけでなく、データ入力部の冗長用セレク
タ１１〜１４に対しても動作テストが行える。
【０１６５】なお、実施の形態８の回路構成は、実施の
形態６の回路を対象として改良したものを示している
が、同様にして他の実施の形態の回路にも適用して、デ
ータ入力部の冗長入力選択回路を構成するセレクタに対
しても動作テストが行えるようにできる。
形態６の回路を対象として改良したものを示している
が、同様にして他の実施の形態の回路にも適用して、デ
ータ入力部の冗長入力選択回路を構成するセレクタに対
しても動作テストが行えるようにできる。
【０１６６】＜実施の形態９＞図４２〜図４４はこの発
明の実施の形態９である半導体集積回路を示す図であ
り、図４２は図４３と図４４との位置関係を示す説明図
であり、図４３及び図４４は半導体集積回路の回路構成
を示す回路図である。
明の実施の形態９である半導体集積回路を示す図であ
り、図４２は図４３と図４４との位置関係を示す説明図
であり、図４３及び図４４は半導体集積回路の回路構成
を示す回路図である。
【０１６７】実施の形態９の半導体集積回路は、実施の
形態８のデータ制御回路ＤＩＣＯＮＴ２（特に図３９で
示した構成）とＯＲゲート１５とを、通常のＤ−ＦＦで
あるフリップフロップＦＦＤＩ<i>〜ＦＦＤＩ<i+4>とセ
レクタ７０〜７３とＯＲゲート７５とによって実現した
ものである。以下、Ｄ型フリップフロップＦＦＤＩ<>を
単にＦＦＤＩ<>と略する場合がある。
形態８のデータ制御回路ＤＩＣＯＮＴ２（特に図３９で
示した構成）とＯＲゲート１５とを、通常のＤ−ＦＦで
あるフリップフロップＦＦＤＩ<i>〜ＦＦＤＩ<i+4>とセ
レクタ７０〜７３とＯＲゲート７５とによって実現した
ものである。以下、Ｄ型フリップフロップＦＦＤＩ<>を
単にＦＦＤＩ<>と略する場合がある。
【０１６８】これらの図に示すように、セレクタ７０〜
７３は“０”入力に冗長データ入力ＸＤＩ<i>〜ＸＤＩ<
i+3>を受け、“１”入力にＦＦＤＩ<i+1>〜ＦＦＤＩ<i+
4>のＱ出力を受ける。そして、セレクタ７０〜７３の制
御入力には信号ＳＭＤＩが共通に与えられる。セレクタ
７０〜７３の出力がセレクタ１１〜１４の“１”入力と
なり、セレクタ７１〜７３の出力がセレクタ１１〜１３
の“０”入力となり、セレクタ７０の出力がＯＲゲート
７５の一方入力となる。
７３は“０”入力に冗長データ入力ＸＤＩ<i>〜ＸＤＩ<
i+3>を受け、“１”入力にＦＦＤＩ<i+1>〜ＦＦＤＩ<i+
4>のＱ出力を受ける。そして、セレクタ７０〜７３の制
御入力には信号ＳＭＤＩが共通に与えられる。セレクタ
７０〜７３の出力がセレクタ１１〜１４の“１”入力と
なり、セレクタ７１〜７３の出力がセレクタ１１〜１３
の“０”入力となり、セレクタ７０の出力がＯＲゲート
７５の一方入力となる。
【０１６９】セレクタ１４の“０”入力がＳＩＤＩ<i+4
>となり、セレクタ１１〜１４の出力がＦＦＤＩ<i+1>〜
<i+4>のＤ入力に付与され、ＯＲゲート７５の他方入力
は出力データＦ<i+1>となり、ＯＲゲート７５の出力が
ＦＦＤＩ<i>のＤ入力に付与される。
>となり、セレクタ１１〜１４の出力がＦＦＤＩ<i+1>〜
<i+4>のＤ入力に付与され、ＯＲゲート７５の他方入力
は出力データＦ<i+1>となり、ＯＲゲート７５の出力が
ＦＦＤＩ<i>のＤ入力に付与される。
【０１７０】ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>はＦＦＤＩ<i
+4>，ＦＦＤＩ<i+3>，…ＦＦＤＩ<i>の順で直列に接続
され、Ｔ入力に信号ＣＫＤＩを共通に受け、ＦＦＤＩ<i
>〜<i+4>のＱ出力がＲＡＭ２１１の入力データＤＩ<i>
〜ＤＩ<i+4>用の５ビット入力部に付与される。また、
ＦＦＤＩ<i>のＱ出力が信号ＳＯＤＩ<i>として外部に出
力される。なお、他の構成は図３６〜図３９で示した実
施の形態８と同様であるため説明は省略する。
+4>，ＦＦＤＩ<i+3>，…ＦＦＤＩ<i>の順で直列に接続
され、Ｔ入力に信号ＣＫＤＩを共通に受け、ＦＦＤＩ<i
>〜<i+4>のＱ出力がＲＡＭ２１１の入力データＤＩ<i>
〜ＤＩ<i+4>用の５ビット入力部に付与される。また、
ＦＦＤＩ<i>のＱ出力が信号ＳＯＤＩ<i>として外部に出
力される。なお、他の構成は図３６〜図３９で示した実
施の形態８と同様であるため説明は省略する。
【０１７１】実施の形態９は、基本的には、ＦＦＤＩ<i
>〜ＦＦＤＩ<i+4>のＤ入力切り替え用のセレクタ７０〜
７３とＦＦＤＩ<i>〜ＦＦＤＩ<i+4>との間に、冗長制御
用セレクタ１１〜１４が配置されるように構成したもの
である。
>〜ＦＦＤＩ<i+4>のＤ入力切り替え用のセレクタ７０〜
７３とＦＦＤＩ<i>〜ＦＦＤＩ<i+4>との間に、冗長制御
用セレクタ１１〜１４が配置されるように構成したもの
である。
【０１７２】このように構成することにより、実施の形
態９は実施の形態８と等価な動作が実現可能となる。例
えば、ＳＭＤＩ＝“１”，セレクタテスト信号ＰＦＩＮ
＝“０”の状態で、セレクタ１１〜１４が“０”入力を
出力し、セレクタ７０〜７３が“１”入力を出力するこ
とにより、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>によるシフト動
作が行える。
態９は実施の形態８と等価な動作が実現可能となる。例
えば、ＳＭＤＩ＝“１”，セレクタテスト信号ＰＦＩＮ
＝“０”の状態で、セレクタ１１〜１４が“０”入力を
出力し、セレクタ７０〜７３が“１”入力を出力するこ
とにより、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>によるシフト動
作が行える。
【０１７３】＜実施の形態１０＞図４５〜図４７はこの
発明の実施の形態１０である半導体集積回路を示す図で
あり、図４５は図４６と図４７との位置関係を示す説明
図であり、図４６及び図４７は半導体集積回路の回路構
成を示す回路図である。
発明の実施の形態１０である半導体集積回路を示す図で
あり、図４５は図４６と図４７との位置関係を示す説明
図であり、図４６及び図４７は半導体集積回路の回路構
成を示す回路図である。
【０１７４】実施の形態１０の半導体集積回路は、実施
の形態８のデータ制御回路ＤＩＣＯＮＴ２（特に図４０
で示した構成）とＯＲゲート１５とを、通常のＤ−ＦＦ
であるフリップフロップＦＦＤＩ<i>〜ＦＦＤＩ<i+4>と
セレクタ７０〜７３とＯＲゲート７５とによって実現し
たものである。
の形態８のデータ制御回路ＤＩＣＯＮＴ２（特に図４０
で示した構成）とＯＲゲート１５とを、通常のＤ−ＦＦ
であるフリップフロップＦＦＤＩ<i>〜ＦＦＤＩ<i+4>と
セレクタ７０〜７３とＯＲゲート７５とによって実現し
たものである。
【０１７５】これらの図に示すように、ＦＦＤＩ<i>〜<
i+4>のＤ入力がＲＡＭ２１１の入力データＤＩ<i>〜Ｄ
Ｉ<i+4>用の入力部に付与される。他の構成は図４２〜
図４４で示した実施の形態９の構成と同様であるため説
明を省略する。
i+4>のＤ入力がＲＡＭ２１１の入力データＤＩ<i>〜Ｄ
Ｉ<i+4>用の入力部に付与される。他の構成は図４２〜
図４４で示した実施の形態９の構成と同様であるため説
明を省略する。
【０１７６】このように構成することにより、実施の形
態１０は、実施の形態８と等価な動作が実現可能とな
る。例えば、ＳＭＤＩ＝“１”，セレクタテスト信号Ｐ
ＦＩＮ＝“０”の状態で、実施の形態９と同様にしてシ
フト動作が行える。
態１０は、実施の形態８と等価な動作が実現可能とな
る。例えば、ＳＭＤＩ＝“１”，セレクタテスト信号Ｐ
ＦＩＮ＝“０”の状態で、実施の形態９と同様にしてシ
フト動作が行える。
【０１７７】＜実施の形態１１＞図４８〜図５０はこの
発明の実施の形態１１である半導体集積回路を示す図で
あり、図４８は図４９と図５０との位置関係を示す説明
図であり、図４９及び図５０は半導体集積回路の回路構
成を示す回路図である。
発明の実施の形態１１である半導体集積回路を示す図で
あり、図４８は図４９と図５０との位置関係を示す説明
図であり、図４９及び図５０は半導体集積回路の回路構
成を示す回路図である。
【０１７８】実施の形態１１の半導体集積回路は、実施
の形態８のデータ制御回路ＤＩＣＯＮＴ２（図３９ある
いは図４０で示した構成）とＯＲゲート１５とを、通常
のＤ−ＦＦであるフリップフロップＦＦＤＩ<i>〜ＦＦ
ＤＩ<i+4>とセレクタ７０〜７３及びセレクタ１０とに
よって実現したものである。
の形態８のデータ制御回路ＤＩＣＯＮＴ２（図３９ある
いは図４０で示した構成）とＯＲゲート１５とを、通常
のＤ−ＦＦであるフリップフロップＦＦＤＩ<i>〜ＦＦ
ＤＩ<i+4>とセレクタ７０〜７３及びセレクタ１０とに
よって実現したものである。
【０１７９】これらの図に示すように、新たに設けられ
たセレクタ１０は“０”入力にセレクタ７０の出力を受
け、“１”入力にＦＦＤＩ<i>のＱ出力を受け、制御入
力に出力データＦ<i+1>を受け、その出力がＦＦＤＩ<i>
のＤ入力に付与される。また、ＯＲゲート７５が省略さ
れている。なお、他の構成は、図３６〜図４１あるいは
図４２〜図４４で示した実施の形態９あるいは実施の形
態１０の構成と同様であるため説明を省略する。
たセレクタ１０は“０”入力にセレクタ７０の出力を受
け、“１”入力にＦＦＤＩ<i>のＱ出力を受け、制御入
力に出力データＦ<i+1>を受け、その出力がＦＦＤＩ<i>
のＤ入力に付与される。また、ＯＲゲート７５が省略さ
れている。なお、他の構成は、図３６〜図４１あるいは
図４２〜図４４で示した実施の形態９あるいは実施の形
態１０の構成と同様であるため説明を省略する。
【０１８０】このように構成することにより、実施の形
態１１は、実施の形態８と等価な動作が実現可能とな
る。例えば、ＳＭＤＩ＝“１”，セレクタテスト信号Ｐ
ＦＩＮ＝“０”の状態で、実施の形態９，実施の形態１
０と同様にしてシフト動作が行える。
態１１は、実施の形態８と等価な動作が実現可能とな
る。例えば、ＳＭＤＩ＝“１”，セレクタテスト信号Ｐ
ＦＩＮ＝“０”の状態で、実施の形態９，実施の形態１
０と同様にしてシフト動作が行える。
【０１８１】さらに、ＳＭＤＩ＝“１”、ＰＦＩＮ＝
“１”、ＳＯ<i>〜ＳＯ<i+4>＝１の信号設定によって、
ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>が全てデータ保持状態（ホ
ールド状態）に設定することができる。
“１”、ＳＯ<i>〜ＳＯ<i+4>＝１の信号設定によって、
ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>が全てデータ保持状態（ホ
ールド状態）に設定することができる。
【０１８２】この状態では、信号ＣＫＤＩにクロックを
与えても、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>の保持データは
変化しない。したがって、実施の形態１１ではＦＦＤＩ
<>の書き込みデータを保持させることができる。
与えても、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>の保持データは
変化しない。したがって、実施の形態１１ではＦＦＤＩ
<>の書き込みデータを保持させることができる。
【０１８３】このデータ保持動作は、ＲＡＭ２１１のテ
ストへのデータ入力の際に用いることもできるし、通常
動作において冗長書き込みデータを保持するための一時
記憶用入力レジスタとして用いることもできる。
ストへのデータ入力の際に用いることもできるし、通常
動作において冗長書き込みデータを保持するための一時
記憶用入力レジスタとして用いることもできる。
【０１８４】＜実施の形態１２＞図５１〜図５３はこの
発明の実施の形態１２である半導体集積回路を示す図で
あり、図５１は図５２と図５３との位置関係を示す説明
図であり、図５２及び図５３は半導体集積回路の回路構
成を示す回路図である。
発明の実施の形態１２である半導体集積回路を示す図で
あり、図５１は図５２と図５３との位置関係を示す説明
図であり、図５２及び図５３は半導体集積回路の回路構
成を示す回路図である。
【０１８５】実施の形態１２の半導体集積回路は、実施
の形態１１のセレクタ７０〜７３を論理ゲートで構成す
る等の変更が加えられている。
の形態１１のセレクタ７０〜７３を論理ゲートで構成す
る等の変更が加えられている。
【０１８６】これらの図に示すように、ＯＲゲート２５
〜２８は一方入力にＸＤＩ<i>〜<i+3>を受け、他方入力
に信号ＳＭＤＩＸを共通に受ける。ＯＲゲート３６〜３
９は一方入力にＦＦＤＩ<i+1>〜ＦＦＤＩ<i+4>のＱ出力
を受け、他方入力に信号ＳＭＤＩＳを共通に受ける。Ａ
ＮＤゲート１７〜２０は一方入力にＯＲゲート２５〜２
８の出力を受け、他方入力にＯＲゲート３６〜３９の出
力を受け、出力がセレクタ１０〜１３の“０”入力とな
る。これら論理ゲート群１７〜２０，２５〜２８，３６
〜３９は、セレクタ７０〜７３と等価な働きをする。
〜２８は一方入力にＸＤＩ<i>〜<i+3>を受け、他方入力
に信号ＳＭＤＩＸを共通に受ける。ＯＲゲート３６〜３
９は一方入力にＦＦＤＩ<i+1>〜ＦＦＤＩ<i+4>のＱ出力
を受け、他方入力に信号ＳＭＤＩＳを共通に受ける。Ａ
ＮＤゲート１７〜２０は一方入力にＯＲゲート２５〜２
８の出力を受け、他方入力にＯＲゲート３６〜３９の出
力を受け、出力がセレクタ１０〜１３の“０”入力とな
る。これら論理ゲート群１７〜２０，２５〜２８，３６
〜３９は、セレクタ７０〜７３と等価な働きをする。
【０１８７】さらに、新たに追加されたセレクタ１６は
“０”入力にＳＩＤＯ<i+4>を受け、“１”入力にＳＦ
ＦＥ<i>のシリアル出力ＳＯ<i>を受け、制御入力に信号
ＬＯＯＰＥＮを受け、その出力がＳＦＦＥ<i+4>のシリ
アル入力ＳＩに与えられる。
“０”入力にＳＩＤＯ<i+4>を受け、“１”入力にＳＦ
ＦＥ<i>のシリアル出力ＳＯ<i>を受け、制御入力に信号
ＬＯＯＰＥＮを受け、その出力がＳＦＦＥ<i+4>のシリ
アル入力ＳＩに与えられる。
【０１８８】また、ＡＮＤゲート２３は信号ＬＯＯＰＥ
Ｎ及び信号ＳＯＤＩ<i>の反転信号とを受ける。ＯＲゲ
ート２４は一方入力にＡＮＤゲート２３の出力、他方入
力にシリアル出力ＳＯ<i>を受け、その出力がＳＯＤＯ<
i>として外部に出力される。
Ｎ及び信号ＳＯＤＩ<i>の反転信号とを受ける。ＯＲゲ
ート２４は一方入力にＡＮＤゲート２３の出力、他方入
力にシリアル出力ＳＯ<i>を受け、その出力がＳＯＤＯ<
i>として外部に出力される。
【０１８９】さらに、ＡＮＤゲート５３は一方入力にＡ
ＮＤゲート２３の出力の反転信号を受け、他方入力に信
号ＴＭＦＢを受け、その出力がＳＦＦＥ<i>〜<i+4>のＴ
ＭＦＢ入力に共通に付与される。ＯＲゲート５４は一方
入力にＡＮＤゲート２３の出力を受け、他方入力に信号
ＴＭＤＩを受け、その出力がＳＦＦＥ<i>〜<i+4>のＴＭ
ＳＩ入力に共通に付与される。
ＮＤゲート２３の出力の反転信号を受け、他方入力に信
号ＴＭＦＢを受け、その出力がＳＦＦＥ<i>〜<i+4>のＴ
ＭＦＢ入力に共通に付与される。ＯＲゲート５４は一方
入力にＡＮＤゲート２３の出力を受け、他方入力に信号
ＴＭＤＩを受け、その出力がＳＦＦＥ<i>〜<i+4>のＴＭ
ＳＩ入力に共通に付与される。
【０１９０】なお、他の構成は、図４８〜図５０で示し
た実施の形態１１の構成と同様であるため説明を省略す
る。
た実施の形態１１の構成と同様であるため説明を省略す
る。
【０１９１】このように構成することにより、実施の形
態１２は、実施の形態１１と等価な動作が実現可能とな
る。但し、ＳＭＤＩＳ＝“１”，ＳＭＤＩＸ＝“０”が
実施の形態１１のＳＭＤＩ＝“０”に相当し、ＳＭＤＩ
Ｓ＝“０”，ＳＭＤＩＸ＝“１”が実施の形態１１のＳ
ＭＤＩ＝“１”に相当する。
態１２は、実施の形態１１と等価な動作が実現可能とな
る。但し、ＳＭＤＩＳ＝“１”，ＳＭＤＩＸ＝“０”が
実施の形態１１のＳＭＤＩ＝“０”に相当し、ＳＭＤＩ
Ｓ＝“０”，ＳＭＤＩＸ＝“１”が実施の形態１１のＳ
ＭＤＩ＝“１”に相当する。
【０１９２】したがって、ＳＭＤＩＳ＝“０”，ＳＭＤ
ＩＸ＝“１”（実施の形態１１のＳＭＤＩ＝“１”に相
当），セレクタテスト信号ＰＦＩＮ＝“０”の状態で、
シフト動作が行える。
ＩＸ＝“１”（実施の形態１１のＳＭＤＩ＝“１”に相
当），セレクタテスト信号ＰＦＩＮ＝“０”の状態で、
シフト動作が行える。
【０１９３】さらに、ＳＭＤＩＳ＝“０”，ＳＭＤＩＸ
＝“１”、ＰＦＩＮ＝“１”、ＳＯ<i>〜ＳＯ<i+4>＝１
の信号設定によって、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>が全
てデータ保持状態に設定することができる。
＝“１”、ＰＦＩＮ＝“１”、ＳＯ<i>〜ＳＯ<i+4>＝１
の信号設定によって、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>が全
てデータ保持状態に設定することができる。
【０１９４】さらに、ＳＭＤＩＳ＝“１”，ＳＭＤＩＸ
＝“１”，ＰＦＩＮ＝“０”，ＳＩＤＩ<i+4>=１の時に
クロックを与えれば、全てのＦＦＤＩ<i>〜ＦＦＤＩ<i+
4>を一括して“１”にセットすることができる。この
時、ＦＦＤＩ<i>の出力Ｑは“１”になっている。
＝“１”，ＰＦＩＮ＝“０”，ＳＩＤＩ<i+4>=１の時に
クロックを与えれば、全てのＦＦＤＩ<i>〜ＦＦＤＩ<i+
4>を一括して“１”にセットすることができる。この
時、ＦＦＤＩ<i>の出力Ｑは“１”になっている。
【０１９５】全てのＦＦＤＩ<i>〜ＦＦＤＩ<i+4>を
“１”にセットした後で、ＳＭＤＩＳ＝“０”，ＳＭＤ
ＩＸ＝“１”，ＰＦＩＮ＝“０”，ＳＩＤＩ<i+4>＝０
の状態でシフト動作をくりかえせば、ＦＦＤＩ<i>の出
力Ｑは４クロックまでは“１”で５クロック以降は
“０”になる。
“１”にセットした後で、ＳＭＤＩＳ＝“０”，ＳＭＤ
ＩＸ＝“１”，ＰＦＩＮ＝“０”，ＳＩＤＩ<i+4>＝０
の状態でシフト動作をくりかえせば、ＦＦＤＩ<i>の出
力Ｑは４クロックまでは“１”で５クロック以降は
“０”になる。
【０１９６】このように、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>
を５クロックカウンタとして利用することができる。
を５クロックカウンタとして利用することができる。
【０１９７】実施の形態１２では、ＦＦＤＩ<i>〜ＦＦ
ＤＩ<i+4>の上述したカウント動作を利用して、比較回
路付きスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦ
Ｅ<i+4>に格納されたテスト結果をシリアルでＳＯＤＯ<
i>に読み出し、それをＳＦＦＥ<i>〜ＳＦＦＥ<i+4>間に
ループさせて元の位置に格納するための回路（ＲＡＭテ
スト用制御手段（１６，２３，５３，５４））を付加し
ている。
ＤＩ<i+4>の上述したカウント動作を利用して、比較回
路付きスキャンフリップフロップＳＦＦＥ<i>〜ＳＦＦ
Ｅ<i+4>に格納されたテスト結果をシリアルでＳＯＤＯ<
i>に読み出し、それをＳＦＦＥ<i>〜ＳＦＦＥ<i+4>間に
ループさせて元の位置に格納するための回路（ＲＡＭテ
スト用制御手段（１６，２３，５３，５４））を付加し
ている。
【０１９８】ＬＯＯＰＥＮ＝“１”に設定することによ
り、セレクタ１６の切り替え操作により、ＳＯＤＯ<i>
からＳＦＦＣ<i+4>のシリアル入力ＳＩへのループが構
成される。
り、セレクタ１６の切り替え操作により、ＳＯＤＯ<i>
からＳＦＦＣ<i+4>のシリアル入力ＳＩへのループが構
成される。
【０１９９】この状態で、上記のＦＦＤＩ<i>〜ＦＦＤ
Ｉ<i+4>によるカウント動作とＳＦＦＥ<i>〜ＳＦＦＥ<i
+4>のテスト結果のシフト動作を同時に行えば、５クロ
ック後に各ＳＦＦＥ<>は強制的に「TMFB=0,TMSI=1」の
ホールド状態になる。これにより、テスト結果は元のＳ
ＦＦＥ<>に格納される。５クロックを超えるクロックが
与えられても、信号ＬＯＯＰＥＮが“１”を維持する限
り、ＡＮＤゲート２３が“１”となって各ＳＦＦＥ<>の
ホールド状態が維持されるため、テスト結果はシフトさ
れない。
Ｉ<i+4>によるカウント動作とＳＦＦＥ<i>〜ＳＦＦＥ<i
+4>のテスト結果のシフト動作を同時に行えば、５クロ
ック後に各ＳＦＦＥ<>は強制的に「TMFB=0,TMSI=1」の
ホールド状態になる。これにより、テスト結果は元のＳ
ＦＦＥ<>に格納される。５クロックを超えるクロックが
与えられても、信号ＬＯＯＰＥＮが“１”を維持する限
り、ＡＮＤゲート２３が“１”となって各ＳＦＦＥ<>の
ホールド状態が維持されるため、テスト結果はシフトさ
れない。
【０２００】ＳＯＤＯ<i>としてＯＲゲート２４から出
力されたテスト結果（この例では、５ビット）は、半導
体集積回路装置内又は外部の判定回路により、２ビット
以上の故障がないかどうかが判定される。２ビット以上
故障があれば、救済不可能であると判定される。
力されたテスト結果（この例では、５ビット）は、半導
体集積回路装置内又は外部の判定回路により、２ビット
以上の故障がないかどうかが判定される。２ビット以上
故障があれば、救済不可能であると判定される。
【０２０１】上記のループ機能により、テスト結果は元
のＳＦＦＥ<>の位置に戻るので、「PFIN=1,LOOPEN=0,SM
DIS=1,SMDIX=0」に設定し、ＳＦＦＥ<>に対するクロッ
クＴ(ＣＫＤＯ)を停止することにより、ＳＦＦＥ<i>〜
ＳＦＦＥ<i+4>の格納データに基づき適切な冗長切替が
行われる。
のＳＦＦＥ<>の位置に戻るので、「PFIN=1,LOOPEN=0,SM
DIS=1,SMDIX=0」に設定し、ＳＦＦＥ<>に対するクロッ
クＴ(ＣＫＤＯ)を停止することにより、ＳＦＦＥ<i>〜
ＳＦＦＥ<i+4>の格納データに基づき適切な冗長切替が
行われる。
【０２０２】なお、実施の形態１２では、ＦＦＤＩ<i>
〜ＦＦＤＩ<i+4>に“１”をセットする手段として信号
ＳＭＤＩＳ，ＳＭＤＩＸで制御される論理ゲートを用い
ているが、他の手段を用いることもできる。
〜ＦＦＤＩ<i+4>に“１”をセットする手段として信号
ＳＭＤＩＳ，ＳＭＤＩＸで制御される論理ゲートを用い
ているが、他の手段を用いることもできる。
【０２０３】例えば、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>のシ
フト動作を利用して、ＳＩＤＩ<i+4>から“１”をシフ
トインすることでも実現できる。この時、ビット数より
も多目にクロックを与えてシフト動作を行うことができ
る。また、例えば、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>として
セット機能付きのフリップフロップを用いてもよい。
フト動作を利用して、ＳＩＤＩ<i+4>から“１”をシフ
トインすることでも実現できる。この時、ビット数より
も多目にクロックを与えてシフト動作を行うことができ
る。また、例えば、ＦＦＤＩ<i>〜ＦＦＤＩ<i+4>として
セット機能付きのフリップフロップを用いてもよい。
【０２０４】上記のように、故障救済の可否判定の為の
シフト動作時に、ＲＡＭ２１１の入力データＤＩ設定用
に設けられるＦＦＤＩ<i>〜ＦＦＤＩ<i+4>をカウンタと
して用いることにより、ＳＦＦＥ<i>〜ＳＦＦＥ<i+4>か
ら得られるテスト結果を自動的に元の位置に再格納する
ことができる。このとき、クロックは必要ビット数より
も多目に与えても何ら支障が生じないため、複数のＲＡ
Ｍが半導体集積回路装置上に搭載された場合に、制御が
非常に容易になるといる効果がある。
シフト動作時に、ＲＡＭ２１１の入力データＤＩ設定用
に設けられるＦＦＤＩ<i>〜ＦＦＤＩ<i+4>をカウンタと
して用いることにより、ＳＦＦＥ<i>〜ＳＦＦＥ<i+4>か
ら得られるテスト結果を自動的に元の位置に再格納する
ことができる。このとき、クロックは必要ビット数より
も多目に与えても何ら支障が生じないため、複数のＲＡ
Ｍが半導体集積回路装置上に搭載された場合に、制御が
非常に容易になるといる効果がある。
【０２０５】例えば、５ビットのＲＡＭと８ビットのＲ
ＡＭと１２ビットのＲＡＭが搭載されている場合には、
同時に１２クロックのシフト動作（１ビットループ動
作）を行うことによってれらら３つのＲＡＭのテスト結
果はテスト用スキャンフリップフロップ上の元の位置に
戻って格納される。
ＡＭと１２ビットのＲＡＭが搭載されている場合には、
同時に１２クロックのシフト動作（１ビットループ動
作）を行うことによってれらら３つのＲＡＭのテスト結
果はテスト用スキャンフリップフロップ上の元の位置に
戻って格納される。
【０２０６】なお、ＯＲゲート２４は、必要ビット数よ
りも多くのビット数でシフト動作を行っているＲＡＭに
関してＳＯＤＯ<i>がPassを示す“１”を出力するため
に付加されている（ＯＲゲート２４は必須ではない）。
このＯＲゲート２４が存在すれば、救済可否の判定回路
の制御が容易になる。つまり、上記の３つのＲＡＭの例
では、３つのＲＡＭのＳＯＤＯ<i>を１２ビット分観測
すれば、判定が行える。このＯＲゲート２４が存在しな
い場合、例えば、５ビットのＲＡＭのＳＯ<i>が“０”
（Failを示す）の場合に、この“０”が７ビット分も余
分に観測されてしまうので、これをマスクする制御が必
要になってしまう不具合が生じるが、ＯＲゲート２４に
よってその不具合は解消される。
りも多くのビット数でシフト動作を行っているＲＡＭに
関してＳＯＤＯ<i>がPassを示す“１”を出力するため
に付加されている（ＯＲゲート２４は必須ではない）。
このＯＲゲート２４が存在すれば、救済可否の判定回路
の制御が容易になる。つまり、上記の３つのＲＡＭの例
では、３つのＲＡＭのＳＯＤＯ<i>を１２ビット分観測
すれば、判定が行える。このＯＲゲート２４が存在しな
い場合、例えば、５ビットのＲＡＭのＳＯ<i>が“０”
（Failを示す）の場合に、この“０”が７ビット分も余
分に観測されてしまうので、これをマスクする制御が必
要になってしまう不具合が生じるが、ＯＲゲート２４に
よってその不具合は解消される。
【０２０７】＜実施の形態１３＞実施の形態１３は、メ
モリテスト装置によるＲＡＭの不良解析を容易にするこ
とを目的としている。詳細な不良解析を行う場合は、比
較回路付きスキャン・フリップフロップでテスト結果内
容を圧縮する（元の情報の一部を失う）ことは、望まし
くない。テスト結果を圧縮せずに出力することが望まし
い。
モリテスト装置によるＲＡＭの不良解析を容易にするこ
とを目的としている。詳細な不良解析を行う場合は、比
較回路付きスキャン・フリップフロップでテスト結果内
容を圧縮する（元の情報の一部を失う）ことは、望まし
くない。テスト結果を圧縮せずに出力することが望まし
い。
【０２０８】しかし、内蔵されるＲＡＭの出力ビット数
はメモリテスト装置で扱えるビット数を超えていること
があり、マルチプレクサ部でデータ圧縮することなくビ
ット数を削減して出力する必要がある。実施の形態１３
は、このマルチプレクサ部を冗長切替用の直列接続され
たＡＮＤゲート（ＡＮＤ<0>〜<17>）で構成する場合を
示している。
はメモリテスト装置で扱えるビット数を超えていること
があり、マルチプレクサ部でデータ圧縮することなくビ
ット数を削減して出力する必要がある。実施の形態１３
は、このマルチプレクサ部を冗長切替用の直列接続され
たＡＮＤゲート（ＡＮＤ<0>〜<17>）で構成する場合を
示している。
【０２０９】図５４〜図５６はこの発明の実施の形態１
３である半導体集積回路のマルチプレクサ部を示す図で
あり、図５４は図５５と図５６との位置関係を示す説明
図であり、図５５及び図５６はマルチプレクサ部の回路
構成を示す回路図である。
３である半導体集積回路のマルチプレクサ部を示す図で
あり、図５４は図５５と図５６との位置関係を示す説明
図であり、図５５及び図５６はマルチプレクサ部の回路
構成を示す回路図である。
【０２１０】実施の形態１２までの実施例は冗長制御用
スキャンフリップフロップ（ＳＦＦＣ<>，ＳＦＦＤ<>，
ＳＦＦＥ<>）が<i>〜<i+4>の５ビット構成の例を示した
が、実施の形態１３ではＳＦＦＣ<0>〜ＳＦＦＣ<17>の
１８ビット構成の例を示している。
スキャンフリップフロップ（ＳＦＦＣ<>，ＳＦＦＤ<>，
ＳＦＦＥ<>）が<i>〜<i+4>の５ビット構成の例を示した
が、実施の形態１３ではＳＦＦＣ<0>〜ＳＦＦＣ<17>の
１８ビット構成の例を示している。
【０２１１】これらの図に示すように、マルチプレクサ
部は、ＯＲゲートＯＲＭ<0>〜<17>、ＯＲゲートＯＲＣ<
3>，<7>，<11>，<15>，<17>、ＡＮＤゲート<0>〜<17>か
ら構成される。なお、以降、単にＯＲＭ<>，ＯＲＣ<>，
ＡＮＤ<>で略記する場合がある。
部は、ＯＲゲートＯＲＭ<0>〜<17>、ＯＲゲートＯＲＣ<
3>，<7>，<11>，<15>，<17>、ＡＮＤゲート<0>〜<17>か
ら構成される。なお、以降、単にＯＲＭ<>，ＯＲＣ<>，
ＡＮＤ<>で略記する場合がある。
【０２１２】ＳＦＦＣ<0>〜ＳＦＦＣ<17>のシリアル出
力ＳＯ<0>〜ＳＯ<17>はそれぞれＯＲゲートＯＲＭ<0>〜
ＯＲＭ<17>の一方入力となり、ＯＲゲートＯＲＭ<0>，
ＯＲＭ<4>，ＯＲＭ<8>，ＯＲＭ<12>，ＯＲＭ<16>の他方
入力に信号Ｓ０が付与され、ＯＲゲートＯＲＭ<1>，Ｏ
ＲＭ<5>，ＯＲＭ<9>，ＯＲＭ<13>，ＯＲＭ<17>の他方入
力に信号Ｓ１が付与され、ＯＲゲートＯＲＭ<2>，ＯＲ
Ｍ<6>，ＯＲＭ<10>，ＯＲＭ<14>の他方入力に信号Ｓ２
が付与され、ＯＲゲートＯＲＭ<3>，ＯＲＭ<7>，ＯＲＭ
<11>，ＯＲＭ<15>の他方入力に信号Ｓ３が付与される。
力ＳＯ<0>〜ＳＯ<17>はそれぞれＯＲゲートＯＲＭ<0>〜
ＯＲＭ<17>の一方入力となり、ＯＲゲートＯＲＭ<0>，
ＯＲＭ<4>，ＯＲＭ<8>，ＯＲＭ<12>，ＯＲＭ<16>の他方
入力に信号Ｓ０が付与され、ＯＲゲートＯＲＭ<1>，Ｏ
ＲＭ<5>，ＯＲＭ<9>，ＯＲＭ<13>，ＯＲＭ<17>の他方入
力に信号Ｓ１が付与され、ＯＲゲートＯＲＭ<2>，ＯＲ
Ｍ<6>，ＯＲＭ<10>，ＯＲＭ<14>の他方入力に信号Ｓ２
が付与され、ＯＲゲートＯＲＭ<3>，ＯＲＭ<7>，ＯＲＭ
<11>，ＯＲＭ<15>の他方入力に信号Ｓ３が付与される。
【０２１３】冗長制御用出力データＦ<>を出力するＡＮ
ＤゲートＡＮＤ<0>〜ＡＮＤ<17>は一方入力にＯＲゲー
トＯＲＭ<0>〜ＯＲＭ<17>の出力を受け、ＡＮＤゲート
ＡＮＤ<0>，<1>，<2>，<4>，<5>，<6>，<8>，<9>，<10
>，<12>，<13>，<14>，<16>の他方入力に出力データＦ<
1>，<2>，<3>，<5>，<6>，<7>，<9>，<10>，<11>，<13
>，<14>，<15>，<17>を受け、ＡＮＤゲートＡＮＤ<3>，
<7>，<11>，<15>，<17>の他方入力にＯＲゲートＯＲＣ<
3>，<7>，<11>，<15>，<17>の出力を受ける。なお、Ａ
ＮＤ<0>〜<17>は、例えば実施の形態１のＡＮＤゲート
２１，２２，２２１〜２２３に相当し、ＡＮＤ<1>〜<17
>の出力が出力データＦ<1>〜<17>となり、ＡＮＤ<0>の
出力がＰＦＯＵＴとなる。
ＤゲートＡＮＤ<0>〜ＡＮＤ<17>は一方入力にＯＲゲー
トＯＲＭ<0>〜ＯＲＭ<17>の出力を受け、ＡＮＤゲート
ＡＮＤ<0>，<1>，<2>，<4>，<5>，<6>，<8>，<9>，<10
>，<12>，<13>，<14>，<16>の他方入力に出力データＦ<
1>，<2>，<3>，<5>，<6>，<7>，<9>，<10>，<11>，<13
>，<14>，<15>，<17>を受け、ＡＮＤゲートＡＮＤ<3>，
<7>，<11>，<15>，<17>の他方入力にＯＲゲートＯＲＣ<
3>，<7>，<11>，<15>，<17>の出力を受ける。なお、Ａ
ＮＤ<0>〜<17>は、例えば実施の形態１のＡＮＤゲート
２１，２２，２２１〜２２３に相当し、ＡＮＤ<1>〜<17
>の出力が出力データＦ<1>〜<17>となり、ＡＮＤ<0>の
出力がＰＦＯＵＴとなる。
【０２１４】そして、ＡＮＤ<0>，ＡＮＤ<4>，ＡＮＤ<8
>，ＡＮＤ<12>，ＡＮＤ<16>の出力がマルチプレクス出
力ＭＤＯ<0>〜ＭＤＯ<4>として外部に出力される。
>，ＡＮＤ<12>，ＡＮＤ<16>の出力がマルチプレクス出
力ＭＤＯ<0>〜ＭＤＯ<4>として外部に出力される。
【０２１５】ＯＲゲートＯＲＣ<3>，<7>，<11>，<15>，
<17>は一方入力に信号ＣＨＯＰを共通に受け、ＯＲゲー
トＯＲＣ<3>，<7>，<11>，<15>，及びＯＲＣ<17>は他方
入力に出力データＦ<4>，<8>，<12>，<16>，及び信号Ｐ
ＦＩＮを受ける。
<17>は一方入力に信号ＣＨＯＰを共通に受け、ＯＲゲー
トＯＲＣ<3>，<7>，<11>，<15>，及びＯＲＣ<17>は他方
入力に出力データＦ<4>，<8>，<12>，<16>，及び信号Ｐ
ＦＩＮを受ける。
【０２１６】図５７はマルチプレクサ部制御用の信号Ｓ
０〜Ｓ３を発生する信号発生回路の構成例を示す回路図
である。同図に示すように、デコーダ７９は２ビットア
ドレス入力ＳＡ０，ＳＡ１を２ビット入力部Ｂ０，Ｂ１
に受け、デコード結果として、４ビット出力部Ｙ０〜Ｙ
３から、１ビットのみを“１”に他の３ビットを“０”
にして出力する。
０〜Ｓ３を発生する信号発生回路の構成例を示す回路図
である。同図に示すように、デコーダ７９は２ビットア
ドレス入力ＳＡ０，ＳＡ１を２ビット入力部Ｂ０，Ｂ１
に受け、デコード結果として、４ビット出力部Ｙ０〜Ｙ
３から、１ビットのみを“１”に他の３ビットを“０”
にして出力する。
【０２１７】セレクタ８０〜８３は“１”入力に出力部
Ｙ０〜Ｙ３から得られる信号の反転信号を受け、“０”
入力に信号ＳＡＬＬを共通に受け、制御入力にＤＥＣＥ
Ｎを共通に受ける。
Ｙ０〜Ｙ３から得られる信号の反転信号を受け、“０”
入力に信号ＳＡＬＬを共通に受け、制御入力にＤＥＣＥ
Ｎを共通に受ける。
【０２１８】図５８は実施の形態１３のマルチプレクサ
部に対応するＲＡＭの構成例を示す説明図である。同図
に示すように、ＲＡＭ１は４ビットのアドレス入力Ａ<0
>〜Ａ<3>、書き込み制御信号ＷＥ、入力データＤＩ<0>
〜ＤＩ<17>、ビット書き込み（Bit-Write）制御信号Ｂ
ＷＣ<0>〜ＢＷＣ<17>を受け、出力データＤＯ<0>〜ＤＯ
<17>を出力する。
部に対応するＲＡＭの構成例を示す説明図である。同図
に示すように、ＲＡＭ１は４ビットのアドレス入力Ａ<0
>〜Ａ<3>、書き込み制御信号ＷＥ、入力データＤＩ<0>
〜ＤＩ<17>、ビット書き込み（Bit-Write）制御信号Ｂ
ＷＣ<0>〜ＢＷＣ<17>を受け、出力データＤＯ<0>〜ＤＯ
<17>を出力する。
【０２１９】ＲＡＭ１全体の書き込み動作は書き込み制
御信号ＷＥにより制御されるが、書き込みを行うときに
ＢＷＣ<n>＝“１”に設定すれば、ビット番号ｎに対し
ては書き込み動作を抑制することができる。このような
ＲＡＭ１に対しては、図５５及び図５６の破線に相当す
る信号ＢＷＣ<>の接続を行うことができる（ビット書き
込み制御信号ＢＷＣ<>は、必須ではないが、存在する方
が望ましい）。
御信号ＷＥにより制御されるが、書き込みを行うときに
ＢＷＣ<n>＝“１”に設定すれば、ビット番号ｎに対し
ては書き込み動作を抑制することができる。このような
ＲＡＭ１に対しては、図５５及び図５６の破線に相当す
る信号ＢＷＣ<>の接続を行うことができる（ビット書き
込み制御信号ＢＷＣ<>は、必須ではないが、存在する方
が望ましい）。
【０２２０】以下、実施の形態１３のマルチプレクサ部
の動作を説明する。まず、ＣＨＯＰ＝“１”に設定する
ことにより、ＯＲＣ<>の出力が全て“１”になり、直列
接続されたＡＮＤ<0>〜<17>は分断される。
の動作を説明する。まず、ＣＨＯＰ＝“１”に設定する
ことにより、ＯＲＣ<>の出力が全て“１”になり、直列
接続されたＡＮＤ<0>〜<17>は分断される。
【０２２１】例えば、出力データＦ<4>〜Ｆ<7>を出力す
るＡＮＤ<4>〜ＡＮＤ<7>は４入力（ＯＲＭ<4>〜<7>の出
力）のＡＮＤゲートを構成することになる。また、出力
データＦ<16>,Ｆ<17>を出力するＡＮＤ<16>，<17>は２
入力（ＯＲＭ<16>，<17>の出力）のＡＮＤゲートを構成
することなる。
るＡＮＤ<4>〜ＡＮＤ<7>は４入力（ＯＲＭ<4>〜<7>の出
力）のＡＮＤゲートを構成することになる。また、出力
データＦ<16>,Ｆ<17>を出力するＡＮＤ<16>，<17>は２
入力（ＯＲＭ<16>，<17>の出力）のＡＮＤゲートを構成
することなる。
【０２２２】これらの分断されたＡＮＤゲート群は、対
応するＯＲＭ<>と組み合わされて、マルチプレクサを構
成することができる。
応するＯＲＭ<>と組み合わされて、マルチプレクサを構
成することができる。
【０２２３】例えば、ＯＲＭ<4>〜<7>の出力は、ＡＮＤ
<4>〜<7>によりＡＮＤ演算されてＭＤＯ<1>として外部
に出力される。
<4>〜<7>によりＡＮＤ演算されてＭＤＯ<1>として外部
に出力される。
【０２２４】ＯＲＭ<4>,ＯＲＭ<5>,ＯＲＭ<6>,ＯＲＭ<7
>の一方の入力には、ＳＯ<4>,ＳＯ<5>,ＳＯ<6>,ＳＯ<7>
が付与されており、他方入力には、信号Ｓ０,Ｓ１,Ｓ
２,Ｓ３が付与されていることから、以下のようにマル
チプレクス出力ＭＤＯ<1>が決定する。
>の一方の入力には、ＳＯ<4>,ＳＯ<5>,ＳＯ<6>,ＳＯ<7>
が付与されており、他方入力には、信号Ｓ０,Ｓ１,Ｓ
２,Ｓ３が付与されていることから、以下のようにマル
チプレクス出力ＭＤＯ<1>が決定する。
【０２２５】「S0=0,S1=1,S2=1,S3=1」の時はＭＤＯ<1>
=ＳＯ<4>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤＯ<1>
=ＳＯ<5>、「S0=1,S1=1,S2=0,S3=1」の時は、ＭＤＯ<1>
=ＳＯ<6>、「S0=1,S1=1,S2=1,S3=0」の時は、ＭＤＯ<1>
=ＳＯ<7>となる。
=ＳＯ<4>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤＯ<1>
=ＳＯ<5>、「S0=1,S1=1,S2=0,S3=1」の時は、ＭＤＯ<1>
=ＳＯ<6>、「S0=1,S1=1,S2=1,S3=0」の時は、ＭＤＯ<1>
=ＳＯ<7>となる。
【０２２６】実施の形態１３のマルチプレクサ部は、k=
0〜3に対して、ＭＤＯ<k>は以下のように決定する。
0〜3に対して、ＭＤＯ<k>は以下のように決定する。
【０２２７】「S0=0,S1=1,S2=1,S3=1」の時は、ＭＤＯ<
k>=ＳＯ<4*k>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤ
Ｏ<k>=ＳＯ<4*k+1>、「S0=1,S1=1,S2=0,S3=1」の時は、
ＭＤＯ<k>=ＳＯ<4*k+2>、「S0=1,S1=1,S2=1,S3=0」の時
は、ＭＤＯ<k>=ＳＯ<4*k+3>になる。
k>=ＳＯ<4*k>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤ
Ｏ<k>=ＳＯ<4*k+1>、「S0=1,S1=1,S2=0,S3=1」の時は、
ＭＤＯ<k>=ＳＯ<4*k+2>、「S0=1,S1=1,S2=1,S3=0」の時
は、ＭＤＯ<k>=ＳＯ<4*k+3>になる。
【０２２８】なお、実施の形態１３では、k=4に関して
は、ＭＤＯ<k>は以下のように決定する。
は、ＭＤＯ<k>は以下のように決定する。
【０２２９】「S0=0,S1=1,S2=1,S3=1」の時は、ＭＤＯ<
k>=ＳＯ<4*k>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤ
Ｏ<k>=ＳＯ<4*k+1>、「S0=1,S1=1,S2=0,S3=1」の時は、
ＭＤＯ<k>=“１”、「S0=1,S1=1,S2=1,S3=0」の時は、
ＭＤＯ<k>=“１”になる。
k>=ＳＯ<4*k>、「S0=1,S1=0,S2=1,S3=1」の時は、ＭＤ
Ｏ<k>=ＳＯ<4*k+1>、「S0=1,S1=1,S2=0,S3=1」の時は、
ＭＤＯ<k>=“１”、「S0=1,S1=1,S2=1,S3=0」の時は、
ＭＤＯ<k>=“１”になる。
【０２３０】なお、「S0=1,S1=1,S2=1,S3=1」の時は、
全てのＭＤＯ<>は“１”になる。また、「S0=0,S1=0,S2
=0,S3=0」の時は、ＭＤＯ<k>はＳＯ<4*k>,ＳＯ<4*k+1>,
ＳＯ<4*k+2>,ＳＯ<4*k+3>のAND演算結果になる。
全てのＭＤＯ<>は“１”になる。また、「S0=0,S1=0,S2
=0,S3=0」の時は、ＭＤＯ<k>はＳＯ<4*k>,ＳＯ<4*k+1>,
ＳＯ<4*k+2>,ＳＯ<4*k+3>のAND演算結果になる。
【０２３１】上記のような、信号Ｓ０,Ｓ１,Ｓ２,Ｓ３
の設定は、上述した図５７で示す回路によって容易に発
生できる。なお、ＳＡ０，ＳＡ１は、拡張されたアドレ
ス信号であり、図５８のＲＡＭを仮定した場合は、追加
アドレス入力Ａ<4>,Ａ<5>に相当する。
の設定は、上述した図５７で示す回路によって容易に発
生できる。なお、ＳＡ０，ＳＡ１は、拡張されたアドレ
ス信号であり、図５８のＲＡＭを仮定した場合は、追加
アドレス入力Ａ<4>,Ａ<5>に相当する。
【０２３２】なお、通常動作時は、ＤＥＣＥＮ＝
“０”,ＳＡＬＬ＝“０”にして、「S0=0,S1=0,S2=0,S3
=0」に信号設定（ＢＷＣ<>が全て“０”、ＯＲＭ<0>〜<
17>の出力がシリアル出力ＳＯ<0>〜<17>となる）するこ
とにより実現できる。
“０”,ＳＡＬＬ＝“０”にして、「S0=0,S1=0,S2=0,S3
=0」に信号設定（ＢＷＣ<>が全て“０”、ＯＲＭ<0>〜<
17>の出力がシリアル出力ＳＯ<0>〜<17>となる）するこ
とにより実現できる。
【０２３３】以上のように、実施の形態１３では、冗長
切替用の直列接続された、選択内容設定手段であるＡＮ
Ｄゲートを利用してマルチプレクサ部が構成できるの
で、回路規模の増大を抑制できる。
切替用の直列接続された、選択内容設定手段であるＡＮ
Ｄゲートを利用してマルチプレクサ部が構成できるの
で、回路規模の増大を抑制できる。
【０２３４】なお、ＲＡＭ１の不良解析を行う時には、
以下の２サイクルをアドレスＡ<0>〜Ａ<3>及びＳＡ０
（Ａ<4>），ＳＡ１（Ａ<5>）を変えながら繰り返す。
以下の２サイクルをアドレスＡ<0>〜Ａ<3>及びＳＡ０
（Ａ<4>），ＳＡ１（Ａ<5>）を変えながら繰り返す。
【０２３５】（１）信号ＰＦＩＮ＝“０”の状態（冗長
セレクタで“０”入力側を選択）で、ＲＡＭ１の出力デ
ータを比較回路付きスキャン・フリップフロップＳＦＦ
Ｃ<0>〜<17>の内のＦＦに取り込む。 （２）ＣＨＯＰ＝“１”,ＤＥＣＥＮ＝“１”の状態
で、ＳＦＦＣ<0>〜<17>の出力データをＭＤＯ<>として
出力する。
セレクタで“０”入力側を選択）で、ＲＡＭ１の出力デ
ータを比較回路付きスキャン・フリップフロップＳＦＦ
Ｃ<0>〜<17>の内のＦＦに取り込む。 （２）ＣＨＯＰ＝“１”,ＤＥＣＥＮ＝“１”の状態
で、ＳＦＦＣ<0>〜<17>の出力データをＭＤＯ<>として
出力する。
【０２３６】なお、上記（１）の代わりに、（１）′Ｐ
ＦＩＮ=0の状態（冗長セレクタで“０”入力側を選択）
で、ＲＡＭの出力データを期待値と比較し、その比較結
果を比較回路付きスキャン・フリップフロップＳＦＦＣ
<0>〜<17>内のＦＦに取り込む。としてもよい。例え
ば、図２３で示した比較ワンス(Compare-once)モードを
使用して上記（１）′を実行することができる。
ＦＩＮ=0の状態（冗長セレクタで“０”入力側を選択）
で、ＲＡＭの出力データを期待値と比較し、その比較結
果を比較回路付きスキャン・フリップフロップＳＦＦＣ
<0>〜<17>内のＦＦに取り込む。としてもよい。例え
ば、図２３で示した比較ワンス(Compare-once)モードを
使用して上記（１）′を実行することができる。
【０２３７】なお、実施の形態１３では、冗長切替用の
直列接続されたＡＮＤゲートを用いて４ビットのマルチ
プレクサ部を構成した場合を示したが、２ビット以上で
あれば同様のマルチプレクサ部を構成できるのは勿論で
ある。
直列接続されたＡＮＤゲートを用いて４ビットのマルチ
プレクサ部を構成した場合を示したが、２ビット以上で
あれば同様のマルチプレクサ部を構成できるのは勿論で
ある。
【０２３８】＜実施の形態１４＞実施の形態１３で示し
たマルチプレクサ部を適用してもマルチプレクス出力Ｍ
ＤＯ<>のビット数が、メモリテスト装置で扱えない程度
に大きい場合は、更にデータ圧縮することなくビット数
を削減する第２のマルチプレクサ部を追加する必要があ
る。
たマルチプレクサ部を適用してもマルチプレクス出力Ｍ
ＤＯ<>のビット数が、メモリテスト装置で扱えない程度
に大きい場合は、更にデータ圧縮することなくビット数
を削減する第２のマルチプレクサ部を追加する必要があ
る。
【０２３９】例えば、ＲＡＭの出力ビット数が７２ビッ
トで、マルチプレクス出力ＭＤＯ<>のビット数が１８ビ
ットの場合、これをより小さな９ビットに変換したい場
合は、第２のマルチプレクサ部が必要となり、これを実
現したのが実施の形態１４である。
トで、マルチプレクス出力ＭＤＯ<>のビット数が１８ビ
ットの場合、これをより小さな９ビットに変換したい場
合は、第２のマルチプレクサ部が必要となり、これを実
現したのが実施の形態１４である。
【０２４０】図５９はこの発明の実施の形態１４である
半導体集積回路の第２マルチプレクサ部を示す回路図で
ある。
半導体集積回路の第２マルチプレクサ部を示す回路図で
ある。
【０２４１】同図に示すように、第２のマルチプレクサ
部は１８ビットの第１マルチプレクス出力ＭＤＯ１<0>
〜<17>をビット数を減少させて９ビットの第２のマルチ
プレクス出力ＭＤＯ２<0>〜<8>を出力すべく、ＯＲゲー
トＯＲＧ<0>〜<17>、及びＡＮＤゲートＡＮＧ<0>〜<8>
から構成される。ＯＲゲートＯＲＧ<>及びＡＮＤゲート
ＡＮＧ<>は、単にＯＲＧ<>，ＡＮＧ<>と略する場合があ
る。また、第１マルチプレクス出力ＭＤＯ１<0>〜<17>
は、実施の形態１３におけるマルチプレクサ部によるマ
ルチプレクス出力ＭＤＯ<0>〜<4>に相当する。
部は１８ビットの第１マルチプレクス出力ＭＤＯ１<0>
〜<17>をビット数を減少させて９ビットの第２のマルチ
プレクス出力ＭＤＯ２<0>〜<8>を出力すべく、ＯＲゲー
トＯＲＧ<0>〜<17>、及びＡＮＤゲートＡＮＧ<0>〜<8>
から構成される。ＯＲゲートＯＲＧ<>及びＡＮＤゲート
ＡＮＧ<>は、単にＯＲＧ<>，ＡＮＧ<>と略する場合があ
る。また、第１マルチプレクス出力ＭＤＯ１<0>〜<17>
は、実施の形態１３におけるマルチプレクサ部によるマ
ルチプレクス出力ＭＤＯ<0>〜<4>に相当する。
【０２４２】ＯＲゲートＯＲＧ<0>〜<17>はそれぞれ一
方入力に第１のマルチプレクス出力ＭＤＯ１<0>〜<17>
を受け、ＯＲＧ<0>〜<8>は他方入力に信号Ｎ０を共通に
受け、ＯＲＧ<9>〜<17>は他方入力に信号Ｎ１を共通に
受ける。
方入力に第１のマルチプレクス出力ＭＤＯ１<0>〜<17>
を受け、ＯＲＧ<0>〜<8>は他方入力に信号Ｎ０を共通に
受け、ＯＲＧ<9>〜<17>は他方入力に信号Ｎ１を共通に
受ける。
【０２４３】ＡＮＧ<0>〜<8>は一方入力にＯＲＧ<0>〜<
8>の出力を受け、他方入力にＯＲＧ<9>〜<17>の出力を
受け、その出力が第２のマルチプレクス出力ＭＤＯ２<0
>〜<8>となる。
8>の出力を受け、他方入力にＯＲＧ<9>〜<17>の出力を
受け、その出力が第２のマルチプレクス出力ＭＤＯ２<0
>〜<8>となる。
【０２４４】図６０は第２のマルチプレクサ部制御用の
信号Ｎ１，Ｎ２を発生する信号発生回路の構成例を示す
回路図である。
信号Ｎ１，Ｎ２を発生する信号発生回路の構成例を示す
回路図である。
【０２４５】同図に示すように、セレクタ６８は“１”
入力に拡張されたアドレス入力ＮＡ０を受け、“０”入
力に信号ＮＡＬＬを受ける。セレクタ６９は“１”入力
にアドレス入力ＮＡ０がインバータ６７を介して得られ
る反転信号を受け、“０”入力に信号ＮＡＬＬを受け
る。セレクタ６８，６９の制御入力には信号ＤＥＣＥＮ
が共通に入力される。
入力に拡張されたアドレス入力ＮＡ０を受け、“０”入
力に信号ＮＡＬＬを受ける。セレクタ６９は“１”入力
にアドレス入力ＮＡ０がインバータ６７を介して得られ
る反転信号を受け、“０”入力に信号ＮＡＬＬを受け
る。セレクタ６８，６９の制御入力には信号ＤＥＣＥＮ
が共通に入力される。
【０２４６】このような構成の信号発生回路は、ＤＥＣ
ＥＮ＝“１”にすれば、アドレス入力ＮＡ０に基づき、
信号Ｎ０，Ｎ１のうち、一方が“０”、他方が“１”と
なる。
ＥＮ＝“１”にすれば、アドレス入力ＮＡ０に基づき、
信号Ｎ０，Ｎ１のうち、一方が“０”、他方が“１”と
なる。
【０２４７】したがって、実施の形態１４の第２のマル
チプレクサ部は、k=0〜8に対して、第２のマルチプレク
ス出力ＭＤＯ２<k>は、「N0=0,N1=1」の時は、ＭＤＯ２
<k>=ＭＯＤ１<k>、「N0=1,N1=0」の時は、ＭＤＯ２<k>=
ＭＯＤ１<k+9>になる。
チプレクサ部は、k=0〜8に対して、第２のマルチプレク
ス出力ＭＤＯ２<k>は、「N0=0,N1=1」の時は、ＭＤＯ２
<k>=ＭＯＤ１<k>、「N0=1,N1=0」の時は、ＭＤＯ２<k>=
ＭＯＤ１<k+9>になる。
【０２４８】なお、「N0=1,N1=1」の時は、全てのＭＤ
Ｏ２<>は“１”になる。また、「N0=0,S1=0」の時は、
ＭＤＯ２<k>はＭＯＤ１<k>とＭＯＤ１<k+9>のAND演算結
果になる。
Ｏ２<>は“１”になる。また、「N0=0,S1=0」の時は、
ＭＤＯ２<k>はＭＯＤ１<k>とＭＯＤ１<k+9>のAND演算結
果になる。
【０２４９】したがって、第２のマルチプレクス出力Ｍ
ＤＯ２<0>〜<8>に基づき、９ビットでメモリテスト可能
なメモリテスト装置で解析することができる。
ＤＯ２<0>〜<8>に基づき、９ビットでメモリテスト可能
なメモリテスト装置で解析することができる。
【０２５０】図６１は実施の形態１４で利用可能な不良
結果出力回路の回路構成を示す回路図である。同図に示
すように、ＡＮＤゲート６４は第２のマルチプレクス出
力ＭＤＯ２<0>〜<8>を受け、そのＡＮＤ演算結果を検出
信号ＰＦとして出力する。
結果出力回路の回路構成を示す回路図である。同図に示
すように、ＡＮＤゲート６４は第２のマルチプレクス出
力ＭＤＯ２<0>〜<8>を受け、そのＡＮＤ演算結果を検出
信号ＰＦとして出力する。
【０２５１】したがって、ＤＥＣＥＮ＝“０”,ＮＡＬ
Ｌ＝“０”の状態で、ＭＤＯ１<>全体における良／否
（Pass/Fail）を検出信号ＰＦの“１”／“０”によっ
て検出可能になる。但し、実施の形態１３でＲＡＭの不
良検出を上述の（１）′を用いて行う必要がある。な
お、図６１で示した回路は実施の形態１４において必須
ではない。
Ｌ＝“０”の状態で、ＭＤＯ１<>全体における良／否
（Pass/Fail）を検出信号ＰＦの“１”／“０”によっ
て検出可能になる。但し、実施の形態１３でＲＡＭの不
良検出を上述の（１）′を用いて行う必要がある。な
お、図６１で示した回路は実施の形態１４において必須
ではない。
【０２５２】＜実施の形態１５＞実施の形態１３で示し
たマルチプレクサ部を適用してもマルチプレクス出力Ｍ
ＤＯ<>のビット数が、メモリテスト装置で扱えない程度
に大きい場合は、更にデータ圧縮することなくビット数
を削減する第２のマルチプレクサ部を追加する必要があ
る。
たマルチプレクサ部を適用してもマルチプレクス出力Ｍ
ＤＯ<>のビット数が、メモリテスト装置で扱えない程度
に大きい場合は、更にデータ圧縮することなくビット数
を削減する第２のマルチプレクサ部を追加する必要があ
る。
【０２５３】例えば、ＲＡＭの出力ビット数が７２ビッ
トで、マルチプレクス出力ＭＤＯ<>のビット数が１８ビ
ットの場合、これをより小さな５ビットに変換したい場
合は、第２のマルチプレクサ部が必要となり、これを実
現したのが実施の形態１５である。
トで、マルチプレクス出力ＭＤＯ<>のビット数が１８ビ
ットの場合、これをより小さな５ビットに変換したい場
合は、第２のマルチプレクサ部が必要となり、これを実
現したのが実施の形態１５である。
【０２５４】図６２は第２マルチプレクサ部の回路構成
を示す回路図である。図に示すように、第２のマルチプ
レクサ部は１８ビットの第１マルチプレクス出力ＭＤＯ
１<0>〜<17>をさらにビット数を縮小して５ビットの第
２のマルチプレクス出力ＭＤＯ２<0>〜<4>を出力すべ
く、ＯＲゲートＯＲＨ<0>〜<17>、及びＡＮＤゲートＡ
ＮＨ<0>〜<4>から構成される。ＯＲゲートＯＲＨ<>及び
ＡＮＤゲートＡＮＨ<>は、単にＯＲＨ<>，ＡＮＨ<>と略
する場合がある。また、第１マルチプレクス出力ＭＤＯ
１<0>〜<17>は、実施の形態１３におけるマルチプレク
サ部によるマルチプレクス出力ＭＤＯ<0>〜<4>に相当す
る。
を示す回路図である。図に示すように、第２のマルチプ
レクサ部は１８ビットの第１マルチプレクス出力ＭＤＯ
１<0>〜<17>をさらにビット数を縮小して５ビットの第
２のマルチプレクス出力ＭＤＯ２<0>〜<4>を出力すべ
く、ＯＲゲートＯＲＨ<0>〜<17>、及びＡＮＤゲートＡ
ＮＨ<0>〜<4>から構成される。ＯＲゲートＯＲＨ<>及び
ＡＮＤゲートＡＮＨ<>は、単にＯＲＨ<>，ＡＮＨ<>と略
する場合がある。また、第１マルチプレクス出力ＭＤＯ
１<0>〜<17>は、実施の形態１３におけるマルチプレク
サ部によるマルチプレクス出力ＭＤＯ<0>〜<4>に相当す
る。
【０２５５】ＯＲゲートＯＲＨ<0>〜<17>はそれぞれ一
方入力に第１のマルチプレクス出力ＭＤＯ１<0>〜<17>
を受け、ＯＲゲートＯＲＨ<0>〜<3>及びＯＲＨ<9>の他
方入力に信号Ｎ０が付与され、ＯＲゲートＯＲＨ<5>〜<
8>及びＯＲＨ<14>の他方入力に信号Ｎ１が付与され、Ｏ
ＲゲートＯＲＨ<10>〜<13>の他方入力に信号Ｎ２が付与
され、ＯＲゲートＯＲＨ<15>〜<17>及びＯＲＨ<4>の他
方入力に信号Ｎ３が付与される。
方入力に第１のマルチプレクス出力ＭＤＯ１<0>〜<17>
を受け、ＯＲゲートＯＲＨ<0>〜<3>及びＯＲＨ<9>の他
方入力に信号Ｎ０が付与され、ＯＲゲートＯＲＨ<5>〜<
8>及びＯＲＨ<14>の他方入力に信号Ｎ１が付与され、Ｏ
ＲゲートＯＲＨ<10>〜<13>の他方入力に信号Ｎ２が付与
され、ＯＲゲートＯＲＨ<15>〜<17>及びＯＲＨ<4>の他
方入力に信号Ｎ３が付与される。
【０２５６】ＡＮＨ<0>はＯＲＨ<0>，<5>，<10>，<15>
の出力を受け、ＡＮＨ<1>はＯＲＨ<1>，<6>，<11>，<16
>の出力を受け、ＡＮＨ<2>はＯＲＨ<2>，<7>，<12>，<1
7>の出力を受け、ＡＮＨ<3>はＯＲＨ<3>，<8>，<13>の
出力を受け、ＡＮＨ<4>はＯＲＨ<4>，<9>，<14>の出力
を受け、その出力が第２のマルチプレクス出力ＭＤＯ２
<0>〜<4>となる。
の出力を受け、ＡＮＨ<1>はＯＲＨ<1>，<6>，<11>，<16
>の出力を受け、ＡＮＨ<2>はＯＲＨ<2>，<7>，<12>，<1
7>の出力を受け、ＡＮＨ<3>はＯＲＨ<3>，<8>，<13>の
出力を受け、ＡＮＨ<4>はＯＲＨ<4>，<9>，<14>の出力
を受け、その出力が第２のマルチプレクス出力ＭＤＯ２
<0>〜<4>となる。
【０２５７】図６３は第２のマルチプレクサ部制御用の
信号Ｎ０〜Ｎ３を発生する信号発生回路の構成例を示す
回路図である。同図に示すように、デコーダ８９は２ビ
ットアドレス入力ＮＡ０，ＮＡ１を２ビット入力部Ｂ
０，Ｂ１に受け、デコード結果として、４ビット出力部
Ｙ０〜Ｙ３から、１ビットのみを“１”に他の３ビット
を“０”にして出力する。
信号Ｎ０〜Ｎ３を発生する信号発生回路の構成例を示す
回路図である。同図に示すように、デコーダ８９は２ビ
ットアドレス入力ＮＡ０，ＮＡ１を２ビット入力部Ｂ
０，Ｂ１に受け、デコード結果として、４ビット出力部
Ｙ０〜Ｙ３から、１ビットのみを“１”に他の３ビット
を“０”にして出力する。
【０２５８】セレクタ９０〜９３は“１”入力に出力部
Ｙ０〜Ｙ３から得られる信号の反転信号を受け、“０”
入力に信号ＮＡＬＬを共通に受け、制御入力にＤＥＣＥ
Ｎを共通に受ける。
Ｙ０〜Ｙ３から得られる信号の反転信号を受け、“０”
入力に信号ＮＡＬＬを共通に受け、制御入力にＤＥＣＥ
Ｎを共通に受ける。
【０２５９】実施の形態１５の第２のマルチプレクサ部
は、k=0〜3に対して、ＭＤＯ<k>は以下のように決定す
る。
は、k=0〜3に対して、ＭＤＯ<k>は以下のように決定す
る。
【０２６０】「N0=0,N1=1,N2=1,N3=1」の時は、ＭＤＯ
２<k>=ＳＯ<k>、「N0=1,N1=0,N2=1,N3=1」の時は、ＭＤ
Ｏ２<k>=ＭＤＯ１<k+5>、「N0=1,N1=1,N2=0,N3=1」の時
は、ＭＤＯ２<k>=ＭＤＯ１<k+10>、「N0=1,N1=1,N2=1,N
3=0」の時は、ＭＤＯ２<k>=ＭＤＯ１<k+15>（但し、Ｍ
ＯＤ２<3>＝“１”）になる。
２<k>=ＳＯ<k>、「N0=1,N1=0,N2=1,N3=1」の時は、ＭＤ
Ｏ２<k>=ＭＤＯ１<k+5>、「N0=1,N1=1,N2=0,N3=1」の時
は、ＭＤＯ２<k>=ＭＤＯ１<k+10>、「N0=1,N1=1,N2=1,N
3=0」の時は、ＭＤＯ２<k>=ＭＤＯ１<k+15>（但し、Ｍ
ＯＤ２<3>＝“１”）になる。
【０２６１】なお、実施の形態１３では、k=4に関して
は、ＭＤＯ２<k>は以下のように決定する。
は、ＭＤＯ２<k>は以下のように決定する。
【０２６２】「N0=0,N1=1,N2=1,N3=1」の時は、ＭＤＯ
２<4>=ＭＤＯ１<9>、「N0=1,N1=0,N2=1,N3=1」の時は、
ＭＤＯ２<4>=ＭＤＯ１<14>、「N0=1,N1=1,N2=0,N3=1」
の時は、ＭＤＯ２<4>=“１”、「N0=1,N1=1,N2=1,N3=
0」の時は、ＭＤＯ２<4>=ＭＯＤ１<4>になる。
２<4>=ＭＤＯ１<9>、「N0=1,N1=0,N2=1,N3=1」の時は、
ＭＤＯ２<4>=ＭＤＯ１<14>、「N0=1,N1=1,N2=0,N3=1」
の時は、ＭＤＯ２<4>=“１”、「N0=1,N1=1,N2=1,N3=
0」の時は、ＭＤＯ２<4>=ＭＯＤ１<4>になる。
【０２６３】なお、「N0=1,N1=1,N2=1,N3=1」の時は、
全てのＭＤＯ２<>は“１”になる。また、「N0=0,N1=0,
N2=0,N3=0」の時は、k=0〜4に対してＭＤＯ２<k>はＭＤ
Ｏ１<k>,ＭＤＯ１<k+5>,ＭＤＯ１<k+10>,ＭＤＯ１<k+15
>（但し、k=3，4のときは、ＭＯＤ１<k+15>は存在しな
い）のＡＮＤ演算結果になる。
全てのＭＤＯ２<>は“１”になる。また、「N0=0,N1=0,
N2=0,N3=0」の時は、k=0〜4に対してＭＤＯ２<k>はＭＤ
Ｏ１<k>,ＭＤＯ１<k+5>,ＭＤＯ１<k+10>,ＭＤＯ１<k+15
>（但し、k=3，4のときは、ＭＯＤ１<k+15>は存在しな
い）のＡＮＤ演算結果になる。
【０２６４】上記のような、信号Ｎ０〜Ｎ３は、実施の
形態１３同様、上述した図６３で示す回路によって容易
に発生できる。なお、ＮＡ０，ＮＡ１は、拡張されたア
ドレス信号である。
形態１３同様、上述した図６３で示す回路によって容易
に発生できる。なお、ＮＡ０，ＮＡ１は、拡張されたア
ドレス信号である。
【０２６５】以上のように、実施の形態１５では、第２
のマルチプレクス出力ＭＤＯ２<0>〜<4>に基づき、５ビ
ットでメモリテスト可能なメモリテスト装置で解析する
ことができる。
のマルチプレクス出力ＭＤＯ２<0>〜<4>に基づき、５ビ
ットでメモリテスト可能なメモリテスト装置で解析する
ことができる。
【０２６６】図６４は実施の形態１５で利用可能な不良
結果出力回路の回路構成を示す回路図である。同図に示
すように、ＡＮＤゲート７４は第２のマルチプレクス出
力ＭＤＯ２<0>〜<4>を受け、そのＡＮＤ演算結果を検出
信号ＰＦとして出力する。
結果出力回路の回路構成を示す回路図である。同図に示
すように、ＡＮＤゲート７４は第２のマルチプレクス出
力ＭＤＯ２<0>〜<4>を受け、そのＡＮＤ演算結果を検出
信号ＰＦとして出力する。
【０２６７】したがって、ＤＥＣＥＮ＝“０”,ＮＡＬ
Ｌ＝“０”の状態で、ＭＤＯ１<>全体における良／否
（Pass/Fail）を検出信号ＰＦの“１”／“０”によっ
て検出可能になる。但し、実施の形態１３でＲＡＭの不
良検出を上述の（１）′を用いて行う必要がある。な
お、図６４で示した回路は実施の形態１５において必須
ではない。
Ｌ＝“０”の状態で、ＭＤＯ１<>全体における良／否
（Pass/Fail）を検出信号ＰＦの“１”／“０”によっ
て検出可能になる。但し、実施の形態１３でＲＡＭの不
良検出を上述の（１）′を用いて行う必要がある。な
お、図６４で示した回路は実施の形態１５において必須
ではない。
【０２６８】＜実施の形態１６＞図６５〜図６７はこの
発明の実施の形態１６である半導体集積回路を示す図で
あり、図６５は図６６と図６７との位置関係を示す説明
図であり、図６６及び図６７は半導体集積回路の回路構
成を示す回路図である。
発明の実施の形態１６である半導体集積回路を示す図で
あり、図６５は図６６と図６７との位置関係を示す説明
図であり、図６６及び図６７は半導体集積回路の回路構
成を示す回路図である。
【０２６９】実施の形態１６の半導体集積回路は、実施
の形態１２の構成から、さらに、ＯＲゲート８５〜８
８，ＯＲゲート７６，７７，ＡＮＤゲート７８が追加さ
れている。また、ＡＮＤゲート１７〜２０が２入力から
３入力に拡張されている。
の形態１２の構成から、さらに、ＯＲゲート８５〜８
８，ＯＲゲート７６，７７，ＡＮＤゲート７８が追加さ
れている。また、ＡＮＤゲート１７〜２０が２入力から
３入力に拡張されている。
【０２７０】ＯＲゲート８５〜８８は一方入力に信号Ｓ
ＭＦＢを受け、他方入力にＦＦＤＩ<i>〜ＦＦＤＩ<i+3>
のＱ出力を受け、ＯＲゲート８５〜８８の出力がＡＮＤ
ゲート１７〜２０の第３の入力となる。
ＭＦＢを受け、他方入力にＦＦＤＩ<i>〜ＦＦＤＩ<i+3>
のＱ出力を受け、ＯＲゲート８５〜８８の出力がＡＮＤ
ゲート１７〜２０の第３の入力となる。
【０２７１】ＯＲゲート７６は一方入力に信号ＳＭＦＢ
を受け、他方入力にＦＦＤＩ<i+4>のＱ出力を受ける。
ＯＲゲート７７は一方入力に信号ＳＩＤＩ<i+4>を受
け、他方入力に信号ＳＭＤＩＳを受ける。
を受け、他方入力にＦＦＤＩ<i+4>のＱ出力を受ける。
ＯＲゲート７７は一方入力に信号ＳＩＤＩ<i+4>を受
け、他方入力に信号ＳＭＤＩＳを受ける。
【０２７２】ＡＮＤゲート７８はＯＲゲート７６，７７
の出力を受け、その出力がセレクタ１４の“１”入力に
付与される。なお、他の構成は図５１〜図５３で示した
実施の形態１２と同様であるため、説明を省略する。
の出力を受け、その出力がセレクタ１４の“１”入力に
付与される。なお、他の構成は図５１〜図５３で示した
実施の形態１２と同様であるため、説明を省略する。
【０２７３】このように構成した実施の形態１６は、実
施の形態１２の動作に加え、簡単な信号設定でＦＦＤＩ
<i>〜ＦＦＤＩ<i+4>それぞれにデータ保持動作（ホール
ド状態）を実行させることができる。
施の形態１２の動作に加え、簡単な信号設定でＦＦＤＩ
<i>〜ＦＦＤＩ<i+4>それぞれにデータ保持動作（ホール
ド状態）を実行させることができる。
【０２７４】すなわち、ＳＭＦＢ＝“０”，ＳＭＤＩＳ
＝“１”，ＳＭＤＩＸ＝“１”，ＰＦＩＮ＝“０”に設
定すれば、各ＦＦＤＩ<>が自分自身のＱ出力データをＤ
入力に取り込むことができる。
＝“１”，ＳＭＤＩＸ＝“１”，ＰＦＩＮ＝“０”に設
定すれば、各ＦＦＤＩ<>が自分自身のＱ出力データをＤ
入力に取り込むことができる。
【０２７５】このデータ保持動作は、ＲＡＭ２１１に対
するテストの際に用いることもでき、通常動作において
冗長書き込みデータを保持するための一時記憶用の入力
レジスタとして用いることもでききる。
するテストの際に用いることもでき、通常動作において
冗長書き込みデータを保持するための一時記憶用の入力
レジスタとして用いることもでききる。
【０２７６】実施の形態９や実施の形態１０では、ＦＦ
ＤＩ<>にデータ保持動作を行わせるために、別のＳＦＦ
Ｅ<i+1>〜ＳＦＦＥ<i+4>のシリアル出力ＳＯを「SO<i+4
>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1」に設定する必要
があったが、実施の形態１６ではその必要はなく、信号
制御が大変容易になるという効果がある。
ＤＩ<>にデータ保持動作を行わせるために、別のＳＦＦ
Ｅ<i+1>〜ＳＦＦＥ<i+4>のシリアル出力ＳＯを「SO<i+4
>=1,SO<i+3>=1,SO<i+2>=1,SO<i+1>=1」に設定する必要
があったが、実施の形態１６ではその必要はなく、信号
制御が大変容易になるという効果がある。
【０２７７】＜実施の形態１７＞図６８〜図７０はこの
発明の実施の形態１７である半導体集積回路を示す図で
あり、図６８は図６９と図７０との位置関係を示す説明
図であり、図６９及び図７０は半導体集積回路の回路構
成を示す回路図である。
発明の実施の形態１７である半導体集積回路を示す図で
あり、図６８は図６９と図７０との位置関係を示す説明
図であり、図６９及び図７０は半導体集積回路の回路構
成を示す回路図である。
【０２７８】実施の形態１７の半導体集積回路は、実施
の形態１２の構成から、さらに、ＯＲゲート９４〜９９
が追加されている。
の形態１２の構成から、さらに、ＯＲゲート９４〜９９
が追加されている。
【０２７９】これらの図に示すように、ＯＲゲート９４
は一方入力に信号ＳＩＤＩ<i+4>、他方入力に信号ＳＭ
ＤＩＳを受け、その出力がセレクタ１４の“０”入力に
付与される。
は一方入力に信号ＳＩＤＩ<i+4>、他方入力に信号ＳＭ
ＤＩＳを受け、その出力がセレクタ１４の“０”入力に
付与される。
【０２８０】ＯＲゲート９５〜９９は一方入力に信号Ｓ
ＯＡＬＬを共通に受け、他方入力にシリアル出力ＳＯ<i
>〜<i+4>を受ける。そして、ＯＲゲート９５の出力がＡ
ＮＤゲート２２の一方入力となり、ＯＲゲート９６〜９
８の出力がＡＮＤゲート２２１〜２２３の一方入力とな
り、ＯＲゲート９９の出力がＡＮＤゲート２１の一方入
力となる。なお、他の構成は図５１〜図５３で示した実
施の形態１２と同様であるため、説明を省略する。
ＯＡＬＬを共通に受け、他方入力にシリアル出力ＳＯ<i
>〜<i+4>を受ける。そして、ＯＲゲート９５の出力がＡ
ＮＤゲート２２の一方入力となり、ＯＲゲート９６〜９
８の出力がＡＮＤゲート２２１〜２２３の一方入力とな
り、ＯＲゲート９９の出力がＡＮＤゲート２１の一方入
力となる。なお、他の構成は図５１〜図５３で示した実
施の形態１２と同様であるため、説明を省略する。
【０２８１】このように構成した実施の形態１７は、実
施の形態１２の動作に加え、簡単な信号設定でＦＦＤＩ
<i>〜ＦＦＤＩ<i+4>それぞれにデータ保持動作（ホール
ド状態）を実行させることができる。
施の形態１２の動作に加え、簡単な信号設定でＦＦＤＩ
<i>〜ＦＦＤＩ<i+4>それぞれにデータ保持動作（ホール
ド状態）を実行させることができる。
【０２８２】すなわち、ＳＯＡＬＬ＝“１”，ＳＭＤＩ
Ｓ＝“０”，ＳＭＤＩＸ＝“１”，信号ＰＦＩＮ＝
“１”に設定すれば、実施の形態１６と同様、各ＦＦＤ
Ｉ<>が自分自身のＱ出力データをＤ入力に取り込むこと
ができる。
Ｓ＝“０”，ＳＭＤＩＸ＝“１”，信号ＰＦＩＮ＝
“１”に設定すれば、実施の形態１６と同様、各ＦＦＤ
Ｉ<>が自分自身のＱ出力データをＤ入力に取り込むこと
ができる。
【０２８３】なお、本実施の形態１７と実施の形態１３
のマルチプレクサ部とを組み合わせる場合、ＯＲゲート
９５〜９９と、実施の形態１３におけるＯＲゲートＯＲ
Ｍ<>とを共用させても良い。
のマルチプレクサ部とを組み合わせる場合、ＯＲゲート
９５〜９９と、実施の形態１３におけるＯＲゲートＯＲ
Ｍ<>とを共用させても良い。
【０２８４】また、出力信号ＰＦＯＵＴ部分に用いたＯ
Ｒゲート９５の追加は必須ではなく、なくても良い。
Ｒゲート９５の追加は必須ではなく、なくても良い。
【０２８５】＜その他＞冗長救済されたＲＡＭの出力と
しては冗長データ出力ＸＤＯ<>を直接用いても良いが、
代わりにＳＦＦＣ（ＳＦＦＤ，ＳＦＦＥ，ＳＦＦＥ）<>
のＰ出力を用いてもよい。
しては冗長データ出力ＸＤＯ<>を直接用いても良いが、
代わりにＳＦＦＣ（ＳＦＦＤ，ＳＦＦＥ，ＳＦＦＥ）<>
のＰ出力を用いてもよい。
【０２８６】また、冗長制御用のレジスタＲＥＧを備え
ている場合は、ＳＦＦＣ<>のＱ出力を用いても良い（Ｓ
ＦＦＣ内のＦＦを出力レジスタとして用いる）。
ている場合は、ＳＦＦＣ<>のＱ出力を用いても良い（Ｓ
ＦＦＣ内のＦＦを出力レジスタとして用いる）。
【０２８７】ＳＦＦＣ<>のＰ出力やＱ出力を冗長救済さ
れたＲＡＭの出力として用いる場合は、それに接続され
るロジック回路をスキャンパス(ＳＩＤＯ<i+4>からＳＯ
ＤＯ<i>)を用いて容易にスキャンテストが行えるという
利点がある。
れたＲＡＭの出力として用いる場合は、それに接続され
るロジック回路をスキャンパス(ＳＩＤＯ<i+4>からＳＯ
ＤＯ<i>)を用いて容易にスキャンテストが行えるという
利点がある。
【０２８８】本明細書の複数の実施の形態において、信
号ＣＭＰＥで制御される比較抑制機能を示したが、これ
らは望ましいが、必須ではない機能である。したがっ
て、各実施の形態において、比較抑制機能を削除するよ
うに回路の変更を行っても良い。具体的には信号ＣＭＰ
Ｅに関するゲート回路を削除することができる。
号ＣＭＰＥで制御される比較抑制機能を示したが、これ
らは望ましいが、必須ではない機能である。したがっ
て、各実施の形態において、比較抑制機能を削除するよ
うに回路の変更を行っても良い。具体的には信号ＣＭＰ
Ｅに関するゲート回路を削除することができる。
【０２８９】
【発明の効果】この発明における請求項１記載の半導体
集積回路は、第２の数ビットの冗長出力データをデータ
入力とするフリップフロップ群を備えるため、フリップ
フロップ群の保持データに基づき決定される冗長制御信
号により冗長出力選択回路の選択設定内容を適宜切り替
えて、フリップフロップ群に第２の数の冗長出力データ
を新たに保持させることにより、冗長出力選択回路の選
択動作の良否判定を比較的容易に行うことができる。
集積回路は、第２の数ビットの冗長出力データをデータ
入力とするフリップフロップ群を備えるため、フリップ
フロップ群の保持データに基づき決定される冗長制御信
号により冗長出力選択回路の選択設定内容を適宜切り替
えて、フリップフロップ群に第２の数の冗長出力データ
を新たに保持させることにより、冗長出力選択回路の選
択動作の良否判定を比較的容易に行うことができる。
【０２９０】請求項２記載の半導体集積回路は、選択内
容設定手段によって冗長出力選択回路テスト時に、冗長
出力選択回路の選択設定内容を強制的に設定することが
できるため、冗長制御信号を用いることなく簡単に上記
選択設定内容を設定することができる。
容設定手段によって冗長出力選択回路テスト時に、冗長
出力選択回路の選択設定内容を強制的に設定することが
できるため、冗長制御信号を用いることなく簡単に上記
選択設定内容を設定することができる。
【０２９１】請求項３記載の半導体集積回路は、冗長出
力選択回路の選択設定内容を適宜切り替えて、第２の数
のフリップフロップによって冗長出力データと期待値デ
ータとの比較結果を得ることにより、冗長出力選択回路
の選択動作の良否判定を比較的容易に行うことができ
る。
力選択回路の選択設定内容を適宜切り替えて、第２の数
のフリップフロップによって冗長出力データと期待値デ
ータとの比較結果を得ることにより、冗長出力選択回路
の選択動作の良否判定を比較的容易に行うことができ
る。
【０２９２】さらに、請求項４記載の半導体集積回路に
おける第３の数のフリップフロップは、冗長出力選択回
路テスト時に比較機能が無効化されるため、冗長出力選
択回路テストに寄与しない第３の数のフリップフロップ
による比較動作実行による不具合を回避することができ
る。
おける第３の数のフリップフロップは、冗長出力選択回
路テスト時に比較機能が無効化されるため、冗長出力選
択回路テストに寄与しない第３の数のフリップフロップ
による比較動作実行による不具合を回避することができ
る。
【０２９３】請求項５記載の半導体集積回路は、切り替
え情報記憶手段をさらに備えることにより、フリップフ
ロップ群を記憶回路の冗長出力データの一時記憶部とし
て用いることができる。
え情報記憶手段をさらに備えることにより、フリップフ
ロップ群を記憶回路の冗長出力データの一時記憶部とし
て用いることができる。
【０２９４】請求項６記載の半導体集積回路は、フリッ
プフロップ群の保持データに基づき決定される冗長制御
信号により冗長入力選択回路の選択設定内容を適宜切り
替えて第２の数ビットの冗長入力データを記憶回路に入
力した後、第２の数ビットの冗長出力データとして記憶
回路から出力させ、フリップフロップ群に新たに保持さ
せることにより、冗長入力選択回路の選択動作の良否判
定を比較的容易に行うことができる。
プフロップ群の保持データに基づき決定される冗長制御
信号により冗長入力選択回路の選択設定内容を適宜切り
替えて第２の数ビットの冗長入力データを記憶回路に入
力した後、第２の数ビットの冗長出力データとして記憶
回路から出力させ、フリップフロップ群に新たに保持さ
せることにより、冗長入力選択回路の選択動作の良否判
定を比較的容易に行うことができる。
【０２９５】請求項７記載の半導体集積回路は、選択内
容設定手段によって冗長入力選択回路テスト時に、冗長
入力選択回路の選択設定内容を強制的に設定することが
できるため、冗長制御信号を用いることなく簡単に上記
選択設定内容を設定することができる。
容設定手段によって冗長入力選択回路テスト時に、冗長
入力選択回路の選択設定内容を強制的に設定することが
できるため、冗長制御信号を用いることなく簡単に上記
選択設定内容を設定することができる。
【０２９６】請求項８記載の半導体集積回路は、第１の
数のデータ保持部を冗長入力データの一時記憶部として
利用することができる。
数のデータ保持部を冗長入力データの一時記憶部として
利用することができる。
【０２９７】請求項９記載の半導体集積回路における記
憶回路テスト用制御手段は、最終段のスキャンフリップ
フロップのシリアル出力データを外部に出力させるとと
もに、初段のスキャンフリップフロップのシリアルデー
タ入力として帰還させる１ビットループ処理を、第１の
数回行わせることにより、テスト結果をシリアル出力デ
ータの出力後に、第１の数のスキャンフリップフロップ
の保持データを元のテスト結果保持状態に戻すことがで
きる。
憶回路テスト用制御手段は、最終段のスキャンフリップ
フロップのシリアル出力データを外部に出力させるとと
もに、初段のスキャンフリップフロップのシリアルデー
タ入力として帰還させる１ビットループ処理を、第１の
数回行わせることにより、テスト結果をシリアル出力デ
ータの出力後に、第１の数のスキャンフリップフロップ
の保持データを元のテスト結果保持状態に戻すことがで
きる。
【０２９８】請求項１０記載の半導体集積回路は、第１
の数のデータ保持部を冗長入力データの一時記憶部とし
て利用することができる。
の数のデータ保持部を冗長入力データの一時記憶部とし
て利用することができる。
【０２９９】請求項１１記載の半導体集積回路は第１の
マルチプレクサ部によって、第１の数ビットの出力デー
タを、より小さい第４の数ビットの第１の選択出力デー
タとしてマルチプレクス出力することにより、第１の数
ビットの出力データのデータ内容を圧縮することなく、
第１の選択出力データとして出力させることができる。
マルチプレクサ部によって、第１の数ビットの出力デー
タを、より小さい第４の数ビットの第１の選択出力デー
タとしてマルチプレクス出力することにより、第１の数
ビットの出力データのデータ内容を圧縮することなく、
第１の選択出力データとして出力させることができる。
【０３００】請求項１２記載の半導体集積回路は、選択
内容設定手段及び第１のマルチプレクサ部は構成要素を
一部共有することにより、装置構成の簡略化を図ること
ができる。
内容設定手段及び第１のマルチプレクサ部は構成要素を
一部共有することにより、装置構成の簡略化を図ること
ができる。
【０３０１】請求項１３記載の半導体集積回路は、第２
のマルチプレクサ部によって、第４の数ビットの第１の
選択出力データを、より小さい第５の数ビットの第２の
選択出力データとしてマルチプレクス出力することによ
り、第４の数ビットの第１の選択出力データのデータ内
容を圧縮することなく、第２の選択出力データとして出
力させることができる。
のマルチプレクサ部によって、第４の数ビットの第１の
選択出力データを、より小さい第５の数ビットの第２の
選択出力データとしてマルチプレクス出力することによ
り、第４の数ビットの第１の選択出力データのデータ内
容を圧縮することなく、第２の選択出力データとして出
力させることができる。
【図１】 図２と図３との位置関係を示す説明図であ
る。
る。
【図２】 実施の形態１の半導体集積回路の回路構成を
示す回路図である。
示す回路図である。
【図３】 実施の形態１の半導体集積回路の回路構成を
示す回路図である。
示す回路図である。
【図４】 書き込みデータ制御回路の内部構成例を示す
回路図である。
回路図である。
【図５】 スキャンフリップフロップの内部構成を示す
回路図である。
回路図である。
【図６】 書き込みデータ制御回路の内部構成例を示す
回路図である。
回路図である。
【図７】 書き込みデータ制御回路の内部構成例を示す
回路図である。
回路図である。
【図８】 図９と図１０との位置関係を示す説明図であ
る。
る。
【図９】 実施の形態２の半導体集積回路の回路構成を
示す回路図である。
示す回路図である。
【図１０】 実施の形態２の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図１１】 図１２と図１３との位置関係を示す説明図
である。
である。
【図１２】 実施の形態３の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図１３】 実施の形態３の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図１４】 図１５と図１６との位置関係を示す説明図
である。
である。
【図１５】 実施の形態４のスキャンパス回路部の回路
構成を示す回路図である。
構成を示す回路図である。
【図１６】 実施の形態４のスキャンパス回路部の回路
構成を示す回路図である。
構成を示す回路図である。
【図１７】 実施の形態４のスキャンパス回路部におけ
る各種信号の真理値状態を示す説明図である。
る各種信号の真理値状態を示す説明図である。
【図１８】 スキャンフリップフロップのノーマルモー
ドにおける動作状態を示す説明図である。
ドにおける動作状態を示す説明図である。
【図１９】 スキャンフリップフロップのシフトモード
における動作状態を示す説明図である。
における動作状態を示す説明図である。
【図２０】 スキャンフリップフロップのホールドモー
ドにおける動作状態を示す説明図である。
ドにおける動作状態を示す説明図である。
【図２１】 スキャンフリップフロップの比較モードに
おける動作状態を示す説明図である。
おける動作状態を示す説明図である。
【図２２】 スキャンフリップフロップのシフト比較モ
ードにおける動作状態を示す説明図である。
ードにおける動作状態を示す説明図である。
【図２３】 スキャンフリップフロップの比較ワンスモ
ードにおける動作状態を示す説明図である。
ードにおける動作状態を示す説明図である。
【図２４】 スキャンフリップフロップのセット１モー
ドにおける動作状態を示す説明図である。
ドにおける動作状態を示す説明図である。
【図２５】 図２６と図２７との位置関係を示す説明図
である。
である。
【図２６】 実施の形態５の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図２７】 実施の形態５の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図２８】 図２９と図３０との位置関係を示す説明図
である。
である。
【図２９】 実施の形態６の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３０】 実施の形態６の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３１】 図３０で用いたスキャンフリップフロップ
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図３２】 図３０で用いたスキャンフリップフロップ
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図３３】 図３４と図３５との位置関係を示す説明図
である。
である。
【図３４】 実施の形態７の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３５】 実施の形態７の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３６】 図３７と図３８との位置関係を示す説明図
である。
である。
【図３７】 実施の形態８の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３８】 実施の形態８の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図３９】 書き込みデータ制御回路の内部構成例を示
す回路図である。
す回路図である。
【図４０】 書き込みデータ制御回路の内部構成例を示
す回路図である。
す回路図である。
【図４１】 書き込みデータ制御回路の内部構成例を示
す回路図である。
す回路図である。
【図４２】 図４３と図４４との位置関係を示す説明図
である。
である。
【図４３】 実施の形態９の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図４４】 実施の形態９の半導体集積回路の回路構成
を示す回路図である。
を示す回路図である。
【図４５】 図４６と図４７との位置関係を示す説明図
である。
である。
【図４６】 実施の形態１０の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図４７】 実施の形態１０の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図４８】 図４９と図５０との位置関係を示す説明図
である。
である。
【図４９】 実施の形態１１の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図５０】 実施の形態１１の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図５１】 図５２と図５３との位置関係を示す説明図
である。
である。
【図５２】 実施の形態１２の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図５３】 実施の形態１２の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図５４】 図５５と図５６との位置関係を示す説明図
である。
である。
【図５５】 実施の形態１３のマルチプレクサ部の回路
構成を示す回路図である。
構成を示す回路図である。
【図５６】 実施の形態１３のマルチプレクサ部の回路
構成を示す回路図である。
構成を示す回路図である。
【図５７】 マルチプレクサ部制御用の信号発生回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図５８】 実施の形態１３のマルチプレクサ部に対応
するＲＡＭの構成例を示す説明図である。
するＲＡＭの構成例を示す説明図である。
【図５９】 実施の形態１４の第２のマルチプレクサ部
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図６０】 マルチプレクサ部制御用の信号発生回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図６１】 不良結果出力回路の回路構成を示す回路図
である。
である。
【図６２】 実施の形態１５の第２のマルチプレクサ部
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図６３】 マルチプレクサ部制御用の信号発生回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図６４】 不良結果出力回路の回路構成を示す回路図
である。
である。
【図６５】 図６６と図６７との位置関係を示す説明図
である。
である。
【図６６】 実施の形態１６の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図６７】 実施の形態１６の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図６８】 図６９と図７０との位置関係を示す説明図
である。
である。
【図６９】 実施の形態１７の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図７０】 実施の形態１７の半導体集積回路の回路構
成を示す回路図である。
成を示す回路図である。
【図７１】 図７２と図７３との位置関係を示す説明図
である。
である。
【図７２】 テスト回路と冗長回路を備えた従来のＲＡ
Ｍ回路構成を示す回路図である。
Ｍ回路構成を示す回路図である。
【図７３】 テスト回路と冗長回路を備えた従来のＲＡ
Ｍ回路構成を示す回路図である。
Ｍ回路構成を示す回路図である。
【図７４】 図７２及び図７３で示した比較回路付きス
キャン・フリップフロップの内部構成を示す回路図であ
る。
キャン・フリップフロップの内部構成を示す回路図であ
る。
【図７５】 スキャンパス回路ＤＩＳＣＡＮの内部構成
を示す回路図である。
を示す回路図である。
【図７６】 図７５で示したスキャンフリップフロップ
の内部構成を示す回路図である。
の内部構成を示す回路図である。
１，２１１ ＲＡＭ、９ 信号制御回路、１０〜１４，
１６，７０〜７３，２３０〜２３６ セレクタ、１７〜
２２，５５，６５，７８，２２１〜２２３，ＡＮＤ<>，
ＡＮＤＣＭＰＥ，ＡＮＧ<>，ＡＮＨ<> ＡＮＤゲート、
２４〜２８，３６〜３９，５４，７６，７７，８５〜８
８，９４〜９９，ＯＲＣ<>，ＯＲＧ<>，ＯＲＨ<>，ＯＲ
Ｍ<> ＯＲゲート、ＲＥＧ<> レジスタ、ＦＦＤＩ<>
Ｄフリップフロップ、ＳＦＦＣ<>，ＳＦＦＣ<>，ＳＦＦ
Ｅ<>， スキャンフリップフロップ。
１６，７０〜７３，２３０〜２３６ セレクタ、１７〜
２２，５５，６５，７８，２２１〜２２３，ＡＮＤ<>，
ＡＮＤＣＭＰＥ，ＡＮＧ<>，ＡＮＨ<> ＡＮＤゲート、
２４〜２８，３６〜３９，５４，７６，７７，８５〜８
８，９４〜９９，ＯＲＣ<>，ＯＲＧ<>，ＯＲＨ<>，ＯＲ
Ｍ<> ＯＲゲート、ＲＥＧ<> レジスタ、ＦＦＤＩ<>
Ｄフリップフロップ、ＳＦＦＣ<>，ＳＦＦＣ<>，ＳＦＦ
Ｅ<>， スキャンフリップフロップ。
Claims (13)
- 【請求項１】 第１の数ビットの出力データを出力する
記憶回路と、 冗長救済動作時に、冗長制御信号に基づき選択設定内容
が切り替えられることにより、前記第１の数ビットの出
力データから前記第１の数ビットより小さい第２の数ビ
ットの出力データを前記選択設定内容に応じて選択して
前記第２の数ビットの冗長出力データを出力する冗長出
力選択回路と、 前記第２の数ビットの前記冗長出力データをデータ入力
とするフリップフロップ群とを備え、前記冗長制御信号
は前記フリップフロップ群の保持データに基づき決定さ
れる、半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路であっ
て、 冗長出力選択回路テスト時に、前記冗長出力選択回路の
前記選択設定内容を強制的に設定する選択内容設定手段
をさらに備える、半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路であっ
て、 前記フリップフロップ群は、前記冗長出力データまたは
前記出力データと期待値データとを比較して比較結果を
得る比較動作が実行可能な前記第１の数のフリップフロ
ップを含み、前記第１の数の前記フリップフロップは、
前記第２の数ビットの冗長出力データをそれぞれ前記保
持データとする前記第２の数のフリップフロップと、前
記第１の数ビットの前記出力データのうち第３の数ビッ
トの前記出力データをそれぞれ前記保持データとする第
３の数のフリップフロップとを含み前記第３の数は前記
第１の数から前記第２の数を差し引いた数を含む、半導
体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路であっ
て、 前記第３の数のフリップフロップは、前記冗長出力選択
回路テスト時に前記比較動作が無効化される、半導体集
積回路。 - 【請求項５】 請求項１ないし請求項４のうち、いずれ
か１項に記載の半導体集積回路であって、 前記フリップフロップ群と前記冗長出力選択回路との間
に介挿され、前記切り替え情報を記憶する切り替え情報
記憶手段をさらに備える、半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路であっ
て、 前記記憶回路は、前記第１の数ビットの入力データを取
り込むための前記第１の数のデータ入力部を有し、 前記第２の数ビットの冗長入力データを受け、前記冗長
救済動作時に、前記冗長制御信号に基づき、前記第１の
数のデータ入力部のうち前記第２の数の前記データ入力
部に前記第２の数ビットの前記冗長入力データを付与す
る冗長入力選択回路をさらに備える、半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路であっ
て、 冗長入力選択回路テスト時に、前記冗長入力選択回路の
選択設定内容を強制的に設定する選択内容設定手段をさ
らに備える、半導体集積回路。 - 【請求項８】 請求項６あるいは請求項７記載の半導体
集積回路であって、 前記記憶回路，前記冗長入力選択回路間に介挿され、前
記第１の数のデータ入力部に対応して設けられる前記第
１の数のデータ保持部をさらに備え、前記第１の数の前
記データ保持部は、前記冗長入力選択回路が所定の選択
設定内容の時に、自身の保持データをホールドするホー
ルド状態となる、半導体集積回路。 - 【請求項９】 請求項６あるいは請求項７記載の半導体
集積回路であって、 前記フリップフロップ群は、前記第１の数ビットの出力
データに対応して設けられる前記第１の数のスキャンフ
リップフロップを含み、前記第１の数のスキャンフリッ
プフロップは初段から最終段にかけて直列に接続される
ことにより、シリアルデータのシフト動作が可能であ
り、 前記半導体集積回路は、 前記第１の数のデータ入力部に対応して設けられ、シリ
アルに動作することにより前記第１の数をカウントする
カウント機能を有する前記第１の数のデータ保持部と、 記憶回路テスト時に、前記第１の数ビットの出力データ
のテスト結果を前記第１の数の前記スキャンフリップフ
ロップそれぞれの保持データとして保持させ、その後、
前記第１の数の前記スキャンフリップフロップを１ビッ
ト分シフト動作させて最終段の前記スキャンフリップフ
ロップのシリアル出力データを、外部に出力させるとと
もに初段の前記スキャンフリップフロップのシリアルデ
ータ入力として帰還させる１ビットループ処理を、前記
第１の数のデータ保持部の前記カウント機能によるカウ
ント結果に従って前記第１の数回行わせる記憶回路テス
ト用制御手段とをさらに備える、半導体集積回路。 - 【請求項１０】 請求項９記載の半導体集積回路であっ
て、 前記第１の数の前記データ保持部は、前記冗長入力選択
回路が所定の選択設定内容の時に、自身の保持データを
ホールドするホールド状態となる、半導体集積回路。 - 【請求項１１】 請求項３記載の半導体集積回路であっ
て、 前記第１の数のフリップフロップからの第１のビット数
の出力データを２個以上で前記第１の数より小さい第４
の数の第１グループに分類し、前記第４の数の前記第１
グループそれぞれにおいて、外部より得られる第１の選
択信号に基づき、前記第１グループ内の前記フリップフ
ロップの出力データうち一のデータを第１の選択出力デ
ータとして出力させることにより、前記第４の数ビット
の前記第１の選択出力データを出力する第１のマルチプ
レクサ部をさらに備える、半導体集積回路。 - 【請求項１２】 請求項１１記載の半導体集積回路であ
って、 冗長出力選択回路テスト時に、前記冗長出力選択回路の
選択設定内容を強制的に設定する選択内容設定手段をさ
らに備え、 前記選択内容設定手段及び前記第１のマルチプレクサ部
は構成要素を一部共有する、 半導体集積回路。 - 【請求項１３】 請求項１１あるいは請求項１２記載の
半導体集積回路であって、 前記第４の数ビットの前記第１の選択出力データを２個
以上で前記第４の数より小さい第５の数の第２グループ
に分類し、前記第５の数の前記第２グループそれぞれに
おいて、外部より得られる第２の選択信号に基づき、前
記第２グループ内の前記第１の選択出力データのうち一
のデータを第２の選択出力データとして出力させること
により、前記第５の数ビットの前記第２の選択出力デー
タを出力する第２のマルチプレクサ部をさらに備える、
半導体集積回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008029434A1 (fr) * | 2006-09-04 | 2008-03-13 | Fujitsu Limited | Dispositif de stockage à semi-conducteur et méthode d'essai dudit dispositif |
| KR100865802B1 (ko) | 2007-07-25 | 2008-10-28 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 및 그 동작 방법 |
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| JP2001165999A (ja) * | 1999-12-14 | 2001-06-22 | Mitsubishi Electric Corp | 半導体集積回路およびこれを用いた半導体集積回路装置 |
| JP3819872B2 (ja) * | 2003-05-23 | 2006-09-13 | 株式会社東芝 | 論理演算装置 |
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|---|---|---|---|---|
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- 2001-04-09 US US09/827,928 patent/US6420896B1/en not_active Expired - Fee Related
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- 2001-05-11 KR KR10-2001-0025728A patent/KR100381806B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008029434A1 (fr) * | 2006-09-04 | 2008-03-13 | Fujitsu Limited | Dispositif de stockage à semi-conducteur et méthode d'essai dudit dispositif |
| JPWO2008029434A1 (ja) * | 2006-09-04 | 2010-01-21 | 富士通株式会社 | 半導体記憶装置、半導体記憶装置試験方法 |
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| KR100865802B1 (ko) | 2007-07-25 | 2008-10-28 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 및 그 동작 방법 |
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