JP2002042484A5

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Publication number: JP2002042484A5
Application number: JP2000222169A
Authority: JP
Filing date: 2000-07-24
Publication date: 2007-07-26
Anticipated expiration: 2020-07-24

Description

【請求項５】請求項１ないし請求項４のうち、いずれか１項に記載の半導体集積回路であって、
前記フリップフロップ群と前記冗長出力選択回路との間に介挿され、切り替え情報を記憶する切り替え情報記憶手段をさらに備える、
半導体集積回路。

【請求項１１】請求項３記載の半導体集積回路であって、
前記第１の数のフリップフロップからの第１の数ビットの出力データを２個以上で前記第１の数より小さい第４の数の第１グループに分類し、前記第４の数の前記第１グループそれぞれにおいて、外部より得られる第１の選択信号に基づき、前記第１グループ内の前記フリップフロップの出力データうち一のデータを第１の選択出力データとして出力させることにより、前記第４の数ビットの前記第１の選択出力データを出力する第１のマルチプレクサ部をさらに備える、
半導体集積回路。

セレクタ２０６は“０”入力に入力データＤを受け、“１”入力がセレクタ２０５の出力部Ｙに接続され、制御入力にシフトモード信号ＳＭを受ける。そして、セレクタ２０６はシフトモード信号ＳＭの“１”／“０”に基づき“１”入力／“０”入力より得られる信号を出力部Ｙより出力する。このセレクタ２０６の出力部Ｙより得られる信号が出力データＰとなる。

ＳＦＦＣ〜ＳＦＦＣ<i+4>はシフトモード信号ＳＭ、テストモード信号ＴＭ、比較制御信号ＣＭＰ及びタイミング制御信号ＣＫＤＯを共通に受け（タイミング制御信号ＣＫＤＯはタイミング信号Ｔとして入力される）、ＳＦＦＣ〜ＳＦＦＣ<i+4>それぞれの入力データＤとして、ＲＡＭ２１１のデータ出力ＤＯ〜ＤＯ<i+4>を受ける。ＳＦＦＣ〜ＳＦＦＣ<i+3>それぞれのデータ出力Ｐがデータ出力Ｐ〜Ｐ<i+3>となる。

一方、ＯＲゲート２１５は一方入力に冗長データ入力ＸＤＩを受け、他方入力に出力データＦ<i+1>を受ける。セレクタ２３４〜２３６はそれぞれの“０”入力に冗長データ入力ＸＤＩ<i+1>〜ＸＤＩ<i+3>を受け、それぞれの“１”入力に冗長データ入力ＸＤＩ〜ＸＤＩ<i+2>を受け、制御入力に出力データＦ<i+2>〜Ｆ<i+4>を受ける。なお、セレクタ２３０〜２３６は制御入力に受ける信号の“０”／“１”に基づき、“０”／“１”入力に受ける信号を出力する。またＯＲゲート２１５は必須ではなく、なくても良い。

ＳＦＦＤＩ〜ＳＦＦＤＩ<i+4>のシフトモード信号ＳＭとしてシフトモード入力データＳＭＤＩが共通に入力され、タイミング信号ＴとしてクロックデータＣＫＤＩが共通に入力される。そして、ＳＦＦＤＩ〜ＳＦＦＤＩ<i+4>の入力データＤとして冗長データ入力ＸＩ〜ＸＩ<i+4>が入力される。なお、シリアル入力データＳＩＤＩ<i+4>、シフトモード入力データＳＭＤＩ、及びクロックデータＣＫＤＩが図７２の制御信号ＣＴＲＬに相当する。

また、請求項５の発明は、請求項１ないし請求項４のうち、いずれか１項に記載の半導体集積回路であって、前記フリップフロップ群と前記冗長出力選択回路との間に介挿され、切り替え情報を記憶する切り替え情報記憶手段をさらに備える。

また、請求項１１の発明は、請求項３記載の半導体集積回路であって、前記第１の数のフリップフロップからの第１の数ビットの出力データを２個以上で前記第１の数より小さい第４の数の第１グループに分類し、前記第４の数の前記第１グループそれぞれにおいて、外部より得られる第１の選択信号に基づき、前記第１グループ内の前記フリップフロップの出力データうち一のデータを第１の選択出力データとして出力させることにより、前記第４の数ビットの前記第１の選択出力データを出力する第１のマルチプレクサ部をさらに備える。

実施の形態１の構成に比べてＡＮＤゲートＡＮＤＣＭＰＥが追加されている。ＡＮＤゲートＡＮＤＣＭＰＥは一方入力に比較制御信号ＣＭＰを受け、他方入力に比較制御信号ＣＭＰＥを受け、その出力がＳＦＦＣ<i+4>の比較制御信号ＣＭＰの入力部に入力される。なお、他の構成は実施の形態１の構成と同様である。

図２６及び図２７に示すように、実施の形態５のスキャンパス回路部変形であり、実施の形態４の回路構成において、ANDCMPEの機能をＳＦＦＤ<i+4>にもたせるべくＡＮＤゲート６５を追加している。

また、ＳＦＦＥ，<i+2>，<i+4>が期待値用の信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号ＣＭＰ１ＬＡ及びＣＭＰ０ＬＡを受け、ＳＦＦＥ<i+1>，<i+3>が信号ＣＭＰ１Ｌ及び信号ＣＭＰ０Ｌとして信号ＣＭＰ１ＬＢ及びＣＭＰ０ＬＢを受ける。すなわち、比較動作の期待値は偶数ビット目と奇数ビット目で異なる値を設定することができる。なお、これらの信号と動作モードとの関係は図１７で示した通りである。

また、セレクタ２３０〜２３３の冗長制御信号である出力データＦ<i+1>〜Ｆ<i+4>として、ＳＦＦＥ<i+1>〜ＳＦＦＥ<i+4>のシリアル出力ＳＯ<i+1>〜ＳＯ<i+4>が与えられる。ＳＦＦＥ〜ＳＦＦＥ<i+3>それぞれのデータ出力Ｐがデータ出力Ｐ〜Ｐ<i+3>となる。

最終的に、SO<i+4>=1,SO<i+3>=1,SO<i+2>=0,SO<i+1>=0,SO=0の状態になる。これらＳＯ<i+1>〜ＳＯ<i+4>をそのままＦ<i+1>〜Ｆ<i+4>として、セレクタ２３０〜２３３の選択設定内容を制御するように用いれば、所望の冗長切替を実現することができる。

図３９で示す書き込みデータ制御回路ＤＩＣＯＮＴ２の構成は、図４の構成からＳＦＦＤＩ<i+4>の代わりに、通常のＤ−ＦＦであるフリップフロップＦＦＤＩ<i+4>を用いている。このＦＦＤＩ<i+4>は、Ｄ入力に信号ＳＩＤＩ<i+4>を受け、Ｔ入力に信号ＣＫＤＩを受け、Ｑ出力がＤＩ２<i+4>として出力されるとともに、ＳＦＦＤＩ<i+3>のシリアル入力ＳＩとなる。他の構成は、図４の構成と同様であるため、説明を省略する。また、ＳＦＦＤＩ<>の構成は図５で示した構成である。

図４０の構成は図３９の構成から入力データＤＩ２〜ＤＩ２<i+3>の出力をＳＦＦＤＩ〜ＳＦＦＤＩ<i+3>のＱ出力からＰ出力に置き換え、入力データＤＩ２<i+4>の出力をＦＦＤＩ<i+4>の出力からＳＩＤＩ<i+4>自体に置き換えた点のみ異なる。

次に、データ入力部分の冗長入力選択回路を構成するセレクタ１１〜１４のテスト方法を説明する。
（１）データ制御回路ＤＩＣＯＮＴ２をＤＩ２<i+4>＝“０”,ＤＩ２<i+3>＝“１”,ＤＩ２<i+2>＝“０”,ＤＩ２<i+1>＝“１”,ＤＩ２＝“０”に設定する。
（２）セレクタテスト信号ＰＦＩＮ＝“０”の状態でＲＡＭ２１１の特定番地にデータを書き込む。
（３）その特定番地に対してＲＡＭ２１１の読み出し動作を行う。その結果、出力データＤＯ<i+4>＝“０”,ＤＯ<i+3>＝“１”,ＤＯ<i+2>＝“０”,ＤＯ<i+1>＝“１”,ＤＯ＝“０”になる。
（４）セレクタテスト信号ＰＦＩＮ＝“０”、期待値データＥＸＰＡ＝“０”,ＥＸＰＢ＝“１”の状態で比較テストを行う。
（５）データ制御回路ＤＩＣＯＮＴ２をＤＩ<i+4>＝“０”,ＤＩ<i+3>＝“１”,ＤＩ<i+2>＝“０”,ＤＩ<i+1>＝“１”,ＤＩ＝“０”に設定する。
（６）セレクタテスト信号ＰＦＩＮ＝“１”,「SO<i+4>＝1,SO<i+3>＝1,SO<i+2>＝1,SO<i+1>＝1」の状態でＲＡＭの特定番地にデータを書き込む。
（７）その特定番地に対してＲＡＭの読み出し動作を行う。その結果、出力データＤＯ<i+4>＝“１”,ＤＯ<i+3>＝“０”,ＤＯ<i+2>＝“１”,ＤＯ<i+1>＝“０”,ＤＯ＝“１”になる。
（８）セレクタテスト信号ＰＦＩＮ＝“０”、期待値データＥＸＰＡ＝“１”,ＥＸＰＢ＝“０”の状態で比較テストを行う。

さらに、ＡＮＤゲート５３は一方入力にＡＮＤゲート２３の出力の反転信号を受け、他方入力に信号ＴＭＦＢを受け、その出力がＳＦＦＥ〜<i+4>のＴＭＦＢ入力に共通に付与される。ＯＲゲート５４は一方入力にＡＮＤゲート２３の出力を受け、他方入力に信号ＴＭＳＩを受け、その出力がＳＦＦＥ〜<i+4>のＴＭＳＩ入力に共通に付与される。

なお、実施の形態１５では、k=4に関しては、ＭＤＯ２<k>は以下のように決定する。

「N0=0,N1=1,N2=1,N3=1」の時は、ＭＤＯ２<4>=ＭＤＯ１<9>、「N0=1,N1=0,N2=1,N3=1」の時は、ＭＤＯ２<4>=ＭＤＯ１<14>、「N0=1,N1=1,N2=0,N3=1」の時は、ＭＤＯ２<4>=“１”、「N0=1,N1=1,N2=1,N3=0」の時は、ＭＤＯ２<4>=ＭＤＯ１<4>になる。

なお、「N0=1,N1=1,N2=1,N3=1」の時は、全てのＭＤＯ２<>は“１”になる。また、「N0=0,N1=0,N2=0,N3=0」の時は、k=0〜4に対してＭＤＯ２<k>はＭＤＯ１<k>,ＭＤＯ１<k+5>,ＭＤＯ１<k+10>,ＭＤＯ１<k+15>（但し、k=3，4のときは、ＭＤＯ１<k+15>は存在しない）のＡＮＤ演算結果になる。

ＡＮＤゲート７８はＯＲゲート７６，７７の出力を受け、その出力がセレクタ１４の“０”入力に付与される。なお、他の構成は図５１〜図５３で示した実施の形態１２と同様であるため、説明を省略する。

＜その他＞
冗長救済されたＲＡＭの出力としては冗長データ出力ＸＤＯ<>を直接用いても良いが、代わりにＳＦＦＣ（ＳＦＦＤ，ＳＦＦＥ）<>のＰ出力を用いてもよい。