KR100381806B1

KR100381806B1 - 반도체 집적 회로

Info

Publication number: KR100381806B1
Application number: KR10-2001-0025728A
Authority: KR
Inventors: 마에노히데시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-07-24
Filing date: 2001-05-11
Publication date: 2003-04-26
Also published as: US6420896B1; JP2002042484A; KR20020009398A; TW504700B; JP4428829B2

Abstract

용장 출력 데이터의 용장 출력 선택 회로의 선택 동작의 양부테스트가 가능한 용장 데이터 출력 기능을 갖는 반도체 집적 회로를 얻는다.

스캔 플립플롭 SFFC<i+3>, SFFC<i+2>, SFFC<i+1>, SFFC의 데이터 입력 D의 접속지가 종래의 RAM(211)의 출력 데이터 DO<i+3>, DO<i+2>, DO<i+1>, DO에서 각각 용장 출력 데이터 XDO<i+3>, XDO<i+2>, XDO<i+1>, XDO로 변경되어 있다. AND 게이트(21)는 한쪽 입력에 직렬 출력 SO<i+4>를 받고, 다른쪽 입력에 선택기 테스트 신호 PFIN을 받고, 그의 출력이 AND 게이트(223)의 다른쪽 입력으로 된다. 직렬로 접속되는 AND 게이트(221∼223) 각각의 한쪽 입력에 SFFC<i+1>∼SFFC<i+3>의 직렬 출력 SO<i+1>∼SO<i+3>을 받는다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 집적 회로 장치의 기억 회로 부분에 대한 테스트 회로 및 용장 회로에 관한 것이다.

반도체 집적 회로 장치의 기억 회로 부분에 대한 종래의 테스트 회로 및 용장 회로는, 예컨대 일본 특허 공개 평성 제 8-94718호(USP 5,815,512) 공보에 개시된 회로 및 용장 회로가 있다.

도 71 내지 도 74는 테스트 회로와 용장 회로를 구비한 RAM으로 구성되는 종래의 반도체 집적 회로를 도시하는 도면이고, 도 71은 도 72와 도 73의 위치 관계를 도시한 설명도이고, 도 72 및 도 73은 종래의 RAM의 회로 구성을 도시한 회로도이다. 도 74는 도 72 및 도 73에 도시한 비교 회로를 갖는 스캔 플립플롭 SFFC∼SFFC<i+4> 각각의 내부 구성을 도시한 회로도이다.

도 74에 도시하는 바와 같이, 비교기(201)는 EX-OR 게이트(202) 및 NAND 게이트(203)로 구성되고, EX-OR 게이트(202)는 한쪽 입력 및 다른쪽 입력에 입력 데이터 D 및 기대값 데이터 EXP를 받고, NAND 게이트(203)는 한쪽 입력이 EX-OR 게이트(202)의 출력에 접속되고, 다른쪽 입력에 비교 제어 신호 CMP를 받는다. 그리고, NAND 게이트(203)의 출력이 비교기(201)의 출력으로 된다.

AND 게이트(204)는 한쪽 입력이 비교기(201)의 출력에 접속되고, 선택기(205)는 "0"입력에 직렬 입력(데이터) SI를 받고, "1"입력이 AND 게이트(204)의 출력에 접속되고, 제어 입력에 테스트 모드 신호 TM을 받는다. 그리고, 선택기(205)는 테스트 모드 신호 TM의 "1"/"0"에 따라서 "1"입력/"0"입력에 의해 얻어지는 신호를 출력부 Y에서 출력한다.

선택기(206)는 "0"입력에 입력 데이터 D를 받고, "1"입력이 선택기(205)의 출력부 Y에 접속되고, 제어 입력에 시프트 모드 신호 SM을 받는다. 그리고, 선택기(206)는 시프트 모드 신호 SM의 "1"/"0"에 따라서 "1"입력/"0"입력에서 얻어지는 신호를 출력부 Y에서 출력한다. 이 선택기(206)의 출력부 Y에서 얻어지는 신호가 출력 데이터 P로 된다.

D-FF(D형 플립플롭)(207)는 D입력에 선택기(206)의 출력부 Y가 접속되고, 토글 입력 T에 타이밍 신호(클럭 신호) T를 받고, 그의 Q출력부에서 얻어지는 신호가 데이터 출력 Q 및 직렬 출력(데이터) SO로서 외부로 출력됨과 동시에 AND 게이트(204)의 다른쪽 입력으로 귀환한다.

도 72 및 도 73에 도시하는 바와 같이, 도 74에 도시한 회로 구성의 스캔 플립플롭 SFFC∼SFFC<i+4>를 5개 직렬 접속하여 RAM 테스트용의 스캔 경로(scan pass)를 갖고 있다. 이하, 스캔 플립플롭 SFFC<>를 간단히 SFFC<>라고 약기하는 경우가 있다.

즉, SFFC<i+4>는 직렬 입력 데이터 SIDO<i+4>를 직렬 입력 SI로 하고, 직렬출력 SO를 SFFC<i+3>의 직렬 입력 SI에 접속하고, 마찬가지로 SFFC<i+2>, SFFC <i+1> 및 SFFC를 직렬로 접속하고, 최종단의 SFFC의 직렬 출력 SO가 직렬 출력 데이터 SODO로서 출력된다.

SFFC∼SFFC<i+4>는 시프트 모드 신호 SM, 테스트 모드 신호 TM, 비교 제어 신호 CMP 및 타이밍 제어 신호 CKDO를 공통으로 받고(타이밍 제어 신호 CKDO는 타이밍 신호 T로서 입력됨), SFFC∼SFFC<i+4> 각각의 입력 데이터 D로서 RAM(211)의 데이터 출력 DO∼DO<i+4>를 받는다. SFFC∼SFFC<i+3> 각각의 데이터 출력 P가 데이터 출력 P∼P<i+3>으로 된다.

또, SFFC, <i+2>, <i+4>가 기대값 데이터 EXP로서 기대값 데이터 EXPA를 받고, SFFC<i+1>, <i+3>이 기대값 데이터 EXP로서 기대값 데이터 EXPB를 받는다. 즉, 비교 동작의 기대값은 우수 비트 째와 기수 비트 째에서 다른 값을 설정할 수 있다.

용장 출력 선택 회로를 구성하는 선택기(230∼233) 각각의 "0"입력에 데이터 출력 DO∼DO<i+3>을 받고, 각각의 "1"입력에 데이터 출력 DO<i+1>∼DO<i+4>를 받고, 제어 입력에 출력 데이터 F<i+1>∼F<i+4>를 받는다. 그리고, 용장 입력 선택 회로를 구성하는 선택기(230∼233)의 출력이 용장 데이터 출력 XDO∼XDO<i+3>으로서 출력된다.

AND 게이트(221∼223)는 각각 한쪽 입력에 직렬 출력 SO<i+1>∼SO<i+3>을 받는다. AND 게이트(221)는 다른쪽 입력에 AND 게이트(222)의 출력을 받고, AND 게이트(222)는 다른쪽 입력에 AND 게이트(223)의 출력을 받고, AND 게이트(223)는 다른쪽 입력에 직렬 출력 SO<i+4>를 받는다. 그리고, AND 게이트(221∼223)의 출력이 출력 데이터 F<i+1>∼F<i+3>으로 되고, 직렬 출력 SO<i+4>가 출력 데이터 F<i+4>로 된다.

한편, OR 게이트(215)는 한쪽 입력에 용장 데이터 입력 XDI를 받고, 다른쪽 입력에 출력 데이터 F<i+1>을 받는다. 선택기(234∼236)는 각각의 "0"입력에 용장 데이터 입력 XDI<i+1>∼XDI<i+3>을 받고, 각각의 "1"입력에 용장 데이터 입력 XDI∼XDI<i+2>를 받고, 제어 입력에 출력 데이터 F<i+2>∼F<i+4>를 받는다. 또, 선택기(230∼236)는 제어 입력에 받는 신호의 "0"/"1"에 따라서 "0"/"1" 입력에 받는 신호를 출력한다. 또, OR 게이트(215)는 필수적이지 않아 없어도 좋다.

그리고, OR 게이트(215)의 출력이 입력 데이터 XI, 선택기(234∼236)의 출력이 입력 데이터 XI<i+1>∼<i+3>, 용장 데이터 입력 XDI<i+4>가 입력 데이터 XI<i+4>로서 스캔 경로 회로 DISCAN에 입력된다.

스캔 경로 회로 DISCAN은 직렬 입력 데이터 SIDI<i+4>를 포함하는 제어 신호 CTRL을 받고, 직렬 출력 데이터 SIDO를 출력함과 동시에, 입력 데이터 DI∼DI<i+4>를 RAM(211)의 입력 데이터 DI∼DI<i+4>용의 5비트 입력부로 출력한다.

도 75는 스캔 경로 회로 DISCAN의 내부 구성을 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, 스캔 플립플롭 SFFDI∼SFFDI<i+4>가 직렬로 접속된다. 이하, 스캔 플립플롭 SFFDI<>를 간단히 SFFDI<>라고 약기하는 경우가 있다.

도 76은 도 75에 도시한 스캔 플립플롭 SFFDI<>의 내부 구성을 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, SFFDI<>는 선택기(241) 및 D-FF(242)로 구성되고, 선택기(241)는 "0"입력에 입력 데이터 D를 받고, "1"입력에 직렬 입력 SI를 받고, 제어 입력에 시프트 모드 신호 SM을 받는다. 선택기(241)의 출력부 Y에서 얻어지는 신호는 D-FF(242)의 D입력에 인가됨과 동시에, 데이터 출력 P로서 출력된다. D-FF(242)는 토글 입력 T에 타이밍 신호 T를 받고, Q출력에서 데이터 출력 Q 및 직렬 출력 SO를 출력한다.

도 75로 되돌아가서, SFFDI<>는 SFFDI<i+4>∼SFFDI의 순서로 직렬로 접속되고, SFFDI<i+4>는 직렬 입력 SI로서 직렬 입력 데이터 SIDI<i+4>를 받고, SFFDI는 직렬 출력 SO로서 직렬 출력 데이터 SIDO를 출력한다.

SFFDI∼SFFDI<i+4>의 시프트 모드 신호 SM으로서 시프트 모드 입력 데이터 SMDI가 공통으로 입력되고, 타이밍 신호 T로서 클럭 데이터 CKDI가 공통으로 입력된다. 그리고, SFFDI∼SFFDI<i+4>의 입력 데이터 D로서 용장 데이터 입력 XI∼XI<i+4>가 입력된다. 또한, 직렬 입력 데이터 SIDI<i+4>, 시프트 모드 입력 데이터 SMDI 및 클럭 데이터 CKDI가 도 72의 제어 신호 CTRL에 상당한다.

RAM(211)의 테스트 시에는 이 스캔 경로 회로 DISCAN을 이용하여 기록 데이터를 설정한다. 또, 도 72 및 도 73의 예에서는 RAM(211)은 4비트 분의 어드레스 입력 A<0>∼<3>, 1비트 분의 기록 제어 신호 WE, 5비트 분의 데이터 출력 신호 DO∼DO<i+4>, 데이터 입력 신호 DI∼<i+4>를 갖는 경우를 설명하고 있다.

다음에, 상술한 구성에 따른 RAM 테스트 동작의 설명을 실행한다.

(1) RAM의 테스트를 실행하기 전에「TM1=0, SM=1」인 상태에 있어서 SIDO 단자(SIDO<i+4>)로부터 "1"을 시프트해 둔다(이 예와 같이 5비트의 스캔 경로이면 5클럭 필요).

그 결과, SFFC∼SFFC<i+4>에 있어서 각각의 직렬 출력 SO가 「SO=1, SO<i+1>=1, SO<i+2>=1, SO<i+3>=1, SO<i+4>=1」로 된다.

(2) 「TM1=1, SM=1」인 상태에 있어서 전체 어드레스에 대해서 RAM의 테스트를 실행한다. 테스트용 데이터의 기록이나 판독을 실행하면서 기대값 EXP(EXPA, EXPB) 및 비교 제어 신호 CMP(=1로 비교)를 적절히 제어한다.

그 결과, 고장이 있으면(기대값 EXPA, EXPB와 RAM의 데이터 출력 DO<>가 다르다) 해당 SFFC<>의 비교기(201)의 출력이 "0"으로 되고, 클럭 신호 T와 동기하여 D-FF(207)가 "0"으로 리셋된다.

예컨대, RAM(211)의 데이터 출력 DO<i+2>에 대응하는 SFFC<i+2>에서 고장이 검출되는 경우, 직렬 출력 SO<i+2>="0"으로 된다(SO, SO<i+1>, SO<i+3>, SO<i+4>는 "1"로 유지됨).

(3) 「TM1=0, S=1」인 상태에 있어서 테스트 결과를 SODO 단자(SODO)로부터 시프트 아웃(shift-out)한다.

RAM 용장 구제 동작을 실행하는 경우에는 상기한 RAM 테스트 동작의 (1)과 (2)를 실행한 후에 선택기의 제어 신호 F<>를 유지한다.

예컨대, RAM의 출력 데이터 DO<i+2>에 대응하는 SFFC<i+2>에서 고장이 검출되면, 상술한 바와 같이, SO<i+2>="0"으로 된다(SO, SO<i+1>, SO<i+3>, SO<i+4>는 "1"로 유지됨).

따라서, 선택기(230∼233)의 제어 신호는 「F<i+4>=1, F<i+3>=1, F<i+2>=0, F<i+1>=0」으로 된다. 그 결과, 선택기(230∼233)의 선택 설정 내용이 결정되고, 출력 데이터 DO<i+4>가 용장 데이터 출력 XDO<i+3>에 접속되고, 이하 DO<i+3>이 XDO<i+2>에, DO<i+1>이 XDO<i+1>에, DO가 XDO에 접속되어 고장난 출력 데이터 DO<i+2>를 사용하지 않게 된다. 마찬가지로, 선택기(234∼236)의 선택 설정 내용이 결정되고, 용장 데이터 입력 XDI<i+3>은 데이터 입력 DI<i+4>에 접속되고, 이하 XDI<i+2>는 DI<i+3>와 DI<i+2>에, XDI<i+1>은 DI<i+1>에, XDI는 DI에 접속된다.

이상의 접속 전환에 의해, RAM(211)에 있어서 출력 데이터 DO<i+2>에 대응하는 메모리 회로에 고장이 있더라도, 4비트 입출력의 RAM으로서 정상으로 동작한다.

또, 데이터의 입출력에 관해서 동일 회로를 2계통(예컨대, 상술한 예로서는 i=0(데이터 출력 DO<0>∼DO<4>), i=5(데이터 출력 DO<5>∼DO<9>)인 경우의 2계통) 구비하는 것에 의해서, i=0, I=5 각각에 1비트, 계 2비트 구제 가능한 RAM(211)을 구성할 수도 있다. 이 경우, 10비트의 RAM을 이용하여 통상 동작에서는 8비트의 입출력을 실행하는 RAM으로서 사용한다.

종래의 테스트 회로를 구비한 RAM에서는 이하의 (1) 내지 (3)에 기재하는 문제점이 있었다.

(1) 용장 데이터 출력 XDO<>에 관한 선택기(230∼233)의 동작의 정상/이상을테스트할 수가 없다.

(2) 용장 구제의 가부 판정을 실행하기 위해서 SFFC∼SFFC<i+4>로부터 테스트 결과의 시프트 아웃을 실행하면, 테스트 결과인 용장 제어용 데이터 F∼F<i+4>의 내용이 소실된다.

(3) 직렬 출력 SO로서 압축된 테스트 결과를 시프트 아웃하기 때문에, 메모리 테스트 장치에 의한 불량 해석이 곤란하다는 문제가 있었다.

본 발명의 목적은 적어도 상기 (1)의 문제점을 해결하기 위해서 이루어진 것으로서, 용장 출력 데이터를 선택하는 용장 출력 선택 회로의 선택 동작의 양부 테스트가 가능한 테스트 회로 및 용장 회로를 갖는 반도체 집적 회로를 얻는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 도 2와 도 3의 위치 관계를 도시한 설명도,

도 2는 실시예 1의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 3은 실시예 1의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 4는 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 5는 스캔 플립플롭의 내부 구성을 도시한 회로도,

도 6은 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 7은 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 8은 도 9와 도 10의 위치 관계를 도시한 설명도,

도 9는 실시예 2의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 10은 실시예 2의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 11은 도 12와 도 13의 위치 관계를 도시한 설명도,

도 12는 실시예 3의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 13은 실시예 3의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 14는 도 15와 도 16의 위치 관계를 도시한 설명도,

도 15는 실시예 4의 스캔 경로 회로부의 회로 구성을 도시한 회로도,

도 16은 실시예 4의 스캔 경로 회로부의 회로 구성을 도시한 회로도,

도 17은 실시예 4의 스캔 경로 회로부에 있어서의 각종 신호의 진리값 상태를 도시한 설명도,

도 18은 스캔 플립플롭의 통상 모드(NORMAL mode)에 있어서의 동작 상태를 도시한 설명도,

도 19는 스캔 플립플롭의 시프트 모드(SHIFT mode)에 있어서의 동작 상태를 도시한 설명도,

도 20은 스캔 플립플롭의 홀드 모드(HOLD mode)에 있어서의 동작 상태를 도시한 설명도,

도 21은 스캔 플립플롭의 비교 모드(COMPARE mode)에 있어서의 동작 상태를 도시한 설명도,

도 22는 스캔 플립플롭의 시프트 비교 모드(SHIFTING-COMPARE mode)에 있어서의 동작 상태를 도시한 설명도,

도 23은 스캔 플립플롭의 1회 비교 모드(COMPARE-ONCE mode)에 있어서의 동작 상태를 도시한 설명도,

도 24는 스캔 플립플롭의 세트1 모드(SET1 mode)에 있어서의 동작 상태를 도시한 설명도,

도 25는 도 26과 도 27의 위치 관계를 도시한 설명도,

도 26은 실시예 5의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 27은 실시예 5의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 28은 도 29와 도 30의 위치 관계를 도시한 설명도,

도 29는 실시예 6의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 30은 실시예 6의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 31은 도 30에서 이용한 스캔 플립플롭의 회로 구성을 도시한 회로도,

도 32는 도 30에서 이용한 스캔 플립플롭의 회로 구성을 도시한 회로도,

도 33은 도 34와 도 35의 위치 관계를 도시한 설명도,

도 34는 실시예 7의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 35는 실시예 7의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 36은 도 37과 도 38의 위치 관계를 도시한 설명도,

도 37은 실시예 8의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 38은 실시예 8의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 39는 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 40은 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 41은 기록 데이터 제어 회로의 내부 구성예를 도시한 회로도,

도 42는 도 43과 도 44의 위치 관계를 도시한 설명도,

도 43은 실시예 9의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 44는 실시예 9의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 45는 도 46과 도 47의 위치 관계를 도시한 설명도,

도 46은 실시예 10의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 47은 실시예 10의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 48은 도 49와 도 50의 위치 관계를 도시한 설명도,

도 49는 실시예 11의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 50은 실시예 11의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 51은 도 52와 도 53의 위치 관계를 도시한 설명도,

도 52는 실시예 12의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 53은 실시예 12의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 54는 도 55와 도 56의 위치 관계를 도시한 설명도,

도 55는 실시예 13의 멀티플렉서부의 회로 구성을 도시한 회로도,

도 56은 실시예 13의 멀티플렉서부의 회로 구성을 도시한 회로도,

도 57은 멀티플렉서부 제어용의 신호 발생 회로의 구성예를 도시한 회로도,

도 58은 실시예 13의 멀티플렉서부에 대응하는 RAM의 구성예를 도시한 설명도,

도 59는 실시예 14의 제 2 멀티플렉서부의 회로 구성을 도시한 회로도,

도 60은 멀티플렉서부 제어용의 신호 발생 회로의 구성예를 도시한 회로도,

도 61은 불량 결과 출력 회로의 회로 구성을 도시한 회로도,

도 62는 실시예 15의 제 2 멀티플렉서부의 회로 구성을 도시한 회로도,

도 63은 멀티플렉서부 제어용의 신호 발생 회로의 구성예를 도시한 회로도,

도 64는 불량 결과 출력 회로의 회로 구성을 도시한 회로도,

도 65는 도 66과 도 67의 위치 관계를 도시한 설명도,

도 66은 실시예 16의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 67은 실시예 16의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 68은 도 69와 도 70의 위치 관계를 도시한 설명도,

도 69는 실시예 17의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 70은 실시예 17의 반도체 집적 회로의 회로 구성을 도시한 회로도,

도 71은 도 72와 도 73의 위치 관계를 도시한 설명도,

도 72는 테스트 회로와 용장 회로를 구비한 종래의 RAM 회로 구성을 도시한 회로도,

도 73은 테스트 회로와 용장 회로를 구비한 종래의 RAM 회로 구성을 도시한 회로도,

도 74는 도 72 및 도 73에 도시한 비교 회로를 갖는 스캔 플립플롭의 내부 구성을 도시한 회로도,

도 75는 스캔 경로 회로 DISCAN의 내부 구성을 도시한 회로도,

도 76은 도 75에 도시한 스캔 플립플롭의 내부 구성을 도시한 회로도.

도면의 주요 부분에 대한 부호의 설명

1, 211 : RAM 9 : 신호 제어 회로

10∼14, 16, 70∼73, 230∼236 : 선택기

17∼22, 55, 65, 78, 221∼223, AND<>, ANDCMPE, ANG<>, ANH<> : AND 게이트

24∼28, 36∼39, 54, 76, 77, 85∼88, 94∼99, ORC<>, ORG<>, ORH<>, ORM<> : OR 게이트

REG<> : 레지스터 FFDI<> : D 플립플롭

SFFC<>, SFFD<>, SFFE<> : 스캔 플립플롭

본 발명의 제 1 특징에 따른 반도체 집적 회로는 제 1 수(數)비트의 출력 데이터를 출력하는 기억 회로와, 용장 구제 동작 시에, 용장 제어 신호에 따라서 선택 설정 내용이 전환되는 것에 의해, 상기 제 1 비트수의 출력 데이터로부터 상기 제 1 비트수보다 작은 제 2 비트수의 출력 데이터를 상기 선택 설정 내용에 따라 선택하여 상기 제 2 비트수의 용장 출력 데이터를 출력하는 용장 출력 선택 회로와, 상기 제 2 비트수의 상기 용장 출력 데이터를 데이터 입력으로 하는 플립플롭군을 구비하고, 상기 용장 제어 신호는 상기 플립플롭군의 유지 데이터에 따라서결정된다.

또, 본 발명의 제 2 특징에 따른 반도체 집적 회로는 상기 제 1 특징에 따른 반도체 집적 회로에 있어서, 용장 출력 선택 회로 테스트 시에 상기 용장 출력 선택 회로의 상기 선택 설정 내용을 강제적으로 설정하는 선택 내용 설정 수단을 더 구비한다.

또, 본 발명의 제 3 특징에 따른 반도체 집적 회로는 상기 제 2 특징에 따른 반도체 집적 회로에 있어서, 상기 플립플롭군은 상기 용장 출력 데이터 또는 상기 출력 데이터와 기대값 데이터를 비교하여 비교 결과를 얻는 비교 동작을 실행할 수 있는 상기 제 1 수의 플립플롭을 포함하고, 상기 제 1 수의 상기 플립플롭은 상기 제 2 비트수의 용장 출력 데이터를 각각 상기 유지 데이터로 하는 상기 제 2 수의 플립플롭과, 상기 제 1 비트수의 상기 출력 데이터 중 제 3 비트수의 상기 출력 데이터를 각각 상기 유지 데이터로 하는 제 3 수의 플립플롭을 포함하고, 상기 제 3 수는 상기 제 1 수에서 상기 제 2 수를 뺀 수를 포함한다.

또, 본 발명의 제 4 특징에 따른 반도체 집적 회로는 상기 제 3 특징에 따른 반도체 집적 회로에 있어서, 상기 제 3 수의 플립플롭은 상기 용장 출력 선택 회로 테스트 시에 상기 비교 동작이 무효화된다.

또, 본 발명의 제 5 특징에 따른 반도체 집적 회로는 상기 제 1 내지 제 4 특징 중 어느 하나에 기재한 반도체 집적 회로에 있어서, 상기 플립플롭군과 상기 용장 출력 선택 회로 사이에 개재되고 상기 전환 정보를 기억하는 전환 정보 기억수단을 더 구비한다.

또, 본 발명의 제 6 특징에 따른 반도체 집적 회로는 상기 제 1 특징에 따른 반도체 집적 회로에 있어서, 상기 기억 회로는 상기 제 1 비트수의 입력 데이터를 취입하기 위한 상기 제 1 수의 데이터 입력부를 갖고, 상기 제 2 비트수의 용장 입력 데이터를 받고, 상기 용장 구제 동작 시에 상기 용장 제어 신호에 따라서 상기 제 1 수의 데이터 입력부 중 상기 제 2 수의 상기 데이터 입력부에 상기 제 2 비트수의 상기 용장 입력 데이터를 인가하는 용장 입력 선택 회로를 더 구비한다.

또, 본 발명의 제 7 특징에 따른 반도체 집적 회로는 상기 제 6 특징에 따른 반도체 집적 회로에 있어서, 용장 입력 선택 회로 테스트 시에 상기 용장 입력 선택 회로의 선택 설정 내용을 강제적으로 설정하는 선택 내용 설정 수단을 더 구비한다.

또, 본 발명의 제 8 특징에 따른 반도체 집적 회로는 상기 제 6 또는 제 7 특징에 따른 반도체 집적 회로에 있어서, 상기 기억 회로와 상기 용장 입력 선택 회로 사이에 개재되고 상기 제 1 수의 데이터 입력부에 대응하여 마련되는 상기 제 1 수의 데이터 유지부를 더 구비하고, 상기 제 1 수의 상기 데이터 유지부는 상기 용장 입력 선택 회로가 소정의 선택 설정 내용일 때에 자신의 유지 데이터를 홀드(유지)하는 홀드 상태로 된다.

또, 본 발명의 제 9 특징에 따른 반도체 집적 회로는 상기 제 6 또는 제 7 특징에 따른 반도체 집적 회로에 있어서, 상기 플립플롭군은 상기 제 1 비트수의 출력 데이터에 대응하여 마련되는 상기 제 1 수의 스캔 플립플롭을 포함하고, 상기 제 1 수의 스캔 플립플롭은 초단에서 최종단에 걸쳐 직렬로 접속되는 것에 의해서직렬 데이터의 시프트 동작이 가능하고, 상기 반도체 집적 회로는 상기 제 1 수의 데이터 입력부에 대응하여 마련되고 직렬로 동작하는 것에 의해 상기 제 1 수를 계수하는 계수 기능을 갖는 상기 제 1 수의 데이터 유지부와, 기억 회로 테스트 시에 상기 제 1 비트수의 출력 데이터의 테스트 결과를 상기 제 1 수의 상기 스캔 플립플롭 각각의 유지 데이터로서 유지시키고 그 후 상기 제 1 수의 상기 스캔 플립플롭을 1비트 분 시프트 동작시켜 최종단의 상기 스캔 플립플롭의 직렬 출력 데이터를 외부로 출력시킴과 동시에 초단의 상기 스캔 플립플롭의 직렬 데이터 입력으로서 귀환시키는 1비트 루프 처리를 상기 제 1 수의 데이터 유지부의 상기 계수 기능에 의한 계수 결과에 따라서 상기 제 1 수회 실행시키는 기억 회로 테스트용 제어 수단을 더 구비한다.

또, 본 발명의 제 10 특징에 따른 반도체 집적 회로는 상기 제 9 특징에 따른 반도체 집적 회로에 있어서, 상기 제 1 수의 상기 데이터 유지부는 상기 용장 입력 선택 회로가 소정의 선택 설정 내용일 때에 자신의 유지 데이터를 홀드하는 홀드 상태로 된다.

또, 본 발명의 제 11 특징에 따른 반도체 집적 회로는 상기 제 3 특징에 따른 반도체 집적 회로에 있어서, 상기 제 1 수의 플립플롭으로부터의 제 1 비트수의 출력 데이터를 2개 이상으로서 상기 제 1 수보다 작은 제 4 수의 제 1 그룹으로 분류하고, 상기 제 4 수의 상기 제 1 그룹 각각에 있어서 외부에서 얻어지는 제 1 선택 신호에 따라서 상기 제 1 그룹 내의 상기 플립플롭의 출력 데이터 중 1개의 데이터를 제 1 선택 출력 데이터로서 출력시키는 것에 의해, 상기 제 4 비트수의 상기 제 1 선택 출력 데이터를 출력하는 제 1 멀티플렉서부를 더 구비한다.

또, 본 발명의 제 12 특징에 따른 반도체 집적 회로는 상기 제 11 특징에 따른 반도체 집적 회로에 있어서, 용장 출력 선택 회로 테스트 시에 상기 용장 출력 선택 회로의 선택 설정 내용을 강제적으로 설정하는 선택 내용 설정 수단을 더 구비하고, 상기 선택 내용 설정 수단 및 상기 제 1 멀티플렉서부는 구성 요소를 일부 공유한다.

또, 본 발명의 제 13 특징에 따른 반도체 집적 회로는 상기 제 11 또는 제 12 특징에 따른 반도체 집적 회로에 있어서, 상기 제 4 비트수의 상기 제 1 선택 출력 데이터를 2개 이상으로서 상기 제 4 수보다 작은 제 5 수의 제 2 그룹으로 분류하고, 상기 제 5 수의 상기 제 2 그룹 각각에 있어서 외부에서 얻어지는 제 2 선택 신호에 따라서 상기 제 2 그룹 내의 상기 제 1 선택 출력 데이터 중 1개의 데이터를 제 2 선택 출력 데이터로서 출력시키는 것에 의해, 상기 제 5 비트수의 상기 제 2 선택 출력 데이터를 출력하는 제 2 멀티플렉서부를 더 구비한다.

(실시예 1)

도 1 내지 도 3은 본 발명의 실시예 1인 테스트 회로 및 용장 회로를 갖는 반도체 집적 회로를 도시한 도면으로서, 도 1은 도 2와 도 3의 위치 관계를 도시한 설명도이고, 도 2 및 도 3은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

도 2 및 도 3에 도시하는 바와 같이, 실시예 1의 반도체 집적 회로의 회로 구성은 도 71 내지 도 76에 도시한 종래의 회로 구성에 비해 SFFC<i+3>,SFFC<i+2>, SFFC<i+1>, SFFC의 데이터 입력 D의 접속지가 RAM(211)의 출력 데이터 DO<i+3>, DO<i+2>, DO<i+1>, DO에서 각각 용장 데이터 출력 XDO<i+3>, XDO<i+2>, XDO<i+1>, XDO로 변경되어 있다. 또한, SFFC<i+4>의 데이터 입력 D의 접속지는 출력 데이터 DO<i+4>이고, 종래의 회로 구성에서 변경되어 있지 않다.

또, 선택기 테스트 신호 PFIN을 입력하는 AND 게이트(21)와 출력 신호 PFOUT를 출력하는 AND 게이트(22)가 추가되어 있다. AND 게이트(21)는 한쪽 입력에 직렬 출력 SO<i+4>를 받고, 다른쪽 입력에 선택기 테스트 신호 PFIN을 받고, 그의 출력이 AND 게이트(223)의 다른쪽 입력으로 된다. AND 게이트(221∼223) 사이의 접속은 종래 구성과 마찬가지이다. AND 게이트(22)는 한쪽 입력에 직렬 출력 SO를 받고, 다른쪽 입력에 AND 게이트(221)의 출력을 받는다.

또, 기록 데이터 제어 회로 DICONT는 RAM(211)에 대한 데이터 기록을 실행하기 위한 제어 회로로서, 예컨대 도 4, 도 6, 도 7에 도시한 바와 같은 회로가 이용된다. 또한, 도 5는 도 4 및 도 6에서 이용하는 스캔 플립플롭 SFFDI의 내부 구성예를 도시한 회로도이다.

도 4에 도시한 기록 데이터 제어 회로 DICONT의 구성은 도 75에 도시한 스캔 경로 회로 DISCAN과 동일하고, 도 5에 도시한 SFFDI의 내부 구성은 도 76에 도시한 회로와 마찬가지이므로, 모두 설명을 생략한다.

도 6의 구성은 도 4의 구성과는 입력 데이터 DI∼DI<i+4>의 출력을 SFFDI∼SFFDI<i+4>의 Q출력에서 P출력으로 치환한 점만 다르다.

도 7에 도시한 기록데이터 제어 회로 DICONT는 AND 게이트(30), (32), (34),OR 게이트(31), (33) 및 인버터(35)로 구성된다. 인버터(35)는 제어 신호 FORCE01을 받는다.

AND 게이트(30), (32), (34)는 한쪽 입력에 입력 데이터 XI, XI<i+2>, XI<i+4>를 받고, 다른쪽 입력에 인버터(35)의 출력을 공통으로 받는다. OR 게이트(31), (33)는 한쪽 입력에 입력 데이터 XI<i+1>, XI<i+3>을 받고, 다른쪽 입력에 제어 신호 FORCE01을 받는다. 그리고, 논리 게이트(30∼34)의 출력이 입력 데이터 DI∼<i+4>로서 RAM(211)에 부가된다.

기록 데이터 제어 회로 DICONT의 목적은 각 XDO<>에 대한 선택기(230∼233)의 한쪽의 데이터 입력에 "1", 다른쪽의 데이터 입력에 "0"이 부가되도록 RAM(211)에 대한 기록 데이터(입력 데이터 DI<>)를 제어하는 것이다.

구체적으로는, 예컨대 DI<i+4>="0", DI<i+3>="1", DI<i+2>="0", DI<i+1>="1", DI="0"으로 되도록 제어한다.

도 4와 같은 종래의 스캔 경로(데이터 출력 Q를 출력 신호로 함)를 이용하는 경우에는 SFFDI∼SFFDI<i+4>에 「01010」을 시프트인(shift-in)하는 것에 의해 실현할 수 있다.

도 6과 같은 종래의 스캔 경로(데이터 출력 P를 출력 신호로 함)를 이용하는 경우에는 SFFDI∼SFFDI<i+3>에 「0101」을 시프트인하고, SIDI<i+4>에 "0"을 설정하는 것에 의해 실현할 수 있다.

도 7의 회로 구성의 경우에는 제어 신호 FORCE01을 "1"로 하는 것에 의해 실현할 수 있다.

또한, 도 6에 관해서 통상 동작 모드 시에는 SMDI="0"으로 설정한다. 또, 도 7의 회로에 관해서는 통상 동작 모드 시에는 FORCE01="0"으로 설정한다.

또한, 상술한 것 이외의 구성은 도 71 내지 도 76에 도시한 종래 구성과 마찬가지이므로, 설명은 생략한다.

다음에, 동작을 설명한다.

선택기 테스트 신호 PFIN을 "0"으로 설정하는 것에 의해서, 강제적으로 용장 제어 신호인 「F<i+4>=0, F<i+3>=0, F<i+2>=0, F<i+1>=0」으로 한다.

이것에 의해, 용장 데이터 출력 XDO<i+3>에는 출력 데이터 DO<i+3>, XDO<i+2>에는 DO<i+2>, XDO<i+1>에는 DO<i+1>, XDO에는 DO가 전달된다. 따라서, SFFC<i+3>, SFFC<i+2>, SFFC<i+1>, SFFC의 D신호의 접속지는 각각 DO<i+3>, DO<i+2>, DO<i+1>, DO로 되기 때문에, 도 71 내지 도 76에 도시한 종래의 구성의 테스트 회로를 갖는 반도체 집적 회로와 동일하게 RAM(211)의 테스트를 실행할 수 있다.

다음에, 용장 데이터 출력 XDO<>의 용장 출력 선택 회로를 구성하는 선택기(230∼233)에 대한 테스트 방법을 설명한다.

기록 데이터 제어 회로 DICONT에 의해서 입력 데이터 DI<i+4>="0", DI<i+3>="1", DI<i+2>="0", DI<i+1>="1", DI="0"으로 설정하고, RAM(211)의 특정 번지에 데이터를 기록한다.

그리고, 이 특정 번지에 대한 RAM(211)에 대한 판독 동작을 실행한다. 이 결과, 출력 데이터 DO<i+4>="0", DO<i+3>="1", DO<i+2>="0", DO<i+1>="1",DO="0"으로 된다.

선택기 테스트 신호 PFIN="0"으로서 선택기(230∼233)의 선택 설정 내용을 모두 "0"입력에 강제적으로 설정한 상태에 있어서 SFFC를 이용하여 테스트를 실행하면, 선택기(230∼233)의 한쪽의 입력(입력 0측)이 용장 데이터 출력 XDO<>로서 정상으로 전달되고 있는지 여부를 검증할 수 있다.

또, 선택기 테스트 신호 PFIN="1"이고 또한「SO<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>=1」인 상태에 있어서 SFFC<>를 이용하여 테스트를 실행하면, 선택기 회로의 다른쪽의 입력("1" 입력 측)이 용장 데이터 출력 XDO<>로서 정상으로 전달되고 있는지 여부를 검증할 수 있다.

이렇게 해서, 실시예 1의 반도체 집적 회로는 용장 데이터 출력 XDO<>에 관한 선택기(230∼233)의 동작 테스트를 실행할 수 있다. 또한, SFFC<>를 이용한 테스트는 비교 동작을 이용한 것이라도 좋고, 캡쳐(capture) 동작을 이용한 것이라도 좋다. 또한, 캡쳐 동작은 SFFC<>를 통상 모드로 하여 토글로 되는 클럭을 입력하는 동작을 의미한다.

(실시예 2)

도 8 내지 도 10은 본 발명의 실시예 2에 따른 반도체 집적 회로를 도시한 도면으로서, 도 8은 도 9와 도 10의 위치 관계를 도시한 설명도이고, 도 9 및 도 10은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 1의 구성에 비해 레지스터 REG∼REG<i+4>가 부가되어 있다. 토글입력 T에 타이밍 신호 TR을 공통으로 받는 레지스터 REG∼REG<i+4>는 D형 플립플롭으로 구성되어 있다.

레지스터 REG의 데이터 입력 D에 직렬 출력 SO를 받고, 데이터 출력 Q가 AND 게이트(22)의 한쪽 입력으로 되고, 레지스터 REG<i+1>의 데이터 입력 D에 직렬 출력 SO<i+1>을 받고, 데이터 출력 Q가 AND 게이트(221)의 한쪽 입력으로 되고, 레지스터 REG<i+2>의 데이터 입력 D에 직렬 출력 SO<i+2>를 받고, 데이터 출력 Q가 AND 게이트(222)의 한쪽 입력으로 되고, 레지스터 REG<i+3>의 데이터 입력 D에 직렬 출력 SO<i+3>을 받고, 데이터 출력 Q가 AND 게이트(223)의 한쪽 입력으로 되고, 레지스터 REG<i+4>의 데이터 입력 D에 직렬 출력 SO<i+4>를 받고, 데이터 출력 Q가 AND 게이트(21)의 한쪽 입력으로 된다.

이러한 구성에 있어서, SFFC<i+1>∼SFFC<i+4>의 직렬 출력 SO<i+1>∼SO<i+4>는 레지스터 REG<i+1>∼REG<i+4>로부터 각각 공급되기 때문에, 통상 동작 모드 시에는 SFFC<> 내부의 플립플롭(207)을 RAM(211)의 용장 출력 데이터의 일시 기억용의 출력 레지스터로서 이용할 수 있다.

또한, 레지스터 REG<>는 D형 플립플롭 이외에, 마스터/슬레이브형의 플립플롭으로 구성해도 좋고 하프 래치 회로로 구성해도 좋다.

(실시예 3)

도 11 내지 도 13은 본 발명의 실시예 3에 따른 반도체 집적 회로를 도시한 도면으로서, 도 11은 도 12와 도 13의 위치 관계를 도시한 설명도이고, 도 12 및도 13은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 1의 구성에 비해 AND 게이트 ANDCMPE가 추가되어 있다. AND 게이트 ANDCMPE는 한쪽 입력에 비교 제어 신호 CMP를 받고, 다른쪽 입력에 비교 제어 신호 CMPE를 받고, 그의 출력이 SFFC<i+4>의 비교 제어 신호 CMP의 입력부에 입력된다. 또한, 다른 구성은 실시예 1의 구성과 마찬가지이다.

실시예 1의 회로 구성에서는 선택기(230∼233)의 입력 "1"측의 테스트 시에 SFFC<i+4>의 래치 데이터의 비교 동작이 실행되면, 불일치로 되어 SO<i+4>="0"으로 되어 버린다. 이 때문에, SODO<i+4>에 따른 판정이 번잡하게 된다.

실시예 3의 회로 구성에서는 선택기(230∼233)의 입력 "1" 측의 테스트 시에 비교 제어 신호 CMPE="0"으로 설정하면, SFFC<i+4>의 비교 동작을 억제할 수 있다.

이와 같이 제어하면, 이 테스트의 기대값은 SO<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>=1, SO=1과 같이 모두 "1"로 통일되기 때문에, SODO<i+4>에 따른 판정이 용이하게 된다.

이 때, 선택기 테스트 신호 PFIN="1"로 설정해 두면, 출력 신호 PFOUT의 "1"/"0"에 의해서 정상/이상이 판정 가능하게 된다.

(실시예 4)

도 14 내지 도 16은 본 발명의 실시예 4에 따른 반도체 집적 회로의 비교 회로를 갖는 스캔 경로 회로부를 도시한 도면으로서, 도 14는 도 15와 도 16의 위치 관계를 도시한 설명도이고, 도 15 및 도 16은 스캔 경로 회로부의 회로 구성을 도시한 회로도이다.

실시예 4의 비교 회로를 갖는 스캔 경로 회로부는 실시예 1의 회로 구성인 SFFC∼SFFC<i+4>를 스캔 플립플롭 SFFD∼SFFD<i+4> 및 신호 제어 회로(9)로 치환한 부분이다. 또한, 스캔 경로 회로부 이외의 구성은 실시예 1과 마찬가지이다. 또, 실시예 2, 실시예 3 및 이후에 설명하는 실시예의 스캔 플립플롭 SFFC∼SFFC<i+4>로 치환해서 사용할 수 있다. 이하, 스캔 플립플롭 SFFD<>를 간단히 SFFD<>로 약기하는 경우가 있다.

도 15에 도시하는 바와 같이, 신호 제어 회로(9)는 논리 게이트(41∼52)로 구성되어 있다. 3입력의 AND 게이트(41) 및 3입력의 NOR 게이트(42)는 모두 신호 ANDSI, CMP 및 TM을 받고, 인버터(43)는 신호 TM을 받고, OR 게이트(44)는 신호 EXPA 및 신호 CMP의 반전 신호를 받고, NAND 게이트(45)는 신호 EXPA 및 CMP를 받고, 3입력의 OR 게이트(46)는 신호 EXPA, CMP 및 SM을 받고, OR 게이트(47)는 신호 EXPB 및 신호 CMP의 반전 신호를 받고, NAND 게이트(48)는 신호 EXPB 및 신호 CMP를 받는다.

OR 게이트(49)는 AND 게이트(41) 및 NOR 게이트(42)의 출력을 받고, NAND 게이트(50)는 신호 SM 및 OR 게이트(49)의 출력을 받고, AND 게이트(51)가 NAND 게이트(45)의 출력 및 OR 게이트(46)의 출력을 받고, AND 게이트(52)는 AND 게이트(48)의 출력 및 OR 게이트(46)의 출력을 받는다.

그리고, NAND 게이트(50)의 출력이 신호 TMSI, 인버터(43)의 출력이 신호 TMFB, OR 게이트(44)의 출력이 신호 CMP0LA, AND 게이트(51)의 출력이 신호CMP1LA, OR 게이트(47)의 출력이 신호 DMP0LB, AND 게이트(52)의 출력이 CMP1LB로서 출력된다.

도 16에 도시하는 바와 같이, 스캔 플립플롭 SFFD∼SFFD<i+4>는 SFFD<i+4>로부터 SFFD의 순서로 직렬로 접속되고, SFFD<i+4>는 신호 SIDO<i+4>를 직렬 입력 SI로서 받고, SFFD의 직렬 출력 SO가 신호 SODO로 된다.

스캔 플립플롭 SFFD∼SFFD<i+4>는 각각 논리 게이트(55∼62) 및 D-FF(63)로 구성되어 있다. OR 게이트(55)는 신호 CMP1L 및 신호 D를 받고, 인버터(56)는 신호 D를 받고, OR 게이트(57)는 인버터(56)의 출력 및 신호 CMP0L을 받고, OR 게이트(58)는 신호 TMFB 및 D-FF(63)의 Q출력을 받고, OR 게이트(59)는 신호 SI 및 TMSI를 받는다.

NAND 게이트(60)는 OR 게이트(55) 및 OR 게이트(57)의 출력을 받고, NAND 게이트(61)는 OR 게이트(58) 및 OR 게이트(59)의 출력을 받고, NOR 게이트(62)는 NAND 게이트(60) 및 NAND 게이트(61)의 출력을 받고, D-FF(63)는 D입력에 NOR 게이트(62)의 출력을 받고, 그의 Q출력에서 얻어지는 신호가 직렬 출력 신호 SO로서 외부로 출력된다. 또한, D-FF(63)로의 클럭 입력은 도시가 생략되어 있다.

스캔 플립플롭 SFFD∼SFFD<i+3>은 D입력으로서 용장 데이터 출력 XDO∼XDO<i+3>을 받고, 스캔 플립플롭 SFFD<i+4>는 D입력으로서 출력 데이터 D<i+4>를 받는다.

스캔 플립플롭 SFFD, SFFD<i+2> 및 SFFD<i+4>는 공통으로 신호 CMP1L로서 신호 CMP1LA를 받고, CMP0L로서 신호 CMP0LA를 받고, 스캔 플립플롭 SFFD<i+1> 및SFFD<i+3>은 공통으로 신호 CMP1L로서 신호 CMP1LB를 받고, CMP0L로서 신호 CMP0LB를 받는다.

이와 같이, 우수 비트 째(even)의 SFFD<>는 신호 CMP1L로서 신호 CMP1LA를 입력하고 신호 CMP0L로서 신호 CMP0LA를 입력하고, 기수 비트 째(odd)의 SFFD<>는 신호 CMP1L로서 신호 CMP1LB를 입력하고 신호 CMP0L로서 신호 CMP0LB를 입력한다.

그리고, 스캔 플립플롭 SFFD∼SFFD<i+4>의 직렬 출력 신호 SO가 SO∼SO<i+4>로서 출력된다.

도 17은 실시예 4의 스캔 경로 회로부에 있어서의 각종 신호의 진리값 상태를 도시한 도면이다. 또, 도 18 내지 도 24는 스캔 플립플롭 SFFD의 각 동작 모드에 있어서의 동작 상태를 도시한 설명도이다.

이하, 이들 도면을 참조하여 통상(NORMAL), 시프트(SHIFT), 홀드(HOLD), 비교(COMPARE), 시프트 비교(SHIFTING-COMPARE), 1회 비교(COMPARE-ONCE), 세트1(SET1)의 7개의 동작 모드에 대해서 설명을 실행한다.

우선, 신호 ANDSI="0"으로 설정하고, 종래와 같은 신호 설정에 의해 통상 모드, 시프트 모드, 홀드 모드, 비교 모드로 설정하여 도 74에 도시한 SFFC<>과 호환성을 갖게 할 수 있다.

통상 모드는 RAM(211)의 출력 데이터를 SFFD<> 내의 D-FF(63)에 취입하도록 구성되어 있다. 단, SFFC<> 내의 D-FF(63)를 용장 제어에 이용하는 경우에는 D-FF(63)으로 공급하는 클럭(도 16에서는 도시하지 않음)을 정지할 필요가 있다.

도 18에 도시하는 바와 같이, 통상 모드에서는 신호 CMP1L, CMP0L, TMFB 및TMSI가 "0", "1", "1" 및 "1"로 설정되기 때문에, NAND 게이트(61)의 출력이 "0"으로 고정되고 입력 신호 D가 D-FF(63)의 D입력에 인가된다.

시프트 모드는 SFFD∼SFFD<i+4>에 따른 직렬 시프트 동작을 실행하는 동작 모드이다. 후술하는 비교 모드에서 비교를 실행하기 전에 D-FF(63)에 "1"을 세트하는 경우에 이 시프트 모드를 이용할 수 있다.

도 19에 도시하는 바와 같이, 시프트 모드에서는 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "1", "1", "1" 및 "0"으로 설정되기 때문에, NAND 게이트(60)의 출력이 "0"으로 고정되고 직렬 입력 신호 SI가 D-FF(63)의 D입력에 인가된다.

홀드 모드는 테스트 도중의 테스트 결과를 유지하기 위해서 이용한다. D-FF(63)를 용장 제어에 이용하는 경우에는 이 모드를 사용할 수 있다(클럭 정지는 불필요).

도 20에 도시하는 바와 같이, 홀드 모드에서는 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "1", "1", "0" 및 "1"로 설정되기 때문에, NAND 게이트(60)의 출력이 "0"으로 고정되고 D-FF(63)의 Q출력이 D입력으로 귀환한다.

비교 모드는 RAM(211)의 출력 데이터 DO∼DO<i+4>와 기대값(EXPA, EXPB)을 비교하는 모드이다. 단, 비교를 실행하기 전에 D-FF(63)에 "1"을 세트해 둘 필요가 있다.

그 후, 기대값에 따라 신호 CMP1Lc, CMP0Lc(c=「A」,「B」) 중 어느 한쪽을 "0"으로 설정하여 클럭을 인가하는 것에 의해서 비교 동작을 실행한다. RAM(211)으로부터의 출력이 기대값과 다른 경우에는 D-FF(63)의 값이 "0"으로 변화된다.

전체 어드레스에 대한 테스트가 종료한 후에 이 테스트 결과를 상기한 시프트 모드로 하여 SIDO로서 판독한다. 또한, 구제 동작인 경우에 있어서 테스트 결과를 검출할 필요가 없으면, 테스트 결과를 시프트 동작에서 판독하는 것은 불필요하다.

도 21에 도시하는 바와 같이, 비교 모드에서는 기대값이 (expa)인 경우, 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "바(expa)", "(expa)", "0" 및 "1"로 설정된다.

따라서, D-FF(63)의 Q출력이 "1"인 경우에는 NAND 게이트(61)의 출력이 "0"으로 고정되고, 입력 신호 D를 기대값(expa)과의 일치/불일치에 따라서 "1"/"0"이 D-FF(63)의 D입력에 인가된다.

한편, D-FF(63)의 Q출력이 "0"인 경우에는 NAND 게이트(61)의 출력이 "1"로 고정되고 NOR 게이트(62)의 출력이 "0"으로 고정되는 것에 의해, 입력 신호 D와 기대값(expa)의 비교 결과에 관계없이 "0"이 D-FF(63)의 D입력에 인가된다.

시프트 비교 모드는 상기한 비교 모드와 시프트 모드를 조합한 것이다(ANDSI=1로 설정). 고장이 검출(D-FF(63)에 "0"이 래치)되면 그 정보가 후단의 SFFD<>로도 전파해 간다(후단의 SFFD의 D-FF(63)도 전파와 동시에 "0"으로 되어 간다). 상기한 비교 모드에 비해 비교 동작과 함께 시프트 동작이 실행되기 때문에, 조기에 "0"이 SODO로서 외부로 출력되므로 RAM(211)의 불량 검출 시간을 단축할 수 있다.

또, 후술하는 실시예 6에서 설명하겠지만, 시프트 동작 모드에서 SFFD<>를 동작시키는 것에 의해 D-FF(63)의 출력을 그대로 용장 전환용의 선택기(230∼233)의 용장 제어 신호인 출력 데이터 F<i+1>∼F<i+4>로 하는 것이 가능하다.

도 22에 도시하는 바와 같이, 시프트 비교 모드에서는 기대값이 (expa)인 경우, 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "바(expa)", "(expa)", "0" 및 "0"으로 설정된다.

따라서, D-FF(63)의 Q출력 및 직렬 입력 신호 SI가 모두 "1"인 경우에는 NAND 게이트(61)의 출력이 "0"으로 고정되고, 입력 신호 D를 기대값(expa)과의 일치/불일치에 따라서 "1"/"0"이 D-FF(63)의 D입력에 인가된다.

한편, D-FF(63)의 Q출력 및 직렬 입력 신호 SI 중 적어도 한쪽이 "0"인 경우에는 NAND 게이트(61)의 출력이 "1"로 고정되고 NOR 게이트(62)의 출력이 "0"으로 고정되는 것에 의해, 입력 신호 D와 기대값(expa)의 비교 결과에 관계없이 "0"이 D-FF(63)의 D입력에 인가된다.

1회 비교 모드는 상기한 비교 모드의 축적 동작을 삭제한 것으로서, 1회마다의 비교 결과가 D-FF(63)에 취입되고 그 때마다 D-FF(63)의 내용이 갱신된다. 즉, 비교 모드는 D-FF(63)이 한번 "0"으로 되면 "0"이 유지되지만, 1회 비교 모드에서는 유지되지 않는다.

도 23에 도시하는 바와 같이, 1회 비교 모드에서는 기대값이 (expa)인 경우, 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "바(expa)", "(expa)", "1" 및 "1"로 설정되기 때문에, NAND 게이트(61)의 출력이 "0"으로 고정되고, 입력 신호 D를 기대값(expa)과의 일치/불일치에 따라서 "1"/"0"이 D-FF(63)의 D입력에 인가된다.

세트1 모드는 D-FF(63)에 "1"을 설정하기 위한 것이다.

도 24에 도시하는 바와 같이, 세트1 모드에서는 신호 CMP1L, CMP0L, TMFB 및 TMSI가 "1", "1", "1" 및 "1"로 설정되기 때문에, NOR 게이트(62)의 출력이 "1"로 고정되고, D-FF(63)의 D입력에 "1"이 인가된다.

이상과 같이, 실시예 4의 스캔 경로 회로부는 실시예 1의 SFFC∼SFFC<i+4>에 따른 구성에 비해 시프트 비교 모드와 1회 비교 모드, 세트1 모드가 부가되어 있어 더욱 다양한 동작이 가능하게 된다.

또, 상기 이외의 모드에서는 종래(실시예 1의 SFFC∼SFFC<i+4>에 따른 구성)와 호환성이 있으므로, 실시예 4의 스캔 경로 회로부를 다른 실시예에 이용하는 것도 가능하다.

(실시예 5)

도 25 내지 도 27은 본 발명의 실시예 5에 따른 반도체 집적 회로의 비교 회로를 갖는 스캔 경로 회로부를 도시한 도면으로서, 도 25는 도 26과 도 27의 위치 관계를 도시한 설명도이고, 도 26 및 도 27은 스캔 경로 회로부의 회로 구성을 도시한 회로도이다.

도 26 및 도 27에 도시하는 바와 같이 실시예 5의 스캔 경로 회로부 변형이며, 실시예 4의 회로 구성에 있어서 ANDCMPE의 기능을 SFFD<i+4>에 갖게 하기 위해 AND 게이트(65)를 추가하고 있다.

AND 게이트(65)는 한쪽 입력으로서 NAND 게이트(60)의 출력을 받고, 다른쪽 입력으로서 외부로부터 비교 제어 신호 CMPE를 받는다. 그리고, AND 게이트(65)의출력이 NOR 게이트(62)의 한쪽 입력으로 된다. SFFD<i+4> 내부에 있어서의 다른 구성은 실시예 4의 SFFD<i+4>와 마찬가지이고, SFFD<i+4> 외부의 구성은 실시예 4의 스캔 경로 회로부와 마찬가지이다.

실시예 5의 스캔 경로 회로부를 이용하는 경우, 선택기(230∼233)의 입력 "1"측의 테스트 시에 비교 제어 신호 CMPE="0"으로 설정하면, SFFC<i+4>의 비교 동작을 억제할 수 있기 때문에 실시예 3과 마찬가지로 하여 신호 SODO<i+4>에 따른 판정이 용이하게 된다.

(실시예 6)

도 28 내지 도 30은 본 발명의 실시예 6에 따른 반도체 집적 회로를 도시한 도면으로서, 도 28은 도 29와 도 30의 위치 관계를 도시한 설명도이고, 도 29 및 도 30은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 6에서는 스캔 플립플롭 SFFE∼SFFE<i+4>를 직렬로 접속하여 스캔 경로를 마련하고 있다. 이하, 스캔 플립플롭 SFFE<>를 간단히 SFFE<>라고 약기하는 경우가 있다.

도 31에 도시하는 바와 같이, SFFE∼SFFE<i+3>은 실시예 4 및 실시예 5의 SFFD∼SFFD<i+3>과 실질적으로 동일한 회로 구성을 갖고 있고, NOR 게이트(62)의 출력이 데이터 출력 P로서 출력됨과 동시에 타이밍 신호 T를 D-FF(63)의 토글 입력 T로 받고 있다.

도 32에 도시하는 바와 같이, SFFE<i+4>는 실시예 5의 SFFD<i+4>와 실질적으로 동일한 회로 구성을 갖고 있고, NOR 게이트(62)의 출력이 데이터 출력 P로서 출력됨과 동시에 타이밍 신호 T를 D-FF(63)의 토글 입력 T로 받고 있다.

SFFE∼SFFE<i+4>는 신호 TMFB, 신호 TMSI 및 타이밍 제어 신호 CKDO를 공통으로 받고(타이밍 제어 신호 CKDO는 D-FF(63)의 타이밍 신호 T로서 입력됨), SFFE∼SFFE<i+3> 각각의 입력 데이터 D로서 용장 데이터 출력 XDO∼XDO<i+3>을 받고, SFFE<i+4>의 입력 데이터 D로서 데이터 출력 DO<i+4>를 받는다.

또, SFFE, <i+2>, <i+4>가 기대값용의 신호 CMP1L 및 신호 CMP0L로서 신호 CMP1LA 및 CMP0LA를 받고, SFFE<i+1>,<i+3>이 신호 CMP1L 및 신호 CMP0L로서 신호 CMP1LB 및 CMP0LB를 받는다. 즉, 비교 동작의 기대값은 우수 비트 째와 기수 비트 째에서 다른 값을 설정할 수 있다. 또한, 이들 신호와 동작 모드의 관계는 도 17에 도시한 바와 같다.

또, 선택기(230∼233)의 용장 제어 신호인 출력 데이터 F<i+1>∼F<i+4>로서 SFFE<i+1>∼SFFE<i+4>의 직렬 출력 SO<i+1>∼SO<i+4>가 부가된다. SFFE∼SFFE<i+3> 각각의 데이터 출력 P가 데이터 출력 P∼P<i+3>으로 된다.

또, SFFE<i+4>는 비교 제어 신호 CMPE에 의해서 실시예 5의 SFFE<i+4>와 마찬가지의 비교 억제 기능을 구비하고 있다. 다른 구성은 실시예 1과 마찬가지이므로, 설명은 생략한다.

이러한 구성에 있어서, SFFE∼SFFE<i+4>를 시프트 비교 모드로 설정하여 동작시키는 것에 의해, 예컨대 RAM(211)의 출력 데이터 DO<i+2>에 대응하는 SFFE<i+2>에서 고장이 검출되면, 클럭(타이밍 제어 신호 CKDO)을 인가할 때마다SFFE<i+1>, SFFE로 (출력 DO<i+1>, DO에 고장이 없는 경우라도) 순차 전파해 간다.

최종적으로, SO<i+4>=1, SO<i+3>=1, SO<i+2>=0, SO<i+1>=0, SO=0의 상태로 된다. 이들 SO<i+1>∼SO<i+4>를 그대로 F<i+1>∼F<i+4>로서 선택기(230∼233)의 선택 설정 내용을 제어하도록 이용하면 원하는 용장 전환을 실현할 수 있다.

다음에, 용장 데이터 출력 XDO<>의 용장 출력 선택 회로인 선택기(230∼233)의 테스트 방법을 설명한다.

기록 데이터 제어 회로 DICONT에 의해 DI<i+4>="0", DI<i+3>="1", DI<i+2>="0", DI<i+1>="1", DI="0"으로 설정하고, RAM(211)의 특정 번지에 데이터를 기록한다. 이 특정 번지에 대한 판독 동작을 실행한다. 이 결과, DO<i+4>="0", DO<i+3>="1", DO<i+2>="0", DO<i+1>="1", DO="0"으로 된다.

「SO<i+4>=0, SO<i+3>=0, SO<i+2>=0, SO<i+1>=0」인 상태에 있어서 SFFE∼SFFE<i+3>을 이용하여 캡쳐 동작을 실행하면, 선택기(230∼233)의 한쪽 입력(입력 "0"측)이 용장 데이터 출력 XDO<>로서 전달되고 있는지 여부를 검증할 수 있다.

또, 「SO<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>=1」인 상태에 있어서 SFFE∼SFFE<i+3>을 이용하여 캡쳐 동작을 실행하면, 선택기(230∼233)의 다른쪽의 입력(입력 "1"측)이 용장 데이터 출력 XDO<>로서 전달되고 있는지 여부를 검증할 수 있다.

이렇게 해서, 용장 데이터 출력 XDO<>에 관한 선택기(230∼233)의 동작 테스트를 실행할 수 있다.

(실시예 7)

도 33 내지 도 35는 본 발명의 실시예 7에 따른 반도체 집적 회로를 도시한 도면으로서, 도 33은 도 34와 도 35의 위치 관계를 도시한 설명도이고, 도 34 및 도 35는 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

동일 도면에 도시하는 바와 같이, 직렬로 접속된 4개의 스캔 플립플롭 SFFE∼SFFE<i+3>의 직렬 접속에 의해서 스캔 경로를 구성하고 있다.

이러한 구성에 있어서, 시프트 모드 동작은 신호 CMP1L, CMP0L, TMFB 및 TMSI를 "1", "1", "1" 및 "0"으로 설정하는 것에 의해 실현할 수 있고, 시프트 비교 모드 동작은 기대값이 (expa)인 경우에 신호 CMP1L, CMP0L, TMFB 및 TMSI를 "바(expa)", "(expa)", "0" 및 "0"으로 설정하는 것에 의해 실현할 수 있다.

SFFE∼SFFE<i+3>은 외부에서 신호 SIDO<i+3>을 SFFE<i+3>의 직렬 입력 SI로 취입하고, SFFE의 직렬 출력 SO에서 SODO를 외부로 출력한다.

또, AND 게이트(22)의 한쪽 입력에 직렬 출력 SO가 입력되고, AND 게이트(221∼223)의 한쪽 입력에 직렬 출력 SO<i+1>∼SO<i+3>이 입력되고, AND 게이트(223)의 다른쪽 입력에 선택기 제어 신호 PFIN이 입력되고, AND 게이트(222)의 다른쪽 입력에 AND 게이트(223)의 출력이 입력되고, AND 게이트(221)의 다른쪽 입력에 AND 게이트(222)의 출력이 입력되고, AND 게이트(22)의 다른쪽 입력에 AND 게이트(221)의 출력이 입력되고, AND 게이트(22)의 출력이 신호 PFOUT로서 외부로 출력된다.

그리고, AND 게이트(22), AND 게이트(221∼223)의 출력이 용장 제어 신호인출력 데이터 F<i+1>∼F<i+4>로서 선택기(230∼233)의 제어 입력에 부가된다. 다른 구성은 실시예 6의 회로 구성과 마찬가지이므로, 설명은 생략한다.

이러한 구성에 있어서, 선택기 제어 신호 PFIN="0"인 상태에 있어서 출력 데이터 DO<i+3>, DO<i+2>, DO<i+1>, DO의 테스트를 실행하고, 직렬 출력 SO∼SO<i+3>을 "1"로 설정하고, 또한 선택기 테스트 신호 PFIN="1"인 상태에서, 출력 데이터 DO<i+4>, DO<i+3>, DO<i+2>, DO<i+1>의 테스트를 실행할 수 있다. 이 2회의 테스트에 의해 2비트 이상의 고장이 없는 것을 확인해 둔다.

그리고, 구제 동작 시에는 선택기 테스트 신호 PFIN=1인 상태에서 RAM 테스트(비교 동작)를 실행한다. RAM 테스트 중에 고장이 발견되면, 그 시점에서 직렬 출력 SO∼SO<i+3>에 의해서 용장 전환이 실행된다.

실시예 7의 회로를 이용하면, 스캔 플립플롭을 1개 생략할 수 있을 만큼 회로 규모를 작게 할 수 있다는 효과가 있다.

(실시예 8)

도 36 내지 도 38은 본 발명의 실시예 8에 따른 반도체 집적 회로를 도시한 도면으로서, 도 36은 도 37과 도 38의 위치 관계를 도시한 설명도이고, 도 37 및 도 38은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

도 37에 도시하는 바와 같이, 용장 데이터 입력 XDI∼XDI<i+3>이 기록 데이터 제어 회로 DICONT2의 입력 데이터 XI∼XI<i+3>으로서 입력되고, 데이터 제어 회로 DICONT2의 출력 데이터 DI2∼DI2<i+4>가 출력된다.

출력 데이터 DI2<i+1>∼DI2<i+4>는 선택기(11∼14)의 "0"입력에 인가되고, 출력 데이터 DI2∼DI2<i+3>은 선택기(11∼14)의 "1"입력에 인가된다. 선택기(11∼13)는 제어 입력에 출력 데이터 F<i+2>∼F<i+4>를 받고, 선택기(14)는 제어 입력에 선택기 제어 신호 PFIN을 받으며, OR 게이트(15)는 출력 데이터 DI2를 한쪽 입력에 받고 다른쪽 입력에 출력 데이터 F<i+1>을 받는다.

OR 게이트(15)의 출력이 RAM(211)의 입력 데이터 DI용의 입력부에 인가되고, 선택기(11∼14)의 출력이 RAM(211)의 입력 데이터 DI<i+1>∼DI<i+4>용의 입력부에 인가된다. 따라서, RAM(211)은 입력 데이터 DI∼DI<i+4> 용의 5비트의 입력부를 갖고 있다.

도 38에 도시하는 바와 같이, 직렬로 접속된 5개의 스캔 플립플롭 SFFE∼SFFE<i+4>의 직렬 접속에 의해서 스캔 경로를 구성하고, 외부에서 신호 SIDO<i+4>를 SFFE<i+4>의 직렬 입력 SI로 취입하고, SFFE의 직렬 출력 SO에서 신호 SODO를 외부로 출력한다.

또, AND 게이트(22)의 한쪽 입력에 직렬 출력 SO가 입력되고, AND 게이트(221∼223)의 한쪽 입력에 직렬 출력 SO<i+1>∼SO<i+3>이 입력되고, AND 게이트(21)의 한쪽 입력에 직렬 출력 SO<i+4>가 입력된다.

그리고, AND 게이트(21)의 다른쪽 입력에 선택기 제어 신호 PFIN이 입력되고, AND 게이트(223)의 다른쪽 입력에 AND 게이트(21)의 출력이 입력되며, AND 게이트(222)의 다른쪽 입력에 AND 게이트(223)의 출력이 입력되고, AND 게이트(221)의 다른쪽 입력에 AND 게이트(222)의 출력이 입력되고, AND 게이트(22)의 다른쪽입력에 AND 게이트(221)의 출력이 입력되고, AND 게이트(22)의 출력이 신호 PFOUT로서 외부로 출력된다.

그리고, AND 게이트(221∼223) 및 (21)의 출력이 제어용의 출력 데이터 F<i+1>∼F<i+4>로서 선택기(230∼233)의 제어 입력에 인가된다. 다른 구성은 실시예 6의 회로 구성과 마찬가지이므로 설명은 생략한다.

또, 기록 데이터 제어 회로 DICONT2는 RAM(211)에 대한 데이터 기록을 실행하기 위한 제어 회로로서, 예컨대 도 39, 도 40, 도 41에 도시한 바와 같은 회로가 이용된다.

도 39에 도시한 기록 데이터 제어 회로 DICONT2의 구성은 도 4의 구성에서 SFFDI<i+4> 대신에 통상의 D-FF인 플립플롭 FFDI<i+4>를 이용하고 있다. 이 FFDI<i+4>는 D입력에 신호 SIDI<i+4>를 받고, T입력에 신호 CKDI를 받고, Q출력이 DI2<i+4>로서 출력됨과 동시에 SFFDI<i+3>의 직렬 입력 SI로 된다. 다른 구성은 도 4의 구성과 마찬가지이므로, 설명을 생략한다. 또, SFFDI<>의 구성은 도 5에 도시한 구성이다.

도 40의 구성은 도 39의 구성과는 입력 데이터 DI2∼DI2<i+3>의 출력을 SFFDI∼SFFDI<i+3>의 Q출력에서 P출력으로 치환하고, 입력 데이터 DI2<i+4>의 출력을 FFDI<i+4>의 출력에서 SIDI<i+4> 자체로 치환한 점만 다르다.

도 41에 도시한 기록 데이터 제어 회로 DICONT2는 도 7에 도시한 회로와는 AND 게이트(34)를 제거하고 입력 데이터 DI2<i+4>로서 인버터(35)의 출력을 이용하고 있는 점이 다르다.

또한, 도 39, 도 40 및 도 41에 있어서 DI∼DI<i+4>가 DI2∼DI2<i+4>로 명칭 변경되어 있는 점도 도 4, 도 5 및 도 7과 다르다.

이러한 구성에 있어서, 선택기 테스트 신호 PFIN="0"인 상태에서는 RAM(211)의 DI<i+4>, DI<i+3>, DI<i+2>, DI<i+1>, DI용의 입력부에 DICONT2로부터의 입력 데이터 DI2<i+4>, DI2<i+3>, DI2<i+2>, DI2<i+1>, DI2가 인가된다. 이 상태에서는 상술한 실시예에서 설명한 바와 같이, 용장 데이터 출력 XDO<>의 용장 출력 선택 회로인 선택기(230∼233)의 테스트를 실행할 수 있다.

또한, 선택기 테스트 신호 PFIN="1", 「SO<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>=1」인 상태에서는 RAM(211)의 입력 데이터 DI<i+4>, DI<i+3>, DI<i+2>, DI<i+1>용의 입력부에 DICONT2로부터의 입력 데이터 DI2<i+3>, DI2<i+2>, DI2<i+1>, DI2가 인가되고, 입력 데이터 DI용의 입력부로 "1"이 공급된다.

다음에, 데이터 입력 부분의 용장 입력 선택 회로를 구성하는 선택기(11∼14)의 테스트 방법을 설명한다.

(1) 데이터 제어 회로 DICONT2를 DI2<i+4>="0", DI2<i+3>="1", DI2<i+2>="0", DI2<i+1>="1", DI2="0"으로 설정한다.

(2) 선택기 테스트 신호 PFIN="0"인 상태에서 RAM(211)의 특정 번지에 데이터를 기록한다.

(3) 그 특정 번지에 대해 RAM(211)의 판독 동작을 실행한다. 그 결과, 출력 데이터 DO<i+4>="0", DO<i+3>="1", DO<i+2>="0", DO<i+1>="1", DO="0"으로 된다.

(4) 선택기 테스트 신호 PFIN="0", 기대값 데이터 EXPA="0", EXPB="1"인 상태에서 비교 테스트를 실행한다.

(5) 데이터 제어 회로 DICONT2를 DI<i+4>="0", DI<i+3>="1", DI<i+2>="0", DI<i+1>="1", DI="0"으로 설정한다.

(6) 선택기 테스트 신호 PFIN="1", 「S0<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>= 1」인 상태에서 RAM의 특정 번지에 데이터를 기록한다.

(7) 그 특정 번지에 대해 RAM의 판독 동작을 실행한다. 그 결과, 출력 데이터 DO<i+4>="1", DO<i+3>="0", DO<i+2>="1", DO<i+1>="0", DO="1"로 된다.

(8) 선택기 테스트 신호 PFIN="0", 기대값 데이터 EXPA="1", EXPB="0"인 상태에서 비교 테스트를 실행한다.

이와 같이, (4), (8)의 비교 테스트에 의해서 데이터 출력부(XDO<>)의 용장용 선택기(230∼233) 뿐만 아니라, 데이터 입력부의 용장용 선택기(11∼14)에 대해서도 동작 테스트를 실행할 수 있다.

또한, 실시예 8의 회로 구성은 실시예 6의 회로를 대상으로 해서 개량한 것을 도시하고 있지만, 마찬가지로 해서 다른 실시예의 회로에도 적용하고, 데이터 입력부의 용장 입력 선택 회로를 구성하는 선택기에 대해서도 동작 테스트를 실행할 수 있도록 할 수 있다.

(실시예 9)

도 42 내지 도 44는 본 발명의 실시예 9에 따른 반도체 집적 회로를 도시한도면으로서, 도 42는 도 43과 도 44의 위치 관계를 도시한 설명도이고, 도 43 및 도 44는 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 9의 반도체 집적 회로는 실시예 8의 데이터 제어 회로 DICONT2(특히, 도 39에 도시한 구성)와 OR 게이트(15)를 통상의 D-FF인 플립플롭 FFDI∼FFDI<i+4>, 선택기(70∼73) 및 OR 게이트(75)에 의해서 실현한 것이다. 이하, D 형 플립플롭 FFDI<>를 단지 FFDI<>라고 약기하는 경우가 있다.

이들 도면에 도시하는 바와 같이, 선택기(70∼73)는 "0"입력에 용장 데이터 입력 XDI∼XDI<i+3>을 받고, "1"입력에 FFDI<i+1>∼FFDI<i+4>의 Q출력을 받는다. 그리고, 선택기(70∼73)의 제어 입력에는 신호 SMDI가 공통으로 부가된다. 선택기(70∼73)의 출력이 선택기(11∼14)의 "1"입력으로 되고, 선택기(71∼73)의 출력이 선택기(11∼13)의 "0"입력으로 되고, 선택기(70)의 출력이 OR 게이트(75)의 한쪽 입력으로 된다.

선택기(14)의 "0"입력이 SIDI<i+4>로 되고, 선택기(11∼14)의 출력이 FFDI<i+1>∼<i+4>의 D입력에 인가되고, OR 게이트(75)의 다른쪽 입력은 출력 데이터 F<i+1>로 되고, OR 게이트(75)의 출력이 FFDI의 D입력에 인가된다.

FFDI∼FFDI<i+4>는 FFDI<i+4>, FFDI<i+3>, … FFDI의 순서로 직렬로 접속되고, T입력에 신호 CKDI를 공통으로 받고, FFDI∼<i+4>의 Q출력이 RAM(211)의 입력 데이터 DI∼DI<i+4>용의 5비트 입력부에 인가된다. 또, FFDI의 Q출력이 신호 SODI로서 외부로 출력된다. 또한, 다른 구성은 도 36 내지 도 39에 도시한 실시예 8과 마찬가지이므로 설명은 생략한다.

실시예 9는 기본적으로는 FFDI∼FFDI<i+4>의 D입력 전환용의 선택기(70∼73)와 FFDI∼FFDI<i+4> 사이에 용장 제어용 선택기(11∼14)가 배치되도록 구성한 것이다.

이와 같이 구성하는 것에 의해, 실시예 9는 실시예 8과 등가인 동작을 실현할 수 있게 된다. 예컨대, SMDI="1", 선택기 테스트 신호 PFIN="0"인 상태에서 선택기(11∼14)가 "0"입력을 출력하고, 선택기(70∼73)가 "1"입력을 출력하는 것에 의해, FFDI∼FFDI<i+4>에 따른 시프트 동작을 실행할 수 있다.

(실시예 10)

도 45 내지 도 47은 본 발명의 실시예 10에 따른 반도체 집적 회로를 도시한 도면으로서, 도 45는 도 46과 도 47의 위치 관계를 도시한 설명도이고, 도 46 및 도 47은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 10의 반도체 집적 회로는 실시예 8의 데이터 제어 회로 DICONT2(특히, 도 40에 도시한 구성)와 OR 게이트(15)를 통상의 D-FF인 플립플롭 FFDI∼FFDI<i+4>, 선택기(70∼73) 및 OR 게이트(75)에 의해서 실현한 것이다.

이들 도면에 도시하는 바와 같이, FFDI∼<i+4>의 D입력이 RAM(211)의 입력 데이터 DI∼DI<i+4>용의 입력부에 인가된다. 다른 구성은 도 42 내지 도 44에 도시한 실시예 9의 구성과 마찬가지이므로, 설명을 생략한다.

이와 같이 구성하는 것에 의해, 실시예 10은 실시예 8과 등가인 동작이 실현 가능하게 된다. 예컨대, SMDI="1", 선택기 테스트 신호 PFIN="0"인 상태에 있어서실시예 9와 마찬가지로 해서 시프트 동작을 실행할 수 있다.

(실시예 11)

도 48 내지 도 50은 본 발명의 실시예 11에 따른 반도체 집적 회로를 도시한 도면으로서, 도 48은 도 49와 도 50의 위치 관계를 도시한 설명도이고, 도 49 및 도 50은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 11의 반도체 집적 회로는 실시예 8의 데이터 제어 회로 DICONT2(도 39 또는 도 40에 도시한 구성)와 OR 게이트(15)를 통상의 D-FF인 플립플롭 FFDI∼FFDI<i+4>, 선택기(70∼73) 및 선택기(10)에 의해서 실현한 것이다.

이들 도면에 도시하는 바와 같이, 새롭게 마련된 선택기(10)는 "0"입력에 선택기(70)의 출력을 받고, "1"입력에 FFDI의 Q출력을 받고, 제어 입력에 출력 데이터 F<i+1>을 받고, 그의 출력이 FFDI의 D입력에 인가된다. 또, OR 게이트(75)가 생략되어 있다. 또한, 다른 구성은 도 36 내지 도 41 또는 도 42 내지 도 44에 도시한 실시예 9 또는 실시예 10의 구성과 마찬가지이므로 설명을 생략한다.

이와 같이 구성하는 것에 의해, 실시예 11은 실시예 8과 등가인 동작이 실현 가능하게 된다. 예컨대, SMDI="1", 선택기 테스트 신호 PFIN="0"인 상태에 있어서 실시예 9 및 실시예 10과 마찬가지로 해서 시프트 동작을 실행할 수 있다.

또, SMDI="1", PFIN="1", SO∼SO<i+4>=1의 신호 설정에 의해서, FFDI∼FFDI<i+4>를 모두 데이터 유지 상태(홀드 상태)로 설정할 수 있다.

이 상태에서는 신호 CKDI에 클럭을 부가(인가)하여도, FFDI∼FFDI<i+4>의 유지 데이터는 변화하지 않는다. 따라서, 실시예 11에서는 FFDI<>의 기록 데이터를 유지시킬 수 있다.

이 데이터 유지 동작은 RAM(211)의 테스트를 위한 데이터 입력 시에 이용할 수도 있고, 통상 동작에 있어서 용장 기록 데이터를 유지하기 위한 일시 기억용 입력 레지스터로서 이용할 수도 있다.

(실시예 12)

도 51 내지 도 53은 본 발명의 실시예 12에 따른 반도체 집적 회로를 도시한 도면으로서, 도 51은 도 52와 도 53의 위치 관계를 도시한 설명도이고, 도 52 및 도 53은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 12의 반도체 집적 회로는 실시예 11의 선택기(70∼73)를 논리 게이트로 구성하는 등의 변경이 가해져 있다.

이들 도면에 도시하는 바와 같이, OR 게이트(25∼28)는 한쪽 입력에 XDI∼<i+3>을 받고, 다른쪽 입력에 신호 SMDIX를 공통으로 받는다. OR 게이트(36∼39)는 한쪽 입력에 FFDI<i+1>∼FFDI<i+4>의 Q출력을 받고, 다른쪽 입력에 신호 SMDIS를 공통으로 받는다. AND 게이트(17∼20)는 한쪽 입력에 OR 게이트(25∼28)의 출력을 받고, 다른쪽 입력에 OR 게이트(36∼39)의 출력을 받고, 출력이 선택기(10∼13)의 "0"입력으로 된다. 이들 논리 게이트군(17∼20), (25∼28), (36∼39)은 선택기(70∼73)와 등가인 동작을 한다.

또, 새롭게 추가된 선택기(16)는 "0"입력에 SIDO<i+4>를 받고, "1"입력에 SFFE의 직렬 출력 SO를 받고, 제어 입력에 신호 LOOPEN을 받고, 그 출력이 SFFE<i+4>의 직렬 입력 SI에 부가된다.

또, AND 게이트(23)는 신호 LOOPEN 및 신호 SODI의 반전 신호를 받는다. OR 게이트(24)는 한쪽 입력에 AND 게이트(23)의 출력을 받고, 다른쪽 입력에 직렬 출력 SO를 받고, 그의 출력이 SODO로서 외부로 출력된다.

또, AND 게이트(53)는 한쪽 입력에 AND 게이트(23) 출력의 반전 신호를 받고, 다른쪽 입력에 신호 TMFB를 받고, 그의 출력이 SFFE∼<i+4>의 TMFB 입력에 공통으로 인가된다. OR 게이트(54)는 한쪽 입력에 AND 게이트(23)의 출력을 받고, 다른쪽 입력에 신호 TMSI를 받고, 그의 출력이 SFFE∼<i+4>의 TMSI 입력에 공통으로 인가된다.

또한, 다른 구성은 도 48 내지 도 50에 도시한 실시예 11의 구성과 마찬가지이므로 설명을 생략한다.

이와 같이 구성하는 것에 의해, 실시예 12는 실시예 11과 등가인 동작이 실현 가능하게 된다. 단, SMDIS="1", SMDIX="0"이 실시예 11의 SMDI="0"에 상당하고, SMDIS="0", SMDIX="1"이 실시예 11의 SMDI="1"에 상당한다.

따라서, SMDIS="0", SMDIX="1"(실시예 11의 SMDI="1"에 상당), 선택기 테스트 신호 PFIN="0"인 상태에 있어서 시프트 동작을 실행할 수 있다.

또, SMDIS="0", SMDIX="1", PFIN="1", SO∼SO<i+4>=1의 신호 설정에 의해서, FFDI∼FFDI<i+4>를 모두 데이터 유지 상태로 설정할 수 있다.

또, SMDIS="1", SMDIX="1", PFIN="0", SIDI<i+4>= 1일 때에 클럭을 부가하면, 모든 FFDI∼FFDI<i+4>를 일괄해서 "1"로 세트할 수 있다. 이 때, FFDI의 출력 Q는 "1"로 되어 있다.

모든 FFDI∼FFDI<i+4>를 "1"로 세트한 후에 SMDIS="0", SMDIX="1"", PFIN="0", SIDI<i+4>=0인 상태에 있어서 시프트 동작을 반복하면, FFDI의 출력 Q는 4클럭까지는 "1"이고 5클럭 이후는 "0"으로 된다.

이와 같이, FFDI∼FFDI<i+4>를 5클럭 계수기로서 이용할 수 있다.

실시예 12에서는 FFDI∼FFDI<i+4>의 상술한 계수 동작을 이용하여 비교 회로를 갖는 스캔 플립플롭 SFFE∼SFFE<i+4>에 저장된 테스트 결과를 직렬로 SODO에 판독하고, 그것을 SFFE∼SFFE<i+4> 사이에 루프시켜서 본래의 위치에 저장하기 위한 회로(RAM 테스트용 제어 수단(16), (23), (53), (54))을 부가하고 있다.

LOOPEN="1"로 설정하는 것에 의해서, 선택기(16)의 전환 조작에 의해 SODO에서 SFFC<i+4>의 직렬 입력 SI로의 루프가 구성된다.

이 상태에서 상기한 FFDI∼FFDI<i+4>에 의한 계수 동작과 SFFE∼SFFE<i+4>의 테스트 결과의 시프트 동작을 동시에 실행하면, 5클럭 후에 각 SFFE<>는 강제적으로「TMFB=0, TMSI=1」의 홀드 상태로 된다. 이것에 의해, 테스트 결과는 본래의 SFFE<>에 저장된다. 5클럭을 초과하는 클럭이 부가되더라도, 신호 LOOPEN이 "1"을 유지하는 한, AND 게이트(23)가 "1"로 되어 각 SFFE<>의 홀드 상태가 유지되기 때문에, 테스트 결과는 시프트되지 않는다.

SODO로서 OR 게이트(24)에서 출력된 테스트 결과(이 예에서는 5비트)는 반도체 집적 회로 장치 내 또는 외부의 판정 회로에 의해 2비트 이상의 고장이 없는지 여부가 판정된다. 2비트 이상 고장이 있으면 구제가 불가능하다고 판정된다.

상기한 루프 기능에 의해 테스트 결과는 본래의 SFFE<>의 위치로 되돌아가므로, 「PFIN=1, LOOPEN=0, SMDIS=1, SMDIX=0」으로 설정하고 SFFE<>에 대한 클럭 T(CKDO)를 정지시키는 것에 의해서, SFFE∼SFFE<i+4>의 저장 데이터에 따라서 적절한 용장 전환이 실행된다.

또한, 실시예 12에서는 FFDI∼FFDI<i+4>에 "1"을 세트하는 수단으로서 신호 SMDIS, SMDIX에 의해 제어되는 논리 게이트를 이용하고 있지만, 다른 수단을 이용할 수도 있다.

예컨대, FFDI∼FFDI<i+4>의 시프트 동작을 이용하여 SIDI<i+4>로부터 "1"을 시프트인하는 것에 의해서도 실현할 수 있다. 이 때, 비트 수보다 약간 많게 클럭을 부가하여 시프트 동작을 실행할 수 있다. 또, 예컨대, FFDI∼FFDI<i+4>로서 세트 기능을 갖는 플립플롭을 이용해도 좋다.

상기한 바와 같이, 고장 구제의 가부 판정을 위한 시프트 동작 시에 RAM(211)의 입력 데이터 DI 설정용으로 마련되는 FFDI∼FFDI<i+4>를 계수기로서 이용하는 것에 의해, SFFE∼SFFE<i+4>에서 얻어지는 테스트 결과를 자동적으로 본래의 위치로 재저장할 수 있다. 이 때, 클럭은 필요 비트 수보다 약간 많게 부가하여도 아무런 지장이 발생하지 않기 때문에, 복수의 RAM이 반도체 집적 회로 장치 상에 탑재된 경우에 제어가 매우 용이하게 된다는 효과가 있다.

예컨대, 5비트의 RAM, 8비트의 RAM 및 12비트의 RAM이 탑재되어 있는 경우에는 동시에 12클럭의 시프트 동작(1비트 루프 동작)을 실행하는 것에 의해서 이들 3개의 RAM의 테스트 결과는 테스트용 스캔 플립플롭 상의 본래의 위치로 되돌아가 저장된다.

또한, OR 게이트(24)는 필요 비트 수보다 많은 비트 수로 시프트 동작을 실행하고 있는 RAM에 대해서 SODO가 Pass(良)를 나타내는 "1"을 출력하기 위해 부가되어 있다(OR 게이트(24)는 필수적이지 않음). 이 OR 게이트(24)가 존재하면, 구제 가부의 판정 회로의 제어가 용이하게 된다. 즉, 상기한 3개의 RAM의 예에서는 3개의 RAM의 SODO를 12비트 분 관측하면 판정을 실행할 수 있다. 이 OR 게이트(24)가 존재하지 않는 경우, 예컨대 5비트의 RAM의 SO가 "0"(Fail(否)을 나타냄)인 경우에, 이 "0"이 7비트 분이나 여분으로 관측되므로, 이것을 마스크하는 제어가 필요하게 되는 문제점이 발생하지만, OR 게이트(24)에 의해서 그 문제점은 해소된다.

(실시예 13)

실시예 13은 메모리 테스트 장치에 따른 RAM의 불량 해석을 용이하게 하는 것을 목적으로 하고 있다. 상세한 불량 해석을 실행하는 경우에는 비교 회로를 갖는 스캔 플립플롭으로 테스트 결과 내용을 압축하는(본래의 정보의 일부가 소실됨) 것은 바람직하지 않다. 테스트 결과를 압축하지 않고 출력하는 것이 바람직하다.

그러나, 내장되는 RAM의 출력 비트 수는 메모리 테스트 장치에 의해 취급할수 있는 비트 수를 초과하고 있는 경우가 있고, 멀티플렉서부에서 데이터를 압축하지 않고 비트 수를 삭감하여 출력할 필요가 있다. 실시예 13은 이 멀티플렉서부를 용장 전환용의 직렬 접속된 AND 게이트(AND<0>∼<17>)로 구성하는 경우를 설명하고 있다.

도 54 내지 도 56은 본 발명의 실시예 13에 따른 반도체 집적 회로의 멀티플렉서부를 도시한 도면으로서, 도 54는 도 55와 도 56의 위치 관계를 도시한 설명도이고, 도 55 및 도 56은 멀티플렉서부의 회로 구성을 도시한 회로도이다.

실시예 12까지의 실시예는 용장 제어용 스캔 플립플롭(SFFC<>, SFFD<>, SFFE<>)이 ∼<i+4>의 5비트 구성인 예를 설명했지만, 실시예 13에서는 SFFC<0>∼SFFC<17>의 18비트 구성인 예를 설명하고 있다.

이들 도면에 도시하는 바와 같이, 멀티플렉서부는 OR 게이트 ORM<0>∼<17>, OR 게이트 ORC<3>, <7>, <11>, <15>, <17>, AND 게이트<0>∼<17>로 구성된다. 또한, 이후 간단하게 ORM<>, ORC<>, AND<>라고 약기하는 경우가 있다.

SFFC<0>∼SFFC<17>의 직렬 출력 SO<0>∼SO<17>은 각각 OR 게이트 ORM<0>∼ORM<17>의 한쪽 입력으로 되고, OR 게이트 ORM<0>, ORM<4>, ORM<8>, ORM<12>, ORM<16>의 다른쪽 입력에 신호 S0이 인가되고, OR 게이트 ORM<1>, ORM<5>, ORM<9>, ORM<13>, ORM<17>의 다른쪽 입력에 신호 S1이 인가되고, OR 게이트 ORM<2>, ORM<6>, ORM<10>, ORM<14>의 다른쪽 입력에 신호 S2가 인가되며, OR 게이트 ORM<3>, ORM<7>, ORM<11>, ORM<15>의 다른쪽 입력에 신호 S3이 인가된다.

용장 제어용 출력 데이터 F<>를 출력하는 AND 게이트 AND<0>∼AND<17>은 한쪽 입력에 OR 게이트 ORM<0>∼ORM<17>의 출력을 받고, AND 게이트 AND<0>, <1>, <2>, <4>, <5>, <6>, <8>, <9>, <10>, <12>, <13>, <14>, <16>의 다른쪽 입력에 출력 데이터 F<1>, <2>, <3>, <5>, <6>, <7>, <9>, <10>, <11>, <13>, <14>, <15>, <17>을 받고, AND 게이트 AND<3>, <7>, <11>, <15>, <17>의 다른쪽 입력에 OR 게이트 ORC<3>, <7>, <11>, <15>, <17>의 출력을 받는다. 또한, AND<0>∼<17>은, 예컨대 실시예 1의 AND 게이트(21), (22), (221∼223)에 상당하고, AND<1>∼<17>의 출력이 출력 데이터 F<1>∼<17>로 되고, AND<0>의 출력이 PFOUT로 된다.

그리고, AND<0>, AND<4>, AND<8>, AND<12>, AND<16>의 출력이 멀티플렉스 출력 MDO<0>∼MDO<4>로서 외부로 출력된다.

OR 게이트 ORC<3>, <7>, <11>, <15>, <17>은 한쪽 입력에 신호 CHOP를 공통으로 받고, OR 게이트 ORC<3>, <7>, <11>, <15> 및 ORC<17>은 다른쪽 입력에 출력 데이터 F<4>, <8>, <12>, <16> 및 신호 PFIN을 받는다.

도 57은 멀티플렉서부 제어용의 신호 S0∼S3을 발생하는 신호 발생 회로의 구성예를 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, 디코더(79)는 2비트 어드레스 입력 SA0, SA1을 2비트 입력부 B0, B1에 받고, 디코드 결과로서 4비트 출력부 Y0∼Y3으로부터 1비트만을 "1"로 하고 다른 3비트를 "0"으로 하여 출력한다.

선택기(80∼83)는 "1"입력에 출력부 Y0∼Y3에서 얻어지는 신호의 반전 신호를 받고, "0"입력에 신호 SALL을 공통으로 받고, 제어 입력에 DECEN을 공통으로 받는다.

도 58은 실시예 13의 멀티플렉서부에 대응하는 RAM의 구성예를 도시한 설명도이다. 동일 도면에 도시하는 바와 같이, RAM(1)은 4비트의 어드레스 입력 A<0>∼A<3>, 기록 제어 신호 WE, 입력 데이터 DI<0>∼DI<17>, 비트 기록(Bit-Write) 제어 신호 BWC<0>∼BWC<17>을 받고, 출력 데이터 DO<0>∼DO<17>을 출력한다.

RAM(1) 전체의 기록 동작은 기록 제어 신호 WE에 의해 제어되지만, 기록을 실행할 때에 BWC<n>="1"로 설정하면, 비트 번호 n에 대해서는 기록 동작을 억제할 수 있다. 이러한 RAM(1)에 대해서는 도 55 및 도 56의 점선에 상당하는 신호 BWC<>의 접속을 실행할 수 있다(비트 기록 제어 신호 BWC<>는 필수적이지 않지만, 존재하는 쪽이 바람직함).

이하, 실시예 13의 멀티플렉서부의 동작을 설명한다. 우선, CHOP="1"로 설정하는 것에 의해 ORC<>의 출력이 모두 "1"로 되고, 직렬 접속된 AND<0>∼<17>은 분단된다.

예컨대, 출력 데이터 F<4>∼F<7>을 출력하는 AND<4>∼AND<7>은 4입력(ORM<4>∼<7>의 출력)의 AND 게이트를 구성하게 된다. 또, 출력 데이터 F<16>, F<17>을 출력하는 AND<16>, <17>은 2입력(ORM<16>,<17>의 출력)의 AND 게이트를 구성하게 된다.

이들 분단된 AND 게이트군은 대응하는 ORM<>과 조합되어 멀티플렉서를 구성할 수 있다.

예컨대, ORM<4>∼<7>의 출력은 AND<4>∼<7>에 의해 AND 연산되어 MDO<1>로서 외부로 출력된다.

ORM<4>, ORM<5>, ORM<6>, ORM<7>의 한쪽의 입력에는 SO<4>, SO<5>, SO<6>, SO<7>이 인가되고 있고 다른쪽 입력에는 신호 S0, S1, S2, S3이 인가되고 있으므로, 이하와 같이 멀티플렉스 출력 MDO<1>이 결정되다.

「S0=0, S1=1, S2=1, S3=1」일 때는 MDO<1>=SO<4>, 「S0=1, S1=0, S2=1, S3=1」일 때는 MDO<1>= SO<5>, 「S0=1, S1=1, S2=0, S3=1」일 때는 MDO<1>=SO<6>, 「S0=1, S1=1, S2=1, S3=0」일 때는 MDO<1>=SO<7>로 된다.

실시예 13의 멀티플렉서부에 있어서는 k=0∼3에 대해서 MDO<k>는 이하와 같이 결정된다.

「S0=0, S1=1, S2=1, S3=1」일 때는 MDO<k>=SO<4*k>, 「S0=1, S1=0, S2=1, S3=1」일 때는 MDO<k>=SO<4*k+1>, 「S0=1, S1=1, S2=0, S3=1」일 때는 MDO<k>=SO<4*k+2>, 「S0=1, S1=1, S2=1, S3=0」일 때는 MDO<k>=SO<4*k+3>으로 된다.

또한, 실시예 13에서는 k=4에 대해서는 MDO<k>는 이하와 같이 결정된다.

「S0=0, S1=1, S2=1, S3=1」일 때는 MDO<k>=SO<4*k>, 「S0=1, S1=0, S2=1, S3=1」일 때는 MDO<k>=SO<4*k+1>, 「S0=1, S1=1, S2=0, S3=1」일 때는 MDO<k>="1", 「S0=1, S1=1, S2=1, S3=0」일 때는 MDO<k>="1"로 된다.

또한, 「S0=1, S1=1, S2=1, S3=1」일 때는 모든 MDO<>는 "1"로 된다. 또, 「S0=0, S1=0, S2=0, S3=0」일 때는 MDO<k>는 SO<4*k>, SO<4*k+1>, SO<4*k+2>, SO<4*k+3>의 AND 연산 결과로 된다.

상기한 바와 같은 신호 S0, S1, S2, S3의 설정은 상술한 도 57에 도시한 회로에 의해서 용이하게 발생할 수 있다. 또한, SA0, SA1은 확장된 어드레스 신호이고, 도 58의 RAM을 가정한 경우에는 추가 어드레스 입력 A<4>, A<5>에 상당한다.

또한, 통상 동작 시에는 DECEN="0", SALL="0"으로 하여 「S0=0, S1=0, S2=0, S3=0」으로 신호 설정(BWC<>가 모두 "0", ORM<0>∼<17>의 출력이 직렬 출력 SO<0>∼<17>로 된다)하는 것에 의해서 실현할 수 있다.

이상과 같이, 실시예 13에서는 용장 전환용의 직렬 접속된 선택 내용 설정 수단인 AND 게이트를 이용하여 멀티플렉서부를 구성할 수 있으므로, 회로 규모의 증대를 억제할 수 있다.

또한, RAM(1)의 불량 해석을 실행할 때에는 이하의 2사이클을 어드레스 A<0>∼A<3> 및 SA0 (A<4>), SA1(A<5>)을 변경하면서 반복한다.

(1) 신호 PFIN="0"인 상태(용장 선택기에 의해 "0"입력 측을 선택)에서 RAM1의 출력 데이터를 비교 회로를 갖는 스캔 플립플롭 SFFC<0>∼<17> 내의 FF에 취입한다.

(2) CHOP="1", DECEN="1"인 상태에서 SFFC<0>∼<17>의 출력 데이터를 MDO<>로서 출력한다.

또한, 상기 (1) 대신에

(1') PFIN= 0인 상태(용장 선택기에 의해 "0"입력 측을 선택)에 있어서 RAM의 출력 데이터를 기대값과 비교하고, 그 비교 결과를 비교 회로를 갖는 스캔 플립플롭 SFFC<0>∼<17> 내의 FF에 취입하는 것

을 실행해도 좋다. 예컨대, 도 23에 도시한 1회 비교(COMPARE-ONCE) 모드를 사용하여 상기 (1')를 실행할 수 있다.

또한, 실시예 13에서는 용장 전환용의 직렬 접속된 AND 게이트를 이용하여 4비트의 멀티플렉서부를 구성한 경우를 설명했지만, 2비트 이상이면 마찬가지의 멀티플렉서부를 구성할 수 있는 것은 물론이다.

(실시예 14)

실시예 13에서 설명한 멀티플렉서부를 적용하여도 멀티플렉스 출력 MDO<>의 비트 수가 메모리 테스트 장치에 의해 취급할 수 없을 정도로 큰 경우에는 또 데이터를 압축하지 않고 비트 수를 삭감하는 제 2 멀티플렉서부를 추가할 필요가 있다.

예컨대, RAM의 출력 비트 수가 72비트이고 멀티플렉스 출력 MDO<>의 비트 수가 18비트인 경우, 이것을 더욱 작은 9비트로 변환하고자 하는 경우에는 제 2 멀티플렉서부가 필요하게 되고, 이것을 실현한 것이 실시예 14이다.

도 59는 본 발명의 실시예 14에 따른 반도체 집적 회로의 제 2 멀티플렉서부를 도시한 회로도이다.

동일 도면에 도시하는 바와 같이, 제 2 멀티플렉서부는 18비트의 제 1 멀티플렉스 출력 MDO1<0>∼<17>을 비트 수를 감소시켜 9비트의 제 2 멀티플렉스 출력 MDO2<0>∼<8>을 출력하도록 OR 게이트 ORG<0>∼<17> 및 AND 게이트 ANG<0>∼<8>로 구성된다. OR 게이트 ORG<> 및 AND 게이트 ANG<>는 간단히 ORG<>, ANG<>라고 약기하는 경우가 있다. 또, 제 1 멀티플렉스 출력 MDO1<0>∼<17>은 실시예 13에 있어서의 멀티플렉서부에 의한 멀티플렉스 출력 MDO<0>∼<4>에 상당한다.

OR 게이트 ORG<0>∼<17>은 각각 한쪽 입력에 제 1 멀티플렉스 출력 MDO1<0>∼<17>을 받고, ORG<0>∼<8>은 다른쪽 입력에 신호 N0을 공통으로 받고, ORG<9>∼<17>은 다른쪽 입력에 신호 N1을 공통으로 받는다.

ANG<0>∼<8>은 한쪽 입력에 ORG<0>∼<8>의 출력을 받고, 다른쪽 입력에 ORG<9>∼<17>의 출력을 받고, 그 출력이 제 2 멀티플렉스 출력 MDO2<0>∼<8>로 된다.

도 60은 제 2 멀티플렉서부 제어용의 신호 N1, N2를 발생하는 신호 발생 회로의 구성예를 도시한 회로도이다.

동일 도면에 도시하는 바와 같이, 선택기(68)는 "1"입력에 확장된 어드레스 입력 NA0을 받고, "0"입력에 신호 NALL을 받는다. 선택기(69)는 "1"입력에 어드레스 입력 NA0이 인버터(67)를 거쳐서 얻어지는 반전 신호를 받고, "0"입력에 신호 NALL을 받는다. 선택기(68), (69)의 제어 입력에는 신호 DECEN이 공통으로 입력된다.

이러한 구성의 신호 발생 회로는 DECEN="1"로 하면, 어드레스 입력 NA0에 따라서 신호 N0, N1 중 한쪽이 "0", 다른쪽이 "1"로 된다.

따라서, 실시예 14의 제 2 멀티플렉서부는 k=0∼8에 대해서 제 2 멀티플렉스 출력 MDO2<k>는 「N0=0, N1=1」일 때는 MDO2<k>=MOD1<k>, 「N0=1, N1=0」일 때는 MDO2<k>= MOD1<k+9>로 된다.

또한, 「N0=1, N1=1」일 때는 모든 MDO2<>는 "1"로 된다. 또, 「N0=0, S1=0」일 때는 MDO2<k>는 MOD1<k>와 MOD1<k+9>의 AND 연산 결과로 된다.

따라서, 제 2 멀티플렉스 출력 MDO2<0>∼<8>에 따라서 9비트로 메모리 테스트 가능한 메모리 테스트 장치에 의해 해석할 수 있다.

도 61은 실시예 14에서 이용할 수 있는 불량 결과 출력 회로의 회로 구성을 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, AND 게이트(64)는 제 2 멀티플렉스 출력 MDO2<0>∼<8>을 받고, 그의 AND 연산 결과를 검출 신호 PF로서 출력한다.

따라서, DECEN="0", NALL="0"인 상태에 있어서 MDO1<> 전체에 있어서의 양/부(Pass/Fail)를 검출 신호 PF의 "1"/"0"에 의해서 검출 가능하게 된다. 단, 실시예 13에서 RAM의 불량 검출을 상술한 (1')를 이용하여 실행할 필요가 있다. 또한, 도 61에 도시한 회로는 실시예 14에 있어서 필수적이지 않다.

(실시예 15)

예컨대, RAM의 출력 비트 수가 72비트이고 멀티플렉스 출력 MDO<>의 비트 수가 18비트인 경우, 이것을 더욱 작은 5비트로 변환하고자 하는 경우에는 제 2 멀티플렉서부가 필요하게 되고, 이것을 실현한 것이 실시예 15이다.

도 62는 제 2 멀티플렉서부의 회로 구성을 도시한 회로도이다. 도면에 도시하는 바와 같이, 제 2 멀티플렉서부는 18비트의 제 1 멀티플렉스 출력MDO1<0>∼<17>을 더욱 비트 수를 축소하여 5비트의 제 2 멀티플렉스 출력 MDO2<0>∼<4>를 출력하도록 OR 게이트 ORH<0>∼<17> 및 AND 게이트 ANH<0>∼<4>로 구성된다. OR 게이트 ORH<> 및 AND 게이트 ANH<>는 간단히 ORH<>, ANH<>라고 약기하는 경우가 있다. 또, 제 1 멀티플렉스 출력 MDO1<0>∼<17>은 실시예 13에 있어서의 멀티플렉서부에 의한 멀티플렉스 출력 MDO<0>∼<4>에 상당한다.

OR 게이트 ORH<0>∼<17>은 각각 한쪽 입력에 제 1 멀티플렉스 출력 MDO1<0>∼<17>을 받고, OR 게이트 ORH<0>∼<3> 및 ORH<9>의 다른쪽 입력에 신호 N0이 인가되고, OR 게이트 ORH<5>∼<8> 및 ORH<14>의 다른쪽 입력에 신호 N1이 인가되고, OR 게이트 ORH<10>∼<13>의 다른쪽 입력에 신호 N2가 인가되고, OR 게이트 ORH<15>∼<17> 및 ORH<4>의 다른쪽 입력에 신호 N3이 인가된다.

ANH<0>은 ORH<0>, <5>, <10>, <15>의 출력을 받고, ANH<1>은 ORH<1>, <6>, <11>, <16>의 출력을 받고, ANH<2>는 ORH<2>, <7>, <12>, <17>의 출력을 받고, ANH<3>은 ORH<3>, <8>, <13>의 출력을 받고, ANH<4>는 ORH<4>, <9>, <14>의 출력을 받고, 그의 출력이 제 2 멀티플렉스 출력 MDO2<0>∼<4>로 된다.

도 63은 제 2 멀티플렉서부 제어용의 신호 N0∼N3을 발생하는 신호 발생 회로의 구성예를 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, 디코더(89)는 2비트 어드레스 입력 NA0, NA1을 2비트 입력부 B0, B1에 받고, 디코드 결과로서 4비트 출력부 Y0∼Y3으로부터 1비트만을 "1"로 하고 다른 3비트를 "0"으로 하여 출력한다.

선택기(90∼93)는 "1"입력에 출력부 Y0∼Y3에서 얻어지는 신호의 반전 신호를 받고, "0"입력에 신호 NALL을 공통으로 받고, 제어 입력에 DECEN을 공통으로 받는다.

실시예 15의 제 2 멀티플렉서부에 있어서는 k=0∼3에 대해서 MDO<k>는 이하와 같이 결정되다.

「N0=0, N1=1, N2=1, N3=1」일 때는 MDO2<k>=SO<k>, 「N0=1, N1=0, N 2=1, N3=1」일 때는 MDO2<k>=MDO1<k+5>, 「N0=1, N1=1, N2=0, N3=1」일 때는 MDO2<k>=MDO1<k+10>, 「N0=1, N1=1, N2=1, N3=0」일 때는 MDO2<k>=MDO1<k+15>(단, MOD2<3>="1")로 된다.

또한, 실시예 15에서는 k=4에 관해서는 MDO2<k>는 이하와 같이 결정된다.

「N0=0, N1=1, N2=1, N3=1」일 때는 MDO2<4>=MDO1<9>, 「N0=1, N1=0, N2=1, N3=1」일 때는 MDO2<4>=MDO1<14>, 「N0=1, N1=1, N2=0, N3=1」일 때는 MDO2<4>="1", 「N0=1, N1=1, N2=1, N3=0」일 때는 MDO2<4>=MDO1<4>로 된다.

또한, 「N0=1, N1=1, N2=1, N3=1」일 때는 모든 MDO2<>는 "1"로 된다. 또, 「N0=0, N1=0, N2=0, N3=0」일 때는 k=0∼4에 대해서 MDO2<k>는 MDO1<k>, MDO1<k+5>, MDO1<k+10>, MDO1<k+15>(단, k=3, 4일 때는 MDO1<k+15>는 존재하지 않음)의 AND 연산 결과로 된다.

상기한 바와 같은 신호 N0∼N3은 실시예 13과 마찬가지로 상술한 도 63에 도시한 회로에 의해서 용이하게 발생할 수 있다. 또한, NA0, NA1은 확장된 어드레스 신호이다.

이상과 같이, 실시예 15에서는 제 2 멀티플렉스 출력 MDO2<0>∼<4>에 따라서5비트로 메모리 테스트 가능한 메모리 테스트 장치에 의해 해석할 수 있다.

도 64는 실시예 15에서 이용할 수 있는 불량 결과 출력 회로의 회로 구성을 도시한 회로도이다. 동일 도면에 도시하는 바와 같이, AND 게이트(74)는 제 2 멀티플렉스 출력 MDO2<0>∼<4>를 받고, 그의 AND 연산 결과를 검출 신호 PF로서 출력한다.

따라서, DECEN="0", NALL="0"인 상태에 있어서 MDO1<> 전체에 있어서의 양/부(Pass/Fail)를 검출 신호 PF의 "1"/"0"에 의해서 검출할 수 있게 된다. 단, 실시예 13에서 RAM의 불량 검출을 상술한 (1')를 이용하여 실행할 필요가 있다. 또한, 도 64에 도시한 회로는 실시예 15에 있어서 필수적이지 않다.

(실시예 16)

도 65 내지 도 67은 본 발명의 실시예 16에 따른 반도체 집적 회로를 도시한 도면으로서, 도 65는 도 66과 도 67의 위치 관계를 도시한 설명도이고, 도 66 및 도 67은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 16의 반도체 집적 회로는 실시예 12의 구성에 OR 게이트(85∼88), OR 게이트(76), (77), AND 게이트(78)가 더 추가되어 있다. 또, AND 게이트(17∼20)가 2입력에서 3입력으로 확장되어 있다.

OR 게이트(85∼88)는 한쪽 입력에 신호 SMFB를 받고, 다른쪽 입력에 FFDI∼FFDI<i+3>의 Q출력을 받고, OR 게이트(85∼88)의 출력이 AND 게이트(17∼20)의 제 3 입력으로 된다.

OR 게이트(76)는 한쪽 입력에 신호 SMFB를 받고, 다른쪽 입력에 FFDI<i+4>의 Q출력을 받는다. OR 게이트(77)는 한쪽 입력에 신호 SIDI<i+4>를 받고, 다른쪽 입력에 신호 SMDIS를 받는다.

AND 게이트(78)는 OR 게이트(76), (77)의 출력을 받고, 그의 출력이 선택기(14)의 "0"입력에 인가된다. 또한, 다른 구성은 도 51 내지 도 53에 도시한 실시예 12와 마찬가지이므로 설명을 생략한다.

이와 같이 구성한 실시예 16은 실시예 12의 동작에 부가해서 간단한 신호 설정에 의해 FFDI∼FFDI<i+4> 각각에 데이터 유지 동작(홀드 상태)을 실행시킬 수 있다.

즉, SMFB="0", SMDIS="1", SMDIX="1", PFIN="0"으로 설정하면, 각 FFDI<>가 자기 자신의 Q출력 데이터를 D입력에 취입할 수 있다.

이 데이터 유지 동작은 RAM(211)에 대한 테스트 시에 이용할 수도 있고, 통상 동작에 있어서 용장 기록 데이터를 유지하기 위한 일시 기억용의 입력 레지스터로서 이용할 수도 있다.

실시예 9나 실시예 10에서는 FFDI<>에 데이터 유지 동작을 실행시키기 위해서, 별도의 SFFE<i+1>∼SFFE<i+4>의 직렬 출력 SO를「SO<i+4>=1, SO<i+3>=1, SO<i+2>=1, SO<i+1>=1」로 설정할 필요가 있었지만, 실시예 16에서는 그럴 필요는 없어 신호 제어가 매우 용이하게 된다는 효과가 있다.

(실시예 17)

도 68 내지 도 70은 본 발명의 실시예 17에 따른 반도체 집적 회로를 도시한 도면으로서, 도 68은 도 69와 도 70의 위치 관계를 도시한 설명도이고, 도 69 및 도 70은 반도체 집적 회로의 회로 구성을 도시한 회로도이다.

실시예 17의 반도체 집적 회로는 실시예 12의 구성에 OR 게이트(94∼99)가 더 추가되어 있다.

이들 도면에 도시하는 바와 같이, OR 게이트(94)는 한쪽 입력에 신호 SIDI<i+4>, 다른쪽 입력에 신호 SMDIS를 받고, 그의 출력이 선택기(14)의 "0"입력에 인가된다.

OR 게이트(95∼99)는 한쪽 입력에 신호 SOALL을 공통으로 받고, 다른쪽 입력에 직렬 출력 SO∼<i+4>를 받는다. 그리고, OR 게이트(95)의 출력이 AND 게이트(22)의 한쪽 입력으로 되고, OR 게이트(96∼98)의 출력이 AND 게이트(221∼223)의 한쪽 입력으로 되고, OR 게이트(99)의 출력이 AND 게이트(21)의 한쪽 입력으로 된다. 또한, 다른 구성은 도 51 내지 도 53에 도시한 실시예 12와 마찬가지이므로 설명을 생략한다.

이와 같이 구성한 실시예 17은 실시예 12의 동작에 부가해서 간단한 신호 설정에 의해 FFDI∼FFDI<i+4> 각각에 데이터 유지 동작(홀드 상태)을 실행시킬 수 있다.

즉, SOALL="1", SMDIS="0", SMDIX="1", 신호 PFIN="1"로 설정하면, 실시예 16과 마찬가지로 각 FFDI<>가 자기자신의 Q출력 데이터를 D입력에 취입할 수 있다.

또한, 본 실시예 17과 실시예 13의 멀티플렉서부를 조합하는 경우, OR 게이트(95∼99)와 실시예 13에 있어서의 OR 게이트 ORM<>를 공용시켜도 좋다.

또, 출력 신호 PFOUT 부분에 이용한 OR 게이트(95)의 추가는 필수적이지 않아 없어도 좋다.

(기타)

용장 구제된 RAM의 출력으로서는 용장 데이터 출력 XDO<>를 직접 이용해도 좋지만, 대신에 SFFC(SFFD, SFFE)<>의 P출력을 이용해도 좋다.

또, 용장 제어용의 레지스터 REG를 구비하고 있는 경우에는 SFFC<>의 Q출력을 이용해도 좋다(SFFC 내의 FF를 출력 레지스터로서 이용함).

SFFC<>의 P출력이나 Q출력을 용장 구제된 RAM의 출력으로서 이용하는 경우에는 그것에 접속되는 논리(로직) 회로를 스캔 경로(SIDO<i+4>∼SODO)를 이용하여 스캔 테스트를 용이하게 실행할 수 있다는 이점이 있다.

본 명세서의 복수의 실시예에 있어서 신호 CMPE에 의해 제어되는 비교 억제 기능을 설명했지만, 이들은 바람직하지만 필수적이지 않은 기능이다. 따라서, 각 실시예에 있어서 비교 억제 기능을 삭제하도록 회로의 변경을 실행해도 좋다. 구체적으로는, 신호 CMPE에 관한 게이트 회로를 삭제할 수 있다.

본 발명에 있어서의 제 1 특징에 따른 반도체 집적 회로는 제 2 비트수의 용장 출력 데이터를 데이터 입력으로 하는 플립플롭군을 구비하기 때문에, 플립플롭군의 유지 데이터에 따라서 결정되는 용장 제어 신호에 의해 용장 출력 선택 회로의 선택 설정 내용을 적절히 전환하고, 플립플롭군에 제 2 수의 용장 출력 데이터를 새롭게 유지시키는 것에 의해, 용장 출력 선택 회로의 선택 동작의 양부 판정을 비교적 용이하게 실행할 수 있다.

제 2 특징에 따른 반도체 집적 회로는 선택 내용 설정 수단에 의해서 용장 출력 선택 회로 테스트 시에 용장 출력 선택 회로의 선택 설정 내용을 강제적으로 설정할 수 있기 때문에, 용장 제어 신호를 이용하지 않고 간단하게 상기 선택 설정 내용을 설정할 수 있다.

제 3 특징에 따른 반도체 집적 회로는 용장 출력 선택 회로의 선택 설정 내용을 적절히 전환하고, 제 2 수의 플립플롭에 의해서 용장 출력 데이터와 기대값 데이터의 비교 결과를 얻는 것에 의해, 용장 출력 선택 회로의 선택 동작의 양부 판정을 비교적 용이하게 실행할 수 있다.

또, 제 4 특징에 따른 반도체 집적 회로에 있어서의 제 3 수의 플립플롭은 용장 출력 선택 회로 테스트 시에 비교 기능이 무효화되기 때문에, 용장 출력 선택 회로 테스트에 기여하지 않는 제 3 수의 플립플롭에 의한 비교 동작 실행에 따른 불합리를 회피할 수 있다.

제 5 특징에 따른 반도체 집적 회로는 전환 정보 기억 수단을 더 구비하는 것에 의해, 플립플롭군을 기억 회로의 용장 출력 데이터의 일시 기억부로서 이용할 수 있다.

제 6 특징에 따른 반도체 집적 회로는 플립플롭군의 유지 데이터에 따라서 결정되는 용장 제어 신호에 의해 용장 입력 선택 회로의 선택 설정 내용을 적절히 전환하여 제 2 비트수의 용장 입력 데이터를 기억 회로에 입력한 후, 제 2 비트수의 용장 출력 데이터로서 기억 회로에서 출력시켜 플립플롭군에 새롭게 유지시키는 것에 의해, 용장 입력 선택 회로의 선택 동작의 양부 판정을 비교적 용이하게 실행할 수 있다.

제 7 특징에 따른 반도체 집적 회로는 선택 내용 설정 수단에 의해서 용장 입력 선택 회로 테스트 시에 용장 입력 선택 회로의 선택 설정 내용을 강제적으로 설정할 수 있기 때문에, 용장 제어 신호를 이용하지 않고 간단하게 상기 선택 설정 내용을 설정할 수 있다.

제 8 특징에 따른 반도체 집적 회로는 제 1 수의 데이터 유지부를 용장 입력 데이터의 일시 기억부로서 이용할 수 있다.

제 9 특징에 따른 반도체 집적 회로에 있어서의 기억 회로 테스트용 제어 수단은 최종단의 스캔 플립플롭의 직렬 출력 데이터를 외부로 출력시킴과 동시에, 초단의 스캔 플립플롭의 직렬 데이터 입력으로서 귀환시키는 1비트 루프 처리를 제 1 수회 실행시키는 것에 의해, 테스트 결과를 직렬 출력 데이터로서 출력한 후에 제 1 수의 스캔 플립플롭의 유지 데이터를 본래의 테스트 결과 유지 상태로 복원할 수 있다.

제 10 특징에 따른 반도체 집적 회로는 제 1 수의 데이터 유지부를 용장 입력 데이터의 일시 기억부로서 이용할 수 있다.

제 11 특징에 따른 반도체 집적 회로는 제 1 멀티플렉서부에 의해서 제 1 비트수의 출력 데이터를 더욱 작은 제 4 비트수의 제 1 선택 출력 데이터로서 멀티플렉스 출력하는 것에 의해, 제 1 비트수의 출력 데이터의 데이터 내용을 압축하지 않고 제 1 선택 출력 데이터로서 출력시킬 수 있다.

제 12 특징에 따른 반도체 집적 회로는 선택 내용 설정 수단 및 제 1 멀티플렉서부가 구성 요소를 일부 공유하는 것에 의해, 장치 구성의 간략화를 도모할 수 있다.

제 13 특징에 따른 반도체 집적 회로는 제 2 멀티플렉서부에 의해서 제 4 비트수의 제 1 선택 출력 데이터를 더욱 작은 제 5 비트수의 제 2 선택 출력 데이터로서 멀티플렉스 출력하는 것에 의해, 제 4 비트수의 제 1 선택 출력 데이터의 데이터 내용을 압축하지 않고 제 2 선택 출력 데이터로서 출력시킬 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

제 1 비트수의 출력 데이터를 출력하는 기억 회로와,

용장 구제 동작 시에 용장 제어 신호에 따라서 선택 설정 내용이 전환되는 것에 의해, 상기 제 1 비트수의 출력 데이터로부터 상기 제 1 비트수보다 작은 제 2 비트수의 출력 데이터를 상기 선택 설정 내용에 따라 선택하여 상기 제 2 비트수의 용장 출력 데이터를 출력하는 용장 출력 선택 회로와,

상기 제 2 비트수의 상기 용장 출력 데이터를 데이터 입력으로 하는 플립플롭군을 구비하되,

상기 용장 제어 신호는 상기 플립플롭군의 유지 데이터에 따라서 결정되는

반도체 집적 회로.
제 1 항에 있어서,

용장 출력 선택 회로 테스트 시에, 상기 용장 출력 선택 회로의 상기 선택 설정 내용을 강제적으로 설정하는 선택 내용 설정 수단을 더 구비하는

반도체 집적 회로.
제 1 항에 있어서,

상기 기억 회로는 상기 제 1 비트수의 입력 데이터를 취입하기 위한 상기 제 1 수의 데이터 입력부를 갖고,

상기 제 2 비트수의 용장 입력 데이터를 받아, 상기 용장 구제 동작 시에, 상기 용장 제어 신호에 따라서 상기 제 1 수의 데이터 입력부 중 상기 제 2 수의 상기 데이터 입력부에 상기 제 2 비트수의 상기 용장 입력 데이터를 인가하는 용장 입력 선택 회로를 더 구비하는

반도체 집적 회로.