TW504700B

TW504700B - Semiconductor integrated circuit

Info

Publication number: TW504700B
Application number: TW090108414A
Authority: TW
Inventors: Hideshi Maeno
Original assignee: Mitsubishi Electric Corp
Priority date: 2000-07-24
Filing date: 2001-04-09
Publication date: 2002-10-01
Also published as: JP2002042484A; US6420896B1; KR20020009398A; JP4428829B2; KR100381806B1

Description

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置的記憶電路部分本發明係有關於半導體積體電路裝之測試電路及冗餘電路。對於半導體積體電路裝置的記憶電路部分，舉例而言，習知的測試電路及冗餘電路係如特開平8_9471 8號公報（USP58 1 55 1 2)所揭露的測試電路及冗餘電路。圖71〜圖74係繪示由具有測試電路及冗餘電路的ram所構成的習知半導體積體電路的圖式。圖？1係繪示圖72及圖 73的位置關係的說明圖。圖71係表示圖72與圖73的位置關係的說明圖。圖72及圖73係表示習知的RAM的電路構成的電路圖。圖74係表示具有在圖72及圖73中所示之比較電路的掃描正反器SFFC〜SFFC<i+4>各自的内部構成之電路圖0 如圖74所示，比較器201係由EX-0R閘202及NAND閘203 所構成，EX-0R閘202在一方輸入與他方輸入接受輸入資料 D及期待值資料EXP ’NAND閘203將一方輸入接續至—qr閘 202的輸出’在他方輸入上接受比較控制訊號cup。並且，以NAND閘203的輸出做為比較器201的輸出。 AND閘204將一方輸入接續至比較器2〇1的輸出，選擇器20 5在"〇"輸入上接受串列輸入（資料）Si ,將"輸入接續至A N D閘2 0 4的輸出’並在控制輸入上接受測試模式訊號 TM。然後，選擇器2 0 5根據測試模式訊號tm之，，1 ” 將

經由” 1"輸入厂0"輸入得到的訊號經由輸出部γ輸出D 選擇器206在"0”輸入上接受輸入資料D ,將"1”輸入接續至選擇器205的輸出部Y，並在控制輸入上接受移位模式

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訊號SM。然後，選擇器206根據移位模式訊號別之 /於//"，將=由"Γ輸入/"〇"輸入得到的訊號經由輪出部輸出。以經由此選擇器206的輸出部γ得到的訊號做出資料P。何立D-FF(D型正反器）207在D輸入上接續選擇器2〇6的輪出部Y，在栓扣（toggle)輸入T上接受時脈訊號（時鐘訊* 號）T ,以經由其〇輸出部得到的訊號做為資料輸出Q及輪出（資料）so輸出至外部，且回到AND閘2〇4的他方輸入。如圖72及圖73所示，5個具有圖74所示之電路構成的掃描正反器SFFC〜SFFC<i+4>被串接，而具有段錢測試用的掃描路徑。以下，在某些情況中掃描正反器SFFC<> 稱為SFFCC >。 1 亦即，8??(：<^+4>將串列輸入資料§11)〇“+4>做為争列輸入SI，將串列輸出S0接續至SFFC的串列輸入SI , 同樣地’串列接續SFFC<i+2>、SFFC 及 SFFC ,最後的SFFC的串列輸出SO被輸出做為串列輸出資料 S0D0 〇 SFFC〜SFFC<i+4>共同接受移位模式訊號別、測試模式訊號TM、比較控制訊號CMP及時脈控制訊號aj)Q(時脈控制訊號CKD0被輸入以做為時脈訊號τ)，並接受RAM2U的資料輪出D0〜D0，做為SFFC〜SFFC各自的輸入資料D aSFFC〜SFFC各自的資料輸出p變為資料輸出P〜P。％又，SFFC、、接受期待值資料EXPA以

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做為期待值資料EXP，SFFC〈i + l>、接受期待值資料 EXP/以做為期待值資料ΕΧΡ。換言之，比較動作的期待值可設定為在偶數位元與奇數位元不同的值。在構成冗餘輸出選擇電路的各選擇器2〇3〜233的”〇Η輸入上接受資料輸出D0〜D0<i+3>，在各個”1"輸入上接受資料輸出D0~D0<i+4>，在控制輸入上接受輸出資料 Ri + 1>〜F<i+4>。然後，構成冗餘輪出選擇電路的各選擇器203〜233的輸出被輸出以做為冗餘資料輸出 XD0〜XD〇<i+3> 〇 AND閘221〜223在各自的一方輸入上接受串列輸出 S〇〜S0<i+3> qAND221在他方輸入上接受and閘222的輸出，AND222在他方輸入上接受AND閘2(23的輸出，A卵在他方輸入上接受串列輸出s〇<i+4>。然後，and閉 221〜223的輸出變為輸出資+ ^ , S0<i+4>變為輸出資料F<i+4> 〇樹 XDI<「>方：二ΚΓ15在一方輸入上接受冗餘資料輸人 XDKD ,在他方輸入上接受輸出資料F ’在各自的"1 "輸入上 XDKi〉〜XDI，在控制輸入上接受輪出資^ F<1+2>~F<1+4>。再者，選擇器230~236根據在斤制發入μ 之τ/"1" ’輸出在"。"/··”輸入上；號。再者，0R閘215並非必須，沒有也可以。换又的訊然後’掃描路徑電路DISCAN輸入〇_15的輸出以做

504700 五、發明說明（4) 為輸入資料XI，輸入選擇器234~23 6的輪出做為輸入資料XI〜XI，輸入冗餘資料輸入XDI<i+4>以做為貝輸入資料XI<i+4>。 _ 掃描路徑電路0180人尺接受包含串列輸入資料811)1<1+4>的控制訊號CTRL，輸出串列輸出資料siD0 ,同時將輸入資料DI〜DI<i+4>輸出至RAM211之輸入資料和 DI〜DI<i+4>用的5位元輸入部。圖75係繪示掃描路徑電路d I SCAN的内部構成之電路圖。如同一圖式所示，掃描正反器SFFD〜SFFD<i+4>被串接。以下，在某些情況中掃描正反器SFFD<>被簡稱 SFFD< >。、、、圖76係繪示圖75所示之掃描正反器SFFDI<>的内部構成之電路圖。如同一圖式所示，SFFIHO係以選擇器241及 D-FF242構成，選擇器241在輸入上接受輸入資料d ,在 "I11輸入上接受串列輸入SI，在控制輸入上接受移位模式訊號SM。經由選擇器241的輸出部γ得到的訊號被授盥至 D-FF242 ,且被輸出做為資料輸出p。卜叮242在栓扣輸入τ 上接受時脈訊號Τ ,透過Q輸出輸出資料輸出Q及串列輸出 S0。回到圖75，SFFDI<> 係依照SFFDI<i+4>~SFFDI 的序串列地連接，SFFDKi+4〉接受串列輸入資料SIDI<i+4> 以做為串列輸入，SFFDKi〉輸出串列輸出資料SID〇以做為串列輸出so。 ' 移位模式輸入資料SMDI被共同輸入以做為

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被的移位模式信號別，時鐘資料CKDI =:1: 做為SFFDI，FDI<i+4>的輸入二SMDi 4 ，/列輸入資料SIDI<i+4>、移位模式輸入資料SMD ^時鐘資料c〇i相當於圖72的控制訊號ctrl。 f jRAM 211時，使用此掃描路徑電路discm，設定 :-二；。在圖72及圖73的例子中’係顯示RAM 211具有4 -Ui輸入A<0>〜<3>、1位元的寫入控制訊號we、5位 =的-貝料輸出訊號DCKi〉〜D0<i+4>、及資料輸入訊號 DI〜DI<i+4> 的情況。接著，透過上述的構成，說明RAM的測試動作。 (1)在進行RAM測試前，從rTM1=〇 ,SM=1」的狀離中，SID0端子（SID0<i+4>)移位"！"（如此例中，對5位元^ 描路徑需要5個時鐘）❹ ，各串列輪出SO變成 ’S0<i+3>=1 ，結果，在SFFC〜SFFC〈i+4> 中「S0=l ， S0<i+l>=l ， so<i+2>=1 S0〈i+4>=1 」。 (2)在「ΤΜ1 = 1，別=1」的狀態中’對全部的位址進打RAM測試。當進行測試用資料的寫入或讀出，適切制期待值EXKEXPA、EXPB)及比較控制訊號CMp(與cjjp=i工比較）。其結果若是故障（期待值ΕΧΡΑ、Εχρβ與“^的資料輪 D0<>不同），該SFFCO的比較器2〇1的輸出變成"〇"，其與時鐘信號T同步，且D-FF207被重置為"〇*·。、/、 504700 五、發明說明（6) 例如’在RAM211的資料輸出D〇對應的sFFC 被檢出為故障時，串列輸出3〇<^+2> = "〇"以〇^>, S0<i+1> ，S0<i+3> ，S0<i+4> 為"1") 〇 (3)在「TM1 = 0 ’ SM=1」的狀態中，測試結果從s〇D〇端子（S0D0)移出。進行RAM冗餘救濟動作的場合係在實行上述RAM測試動作的（1 )、（ 2 )之後，保持選擇器的控制信號ρ〈 >。舉例而言，由於在RAM的輸出資料D〇<i+2>對應的 SFFC<i+2>中，檢出故障，如上述，變成s〇 = „〇" (S0 ’S0<i+1> ，S0<i+3> ，S0<i+4> 為"1")。因此’選擇器230〜233的控制信號變為「F<i+4> = 1、 1^1+3^1、F<i+2> = 0、F = 〇」。結果，決定選擇器 23 0〜233的選擇設定内容，輸出資料D〇<i+4>被接續至冗餘資料輸出XD0，以下，D0被接續至XD0<i+2> , D0被接續至XD〇 被接續至xj)〇 ,不使用故障的輸出資料D〇。同樣地，決定選擇器234〜236 的選擇設定内容，冗餘輸入資料XDI被接續至資料輸入DI<i+4>，以下，XDI被接續至Dl與 DI，XDI 被接續至 DI，XDI 被接續至 DI 〇透過以上的接續切換，在MM 211中，即使輸出資料 D〇對應的記憶體電路上有故障，也可作為4位元輸出入的RAM，正常地動作。有關資料的輸出入，透過具備2個系統同樣的電路（例

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如，在上述的例子中，1=〇(資料輸aD〇<〇>〜D〇<4〉）、卜5(資料輸出D0<5>〜D0〈9>)的情況之2系統），可構成在 1 = 0、1 = 5中分別可救濟1個位元與2個位元的R AM 2丨1。時，使用10位兀的RAM，通常是用以做為進行8位元的輪出 [發明欲解決的課題] 在具備從前的測試電路之RAM中，具有下面示的問題點。；所 (1)無法測試有關冗餘資料輸出XD〇<>的選 230〜233的動作之正常•異常。 " 判斷可否進行救濟，當從SFFCOJFFki+O c果的移出時，.測試結果的冗 F〜F<1+4>的内容消失。 M 7寸 (3)為了將壓縮的測試結果移出以做為串列輸出卯，憶體測試裝置難以進行不良解析的問題。在於得到半導體積體電路，i且有m’本發明之目的料的冗餘輸出選擇電路之選擇動作擇冗餘輸出資電路。疋伴勃作良否的測試電路及冗餘 [用以解決課題的手段] 有關本發明之申請專利笳圖笛彳電路，包括：月寻扪乾圍第1項記載的半導體積體 τ 很踝几餘控制信號切記憶電路，輸出第1數目位元 _ 選擇電路，M p 1 kJ别®貝枓，几餘輸出、评电路，經由在冗餘救濟動作時

五、發明說明（8) ---- 寺美 ^ 數目^叹定内容，對應於前述選擇設定内容，從前述第1 目位立疋的輪出資料中選擇比前述第1數目位元小的第2數資料^的輸出資料，並輸出前述第2數目位元的冗餘輸出出資料及正反器群，與以前述第2數目位元的前述冗餘輸正反哭ί為資料輸入；其中前述冗餘控制信號係根據前述 & 15群的保持資料加以決定。的半i «申請專利範圍第2項的發明係申請專利範圍第1項時，強電路，其更具備在測試冗餘輸出選擇電路之選设定前述冗餘輸出選擇電路的前述選擇設定内容、擇内容設定裝置。评的半圍第3項的#明係申請專利範圍第2項記載料或前述=!:,前述正反器群係比較前述冗餘輸出資果之料與期待值資料，包含可實行得到比較結述正反器#勺=刖述第1數目的正反器，前述第1數目的前做為前述保前述第2數目位元之冗餘輸出資料分別數目位元的：：：：前述第2數目的正反器，與以前述第1 出資料分別ΐίΐ出資料中的前述第3數目位元之前述輸第3數目係包含^述資料的第3數目之正反器，前述匕3則述第！數目減去前述第2數目。的半導“體第i項的=係申請專利範圍第3項記載餘輪出選擇電^時]S 3缺數私目士的正反器在測試前述冗 4項中之：二gla圍第5項的發明係申請專利範圍第1項至第項記載的半導體積體電路，更具備：1 插項入至前第

2108-3908-PF.ptd 第11頁申妹直⑻*時前途比較動作被無效化❹ 五、發明說明（9) 述正反器群與前述冗餘輸出選擇電路情報的切換情報記憶裝置。艾間，C憶刖述切換申請專利範圍第β項的發明係的半導體積體電路，前述專利範圍第1項記載 '第巧、目位元之輸人資料的前述資料，在二二入受刖述第2數目位元之冗餘輸入 l述ΐ:數目几:救二動作時’根據前述冗餘控制信號，入:/:二刖述冗餘輸入資料授與前述第1數目的輪入部之中的前述第2數目的前中請專利範圍第7項的發明係中&直3 2 s 的半導體積體電路，其更呈備在測試月之：圍第項§己載時，強制設定前述冗餘輸擇！：之選擇内容設定裝置。31擇電路的别迤選擇設定内容申請專利範圍第8項的發明係申請專利範圍第6項或第 7項記載的半導體積體電路，更具備被插入前述記憶電路與前述冗餘輸入選擇電路之間，對應於前述第丨數目的資料輸入部設置的前述第1數目資料保持部，前述第i數目的前述資料保持部在前述冗餘輸入選擇電路為預定的選擇設定内容時，變成保持本身的保持資料之保持狀態。申請專利範圍第9項的發明係申請專利範圍第6項或第 7項記載的半導體積體電路，前述正反器群係包含對應於前述第1數目位元的輸出資料設置的前述第1數目的掃描正反器，前述第1數目的掃描正反器係從初段到最終段被串列地接續，可進行串列資料的移位動作，前述半導體積體

2108-3908-PF.ptd 第12頁 ^U4700 五、發明說明（10) __ 電路具備對應於前述第丨數目的資料輪有透過串列地動作，計算前述第丨數目=而被設置，具第1數目的資料保持部，與在測試記憶雷二數機能之前述目位元之輸出資料的測試結果被保持" 時，前述第1數前述掃描正反器各自的保持資料，其後’則述第1數目的的前述掃描正反器被移位動作丨個位元，將前述第1數目描正反器的串列輸出資料被輸出至外邹蚨終段的前述掃段的前述掃描正反器的串列資料輸入’並且回饋做為初根據透過前述第丨數目的資料保持部之吁迴路處理，數結果，進行第1數目的次數之記憶電能的計置。塔肩丨试用的控制裝申請專利範圍第10項的發明係申載的半導體積體電路，前述幻數目辱^圍第9項記前述冗餘輸入選擇電路為預定的選擇設通/〜料保持部在持本身的保持資料之保持狀態。内谷時，變成保申請專利範圍第11項的發明係申嗜直載的半導體積體電路，具備第！多工二專利甘㈣第3項記第1數目的正反器之第“立元數目的輸出。資料=自前述分類成比前述第1數目小的第4數目之個以上被，數目的前述扪群中，根據從外部得到的=二述號，透過將前述第1群内的前述正反器粗p 資料輸出做為第1選擇輸出資料，以輪 =科中之— 的前述第1選擇輸出資料。粉出前述第4數目位元申請專利範圍第12項的發明係申請專利範圍第u項記

2108-390g.PF.ptd 第13頁五、發明說明（11) 5的路，更具備在測試冗餘輸出選擇電路 ΐ内= 的選擇設定内容之選器邛共有一部分的構成要素。』1弟1夕工申請專利範圍第i 3項的發明糸由& 第12項記載的半導體穑；3明係申睛專利範圍第11項或前述第4數目位分沾弟/夕工器一 ’其將 w Λ 疋的則逃第1選擇輸出資料以2個以上分類目的：小的第5數目之第2群，在各個前述第5數將據從外部得到的第2選擇信號，透過將則逸第2群内的前述第！選擇輸出資料中之一為第2選擇輸出資料，以銓φ | 資科輸出做選擇輸出資料輸出則述第5數目位元的前述第2 [實施例之說明] 〈實施例1 > 圖卜圖3係繪示本發明實施例i <具有測試電路與電路的半導體積體電路的圖 <，圖！係說明圖2與圖3之、置關係的圖式，圖2與圖3係繪示半導體積體電路的電成之電路圖。傅、如圖2及圖3所示，實施例丨的半導體積體電路的電路構成’與圖71~圖76所示的先前的電路構成相比， SFFC<i+3>、SFFC<i+2>、SFFC、^“〈卜的資料輪 D的接續處從RAM 211的輸出資料D0、D〇、 D0、DO，分別變更為冗餘資料輸出XD〇、 XD0、XDO、XDO。再者，SFFC<i+4> 的資料

2108-3908-PF.ptd 第14頁 504700 五、發明說明（12) 輸入D的接續處係D0<i+4> ,並未改變先前的電路構成。又，輸入選擇器測試信號PF IN的AND閘21與輸出發信號PF0UT的AND閘22被追加。AND閘21在一方輪入上串列輸出S0<i+4> ,在他方輸入上接受選擇器測試信號又 PFIN，其輸出變成AND閘223的他方輸入。AND閘g 的接續與習知的構成一樣。AND閘22在一方輪入上接受日列輸出so ,在他方輸入上接受AND閘221的輸出。又寫入資料控制電路DIC0NT係對RAM 211進行資料寫入的控制電路，例如，使用圖4、圖6、圖7所示的電路:其 =，圖5是例示圖4、圖6中使用的掃描正反器SFFM内部構成的電路圖。由於圖4中所示的寫入資料控制電路DIC〇NT的構成盘圖75所示之掃描路徑電路MSCAN相同，圖5中所示的評叩！的内部構成與圖76所示的電路相同，其說明省略。圖6的構成之不同點為將從圖4之構成的輸入資料 <ι>〜DI<i+4>的輸出從SFFDI SFFDI〈i+4>的❾輸出變換成P輸出。圖7中所不的寫入資料控制電路Μ(：〇ΝΤ係由AND閘30、缺座ί 4 L〇R閑31、33，及反相器35所構成。反相器35接受控制信號FORCE01。 AND 閘 30、32、A 士 4/v . γτ/. , ντ . 04在一方輸入上接受輸入資料ΧΙ<ι>、 1 <1+4>’在他方輸入上共同接受反相器35的輸出。0R閘31、33在_太終x L， YT^XQX ^ ^ * 方輪入上接受輸入資料XI、勒入上接受控制信號FORCE01。因此，邏

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輯閘30~34的輸出被授與RAM 211以做為輸入資料 DI〜<i+4> 〇寫入資料控制電路DIC0NT的目的為在對各XD〇<>的擇器230~233的一方的資料輸入上給予"丨„，在他方的資料輸入上給予”0",控制對RAM 211的寫入資料（輸入資， DIO)。具體的，例如，控制DI<:i+4> = "0，，，DRi+3> = "ltf , DI<i+2>=”0n ，DI<i+l>:"i” ，Di=”〇"。在使用圖4之習知的掃描路徑（以資料輸出〇做為輸出信號）時，可實現將「〇1(π〇」移入（shin in)至 SFFDI-SFFDI<i+4> 〇在使用圖6之習知的掃描路徑（以資料輸出為輸出信號）時，可實現將「0101」移入至 SFFDI〜SFFDI ,並將"〇"設定於SFFDRi+4>。圖7的電路構成之場合可透過將控制信號FORCE01做為 "Γ來實現。有關圖6 ’在通常動作模式時係設定為SMDI = " 0”。又，有關圖7的電路，户1 ^叙& 4结$ 士〆 _上 ^电得’在通常動作模式時係設定為 F0RCEG1=：”G”。由於上述以外的構成係與圖71〜圖76所示的習知構成相同，故省略其說明。接著，進行動作的說明。透過將選擇器測試信號PFIN設定為,強制地成為冗餘控制信號之「F<i+4> = () ,F = ()，F<i+2> = Q ,

504700 五、發明說明（14) F〈i+1>=0 」。由此，在冗餘資料輸出XD0上傳送輸出資，料 D0，在 XD0 上傳送 D0，在 XD0 上傳送 D0，在XD0上傳送D0。因此，由於 SFFC、SFFC、SFFC、SFFC 的 D 信號的接續處分別變成D0、D0<i+2>、D0、D0 ,進行與具有圖71〜圖76所示之習知構成的測試電路的半導體積體電路相同的RAM 211之測試。接著，說明對構成冗餘資料輸出XD〇<>的冗餘輸出選擇電路的選擇器230〜233的測試方法。利用寫入資料控制電路DIC0NT，設定輸入資料 DI<i+4>="0" ，DI<i+3>="l" ，DI<i+2>="〇", DI = "r，DI = ”〇"，將資料寫入至RAM 211的特定位置。對此特定位置從RAM 211進行讀出的動作。結果，變成輸出資料D0<i+4> = ” 〇"，D0<i+3> = " Γ , D0<i+2> = " 〇"， DO<i+l>=”1" ， DO="〇" 〇利用強制地將選擇器230〜233的選擇設定内容全部設定為’ 0"輸入的狀態’以做為選擇器測試信號= "『，若使用SFFC進行測試，可檢證選擇器23〇〜233的一方之輸入（輸入0侧）是否正常地傳送以做為冗餘資料輸出〇〇<>。又，在選擇器測試信號PFIN = "1",且「s〇<i+4>-l， S0<im；l；S0^ SFFC<>進行測試，可檢證選擇器電路的他方之輸入（” 1"輸

第17頁 2108-3908-l¥.ptd 504700 五、發明說明（15) :入侧）是否正常地儻接丨*此，實施例!的半US餘資料輸出XD〇<>。料輸出則〇的選擇器綱〜233積體I路可進行有關冗餘資 SFFCO的測試可使用比較〇2 3的，試。又，使用動作。捕捉動作表干也可使用捕捉（capture) 扣的時ί 在通^切設定謂<> 並輸入被栓〈實施例2> 圖8〜圖1 〇係緣示太| # 的圖式，圖8俜脅干腫半導體積體電路 b H f 與圖10的位置關係之說明圖，圖9 及圖10係繪示半導體積體電路的電路構成之電路圖。與實施例1的構成相比較，增加了暫存器 REG<1+4>。在栓扣輸人T上共同接受時脈信號TR的暫存器REG〜REG<i+4>係由D型正反器構成。在暫存器REG的資料輸入D上接受串列輸出§〇<1> , 1料輸出Q變成AND閘22的一方輸入，在暫存器reg+ 的資料輸入D上接受串列輸出S0<iH> ,資料輸出卩變成A〇閘 221的一方輸入，在暫存器REG<i+2>的資料輸入^上接受串列輸出SO<i+2>，資料輸出Q變成AND閘222的一方輸入，在暫存器REG的資料輸入D上接受串列輸出8〇<1 + 3>，資料輸出Q變成AND閘223的一方輸入，在暫存器REG <i+4>的資料輸入D上接受串列輸出S0<i+4>，資料輸出q變成and閘 21的一方輸入。在如此的構成中，SFFC〜SFFC<i+4>的串列輸出 SO 〜S〇<i+4>，由於係從暫存器 REG 〜REG<i+4> 分

2108-3908-PF.ptd 第18頁 5U4700 五、發明說明（16) ---- 別被提供’在通常動作模式時，可將SFFC<>内部的正反器 207用做RAM 211的冗餘輸出資料的一時記憶用之輸出暫存器RE GO在])型正反器之外，也可以由主/從型的正反器或半閂鎖電路構成。〈實施例3> 圖11〜圖1 3/係繪示本發明之實施例3的半導體積體電路的圖式，圖11係繪示圖丨2與圖丨3的位置關係之說明圖，圖 12及圖13係繪不半導體積體電路的電路構成之電路圖。與實施例1的構成相比，追加ΑΝΙ)閘題⑽評^。and閘 ANDCM^PE在一方輪入上接受比較控制信號CMp，在他方輸入上接文比較控制信號CMPE，其輸出被輸入至sFFC<i+4>的比較控制信號CMP的輸入部。又，其他的構成係與實施例i 的構成相同。在實施例1的電路構成中，在測試選擇器230〜233的輸入"1"侧時，當進行SFFC<i+4>的問鎖資料的比較動作時，因不一致而變成S0<i+4> = "0"。因此，根據s〇D〇 判定會變得複雜。在實施例3的電路構成中，在測試選擇器23〇〜233的輸入’’ Γ’侧時，若設定比較控制信號.!^^ 〇„ ,可抑 SFFC<i+4>的比較動作。經由如此的控制，此測試的期待值因為將 S0<i+4>=1 ,S0<i+3>=l ,S0<i.2>=l ，S0<i.i>=i , S0 = l，全部統一為"Γ，所以根據s〇D〇<i+4>的判定變

2108-3908-限 ptd 第19頁 504700 五、發明說明（17) —---^_ 得容易。此時’若設定選擇器測試信號PF j N ="丨·，號PF0UT之"1"/"〇，，，可判定正常/異常。，透過輪出信〈實施例4 > 圖14〜圖16係繪示本發明之實施例4的丰的圖式，圖14係繪示圖15與圖16的位置關係體電路 15及圖16係繪示半導體積體電路的電路構成之電路圖，圖實施例4之具有比較電路的掃描路徑電例1的電路構成之SFFCXi〉〜SFFC<i+4>置：=:實， SFFD〜SFFD<i+4>及信號控制電路9的部分。^描電路部以外的構成係與實施例1相同。又，可置換^用^ 施例2、實施例3及以後描述的實施例之掃描正反器 SFFC〜 SFFC〈i + 4>。以下，將掃描正反器SFFD<> 為 SFFDO。如圖1 5所示’信號控制電路9係由邏輯閘41〜$ 2構成。 3輸入之AND閘41及3輸入之N0R閘42共同接受信號ANDSI、 CMP及TM ’反相|§43接受信號TM ’ OR閘44接受信號εχρα及信號CMP的反轉信號，NAND閘45接受信號EXPA及CMP，3輸入之0R閘46接受信號EXPA、CMP及SM，0R閘47接受信號 EXPB及信號CMP的反轉信號，NAND閘48接受信號EXPB及信號CMP 〇 0R閘49接受AND閘41及N0R閘42的輸出，NAND閘50接受信號SM及0R閘49的輸出，AND閘51接受NAND閘45的輸出及 0R閘46的輸出，AND閘52接受AND閘48的輸出及0R閘46的輸

2108-3908-PF.ptd 第20頁 504700 五、發明說明（18) :出。 t I 因此，NAND閘50的輸出被輸出以做為信號TMSI，反相器43的輸出被輸出以做為信號TMFB，0R閘44的輸出被輸出以做為信號CMP0LA，AND閘5 1的輸出被輸出以做為信號 CMP1LA，0R閘47的輸出被輸出以做為信號dmpolb , AND閘 52的輸出被輸出以做為信號CMP1 lb。如圖16所示，掃描正反器SFFD〜SFFD<i+4>係依照從SFFD<i+4>到SFFD的順序串列地接續，sFFD<i+4>接受信號SID0<i+4>做為串列輸入SI，SFFD的串列輸出 S〇 變成S0D0。掃描正反器SFFD〜SFFD<i + 4係分別由邏輯閘55〜62 及D-FF 63構成。0R閘55接受信號CMP1L及信號D，反相器 56接受信號D ’ 〇R閘57接受反相器56的輸出及信號CMP0L , 0R閘58接受信號TMFB及D-FF 63的Q輸出，〇R閘59係接受信號SI及TMS卜 NAND閘60接受0R閘55及0R閘57的輸出，NAND閘61接受 OR閘58及OR閘59的輸出，NOR閘62接受NAND閘60及NAND閘 61的輸出，d-FF 63在D輪入上接受nor閘62的輸出，經由其Q輸出得到的信號被輸出至外部以做為串列輸出信號 SO。又’到d-FF 63的時鐘輸入未圖示。掃描正反器SFFD〜SFFD接受冗餘資料輸出 XD0〜XD〇<1 + 3>以做為D輸入，掃描正反器sffd〈

504700 五、發明說明（19) 1 信η號T1U以做為信號CMP1L，接受信號CMP〇LA以做為 CMP0L，掃描正反器SFFD&SFFD共同接受作號 CMP1LB以做為信號CMP1L，接受信號CMp〇LB以做為cm^l\ 如此，偶數位元（even)的SFFD<>係輸入信號CMplu以做為信號CMP1L，輸入信號CMP0LA以做為信號CMp〇L，奇數位元（odd)的SFFDO係輸入信號CMP1LB以做為信號CMpiL，輸入信號CMP0LB以做為信號CMP0L。然後，掃描正反器SFFD〜SFFD<i+4>的串列輸出信號S0被輸出為S〇〜S0<i+4>。圖1 7係表示在實施例4的掃描路徑電路部中的各種信號的真值狀態的圖式。又，圖18〜圖24係表示在掃描正^ 器SFFD的各動作模式中之動作狀態的說明圖。以下，參照這些圖，進行通常（N0RMAL)、移位 (SHIFT)、保持（HOLD)、比較（COMPARE)、移位比較 (SHIFTING-COMPARE)、比較一次（COMPARE-ONCE)、設定 1 (SET1 )七個動作模式的說明。 Λ 首先，設定信號ANDSI = "0"，利用與習知相同的信號設定，設定通常模式、移位模式、保持模式、比較模可維持與圖74所示之SFFCO的互換性。、通常模式係由將RAM 211的輸出資料取入至的D-FF 63所構成。但是，在使用SFFC<>内的d_ff 63於冗餘控制時，必須停止供給D-FF 63的時鐘（未圖示於圖16 中）。如圖18所示，在通常模式中，為了將信號CMpiL、

2108-3908-PF.ptd 第22頁 504700 五、發明說明（20) CMP0L、TMFB 及TMST 錄贫 ,* 1 »· 幻又疋為 0 、I"、" I"及"I"，NAND 閘 61的輸出固定為”〇"，輸入信號〇被授與至d_ff 63的d輸入° 移位模式係透過SFFD〜SFFD<i+4>進行串列移位動

作模式。在以後述的比較模式進行比較前，將D-FF 6 3现疋為” I"時，可使用此移位模式。 "Μ〇ητ如圖19所不在移位模式中，為了將信號㈣11、 = P〇L、TMFB 及TMSI 設定為"厂、十、Μ"及"〇"，ΝΑ 〇的輸出固定為"〇"，串列輸入信號81被授與至D_FF 63的 D輸入0 保持模式係用於保持測試途中的測試結果。在使用 D-FF 63於冗餘控制時，可使用此模式（不必停止時鐘）。如圖2〇所示，在保持模式中，為了將信號CMPU、 CMPOL、TMFB 及mi 設定為"Γ、"Γ,、"〇"及"Γ, 1励閘 6〇的輸出固定為"0"，D-FF 63的Q輸出被回饋給D輸入。比較模式係比較RAM 211的輸出資料D〇D〇<i+4>與期待值（EXPA、EXPB)的模式。但是在比較前必 63設定為"1"。 η胃 u 然後’透過將對應於期待值的信號CMpiLe、 CMP0Lc(c=「A」、「b」）之任一方設定為"〇||，並給與時鐘，以進行比較動作。在RAM 211的輸出與期待值不同時，D-FF 63的值變成"〇«。 4f °卩位址的測試結束後，移位模式被設定以將測试結果讀出做為SIDCKi〉。假如在救濟動作時不須檢出測

504700 五、發明說明（21) 試結果，則在移位動作中就不須讀出測試結果。如圖21所示，在比較模式中，期待值為（expa)時，號CMP1L、CMP0L、TMFB 及TMSI 被設定為》bar(expa)"、 ° ,r (expa)fi、” 0"及” 1" 〇因此，D-FF 63的Q輸出為"丨"時，^肋閘61的輸出被固定為"〇"，透過輸入信號D與期待值（expa) 一致/不一致，將授與至D-FF 63的D輸入。一方面，在D - FF 63的Q輸出為"〇"時，透過將尺〇]) 61的輸出固定為"1"，且將Ν0Ι^^62的輸出固定為"〇"，輸入信號D和期待值（expa)的比較結果沒有關係，"〇"、與至D-FF63的D輸入。又移位比較模式係組合上述比較模式與移位模式（設〜 ANDSI = 1)。當檢出故障時（"〇”被閂鎖於D_FF 63上），<診< 報也被傳播至後段的SFFD<>(後段的SFFD的D_FF 63也^ ^ 播而變成"0")。與上述的比較模式相比，為了實現和比動作一起的移位動作，” 0"被預先輸出至外部以做殿 SODO，可縮短對RAM 211的不良之檢出時間。… 在後述的實施例6中敘述，透過在移位動作模作SFFDO，可直接以D-FF 63的輸出做為冗餘切換用= 擇器230〜2 33的冗餘控制信號之輸出資料F~F〈i+4f 如圖22所示，在移位比較模式中，期待值為^ = = ° 時，信號CMP1L、CMP0L、TMFB 及 TMSI 被設定為··b f "、"(expa)" 、 "0"及"0” 。 - ar(expa) 因此，D-FF 63的Q輸出及串列輪入信號SI均為"p

DU4/UU 五、發明說明（22) 的輪出被固，透過輸人信號D與期待值（expa) —致/不一致，將授與至dff⑸的〇輸入° 方f，在D~FF 63的〇輪出及串列輸入信號中至少一 m透過將隱閘61的輪出固定為τ，且將_ 閘6 2的輸出固定為” Q "，與輸 Μ ^ ^ ^ m ^ 仏旒D和期待值（expa)的比較釔果f有關係，，|〇"被授與至卜FF 63的〇輸入。比t _人模式係削減上述比較模式的蓄積動作，每i 較ίί均被取入至D FF 63，並在該次更新"F 63 t o"谷：二，比較模式係D，63-變成"〇"，就維持為0 ，比較一次模式則不維持。 a# 示’在比較一次模式中，期待值為(exPa) =，由於^細P1L、CMP〇L、TMFBaTMsi被設 baKexpa)"、"（expa)"、"” 及"υ,, =定為"〇"，透過輸入信號D與期 ”被致，將"1V"〇"授與至D-FF 63⑽輸入/ ) 不設定1模式係用以設定D__FF 63為"r。如圖2 4所示，在設定1爐4 a t CMPOL、TMFB及TMSI被設定中：，於信號CMP1L、狐又疋馮Γ、Η Γ»、丨丨1丨丨及》1" , „ 62的輸出被固定為””，將》 0R閘 i ^ ；將1授與至D_FF 63的D輸入。如上述，實施例4的掃插路徑 SFFC〜SFFC<i+4>的構成柏说1興貫狐例1的

比較一次模式及設定1模式， =，A 上述以外的模式由於具有了二進二：多樣的操作。 /、有與習知（實施例1的SFFC〜

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SFFC<i+4>的構成）的互換性，也可使用於其他的實施例中。〈實施例5> 實施例4的掃描路徑電路部 :25〜圖27係繪示本發明之實施例5的 1圖式’圖25係繪示圖26與圖27的 =電： 26及圖27係繪示掃描路徑電路部的電路構圖 =26及27所示，實施例5的掃描路圖。而f實施例4的電路構成中，追加A 變广具有ANDCMPE機能。便bi^D〈1+4> AND閘65接受NAND閘60的輸出以做為一方輸入，外部接受比較控制信號CMPE以做為他方輸入。缺後，AND 閘65的輸出變成_閘62的一方輪入。在_〈^4>内部中的其他構成係與實施例4的SFFD相同，SFFD<i+4>外部的構成則與實施例4的掃描路徑電路部相同。在使用實施例5的掃描路徑電路部的場合，測試選擇器230〜233的輸入"1"侧時，若設定比較控制信號 CMPE = "〇”，由於可抑制SFFC<i+4>的比較動作'與實施例3 同樣，根據信號S0D0<i+4>，容易進行判斷。〈實施例6> 在實施例6中，串列地接續掃描正反器SFFE~ SFFE<i+4> ’並設定掃描路徑。以下，將掃描正反 SFFEO 簡稱為SFFE<>。如圖31所示，SFFE〜SFFE<i+3>呈現與實施例4及實旅例5的SFFD〜SFFD實質上相同的電路構成，

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資料輸出P，同時接受時脈信號 NOR閘62的輸出被輸出做為 T至D-FF 63的栓扣輸入τ。如圖32所示，SFFE<i+4>呈現與實施例5的”1?1)<1 + 4> I質上相同的電路構成，N0R閘6 2的輸出被輸出做為資料廍出P，同時接受時脈信號T至D —FF 63的栓扣輸入τ。 SF〇〜SFFE<i+4>共同接受信號TMFB、信號TMSI及時脈控制信號CKD0(時脈控制信號CKD0被輸入以做為D-FF 63的時脈信號τ)，接受冗餘資料輸出XD〇〜XD〇以分別做為SFFE〜 SFFE的輸入資料D ,接受資料輸出D0<i+4>以做為SFFE<i+4>的輸入資料D。 SFFE、<i+2>、<i+4> 接受信號 CMP1LA 及 CMP0LA 做為期待值用的信號CMP1L及信號CMP0L，SFFE、<i+3> 接受信號CMP1LB及CMP0LB做為信號CMP1L及信號CMP0L。換 a之’比較動作的期待值在偶數位元與奇數位元時可設定不同的值。這些信號與動作模式的關係通通緣示於圖1 7 中〇 SFFE〜SFFE<i+4> 的串列輸出 S0〜S0<i+4> 被給與以做為選擇器230〜233的冗餘控制信號之輸出資料 F〜F<i+4> °SFFE〜SFFE<i+3>的資料輸出P分別變成資料輸出P〜P。再者，SFFE<i+4>透過比較控制信號CMPE，具備與實施例5的SFFE同樣的比較控制機能^其他的構成由於與實施例1相同，因此其說明省略。在如此的構成中，透過將SFFE〜SFFE<i+4>設定於

2108-3908-PF.ptd 第27頁 504700 五、發明說明（25) j移位比較模式並操作，例如，當在RAM 2 11的輸出資料 | D〇<i+2>對應的SFFE<i+2>上檢出故障時》每次給與時鐘 (時脈控制信號CKD0)，並依序傳送至SFFE、SFFE 上（在輸出D0、D0上沒有故障時也一樣）。最後，變成S0<i+4> = 1、S0 = l、SO = 0、 S0 = 〇、s〇 = 〇的狀態。這些 s〇〜s〇<i+4> 直接做為『<^ + 1>砰<1+4>，若用以控制選擇器23〇〜233的選擇設定内容，可實現期望的冗餘切換。接下來，說明冗餘資料輸出])〇<>的冗餘輸出選擇電路的選擇器230〜233的測試方法。透過寫入資料控制電路DIC0NT，設定DI<i+4> = "〇"、

Dl<i+3> = ”1"、DI<i.2> = ”〇"、DI = "l"、D1;:r"〇"，將資料寫入至RAM 211的特定位置。進行對此特定位置讀出動作。結果，變成D〇<i+4> = » 〇"、D〇 = „ p、 D0<i+2> = ”〇” 'DOCi + l〉：，” ”、D〇 = "〇H 〇在「S0<i+4>=〇、SO<i+3>=0 、SO<i+2>=〇、 s〇 = 〇」的狀態中，若使fflSFFE~SFFE。）在「S0<i+4>=1 、S0<i+3>=l 、S0<i+2>=l 、 SOO + l^i」的狀態中，若使ffiSFFE〜sFFE<iM> ，可檢證選擇器230〜233的他方之輸入(= 疋否傳送以做為冗餘資料輸出XD0O。侧）藉此，可進行有關冗餘資料輸出XD0〇的選擇器

504700 五、發明說明（26) --- 2 3 0〜2 3 3的動作之測試。 :〈實施例7> ：圖33〜圖35係繪示本發明之實施例7的半導體積體電路 i的圖式，圖33係繪示圖34與圖35的位置關係之說明圖，圖 34及圖35係繪示半導體積體電路的電路構成之電路圖。如同圖所示，透過串列地接續的4個掃描正反器 SFFE〜SFFE的串列接續，構成掃描路徑。在如此的構成中，移位模式動作可透過將信號 CMP1L、CMP0L、TMFB 及TMSI 設定為” 1”、” Γ，、” y、" 〇"加以實現’移位比較模式動作在期待值為（expa)時，可透過將信號CMP1L、CMP0L、TMFB 及TMSI 設定為"bar(expa)"、 "(expa)”、"〇,，及》〇"加以實現。 SFFE 〜SFFE從外部將信號SiD〇取入至 SFFE的串列輸入SI ,從SFFE的串列輸出S0將 S0D0輸出至外部。串列輸出S0被輸入至AND閘22的一方輸入，串列輸出S0〜S0.〜F，給與選擇器230〜233的控制輸·

2108.3908-PF.ptd 第 29 頁 504700 五、發明說明（27) 入。由於其他的構成與實施例6的電路構成相同，故省略其說明。在如此的構成中’在選擇器控制信號!^丨N =〇"的狀態下’進行輸出資料D0、D0、j)〇、D0 的測試，將串列輸出S0〜S0<i+3>設定為，且在選擇器測試信號PFIN = "r的狀態下，可進行輪出資料D〇<i+4> / D0<i+3>、D0、D0的測試。利用這2次測試，確認沒有2個位元以上的故障。然後，救濟動作時係在選擇測試信號PFIN = 1的狀態下’進行RAM測試（比較動作）。若在反錢測試中發現故障，在該時點’透過串列輸出S〇〜S0進行冗餘切換。若使用實施例7的電路，可省略1個掃描正反器，具有所謂可縮小電路規模的效果。 . 〈實施例8> 圖36〜圖38係繪示本發明之實施例8的半導體積體電路的圖式，圖36係繪示圖37與圖38的位置關係之說明圖，圖 37及圖38係繪示半導體積體電路的電路構成之電路圖。如圖37所示，冗餘資料輸出xinoxMu + g〉被輸入以做為寫入資料控制電路DIC〇NT2的輸入資料χϊ 〜XI，資料控制電路dic〇NT2的輸出資料 DI2〜DI2<i+4>被輸出。輪出資料DI2〜DI2被授與至選擇器11〜14的 "〇"輸入，輸出資料DI2〜DI2被授與至選擇器 11〜14的"1"輸.入。選擇器11〜13在控制輸入上接受輸出資

504700 五、發明說明（28) —^ :料F〜F<i+4>，選擇器14在控制輸入上接受選擇器控 |制信號PF IN，0R閘15在一方輸入上接受輸出資料並在他方輸入上接受輸出資料F。 QR閘15的輸出被授與至RAM 211的輸入資料用的輸入部，選擇器11〜14的輸出被授與至RAM 211的輸入資料 DI〜DI<i+4>用的輸入部。因此，RAM 211具有輸入資料DI〜DI<i+4>用的5位元的輸入部。如圖3 8所示，透過串列地接續5個掃描正反器 SFFE〜SFFE<i+4>的串列接續，構成掃描路徑，從外部將信號SID0<i+4>取入至SFFE<i+4>的串列輸入si，從 SFFE的串列輸出S0將信號S0D0輸出至外部。串列輸出S0被輸入至AND閘22的一方輸入，串列輪出S0〜S0<i+3>被輸入至AND閘22卜223的一方輸入，串列輸出S0<i+4>被輸入至AND閘21的一方輸入。然後，選擇器控制信號PF IN被輸入至AND閘21的他方輸入，AND閘21的輸出被輸入至AND閘223的他方輸入，AND 閘223的輸出被輸入至AND閘222的他方輸入，AND閘222的輪出被輸入至AND閘221的他方輸入，AND閘221的輸出被輸入至AND閘22的他方輸入，AND閘22的輸出被輸出至外部以做為信號PF0UT。然後，AND閘22卜223及21的輸出被給與至選擇器 230〜233的控制輸入，做為控制用的輸||{資料 F〜F。其他的構成與實施例6的電路構成相同，省略其說明。

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寫入資料控制電路DIC0NT2係用以對民錢211進行資料寫入的控制電路，例如，使用圖39、圖4〇、圖41所示的電路。圖39所示之寫入資料控制電路DIC〇NT2的構成係從圖4 的構成取代SFFDI<i+4>，使用通常的D-FF之正反器 FFDI<i+4>。此 FFDI<i+4> 係在 β 輸入接受信號 sn>I<i+4>，在T輸入接受信號CKDI，q輸出被輸出做為耵以“卷〉，同時變成SFFDI<i+3>的串列輸入SI。其他的構成係與圖4的構成相同，故省略其說明。SFFDI<>的構成係圖5所示的構成。圖40的構成與圖39的構成之不同點係將輸入資料 DI2~DI2輸出從SFFDI~SFFDI<i+3>的Q輸出置換成P輸出’將輸入資料DI2<i+4>的輸出從FFDI<i+4>的輸出置換成SIDI本身。、圖41所示的寫入資料控制電路DIC〇NT2的不同點係從圖7所示的電路中除去AND閘34，使用反相器35的輸出做為輸入資料DI2<i+4>。 0 在圖39、圖40及圖41中，DI〜DI<i+4>的名稱變更為DI2〜DI2<i+4>，也與圖4、圖5及圖7不同。在如此的構成中，在選擇器測試信號pF1N = " 〇»，的狀態下’從DIC0NT2 的輸入資料DI2<i+4>、DI2 、 DI2、DI2、DI2 被授與至 ram 211 的 DI<i+4>、DI 、DI<i+2>、DI、DI 用的輸入部。在此狀態下，如前述實施例所示，進行冗餘資料輪出 2108-3908-PF.ptd _ 32 頁 "^ — 504700 五、發明說明（30) XDOO的冗餘輸出選擇電路的選擇器23〇〜233的測試。在選擇器測試信號PFIN = ”1"，「S0<i+4> = 1、 S0 = 1、S0 = 1、S0=l」的狀態下，從 DIC0NT2 的輸入資料DI2 、DI2、DI2、 DI2 被授與至 RAM 211 的 DI<i+4>、DI 、 DI、DI用的輸入部，”i”被供給至輸入資料 DI用的輸入部上。其次，說明構成資料輸入部分的冗餘輸入選擇電路之選擇器11〜1 4的測試方法。 (1) 將資料控制電路DIC0NT2設定為DI2<i+4> = "〇，，、 D12 = ”1" 、DI2 = ”0"、DI2 = " 1"、 DI2 = "0,f 〇 (2) 在選擇器測試信號PFIN = " 0"的狀態下，將資料寫入至RAM 211的特定位置。 (3) 對該特定位置進行讀出RAM 211的動作。結果，變成輸出資料D0<i+4> = " 0"、D0 = " Γ 、 D0<i+2> = ”0"、D0 = "l"、DO:"〇" 0 (4) 在選擇器測試信號PFIN = "0"，期待值資料 ΕΧΡΑ = ”0"、ΕΧΡΒ = "Γ的狀態下，進行比較測試。 (5) 將資料控制電路DIC0NT2設定為DI = ”〇"、 DI = H Γ1 、DI = " 0"、DI =，，l"、 DI="0"。 (6) 在選擇器測試信號PFIN = "1"，「S0<i+4>=：i、 S0 = 1、S0<i+2> = l、S0=l」的狀態下，將資料

2i08-3908-PF.ptd 第33頁 504700 ;五、發明說明（31) i 寫入至RAM的特定位置。 (7 ) 對該特定位置進行RAM的讀出動作。結果，變成輪出資料D0<i+4> = " 1”、D0<i+3> = " 0" 、D0<i+2> = " l"、 D〇 = " 〇"、D0 = f, 1"。 (8) 在選擇器測試信號PFIN = ”0"，期待值資料 ΕΧΡΑ = " Γ、ΕΧΡΒ = ”0”的狀態下，進行比較測試。如此，透過（4)、（8)的比較測試，不僅資料輸出部 (XD0<>)的冗餘用選擇器230〜233，對資料輸入部的冗餘用選擇器11〜14也進行操作測試。實施例8的電路構成係以實施例6的電路做為對象加以改良，同樣地也適用於其他實施例的電路，對於構成資料輸入部的冗餘輸入選擇電路的選擇器也可進行操作測試。〈實施例9> 圖42〜圖44係繪示本發明之實施例9的半導體積體電路的圖式’圖42係繪示圖43與圖44的位置關係之說明圖，圖 43及圖44係繪示半導體積體電路的電路構成之電路圖。實施例9的半導體積體電路係透過通常的D-FF之正反器FFDI〜FFDl<i+4>與選擇器70〜73與0R閘75，來實現實施例8的資料控制電路DIC0NT2C特別是圖39所示的構成）與 0R閘15。以下，D型正反器FFDIO簡稱為FFDIO。 ^ 如這些圖所示，選擇器70〜73在"0”輸入上接受冗餘資料輸入XDI~XDI，在’’Γ輸入上接受 FFDI〜FFDI<i+4>的Q輸出。然後，在選擇器〜的控制輸入上被共同給與信號SMDI。選擇器70〜73的輸出變

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，選擇器11〜14的”1”輸入，選擇器71〜73的輸出變成選擇器11〜13的"0”輸入，選擇器7〇的輸出變成〇{?閘75的_方輸入0 選擇器14的"〇”輸入變成siDI<i+4>，選擇器π〜η的輸出被授與至FFDI〜輸入，_閘75的他方輸入變成輸出資料F，〇R閘75的輸出被授與至 FFDI 的D 輸入。、

FFDI〜FFDI<i+4> 係以FFDI<i+4> 、FFDI<i+3> 、 X x x FFDI的順序被串列地接續，在τ輸入上共同接受信號 CKDI，FFDI~FFDI<i+4> 的 Q 輸出被授與至 RAM 211 的輸入資料DI〜DI<i+4>用的5位元輸入部。又， FFDI的Q輸出被輸出至外部以做為信號如^^^。其他構成與圖36~圖39所示的實施例8相同，其說明省略。實施例9基本上係在FFDI~FFDI<i+4>的D輸入切換用的選擇器70〜73與FFDI〜FFDI<i+4>間，配置冗餘控制用的選擇器11〜14的構成。利用此構成，實施例9可能實現與實施例8等價的動作。例如，在SMDI = "1"，選擇器測試信號!^^"『的狀離中，由選擇器11〜14輸出"0”輸入，選擇器7〇〜73輸出" 入，透過FFDI〜FFDI進行移位動作。〈實施例10> 圖4 5〜圖4 7係繪示本發明之實施例1 q的半導體積體電路的圖式’圖45係繪示圖46與圖47的位置關係之說明圖，圖46及圖47係繪示半導體積體電路的電路構成之電路圖。

504700 五、發明說明（33) 實施例ίο的半導體積體電路係透過通常的D—FF之正反器FFDI〜FFDI<i+4>與選擇器70〜73與_閘75，來實現實施例8的資料控制電路DIC0NT2(特別是圖4〇所示的構成）與 OR 閘 15。 ” 如這些圖所示，FFDI〜<i+4>的d輸入被授與至KAM 211的輸入資料DI〜DI<i+4>用的輸入部。其他的構成與圖4 2〜圖4 4所示的實施例9的構成相同，其說明省略。透過此種構成，實施例10可能實現與實施例8等價的動作。例如，在SMDI = " 1"，選擇器測試信號pFiN = " 〇"的狀態中’與實施例9相同，進行移位動作。〈實施例11 > 圖48〜圖50係繪示本發明之實施例u的半導體積體電路的圖式，圖48係繪示圖49與圖50的位置關係之說明圖，圖49及，50係繪示半導體積體電路的電路構成之電路圖。 w實施例11的半導體積體電路係透過通常的D-FF之正反器FFDI<1>〜FFDI<i+4>與選擇器70〜73與選擇器1〇，來實現 K =5的資料控制電路DIC〇NT2(圖39或圖4〇所示的構成）如這些圖所示，新設置的選擇器1〇選擇㈣的輸出，在"!"輸入上接受FFDI=接：輸入上接受輸出資料F，其輸出被授與至 J 輪人。又，⑽閘75被省略。其他的構成與圖同~，其說Λ42略圖44所示的實施例9或實施例1㈣

2108-3908-PF.ptd 第36頁 504700 五、發明說明（34) —~ 利用此種構成，實施例1 1可能實現與實施例8等價的操作。例如，在SMDI = " 1"，選擇器測試信號pFIN = " 〇，，的狀態中，與實施例9、實施例1 〇相同，進行移位勳作。再者，透侧=”，，、叫”，，、的信號設定，FFDI〜FFDI<i+4>可全部設定為資料保持狀態（HOLD狀態）。 ' 在此狀態中，即使將時鐘給與信號CkdI， FFDI〜FFDI<i+4>的保持資料也不會變化。因此，在實施例11中可保持FFDIO的寫入資料。此資料保持動作也可用於對RAM 211的測試之資料輪入時’也可用於在通常動作中用以保持冗餘寫入資料之一時記憶用的輸入暫存器。、〈實施例12> 圖51〜圖53係綠示本發明之實施例12的半導體積體電路的圖式，圖51係繪示圖52與圖53的位置關係之說明圖，圖52及圖53係繪示半導體積體電路的電路構成之電路圖。實施例12的半導體積體電路係增加以邏輯閘構成實施例11的選擇器70〜73等的變更。如這些圖所示，0R閘25〜28在一方輸入上接受XDRi>〜 ，在他方輸入上共同接受信號SMDU。_閘36~39在一方輸入上接受FFDI〜FFDI〈i+4>的Q輸出，在他方輸入上共同接受信號SMDIS。AND閘17〜20在一方輸入上接受 0R閘25〜28的輸出，在他方输入上接受_閘36~39的輸出，輸出變成選擇.器10〜13的"0"輸入。這些邏輯閘群η〜20、

504700 五、發明說明（35) 25〜28、36〜39係與選擇器？〇〜73等價地工作。再者，新追加的選擇器16在"〇 "輸入上接受入，上在二"輸入上接受謂❾的串列輪出， …信號_ΕΝ，其輸出被給細E<i+4> AND閘23接受信號l〇〇pEN及信號s〇DI OR閘24在一方輸入上接受〇1)閘23的輸出，在他方輸-入上接受串列輸出S0，其輸出被輸出至外部以 S0D0 。构再者，AND閘53在一方輸入上接受AND閘23的輸出之反轉信號，在他方輸入上接受信號TMFB，其輸出被共同授與給SFFE〜<i+4>的了1卩3輸入。0R閘54在一方輸入上接受 AND閘23的輸出，在他方輸入上接受信號TMSI，其輸出被共同授與給SFFE〜<i+4>的TMSI輸入。其他的構成與圖4 8〜圖5 0所示的實施例11的構成相同，其說明省略。利用此種構成，實施例1 2可能實現與實施例丨丨等價的操作。但是，SMDIS = ” 111、SMDIX = M 〇’’與實施例η的 SMDI="〇"相當，SMDIS =，，0"、SMDIX = "i"相當於實施例 SMDI = !tlfl 〇因此，在SMDI S = " 0"、SMDI Χ = ” 1"(相當於實施例η的 SMDI = "1”），選擇器測試信號PFIN=”〇”的狀態下，進行移位動作。再者，透過SMDIS^O"、SMDIX = M"、ρρΐΝ =，，1”、

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30<^>〜80<丨+4> = 1的信號設定，1^1)1<^>〜171?1)1<1+4>可全部設定為資料保持狀態。 " 若將時鐘給與SMDIS = "P、SMDIX = ”0"、pfin = »〇"、 SIDI<i+4> = l 時，可將FFDI〜FFDI<i+4> — 概設定為 Η Γ*。此時，F F DI 的輸出Q變成，，1"。在將FFDI〜FFDI<i+4>全部設定為”1"之後，在 SMDIS = ’’0"、SMDIX = "1"、PFIN = "0"、SIDI<i+4> = 0 的狀態下，若反覆地進行移位動作，FFD1的輪出〇在4個時鐘“ 之前為"Γ1，在5個時鐘之後則變成"〇"。如此，可利用FFDI〜FFDI<i+4>做為5個時鐘的計數器。在實施例1 2中，附加一電路（rAM測試用控制裝置 (16、23、53、54))，其係利用 FFDI 〜FFDI 的上述計數動作，將儲存於具有比較電路的掃瞄正反器 SFFE〜SFFE<i+4>中的測試結果，串列地讀出至 S0D0，用以將其在SFFE〜SFFE<i+4>間循環，並儲存至原來的位置。透過設定L00PEN = "1"，切換操作選擇器16，構成從 S0D0至SFFC<i+4>的串列輸入SI的迴圈。在此狀態下，若同時進行利用上述 FFDI〜FFDI<i+4> 的計數動作與SFFE〜SFFE<i+4> 的測試結果的移位動作，在5個時鐘之後，各sffE<>會強制地變成「TMFB = 0 ’ TMSI = 1」的保持狀態。由此，測試結果被儲存於原來的SFFE<>。即使給與超過5個時鐘，也限定信

504700 j五、發明說明（37) -- 號L00PEN維持為"1”，由於AND閘23變成"1",各”⑽❶維持保持狀態，測試結果不移位。做為S0D0的從〇R閘24輸出的測試結果（在本例中為 5位元），透過半導體積體電路裝置内或外部的判定電路: 判定是否存在2位元以上的故障。若有2位元以上的故障，則判定為不可能救濟。利用上述的循環機能，由於測試結果回到原來的 SFFEO 的位置，設定 rPFIN=1，L〇〇PEN = 〇 ,smdis = i， SMDIX = 〇」，透過停止對SFFE<>的時鐘T(CKD〇),根據 SFTECi〉〜SFFE的儲存資料進行適當的冗餘切換。在實施例12中，使用以SMDIS ’SMDIX控制的邏輯閘做為在？？01<1>〜1^1)1<1+4>上設定"1"的裝置，不過也可使用其他裝置。舉例而言，利用FFDI〜FFDI的移位動作，也可實現從81〇1<1+4>移入。此時，給與比位元數多的時鐘，可進行移位動作。又，例如，也可使用具有設定機能的正反器做為FFDI〜FFDI<i+4>。如上述，在用以判定故障救濟之可否的移位動作時，透過使用做為計數器的RAM 211之輸入資料〇1設定用的 FFDI〜FFDI<i+4> ,可自動地將由SFFE〜SFFE<i+4> 到的測試結果在儲存於原來的位置^此時，即使給與比必須的位元數多的時鐘，也不會產生任何阻礙，在半導體積體電路裝置上搭載複數個RAM的場合，具有非常容易控制的效果。

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RAM Λ"!，在f載5位元的議及8位元的RAM及12位元的環動作1 過同時進行12個時鐘的移位動作（1位元循描正反芎’二：R:M的測試結果被返回並儲存於測試用掃细t反詻上的原來位置上。 0^閘24被附加用以使s〇D〇輸出表示以“的"p， 1=進行比必要的位元數多的位元數之移位動作的具判定雷並非必須）。若此0R閑24存在，對可否救濟的疋=控制會較容易。也就是說，以上述3個膽為右以12位元觀測3個RAM的s〇D〇 ,可此〇峨不存在時，例如，5位元糊的⑽ =aijo時，由於這個” 〇，，在額外的7個位元也被觀測， $此的控制便有必要，不過此缺點可利用叩閘24加以消〈實施例13> 實施例1 3目的在於透過記憶體測試裝置容易地進行 RAM之不良解析。在進行詳細的不良解析的場合，以具有比較電路的掃描正反器壓縮測試結果（失去原來情報的一部分）是不被期望的。希望不壓縮測試結果而輸出。不過，在内藏的RAM的輸出位元數超過以記憶體測試裝置處理的位元數的情形，有必要削減在多工器部未壓縮的位元數再輸出。實施例13表示此多工器部係以冗餘切換用的串列接續之AND閘（AND<0>〜<Π>)構成。圖54〜圖56係繪示本發明之實施例13的半導體積體電路的圖式，圖54係繪示圖55與圖56的位置關係之說明圖，

第41頁 2108-3908-PF.ptd 504700 五、發明說明（39) 圖55及圖56係繪示多工器部的電路構成之電路圖。實施例12前的實施例係表示冗餘控制用掃描正反器 (SFFCO、SFFD<>、SFFE<>)為〜〈i + 4> 的5位元構成的例子，在實施例13則為表示SFFC<〇>〜SFFC<17>的18位元構成的例子。

如這些圖所示’多工器部係由〇R閘〇題<〇>〜<17>、〇R 閘 0RC<3>、<7>、<11>、<15>、<π>、AND 閘 <0> 〜<17> 所構成。以下，簡稱之為〇RM<>、〇RC<>、AND<>。 SFFC<0>〜SFFC<17>的串列輸出so<〇>〜s〇<17>分別變成 0R閘ORM<0>〜0RM<17>的一方輸入，信號s〇被授與至⑽閘 ORM<0>、0RM<4>、0RM<8>、〇RM<12>、0RM<16> 的他方輸入上，信號 SI 被授與至 OR 閘〇RM<l>、〇rm<5>、0RM<9>、 0RM<13>、0RM<17>的他方輸入上，信號S2被授與至⑽閘 0RM<2>、0RM<6>、ORM<10>、〇RM<14> 的他方輸入上，信號 S3 被授與至 OR 閘〇RM<3>、0RM<7>、0RM<11>、〇RM<15> 的他方輸入上。輸出冗餘控制用輸出資料F<>的AND閘AND<0>~AMD<1 7> 在一方輸入上接受0R閘〇<〇>〜〇RM<17>的輸出，在AND閘 AND<0> 、 <1〉、 <2> 、 <4> 、 <5> 、 <6> 、 <8> 、 <9> 、 <10> 、 <12>、<13>、<14>、<16>的他方輸入上接受輸出資料 F<1> 、 <2> 、 <3> 、 <5> 、 <6> 、 <7> 、 <9> 、 <1〇> 、 <11> 、 <13> 、<14> 、<15> 、<17> ，在AND 閘AND<3> 、<7> 、<11> 、 <15>、<17>的他方輸入上接受0R閘0RC<3>、<7>、〈^〉、 <15>、<17>的輪出。a〇<0>〜<17>係相當於例如實施例1的

2108-3908-PF.ptd 第42頁 504700 五、發明說明（40) AND閘21、22、221〜223，AND<1>〜<17>的輸出變成輸出資料F<1>〜<17>，AND<0> 的輸出變成pF〇UT。然後，AND<〇>、 AND<4>、AND<8>、AND<12>、AND<16> 的輸出被輸出至外部以做為多工輸出MDO<0>~MDO<4>。 OR 閘 0RC<3>、<7>、<ΐι>、<ι5>、<17> 在一方輪入上共同接受信號CHOP，0R 閘〇rc<3>、<7>、<11>、<15>、及 0RC<1 7>在他方輸入上接受輸出資料F<4>、<8>、〈^〉、 <16>及信號PFIN。圖57係繪示產生多工器部控制用的信號S0〜S3的信號產生電路之構成例的電路圖。如同圖所示，解碼器79在2 位元輸入部BO、B1上接受2位元位址輸入SAO、SA1，做為解碼結果，從4位元輸出部γ〇〜γ3，輸出1位元的η i，，及3位元的H 0"。選擇器80〜83在"1"輸入上接受從輸出部γ〇〜γ3得到的信號的反轉信號，在"ο"輸入上共同接受信號SALL，在控制輸入上共同接受DECEN。圖58係繪示對應實施例1 3的多工器部之的構成例之說明圖。如同圖所示，RAM1係接受4位元的位址輸入 A<0>〜A<3>、寫入控制信號fE、輸入資料di<〇>〜di<17>、位元寫入（Bit-Write)控制信號bwc<0>~BWC<17> ,並輸出輸出資料D0<0>〜D0<17>。 RAM1全體的寫入動作係透過寫入控制信號麗而被控

2108-3908-PF.ptd 第43頁 504700 五、發明說明（41) 抑制寫入動作。對於此種RAM1，可進行相當於圖55及圖^ 之虛線的信號BffC<>的接續（位元寫入控制信號Bfc<> 必須，但希望存在）。、。首先，透過串列接續的以下’說明實施例1 3的多工器部的動作設定CH0P = " 1"，ORCO的輸出全部變成《 1 η， AND<0>〜<17>被分斷。例如，輸出輸出資料F<4>〜F<7>的AND<4>〜AND<7>構成 4輸入（〇RM<4>〜<7>的輸出）的AND閘。又，輪出輸出資料 F<16>、F<17> 的AND<16>、<17> 構成2 輸入（0RM<16>、<17> 的輸出）的AND閘。這些分斷的AND閘群與對應的〇RM<>組合，可構成多工器。例如，0RM<4>〜<7>的輸出被輸出至外部以做為利用 AND<4> 〜<7> 被 AND 演算的 MD0<1>。因為0RM<4>、0RM<5>、〇龍<6>、〇題〇之一方的輸入上被授與S0<4>、S0<5>、S0<6>、S0<7>，在他方輸入上被授與信號SO、S1、S2、S3，而決定如下的多工輸出 MD0<1> ° 「S0 = 0，Sl = l，S2 = l，S3 = l」時為MD0<1> = S0<4> , 「S0 = 1 ,S1 = 0 ,S2 = 1 ,S3 = 1」時為MD0<1> = S0<5> , 「S0 = 1 ,S1 = 1 ,S2 = 0 ,S3 = 1」時為UD0<1>=：S0<6> , rS0 = l ,S1 = 1 ,S2 = 1 ,S3 = 〇」時為md〇<1> = SO<7>。實施例13的多工器部，對於k=〇〜3，MD〇<k>決定如

504700 五、發明說明（42) 「S0 = 0，si = l，S2 = l，S3 = l」時為MD0<k> = S0<4*k>，「80 = 1，81 = 0,82 = 1,83 = 1」時為〇0<11> = 80<4外+1>， rS0 = l，Sl = l，S2 = 0，S3 = l」時為MD0<k> = S0<4*k + 2>，「S0 = 1，Sl = l，S2 = l , S3 = 0 j 時為MD0<k>:S0<4*k + 3>。在實施例13中，有關k = 4，MD0<k>決定如下。 rS0 = 0，Sl = l，S2 = l，S3 = l」時為MD0<k> = S0<4*k>，「S0 = 1 ’ Sl = 〇，S2 = l，S3 = l」時為MD0〈k> = S0<4*k+l>， rS0 = l , si = l，S2 = 0，S3 = l J 時為MD0<k> = ”H，rS0 = l , Sl = l，S2 = 1，S3 = 0」時為MD0<k> = "l"。「S0 = 1，S1 = 1，S2 = 1，S3 = 1」時，全部的MD0<> 均變成”1"。rSO = 〇，si = 0，S2 = 0，S3 = 0」時，MD0<k> 變成 S0<4*k>、S0<4*k+l>、S0<4*k + 2>、S0<4*k + 3> 的AND 演算結果。如上述，信號S〇、si、S2、S3的設定，透過上述圖57 ，示的電路可容易地產生。SA〇、SA1係被擴張的位址信號，在假定圖58的RAM時，相當於追加位址輸入A<4>、 A<5> 〇「通常動作時可經由DECEN = "〇"、SALL = "0",信號設定「S〇 = 〇，S1 = 0，S2 = 0，S3 = 0」（BWCO 全部為, 〇RM<0>〜<17>的輸出變成串列輸出s〇<〇>〜〈17 現。 Λ 接續i i ΐ內ί ϊ:例13中’由於利用冗餘切換用的串列抑制電路規模的增大。』構成多工器部，可

504700 五、發明說明（43) 在進行RAM1的不良解析時，反覆以下2個周期的改變位址A<0>〜A<3>、SA0(A<4>)及SA1(A<5>)。 (1) 在信號PFIN = " 0"的狀態（以冗餘選擇器選擇〇h輸入侧），將RAM 1的輸出資料取入至具有比較電路的掃描正反器SFFC<0>〜SFFC<17>?的FF 。 (2) 在CH0P = ”1"、DECEN = "1"的狀態，SFFC<0>〜<17> 的輸出資料輸出以做為MD0O。取代上述（1 )，也可以是（1)’在PFIN = 0的狀態（以冗餘選擇器選擇h〇h 輸入侧），將RAM的輸出資料與期待值比較，將該比較結果取入至具有比較電路的掃描正反器”““卜”代“了”的 FF。例如，使用圖23所示的比較一次（c〇mpare一〇nce)模式’可實現上述（1 )，。在實施例1 3係表示使用冗餘切換用的串列接續的^^ 閑，構成4位元的多工器部的情況，當然也可構成2位元以上的同樣的多工器部。〈實施例14> 即使適用在實施例1 3所示的多工器部，多工輸出 MDOO的位元數大到記憶體測試裝置無法處理的程度時，必須追加削減未資料壓縮之位元數的第2多工器部。 =如’RAM的輸出位元數為72位元，多工輸出豹〇〇的 ί:ίΛ18位元時’在要變換成比這個小的9位元時，需要有第2夕工器部，實施例1 4即在於實現此點。圖係、、a示本發明之實施例14的半導體積體電路之第

2108-3908-PF.ptd 第46頁 504700 五、發明說明（44) 2多工器部的電路圖。如同圖所示，第2多工器部減少18位元的第1多工輸出 MD01<0>〜<17>的位元數，直接輸出9位元的第2多工輸出 MD02<0>〜<8> ，由0R 閘ORG<0>〜<17> 及AND 閘ANG<0>〜<8>所構成。0R閘ORGO及AND閘ANGO簡稱為〇RG<>及ANGO。第1 多工輸出MDO<0>〜<17>相當於實施例13中透過多工器部的多工輸出MDO<0>〜<4>。 0R閘ORG<0>〜<1 7>分別在一方輸入上接受第1多工輸出 MDO<0>〜<1 7>，ORG<0>〜<8>在他方輸入上共同接受信號 NO ’QRG<9>〜<17>在他方輸入上共同接受信號μ σ ANG<0>~<8>在一方輸入上接受〇rg<〇>〜<8>的輸出，在他方輸入上接受0RG<9>〜<17>的輸出，其輸出變成第2多工輸出 MDO〈0>~<8>。圖60係繪示產生第2多工器部控制用的信號N1、N2之信號產生電路的構成例之電路圖。如同圖所示，選擇器68在"1"輸入上接受被擴張的位址輸入ΝΑΟ ’在’0”輸入上接受信號nall。選擇器69在，,Γ* 輸入上接受位址輸入ΝΑΟ通過反相器67得到的反轉信號，在"0"輸入上接受信號NALL。在選擇器68、69的控制輸入上共同輸入信號DECEN。此種構成的信號產生電路，若，根據位址輸入ΝΑ0，佗號㈣、Ν1中，一方變為” q« ,他方變成η 1"。因此，實施例14的第2多工器部，對於k = 〇〜8 ,第2多工輸出MD02<k>，在「N0 = 0，Nl = l」時，MD〇2<k> =

第47頁 504700 五、發明說明（45) MD01<k> ，在「N0=1 ，N1=0」時，MD02<k>= MD01<k+9> 。又，在「N0 = 1，N1 = 1」時，全部的MD02O變成"1”。「N0=0 ’S1=0」時，MD02<k> 為 MD01<k> 與MD01<k+9> 的 AND演算結果。因此，根據第2多工輸出〇02<0>〜<8>，可利用可進行 9位元的記憶體測試之記憶體測試裝置進行解析。圖61係綠示在實施例14中可能利用的不良結果輸出電路的電路構成之電路圖。如同圖所示，AND閘64接受第2多工輸出MD02<0>〜<8>，輸出其AND演算結果做為檢出信號 PF 〇 ; 因此，在DECEN = ” 0”、NALL = " 0”的狀態下，透過檢出信號PF的》1» /" 〇"，可能檢出在MD〇1<>全體中的良/否 (Pass/Fail)。但是，在實施例13中必須使用上述（1)，進行RAM的不良檢出。又，圖61所示的電路在實施例非必要。〈實施例15> 即使適用在實施例1 3所示的多工器部，多工輸出 MDOO的位元數大到記憶體測試裝置無法處理的程度時，必須追加削減未資料壓縮之位元數的第2多工器部。、一例如，RAM的輸出位元數為72位元，多工輸出〇〇<>的位兀數為18位元時，在要變換成比這個小的5位元時，需要有第2多工器部，實施例丨5即在於實現此點。圖62係繪示第2多工器部之電路構成的電路圖。如同圖所示’第2多工器部減少18位元的第1多工輪出

504700 五、發明說明（46) MD01<0>~<17>的位元數，直接輸出5位元的第2多工輸出 MDO2<0>~<4> ，由0R 閘ORH<0>〜<17> 及AND 閘ΑΝΗ<0>〜<4>所構成。0R閘0RH<>及AND閘ANH<>簡稱為〇RH<>及ANH<>。第1 多工輸出MD01<0>〜<17>相當於實施例13中透過多工器部的多工輸出MDO<0>〜<4>。 0R閘ORH<0>〜<17>分別在一方輸入上接受第1多工輸出 MD01<0>〜<17>，〇R閘〇RH<〇>〜<3>及〇RH<9>的他方輸入上被授與信號NO，0R閘〇RH<5>〜<8>及〇RH<14>的他方輸入上被授與信號Nl，0R閘〇RH<10>〜<13>的他方輸入上被授與信號 N2，0R閘0RH<15>〜<17>及〇RH<4>的他方輸入上被授號 N3。、… ΑΝΗ<0> 接受〇RH<0>、<5>、<1〇>、<15> 的輸出， AMU〉接受 0RH<1>、<6>、<n>、<16> 的輸出，mh<2> 接受 0RH<2>、<7>、<12>、<17> 的輸出，ANH<3> 接受 0RH<3>、<8>、<13> 的輸出，ANH<4> 接受〇rh<4>、<9>、 <14>的輸出，其輸出變成第2多工輸出〇〇2<〇>〜〈4>。 ♦ * 係繪不產生第2多工器部控制用的信號N0~N3之信说產生電路的構成你|夕| 9# Λ 電路圖。如同圖所示，解碼器89在解碼社果：；B1上接受2位元位址輸入_、NA1，做為果。從4位元輸出部γ"3 ’輸出ι位元的"”及3位選擇器9 0〜9 3在Μ 1Η於X u n a ^ ^ ^ ^ ^ ^ " 'ΡΥ0^Υ3 41 f,J ^ 制輸入上共同輪入共同接受信號NALL，在控

2腦-3 讎-PF.ptd 第49頁 504700 五、發明說明（47) 實施例15的第2多工器部，對於k = 0〜3，MD0<k>決定如下。 ΓΝ0 = 0，Ν1 = 1，N2 = l，Ν3 = 1」時為MD02<k> = S0<k>，「N0 = 1，N1=0，N2 = 1，N3 = 1」時為MD02<k>:MD01<k + 5>，「N0 = 1，Nl = l，N2 = 0，N3 = l」時為MD02<k> = MD01<k+10>，「N0 = 1，Nl = l，N2 = l，N3 = 0」時為 MD02<k> = MD01<k+15>(但是，M0D2<3> = "r)。在實施例15中，有關k = 4，MD02<k>決定如下。「N0 = 0，Nl = l，N2 = l，N3 = l」時為MD02<4> = MD01<9>，「N0 = 1，N1 = 0，N2 = l，N3 = l」時為MD02<4> = MD01<14>， rN0 = l，N1 = 1，N2 = 0，N3 = l」時為MD02<4> = " 1H， rN0 = l，N1 = 1，N2 = l，N3 = 0 j 時為MD02<4> = MD01 <4>。「N0 = 1，N1 = 1，N2 = 1，N3 = 1」時，全部的MD02O 均變成"1”。「N0 = 0，N1=0，N2 = 0，N3 = 0」時，對於k = 0〜4， MD02<k> 變成MD01<k>、MD01<k + 5>、MD01<k + 10>、 MD01<k + 15>(但是，k = 3、4時，MD01<k + 15> 不存在）的 AND 演算結果。如上述，信號NO〜N3，與實施例13 —樣，可利用上述圖63所示的電路容易地產生。ΝΑΟ、NA1為被擴張的位址信號。如上述，在實施例15中，根據第2多工輸出〇02<0>〜 < 4 >，可利用邛進行5位元的記憶體測試之記憶體測試裝置進行解析。圖64係繪·示在實施例1 5中可能利用的不良結果輸出電

2108-3_.PF.ptd 第50頁 504700 五、發明說明（48) 路的電路構成之電路圖。如同圖所示，AND閘74接受第2多工輸出MDO2<0>〜<4> ’輸出其and演算結果做為檢出信號 PF 〇因此，在DECEN = "〇"、NALL = "〇"的狀態下，透過檢出信號PF的"Γ厂0"，可能檢出在龍01<>全體中的良/否 (Pass/Fai 1)。但是，在實施例13中必須使用上述（1)，進行RAM的不良檢出。又，圖64所示的電路在實施例15中並非必要。〈實施例16> 圖65~圖67係繪示本發明之實施例μ的半導體積體電路的圖式，圖65係繪示圖66與圖67的位置關係之說明圖，圖66及圖67係示半導體積體電路的電路構成之電路圖。實施例1 6的半導體積體電路係由實施例丨2的構追加OR閘85~88 ’0R閘76、77，娜閘78。屬閘17~2 1 2輸入被擴張至3輸入。 w 0R閘85~88在一方輸入上接受信號別⑽，在他上接受FFDI~FFDI的Q輸出，0R閑85〜88的輸出變成AND閘17~20的第3輪入。侧®雙 0R閘76在一方輸入上接受信號別"，在他方受FFDKi+4〉的Q輸出。01?閉77在一方輸入上接上接 SHH〈i+4>，在他方輸入上接受信號SMMS。。琥 A〇m8接受則76、77,其輸出被授與的"0"輸入。其他的構成因為鱼圈y -从成相同，其說明省略。\圖5卜圖53所不的實施例12

2108-3908-PF.ptd 第51頁 504700 五、發明說明（49) 〇〇如此構成的實施例16，加上實施例12的動作，可以约早的信號設定，分別在FFDI〜FFM<i+4 β 持動作（HOLD狀態）。上實仃貝枓保換言之，若設定SMFB:"0"、SMDIS = "1” ”、 PFIN = ” 〇",各FFDI<>可將自身的q輸出資料取入至^輸入。此資料保持動作可用於對RAM 211進行測試時，也可用於在通常動作中做為用以保持冗餘寫入資料的一時記憶用的輸入暫存器。 " 在實施例9或實施例1〇中，因為在吓!)！。上進行資料保持動作，必須將其他的SFFE〜SFFE<i+4>的串列輸出 S0 設定於「s〇<i+4> = l ,S0<i+3> = l ,S0<i+2> = l， S0 = i」，在實施例16中則無此必要，具有信號控制變得非常容易的效果。〈實施例17> 圖6 8〜圖7 0係繪示本發明之實施例1 7的半導體積體電路的圖式，圖68係繪示圖69與圖70的位置關係之說明圖，圖69及圖70係示半導體積體電路的電路構成之電路圖。實施例1 7的半導體積體電路係由實施例1 2的構成，再追加OR閘94〜99。如這些圖所示，OR閘94在一方輸入上接受信號 SIDI<i+4>，在他方輸入上接受信號SMDIS，其輸出被授與給選擇器14的” 0”輸入。 OR閘95〜99在一方輸入上共同接受信號S0ALL，在他方輸入上接受串·列輸出S0〜<i+4>。然後，OR閘95的輸出

2108-3908-PF.ptd 第52頁 504700 五、發明說明（50) 變成AND閘22的一方輸入’〇R閘96〜98的輸出變成and間 22卜223的一方輸入，0R閘99的輸出變成AND閘21的一方輸入。其他的構成因為與圖51〜圖53所示的實施例12相间，其說明省略。如此構成的實施例1 7，加上實施例1 2的動作，可以簡單的信號設定，分別在FFDI〜FFDI<i+4>上實行資料保8 持動作（HOLD狀態）。 ' ’、換言之，若設定S0ALL = "1"、SMDIS = "〇，，、 SMDIX = " 1"、信號PFIN = " Γ，與實施例16 — 樣，各ffdk〉可將自身的Q輸出資料取入至D輸入。在組合本實施例1 7與實施例1 3的多工器部時，也可共用0R閘95〜99與在實施例13中的0R閘〇rm<>。又，追加用於輸出信號PF0UT部分的〇R閘95並非必須，沒有也可以。〈其他〉做為被冗餘救濟的RAM的輸出也可直接使用冗餘資料輸出XD0O ,或是代以使用SFFC(SFFD ,81?〇)<>的1>輸出。具備几餘控制用的暫存器REG的場合也可使用sffco 的Q輸出（將SFFC内的FF用以做為輸出暫存器）。使用SFFCO的P輸出或Q輸出做為被冗餘救濟的RAM的輸出的場合，具有所謂使用掃描路徑（SID〇至 S0D0),容易對被接續至它的邏輯電路進行掃描測試優點。在本說明書的複數個實施例中，以信號—⑽表示被控

. .............................................................................. _ 五、發明說明（51) __ 制的比較抑制機能，此為希夂香德為ϊ 士 * 命望但非必須的機能。闵仏. 各實施例中，也可進行削除比較抑因此，在具體上可削除有關信號CMPE的閘電路。電路之變更。丨：[發明的效果]

在本發明的申請專利範歷M 路由於具備以第2數目位元的冗餘於二載的半導體積體電的正及罘淼μ J 餘輪出資料做為資料鈐入的正反益_，利用根據正反器群的保巧貝，入控制信號，適當地切換冗餘輪出選擇電路的披、疋的冗餘料，可比較容层i 一 f新保持第2數目的冗餘輸出資的判斷。路的選擇動作的良否申請專利範圍第2項記载的半導體擇内容設定裝置測試冗餘輸出///路積趙電路在利用選投定冗餘輸出選擇電路的選擇設定、因為可強制地制信號簡單地設定上述選擇設定内容，，可不使用冗餘控申明專利範圍第3項記載的半導體地切換冗餘輸出選擇電路的選擇設體電路透過適當的正反器得到冗餘輸出資料與期二利用第2數目比較容易地進行冗餘輸出選擇電路的2 =較結果，可斷。刃選擇動作之良否的判再者’在申請專利範圍第4頊中的第3數目的正反器，因為測試;導體積體電路較機能被無效化，透過無助於冗餘幹1輪装出選擇電路時比目之正反器’可避免實行比較動作的不^择電路的第3數卜}適。

2108-390B-PF.ptd 第54頁五、發明說明（52) 申請專利範圍第5項記載的半導體積體電路透過更星備切換情報記憶裝置，可使用正反器群做為記憶電路的冗餘輸出資料之一時記憶部。 =4專利範圍第6項記載的半導體積體電路利用根據 ^ I群的保持資料被決定的冗餘控制信號，適當地切換 ^I入選擇電路的選擇設定内容，在將第2數目位元的 ^笛9^1入資料輸入至記憶電路後，從記憶電路被輪出以做 " 目位元的冗餘輸出資料，透過在正反器群上重新 ίΠ的：：較容易地進行冗餘輸入選擇電路的選擇動作專利範圍第7項記載的半導體積體電路在利用選擇電路時，因為可強制地制信號簡單地設；容，可不使用冗餘控數目口載的半導體積體電路™ /由姓#、邛仅為几餘輸入資料的一時記憶部。憶電路測：用二=^項記載的半導體積體電路中的記迴圈處理，其上過目Γ:欠數的1位元試結果做為串為初段的掃描正反器的串列，在以測的保持資料可=料輸出後’第1數目的掃描正反器 :::可回到原來的測試結果保持狀態。 1數目之記載的半導體積體電路可利用第貝計保·持部做為冗餘輸入資料的一時記憶部❹

五、發明說明（53) 多工21=1項數記載的半導體積體電路透過第1 為比第1數目小的第4數'目之= =經由多;輸出做出資：出貝枓的資料内容不壓縮，可輸出做為第丨選擇輸内容圍第12項記載的半導體積體電路透過選擇將裝置構成簡略ft。 p共有—冑分的構成要素，可多工Π專項記載的半導體積體電路透過第2 輪出二: = = 數目位元的第!選擇輸出資料的資：選:壓出貝科，第4 做為第2選擇輸出資料。不壓縮，可輸出 [圖式簡單說明] 示：2與圖3之位置關係的說明圖。路圖。導體積體電路的電路構成之電圖3係繪示實施例丨之半路圖。路的電路構成之電圖4係繪示寫入資料控圖。㈣制電路之内部構成例的電路圖5係繪示掃描正反器的係：示寫入資料控制電路的内部】= 圖7係繪示.寫入資料控制電路的内部^之電路圖。 |傅成之電路圖。

2108-3908-PF.ptd 第56頁 504700 五、發明說明（54) 圖8係繪示圖9與圖1 〇之位置關係的說明圖圖9係繪示實施例2之半導體積體電路的電路構成之電路圖圖1 0係繪示實施例2之半導體積體電路的發 ^ _ 〜電路構成電路圖。圖11係繪示圖1 2與圖1 3之位置關係的說日月圖圖12係繪示實施例3之半導體積體電路的 ° 〜电路構成之電路圖之圖1 3係繪示實施例3之半導體積體電路 μ电路構戚之電路圖。圖1 4係繪示圖1 5與圖1 6之位置關係的說明圖。圖15係繪示實施例4之掃描路徑電路部的電路構成之電路圖。圖1 6係繪示實施例4之掃描路徑雷敗 ^ 路部的電路構成之電路圖。圖1 7係繪示實施例4之掃描路徑雷々 —t电路部中的各雜信號之真值狀態的說明圖。 it幻合稷明圖圖1 8係繪示掃描正反器之通常模式中的動作狀態之說圖1 9係繪示掃描正反器之移值燼明圖。。心秒位模式中的動作狀態之說明圖圖20係繪示掃描正反器之保持 ^ ^ ^ ^ 。打姨式中的動作狀態之說式中的動作狀態之說圖2 1係繪示掃描正反器之比較模

2108-3908-PF.ptd 第57頁丨五、發明說明（55) 明圖。圖22係繪示掃描正反器之移位莫式巾的動作狀態《現明圖。之1 f Μ係繪不掃描正反器之比較一次模式中的動作狀態祝明圖。說明 ^ 24係繪示掃描正反器之設定i模式中的動作狀態之 =25係繪示圖26與圖27之位置關係電路Γ。6係繪示實施例5之半導體積體電路的電路構成之電路Γ。7係繪示實施例5之半導體積體電路的電路構成之圖28係繪示圖29與圖30之位置關係的說明圖。圖2 9係繪示實施例6之半導體積體雷電路圖。償體電路的電路構成之圖3 0係繪示實施例6之半導體藉辦電路圖。體積體電路的電路構成之圖31係繪示在圖30中使用的掃> 電路圖。卸撝正反器的電路構成之之電路圖圖32係繪示在圖30中使用的拇# ^广圖。正反器的電路構成圖33係繪示圖34與圖35之位置關係圖34係繪示實施例7之半導體積體 ® 電路圖。檟體電路的電路構成之

2108-3908-PF.ptd 第58頁 504700 i五、發明說明（56) 圖35係繪示實施例7之半導體積體電路的電路構成之電路圖。圖36係繪示圖37與圖38之位置關係的說明圖。圖37係繪示實施例8之半導體積體電路的電路構成之電路圖。圖38係緣示實施例8之半導體積體電路的電路構成之電路圖。圖3 9係繪不寫入資料控制電路的内部構成例之電路圖40係繪不寫入資料控制電路的内部構成例之電路圖41係緣示寫入資料控制電路的内部構成例之電路圖α 圖42係繚不圖43與圖44之位置關係的說明圖。圖43係繪示實施例9之半導體積體電路的電路構成之電路圖。圖44係繪示實施例9之半導體積體電路的電路構成之電路圖。圖45係繪示圖46與圖47之位置關係的說明圖。圖46係繪示實施例10之半導體積體電路的電路構成之電路圖。圖47係繪示實施例1〇之半導體積體電路的電路構成之電路圖。圖48係繪示圖49與圖50之位置關係的說明圖。

2108-3908-PF.ptd 第59頁 504700 五、發明說明（5Ό 圖49係繪示實施例11之半導體積體電路的電路構成之電路圖。圖50係繪示實施例11之半導體積體電路的電路構成之電路圖。圖51係繪示圖52與圖53之位置關係的說明圖。圖52係繪示實施例1 2之半導體積體電路的電路構成之電路圖。圖53係繪示實施例1 2之半導體積體電路的電路構成之電路圖。圖5 4係#會示圖5 5與圖5 6之位置關係的說明圖。圖55係繪示實施例1 3之多工器部的電路構成之電路圖。圖5 6係繪示實施例1 3之多工器部的電路構成之電路圖57係繪示多工器部控制用的信號產生電路的構成例之電路圖。圖58係繪示對應於實施例13之多工器部的RAM之構成例的說明圖。圖59係緣示實施例14之第2多工器部的電路構成之電路圖。圖6 0係繪示多工器部控制用的信號產生電路的構成例之電路圖。圖61係繪示不良結果輸出電路的電路構成之電路圖。圖62係繪示實施例15之第2多工器部的電路構成之電 2108-3908-PF.ptd —雔⑽答 ------ 504700 五、發明說明（58) " --- 路圖。圖63係繪示多工器部控制用的信號產生電路的構成例之電路圖。圖64係缘示不良結果輪出電路的電路構成之電路圖。圖65係繪示圖66與圖67之位置關係的說明圖。圖66係繪示實施例丨6之半導體積體電路的電路構成之電路圖。圖67係繪示實施例16之半導體積體電路的電路構成之電路圖。圖68係繪示圖69與圖70之位置關係的說明圖。圖69係繪示實施例17之半導體積體電路的電路電路圖。圖70係繪示實施例17之半導體積體電路的電路構成之電路圖。圖71係繪示圖72與圖73之位置關係的說明圖。 *播Γ: Ϊ::具備測試電路與冗餘電路的習知的R AM電路構成之電路圖。圖7 3係繪示具備測試雷敗A 勝雪物挑#儉物簡 4為€路與几餘電路的習知的RAM電路構成之電路圖。圖74係繪示具有腫A ^ ^ ^ ^ ^ m ^ 圖2及圖？3所不的比較電路之掃描正反器的内部構成之電路圖。之電路圖。圖75係繪示掃描路徑電路DISCAN的内部構成圖7 6係繪示圖7 5所示$ > X g % a & 叮丁之知描正反器的内部構成之電路

504700 五、發明說明（59) 圖。 [符號說明] 1、211 RAM，9 信號控制電路， 10〜14、16、70〜73、230〜236 選擇器， 17〜22、55、65、78、221 〜223 ^ ANDO、ANDCMPE、 ANGO ^ ANHO AND 閘， 24〜28 > 36~39 H 76 ' 77 〜85〜88 〜94〜99 ' 0RC<>、0RGO、0RHO、0RM<> OR 閘， REGO 暫存器， FFDIO D型正反器， SFFC<>、SFFD<>、SFFEO 掃描正反器。

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Claims

申請專利範園 t 一種半導體積體電路，包括·· j憶電路，輪出第1數目位元的輸出資料；餘抑：出選擇電路，經由在冗餘救濟動作•，根據冗號切換選擇設定内容，對㈣前述數目位元的輪出資料中選擇比前述第1數目元的冗餘於屮次目位疋的輪出資料，並輸出前述第2數目位几的几餘輸出資料；及料做丄與以前述第2數目位元的前述冗餘輸出資料加以決=述几餘控制#號係根據前述正反器群的保持資在測試項的半導體積體電路，更包括擇電路的前述選擇時，強制地設定前述冗餘輸出選 3 免定内容之選擇内容設定裝置》前述正反第2項的半導體積艘電路，其中’ 出資料與Hi;:實輸出資料或前述輸數目的正反器；ΐί二較結果的比較動作之第1 截曰办-〇 ’則返第1數目的前述正反器包含以今、+.埜9 2數目二冗器餘輸及出做為各個前述保持資料的V述第第3數目的正反器1 =二科，為各個前述保持資料的前述第2數目^目㈣第3數目係從前述第1數目中減去 4.如申請專利範圍第3項的半導體積體電路，其中， 2108»3908.PF.ptd 第63頁 504700 六、申請專利範圍前述第3數目的正反器在前述冗餘輸出選擇電路測試時，前述比較動作被無效化。 5.如申請專利範圍第1、2、3或4項的半導體積體電路’更包括被插入於前述正反器群與前述冗餘輸出選擇電路間，記憶前述切換情報的切換情報記憶裝置。 6·如申睛專利範圍第1項的半導體積體電路，其中，前述記憶電路具有用以取入前述第1數目位元之輸入資料的前述第1數目的資料輸入部；更包括接受前述第2數目位元的冗餘輸入資料，在則述；L餘^救濟^動作時’根據前述冗餘控制信號，將前述第 it 士目位^疋的則述冗餘輸入資料授與前述第1數目資料輸入的則述2數目的前述資料輸入部之冗餘輸入選擇電 7. 在測試擇電路 8· 更包括對應於資料保輸入選保持資 θ· 正反器明專利範圍第6項的半導體積體電路，更包括輸入選擇電路時，強制地設定前述冗餘輸入選定内容之選擇内容設定裝置。前、1範圍第6項或第7項的半導體積體電路，前^ L 電路被插入於前述冗餘輸入選擇電路間，持^ ^目的資料輸入部而設置的前述第1數目的付七，前述第1數目前擇電路為預定的選擇設定内f容枓：，持:上前料之保持狀態。円备時，變成保持本身的如申睛專利範圍第6 群係包.含對應於前述第體電路，前述位7L的輪出資料設置 504700 六、申請專利範園，前述第1數目的掃描正反器，前係從初段到最終段被串列地接續正反器動作； τ進灯串列資料的移位前述半導體積體電路具備對應輸入部而被設置，刚過串列地：二Τ數，的丄料目的二十數機能之前述第1數目的資料保持部及述第1數測分ίί试δ己憶電路時’前述第1數目位元之輸出資料的保持做為前述第1數目的前述掃描的保持資料，其徭，膝舴從器谷自移位動作1個位_ , 目的刖述掃描正反器被資料被輸出至外V並终且段口的/Λ掃描正反^ ^ 的串列資料於入^/ 饋為初段的前述掃描正反器的= =數機能的計數結果，進行第1數s 。己隱電路測試用的控制裝置。 1數目10的圍第9項的半導體積體電路，前述第的選擇設述冗餘輸入選擇電路為預定態。mu變成㈣本身㈣㈣料之保持狀第1多1工圍第3項的半導體積體電路，更包括數目的輪出資斛、、1來自前述第1數目的正反器之第1位元 4數目之第1群^個以上被分類成比前述第1數目小的第從外部得到=在各個前述第4數目的前述S1群中，根據反器的輪出=1選擇信號，透過將前述第1群内的前述正別出身.枓中之一資料輸出做為第！選擇輪出資料， 2108.3908-PF.ptd 第65頁 504700

i六、申請專利範圍㈣4數目位元的前述第lit擇輸卜 :如申請專利範圍第u項的半導體積體電路，更包冗選擇電路時，強制設定前述冗餘輸出選擇電$的選擇設定内容之選擇内容設定裝置，· 前述選擇内容設定裝詈盘箭夕分的構成要素。裝置與刖逸第1多工器部共有-部更包1括32 =請專利範㈣11或12項的半導體積體電路，擇ίΐϊ社部’其將前述第4數目位元的前述第1選之^群在以』”上分類成比前述第4數目小的第5數目、群在各個前述第5數目的前述第2群中，辆嫱你从邛得到的第2選擇信號，透過將前述第卜擇輪出杳袓野門的則述第1選屮1健’ 一資料輸出做為第2選擇輸出資料，以給出則述第5數目位元的前述第2選擇輸出資料。輪

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