JPH0729395A - Ｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置Info
- Publication number
- JPH0729395A JPH0729395A JP5154950A JP15495093A JPH0729395A JP H0729395 A JPH0729395 A JP H0729395A JP 5154950 A JP5154950 A JP 5154950A JP 15495093 A JP15495093 A JP 15495093A JP H0729395 A JPH0729395 A JP H0729395A
- Authority
- JP
- Japan
- Prior art keywords
- data
- eeprom
- bit
- stored
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 EEPROMのチェッカパターンテストを容易かつ
短時間で実行可能なEEPROM装置の提供を目的とする。 【構成】 データ用のEEPROM50に記憶されるべきデータ
として２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”55(H) ”((H)は16
進数を表す) 、即ち”01010101(B) ”((B)は２進数を表
す) を書き込むとECCコードとして”5(H)”( ”0101(B)
”) を自動的に生成し、また２進表示で”０”を先頭
として以下”１”と”０”とが反復するデータたとえ
ば”AA(H) ”( ”10101010(B) ”) を書き込むと、 ECC
コードとして”A(H)”( ”1010(B) ”) を自動的に生成
する ECCコード生成部19を ECCコード生成部６に備え
る。
短時間で実行可能なEEPROM装置の提供を目的とする。 【構成】 データ用のEEPROM50に記憶されるべきデータ
として２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”55(H) ”((H)は16
進数を表す) 、即ち”01010101(B) ”((B)は２進数を表
す) を書き込むとECCコードとして”5(H)”( ”0101(B)
”) を自動的に生成し、また２進表示で”０”を先頭
として以下”１”と”０”とが反復するデータたとえ
ば”AA(H) ”( ”10101010(B) ”) を書き込むと、 ECC
コードとして”A(H)”( ”1010(B) ”) を自動的に生成
する ECCコード生成部19を ECCコード生成部６に備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、EEPROMと付属回路とで
構成されていてEEPROMの信頼性を保証するために所謂チ
ェッカパターンテスト(Checker Pattern Test)が行われ
るEEPROM装置に関し、より具体的には、たとえばICカー
ド用のワンチップマイクロコンピュータに内蔵されてい
るEEPROM装置に関する。
構成されていてEEPROMの信頼性を保証するために所謂チ
ェッカパターンテスト(Checker Pattern Test)が行われ
るEEPROM装置に関し、より具体的には、たとえばICカー
ド用のワンチップマイクロコンピュータに内蔵されてい
るEEPROM装置に関する。
【０００２】
【従来の技術】図３はEEPROMを内蔵したワンチップマイ
クロコンピュータの従来の一般的な機能構成を示す機能
ブロック図であり、具体的には所謂５端子型のICカード
の構成が示されている。図３において、参照符号１はCP
U であり、ユーザプログラムに従ってデータ処理を行
う。このCPU1により処理されるユーザプログラムはROM2
に格納されている。また、CPU1により処理されたデータ
の内の一時記憶が必要なデータはRAM3に格納される。こ
れらのCPU1, ROM2, RAM3はバス14にて相互に接続されて
いる。
クロコンピュータの従来の一般的な機能構成を示す機能
ブロック図であり、具体的には所謂５端子型のICカード
の構成が示されている。図３において、参照符号１はCP
U であり、ユーザプログラムに従ってデータ処理を行
う。このCPU1により処理されるユーザプログラムはROM2
に格納されている。また、CPU1により処理されたデータ
の内の一時記憶が必要なデータはRAM3に格納される。こ
れらのCPU1, ROM2, RAM3はバス14にて相互に接続されて
いる。
【０００３】参照符号４は入出力制御回路であり、参照
符号９乃至13にて示されている外部接続端子の内の I/O
端子13とバス14との間に接続されている。この入出力制
御回路４は、外部から入力されたシリアルデータをパラ
レルデータに変換してバス14へ出力し、またバス14から
与えられるパラレルデータをシリアルデータに変換して
I/O端子13から外部へ出力する。
符号９乃至13にて示されている外部接続端子の内の I/O
端子13とバス14との間に接続されている。この入出力制
御回路４は、外部から入力されたシリアルデータをパラ
レルデータに変換してバス14へ出力し、またバス14から
与えられるパラレルデータをシリアルデータに変換して
I/O端子13から外部へ出力する。
【０００４】参照符号５はEEPROM装置を示しており、参
照符号50にて示されているプログラマブルデータメモリ
としてのEEPROMと、ECC(Error Checking and Correctio
n)回路６, ECC回路用EEPROM７, データラッチ回路８等
にて構成されている。EEPROM50はCPU1による処理結果の
データ等の常時格納が必要なデータを格納する。ECC回
路６はバス14からEEPROM50に入力されて記憶されるデー
タの誤り訂正符号(ECCコード) を生成して ECC回路用EE
PROM７に記憶させる。また、 ECC回路６は、EEPROM50に
記憶されているデータが読出された際には対応するECC
コードをECC回路用EEPROM７からバス14へ出力する。
照符号50にて示されているプログラマブルデータメモリ
としてのEEPROMと、ECC(Error Checking and Correctio
n)回路６, ECC回路用EEPROM７, データラッチ回路８等
にて構成されている。EEPROM50はCPU1による処理結果の
データ等の常時格納が必要なデータを格納する。ECC回
路６はバス14からEEPROM50に入力されて記憶されるデー
タの誤り訂正符号(ECCコード) を生成して ECC回路用EE
PROM７に記憶させる。また、 ECC回路６は、EEPROM50に
記憶されているデータが読出された際には対応するECC
コードをECC回路用EEPROM７からバス14へ出力する。
【０００５】ECC回路用EEPROM７は ECC回路６により生
成された誤り訂正符号を記憶すると共に、上述の如く必
要に応じてバス14へ出力する。また、データラッチ回路
８はバス14からEEPROM50に書き込まれるべきデータ及び
ECC回路６により生成された ECCコードをラッチする。
成された誤り訂正符号を記憶すると共に、上述の如く必
要に応じてバス14へ出力する。また、データラッチ回路
８はバス14からEEPROM50に書き込まれるべきデータ及び
ECC回路６により生成された ECCコードをラッチする。
【０００６】なお図３に示されている従来のEEPROM装置
では、EEPROM50は８ビット幅でマトリックス状にメモリ
セルが配列されており、各８ビット幅の行に１個の８ビ
ットデータを記憶する。また ECC回路用EEPROM７は４ビ
ット幅でマトリックス状にメモリセルが配列されてお
り、各４ビット幅の行に１個の ECCコードを記憶する。
しかし、両EEPROM50, ７はハードウェア的には一体であ
り、ｎビット幅でマトリックス状にメモリセルが配列さ
れた１個のEEPROMの各行のｎビットの内のｍビットと残
りのｎ−ｍビットとをEEPROM50と ECC回路用EEPROM７と
に使い分けている。従って、EEPROM50にデータが記憶さ
れた場合にはそのデータが記憶されたEEPROM50の行と同
じ ECC回路用EEPROM７の行にそのデータの ECCコードが
記憶される。換言すれば、EEPROM50及び ECC回路用EEPR
OM７を構成するEEPROMのｎビットの一行にｍビットの一
つのデータとそのｎ−ｍビットの ECCコードとが連続し
て記憶される。
では、EEPROM50は８ビット幅でマトリックス状にメモリ
セルが配列されており、各８ビット幅の行に１個の８ビ
ットデータを記憶する。また ECC回路用EEPROM７は４ビ
ット幅でマトリックス状にメモリセルが配列されてお
り、各４ビット幅の行に１個の ECCコードを記憶する。
しかし、両EEPROM50, ７はハードウェア的には一体であ
り、ｎビット幅でマトリックス状にメモリセルが配列さ
れた１個のEEPROMの各行のｎビットの内のｍビットと残
りのｎ−ｍビットとをEEPROM50と ECC回路用EEPROM７と
に使い分けている。従って、EEPROM50にデータが記憶さ
れた場合にはそのデータが記憶されたEEPROM50の行と同
じ ECC回路用EEPROM７の行にそのデータの ECCコードが
記憶される。換言すれば、EEPROM50及び ECC回路用EEPR
OM７を構成するEEPROMのｎビットの一行にｍビットの一
つのデータとそのｎ−ｍビットの ECCコードとが連続し
て記憶される。
【０００７】参照符号９乃至13は前述の如く外部接続端
子であり、９は電源電圧が供給される電源(Vcc) 端子,
10は接地電位が接続される接地(GND) 端子, 11はリセッ
ト信号が入力されるリセット(RST) 端子, 12はこのマイ
クロコンピュータの動作クロックが供給されるクロック
(CLK) 端子, 13は前述した如くシリアルデータが入出力
される I/O端子である。これらの外部接続端子９乃至13
は図３に示されているICカード用ワンチップマイクロコ
ンピュータが適宜の装置に挿入された場合にその装置側
の端子とそれぞれ接続される。
子であり、９は電源電圧が供給される電源(Vcc) 端子,
10は接地電位が接続される接地(GND) 端子, 11はリセッ
ト信号が入力されるリセット(RST) 端子, 12はこのマイ
クロコンピュータの動作クロックが供給されるクロック
(CLK) 端子, 13は前述した如くシリアルデータが入出力
される I/O端子である。これらの外部接続端子９乃至13
は図３に示されているICカード用ワンチップマイクロコ
ンピュータが適宜の装置に挿入された場合にその装置側
の端子とそれぞれ接続される。
【０００８】図４は上述の ECC回路６の概略の回路構成
を示す回路図である。図４において、参照符号15にて示
されている部分はEEPROM50に記憶されるべき８ビットの
書込みデータDB0 〜DB7 を入力して４ビットの ECCコー
ドを生成する ECCコード生成部である。なお、８ビット
の書込みデータDB0 〜DB7 は本来はバス14からデータラ
ッチ回路８を介してEEPROM50に書込まれるデータである
が、バス14から ECC回路６にも同一のデータが与えられ
て ECCコード生成部15により ECCコードが生成される。
を示す回路図である。図４において、参照符号15にて示
されている部分はEEPROM50に記憶されるべき８ビットの
書込みデータDB0 〜DB7 を入力して４ビットの ECCコー
ドを生成する ECCコード生成部である。なお、８ビット
の書込みデータDB0 〜DB7 は本来はバス14からデータラ
ッチ回路８を介してEEPROM50に書込まれるデータである
が、バス14から ECC回路６にも同一のデータが与えられ
て ECCコード生成部15により ECCコードが生成される。
【０００９】また、参照符号16は ECCコード生成部15に
より生成された ECCコードとＥＥＰＲＯＭ装置５外部の
ＣＰＵ１からバス14を介して与えられる４ビットの信号
D0〜D3とのいずれかを選択出力する切換え回路である。
切換え回路16はCPU1から与えられる制御信号WR18により
制御されるが、この制御信号WR18がハイレベルである場
合は外部から入力された４ビットの信号D0〜D3を、制御
信号WR18がローレベルである場合は ECCコード生成部15
が生成した ECCコードを選択出力する。この切換え回路
16から出力された信号EB8 〜EB11が ECCコード17として
データラッチ回路８を介して ECC回路用EEPROM７に与え
られて記憶される。
より生成された ECCコードとＥＥＰＲＯＭ装置５外部の
ＣＰＵ１からバス14を介して与えられる４ビットの信号
D0〜D3とのいずれかを選択出力する切換え回路である。
切換え回路16はCPU1から与えられる制御信号WR18により
制御されるが、この制御信号WR18がハイレベルである場
合は外部から入力された４ビットの信号D0〜D3を、制御
信号WR18がローレベルである場合は ECCコード生成部15
が生成した ECCコードを選択出力する。この切換え回路
16から出力された信号EB8 〜EB11が ECCコード17として
データラッチ回路８を介して ECC回路用EEPROM７に与え
られて記憶される。
【００１０】ところで、 ECCコード生成部15は４ビット
の ECCコードを生成するために４組の ECCコード生成回
路151 〜154 にて構成されている。なお、各 ECCコード
生成回路151 〜154 はいずれも４個の２入力 EXNORゲー
トにて構成されている。
の ECCコードを生成するために４組の ECCコード生成回
路151 〜154 にて構成されている。なお、各 ECCコード
生成回路151 〜154 はいずれも４個の２入力 EXNORゲー
トにて構成されている。
【００１１】第１の ECCコード生成回路151 では、 EXN
ORゲート151aにはDB0 とDB1 とが入力され、 EXNORゲー
ト151bには EXNORゲート151aの出力信号とDB3 とが入力
され、 EXNORゲート151cには EXNORゲート151bの出力信
号とDB4 とが入力され、 EXNORゲート151dには EXNORゲ
ート151cの出力信号とDB6 とが入力されている。第２の
ECCコード生成回路152 では、 EXNORゲート152aにはDB
0 とDB2 とが入力され、 EXNORゲート152bには EXNORゲ
ート152aの出力信号とDB3 とが入力され、 EXNORゲート
152cには EXNORゲート152bの出力信号とDB5 とが入力さ
れ、 EXNORゲート152dには EXNORゲート152cの出力信号
とDB6 とが入力されている。
ORゲート151aにはDB0 とDB1 とが入力され、 EXNORゲー
ト151bには EXNORゲート151aの出力信号とDB3 とが入力
され、 EXNORゲート151cには EXNORゲート151bの出力信
号とDB4 とが入力され、 EXNORゲート151dには EXNORゲ
ート151cの出力信号とDB6 とが入力されている。第２の
ECCコード生成回路152 では、 EXNORゲート152aにはDB
0 とDB2 とが入力され、 EXNORゲート152bには EXNORゲ
ート152aの出力信号とDB3 とが入力され、 EXNORゲート
152cには EXNORゲート152bの出力信号とDB5 とが入力さ
れ、 EXNORゲート152dには EXNORゲート152cの出力信号
とDB6 とが入力されている。
【００１２】第３の ECCコード生成回路153 では、 EXN
ORゲート153aにはDB1 とDB2 とが入力され、 EXNORゲー
ト153bには EXNORゲート153aの出力信号とDB3 とが入力
され、 EXNORゲート153cには EXNORゲート153bの出力信
号とDB7 とが入力され、 EXNORゲート153dには EXNORゲ
ート153cの出力信号とDB0 とが入力されている。第４の
ECCコード生成回路154 では、 EXNORゲート154aにはDB
4 とDB5 とが入力され、 EXNORゲート154bには EXNORゲ
ート154aの出力信号とDB6 とが入力され、 EXNORゲート
154cには EXNORゲート154bの出力信号とDB7 とが入力さ
れ、 EXNORゲート154dには EXNORゲート154cの出力信号
とDB0 とが入力されている。
ORゲート153aにはDB1 とDB2 とが入力され、 EXNORゲー
ト153bには EXNORゲート153aの出力信号とDB3 とが入力
され、 EXNORゲート153cには EXNORゲート153bの出力信
号とDB7 とが入力され、 EXNORゲート153dには EXNORゲ
ート153cの出力信号とDB0 とが入力されている。第４の
ECCコード生成回路154 では、 EXNORゲート154aにはDB
4 とDB5 とが入力され、 EXNORゲート154bには EXNORゲ
ート154aの出力信号とDB6 とが入力され、 EXNORゲート
154cには EXNORゲート154bの出力信号とDB7 とが入力さ
れ、 EXNORゲート154dには EXNORゲート154cの出力信号
とDB0 とが入力されている。
【００１３】図５はデータラッチ回路８の構成を示すブ
ロック図である。このデータラッチ回路８は12ビット構
成であり、上述の４ビットの ECCコードEB8 〜EB11及び
８ビットのデータDB0 〜DB7 をラッチするが、それぞれ
の１ビット分の回路は参照符号20にて示されているよう
な２個のインバータを逆並列接続した一般的なラッチ回
路で構成されている。
ロック図である。このデータラッチ回路８は12ビット構
成であり、上述の４ビットの ECCコードEB8 〜EB11及び
８ビットのデータDB0 〜DB7 をラッチするが、それぞれ
の１ビット分の回路は参照符号20にて示されているよう
な２個のインバータを逆並列接続した一般的なラッチ回
路で構成されている。
【００１４】ところで、このようなEEPROM50を内蔵する
ワンチップマイクロコンピュータでは、EEPROM50と ECC
回路用EEPROM７とのチェッカパターンテストを行う必要
がある。このチェッカパターンテストは、EEPROMを構成
する各メモリセルがそれぞれに隣接するメモリセルの影
響を受けているか否かを調べるテストである。具体的に
は、マトリックス状に配列されているEEPROMの各メモリ
セルにマトリックスの直交方向に隣接する４個のメモリ
セルとは異なるデータ（”１”または”０”）を記憶さ
せた後、それらを読出すことにより、各メモリセルがそ
れぞれに隣接するメモリセルに記憶されているデータの
影響を受けていないかを調べる。
ワンチップマイクロコンピュータでは、EEPROM50と ECC
回路用EEPROM７とのチェッカパターンテストを行う必要
がある。このチェッカパターンテストは、EEPROMを構成
する各メモリセルがそれぞれに隣接するメモリセルの影
響を受けているか否かを調べるテストである。具体的に
は、マトリックス状に配列されているEEPROMの各メモリ
セルにマトリックスの直交方向に隣接する４個のメモリ
セルとは異なるデータ（”１”または”０”）を記憶さ
せた後、それらを読出すことにより、各メモリセルがそ
れぞれに隣接するメモリセルに記憶されているデータの
影響を受けていないかを調べる。
【００１５】このチェッカパターンテストの実際の手順
は一例として以下のように行われる。たとえば、EEPROM
50にデータとして”55(H) ”((H)は16進数を表す) 、即
ち”01010101(B) ”((B)は２進数を表す) を書き込む
と、それらの各デジタル値”０”，”１”，”０”，”
１”，”０”，”１”，”０”，”１”が順にデータDB
7, DB6, DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50
の８ビット幅の１行に記憶される。同時に、 ECCコード
生成部15の各 ECCコード生成回路151 〜154 により ECC
コード17として”B(H)”( ”1011(B) ”) が生成され、
それらの各デジタル値”１”，”０”，”１”，”１”
が順に ECCコードEB11, EB10, EB9, EB8として ECC回路
用EEPROM７の４ビット幅の１行に記憶される。
は一例として以下のように行われる。たとえば、EEPROM
50にデータとして”55(H) ”((H)は16進数を表す) 、即
ち”01010101(B) ”((B)は２進数を表す) を書き込む
と、それらの各デジタル値”０”，”１”，”０”，”
１”，”０”，”１”，”０”，”１”が順にデータDB
7, DB6, DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50
の８ビット幅の１行に記憶される。同時に、 ECCコード
生成部15の各 ECCコード生成回路151 〜154 により ECC
コード17として”B(H)”( ”1011(B) ”) が生成され、
それらの各デジタル値”１”，”０”，”１”，”１”
が順に ECCコードEB11, EB10, EB9, EB8として ECC回路
用EEPROM７の４ビット幅の１行に記憶される。
【００１６】またたとえば、EEPROM50にデータとして”
AA(H) ”( ”10101010(B) ”) を書き込むと、それらの
各デジタル値”１”，”０”，”１”，”０”，”
１”，”０”，”１”，”０”が順にデータDB7, DB6,
DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50の８ビッ
ト幅の１行に記憶される。同時に、 ECCコード生成部15
の各 ECCコード生成回路151 〜154 により ECCコード17
として”6(H)”( ”0110(B) ”) が生成され、それらの
各デジタル値”０”，”１”，”１”，”０”が順に E
CCコードEB11, EB10, EB9, EB8として ECC回路用EEPROM
７の４ビット幅の１行に記憶される。
AA(H) ”( ”10101010(B) ”) を書き込むと、それらの
各デジタル値”１”，”０”，”１”，”０”，”
１”，”０”，”１”，”０”が順にデータDB7, DB6,
DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50の８ビッ
ト幅の１行に記憶される。同時に、 ECCコード生成部15
の各 ECCコード生成回路151 〜154 により ECCコード17
として”6(H)”( ”0110(B) ”) が生成され、それらの
各デジタル値”０”，”１”，”１”，”０”が順に E
CCコードEB11, EB10, EB9, EB8として ECC回路用EEPROM
７の４ビット幅の１行に記憶される。
【００１７】従って、EEPROM50に上述のような”１(B)
”と”０(B) ”とが交互に配列された２種類のデー
タ”55(H) ”と”AA(H) ”とを交互に書き込むと、EEPR
OM50にはそれらのデジタル値がそのまま書き込まれるの
で、EEPROM50の隣接するメモリセルに記憶されているデ
ータは必ず”１(B) ”と”０(B) ”との組合わせにな
る。一方、 ECC回路用EEPROM７には上述のような必ずし
も”１(B) ”と”０(B) ”とが交互に配列されてはいな
い ECCコードのデータが記憶される。このため、 ECC回
路用EEPROM７には制御信号WR18をハイレベルにすること
により切換え回路16を外部からのデータが入力されるよ
うにしてCPU1により別途データを書込む。
”と”０(B) ”とが交互に配列された２種類のデー
タ”55(H) ”と”AA(H) ”とを交互に書き込むと、EEPR
OM50にはそれらのデジタル値がそのまま書き込まれるの
で、EEPROM50の隣接するメモリセルに記憶されているデ
ータは必ず”１(B) ”と”０(B) ”との組合わせにな
る。一方、 ECC回路用EEPROM７には上述のような必ずし
も”１(B) ”と”０(B) ”とが交互に配列されてはいな
い ECCコードのデータが記憶される。このため、 ECC回
路用EEPROM７には制御信号WR18をハイレベルにすること
により切換え回路16を外部からのデータが入力されるよ
うにしてCPU1により別途データを書込む。
【００１８】即ち、D0〜D3として”5(H)”( ”0101(B)
”) と”A(H)”( ”1010(B) ”) とを切換え回路16に
交互に入力して ECC回路用EEPROM７に記憶させる。これ
により、 ECC回路用EEPROM７の隣接するメモリセルに記
憶されているデータも必ず”１(B) ”と”０(B) ”との
組合わせになり、且つEEPROM50と ECC回路用EEPROM７と
を一体のハードウェアとして見た場合にも隣接するメモ
リセルに記憶されているデータも必ず”１(B) ”と”０
(B) ”との組合わせになる。
”) と”A(H)”( ”1010(B) ”) とを切換え回路16に
交互に入力して ECC回路用EEPROM７に記憶させる。これ
により、 ECC回路用EEPROM７の隣接するメモリセルに記
憶されているデータも必ず”１(B) ”と”０(B) ”との
組合わせになり、且つEEPROM50と ECC回路用EEPROM７と
を一体のハードウェアとして見た場合にも隣接するメモ
リセルに記憶されているデータも必ず”１(B) ”と”０
(B) ”との組合わせになる。
【００１９】なお、上述のようなEEPROM50及び ECC回路
用EEPROM７へのデータの書込みに際しては、各データは
データラッチ回路８において一旦ラッチされた後にEEPR
OM50または ECC回路用EEPROM７に書き込まれる。
用EEPROM７へのデータの書込みに際しては、各データは
データラッチ回路８において一旦ラッチされた後にEEPR
OM50または ECC回路用EEPROM７に書き込まれる。
【００２０】
【発明が解決しようとする課題】以上のように従来のワ
ンチップマイクロコンピュータのEEPROMにおいては、チ
ェッカパターンテストに際してEEPROM50と ECC回路用EE
PROM７とへデータを個別に書込む必要があるため、チェ
ッカパターンテストが煩雑で時間を要するという問題が
あった。
ンチップマイクロコンピュータのEEPROMにおいては、チ
ェッカパターンテストに際してEEPROM50と ECC回路用EE
PROM７とへデータを個別に書込む必要があるため、チェ
ッカパターンテストが煩雑で時間を要するという問題が
あった。
【００２１】本発明はこのような事情に鑑みてなされた
ものであり、内蔵されているEEPROMのチェッカパターン
テストを容易かつ短時間で実行可能なEEPROM装置の提供
を目的とする。
ものであり、内蔵されているEEPROMのチェッカパターン
テストを容易かつ短時間で実行可能なEEPROM装置の提供
を目的とする。
【００２２】
【課題を解決するための手段】本発明のEEPROM装置の第
一の発明は、データ用のEEPROMに記憶されるべきデータ
として２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”55(H) ”((H)は16
進数を表す) 、即ち”01010101(B) ”((B)は２進数を表
す) を書き込むと ECCコードとして”5(H)”( ”0101
(B) ”) を生成し、また２進表示で”０”を先頭として
以下”１”と”０”とが反復するデータ、たとえば”AA
(H) ”( ”10101010(B) ”) を書き込むと、 ECCコード
として”A(H)”( ”1010(B) ”) を生成する ECCコード
生成部を備えていることを特徴とする。
一の発明は、データ用のEEPROMに記憶されるべきデータ
として２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”55(H) ”((H)は16
進数を表す) 、即ち”01010101(B) ”((B)は２進数を表
す) を書き込むと ECCコードとして”5(H)”( ”0101
(B) ”) を生成し、また２進表示で”０”を先頭として
以下”１”と”０”とが反復するデータ、たとえば”AA
(H) ”( ”10101010(B) ”) を書き込むと、 ECCコード
として”A(H)”( ”1010(B) ”) を生成する ECCコード
生成部を備えていることを特徴とする。
【００２３】また第２の発明は、データ用のEEPROMと E
CC回路用EEPROMとに記憶されるデータを一時的にラッチ
するラッチ回路を１ビットずつシフト出来るラッチ素子
にて構成していることを特徴とする。
CC回路用EEPROMとに記憶されるデータを一時的にラッチ
するラッチ回路を１ビットずつシフト出来るラッチ素子
にて構成していることを特徴とする。
【００２４】更に第３の発明は、上述の第１及び第２の
発明の特徴を併せ持つことを特徴とする。
発明の特徴を併せ持つことを特徴とする。
【００２５】
【作用】第１の発明では、 ECCコード生成部により、デ
ータ用のEEPROMに記憶されるべきデータとして２進表示
で”１”を先頭として以下”０”と”１”とが反復する
データ、たとえば”55(H) ”、即ち”01010101(B) ”
((B)は２進数を表す) を書き込むと ECCコードとして”
5(H)”( ”0101(B) ”) が生成され、また２進表示で”
０”を先頭として以下”１”と”０”とが反復するデー
タたとえば”AA(H)”( ”10101010(B) ”) を書き込む
と、 ECCコードとして”A(H)”( ”1010(B)”) が生成
される。
ータ用のEEPROMに記憶されるべきデータとして２進表示
で”１”を先頭として以下”０”と”１”とが反復する
データ、たとえば”55(H) ”、即ち”01010101(B) ”
((B)は２進数を表す) を書き込むと ECCコードとして”
5(H)”( ”0101(B) ”) が生成され、また２進表示で”
０”を先頭として以下”１”と”０”とが反復するデー
タたとえば”AA(H)”( ”10101010(B) ”) を書き込む
と、 ECCコードとして”A(H)”( ”1010(B)”) が生成
される。
【００２６】また第２の発明では、最初に一度だけラッ
チ回路に２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”555(H)”、即ち”
010101010101(B) ”または”０”を先頭として以下”
１”と”０”とが反復するデータたとえば”AAA(H)”
( ”101010101010(B) ”) を書き込むと、以降は１ビッ
トずつシフトすることによりチェッカパターンテストの
ためのデータがデータ用のEEPROM及び ECC回路用EEPROM
に記憶される。
チ回路に２進表示で”１”を先頭として以下”０”と”
１”とが反復するデータ、たとえば”555(H)”、即ち”
010101010101(B) ”または”０”を先頭として以下”
１”と”０”とが反復するデータたとえば”AAA(H)”
( ”101010101010(B) ”) を書き込むと、以降は１ビッ
トずつシフトすることによりチェッカパターンテストの
ためのデータがデータ用のEEPROM及び ECC回路用EEPROM
に記憶される。
【００２７】更に第３の発明では、最初に一度だけデー
タ用のEEPROMに２進表示で”１”を先頭として以下”
０”と”１”とが反復するデータ、たとえば”55(H)
”、即ち”01010101(B) ”を書き込むと ECCコードと
して”5(H)”( ”0101(B) ”) が生成されて”555
(H)”、即ち”010101010101(B) ”がラッチ回路にラッ
チされ、また２進表示で”０”を先頭として以下”１”
と”０”とが反復するデータたとえば”AA(H) ”( ”10
101010(B) ”) を書き込むと、 ECCコードとして”A
(H)”(”1010(B) ”) が生成されて”AAA(H)”( ”1010
10101010(B) ”) がラッチ回路にラッチされる。そし
て、以降は１ビットずつシフトすることによりチェッカ
パターンテストのためのデータがデータ用のEEPROM及び
ECC回路用EEPROMに記憶される。
タ用のEEPROMに２進表示で”１”を先頭として以下”
０”と”１”とが反復するデータ、たとえば”55(H)
”、即ち”01010101(B) ”を書き込むと ECCコードと
して”5(H)”( ”0101(B) ”) が生成されて”555
(H)”、即ち”010101010101(B) ”がラッチ回路にラッ
チされ、また２進表示で”０”を先頭として以下”１”
と”０”とが反復するデータたとえば”AA(H) ”( ”10
101010(B) ”) を書き込むと、 ECCコードとして”A
(H)”(”1010(B) ”) が生成されて”AAA(H)”( ”1010
10101010(B) ”) がラッチ回路にラッチされる。そし
て、以降は１ビットずつシフトすることによりチェッカ
パターンテストのためのデータがデータ用のEEPROM及び
ECC回路用EEPROMに記憶される。
【００２８】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るEEPROM装置の ECC回
路６の概略の構成を示す回路図である。なお、この図１
においては、前述の従来例の説明で参照した図４と同一
の参照符号は同一又は相当部分を示している。
いて詳述する。図１は本発明に係るEEPROM装置の ECC回
路６の概略の構成を示す回路図である。なお、この図１
においては、前述の従来例の説明で参照した図４と同一
の参照符号は同一又は相当部分を示している。
【００２９】図１において、参照符号19にて示されてい
るのは８ビットの書込みデータDB0〜DB7 を入力して４
ビットの ECCコードを生成する ECCコード生成部であ
る。また、参照符号16は ECCコード生成部19により生成
された ECCコードと外部のたとえばCPU 等から与えられ
る４ビットの信号D0〜D3とのいずれかを選択出力する切
換え回路16である。切換え回路16は参照符号18にて示さ
れている制御信号にて制御されるが、切換え回路16から
出力された信号EB8 〜EB11が ECCコード17として ECC回
路用EEPROM７に記憶される。
るのは８ビットの書込みデータDB0〜DB7 を入力して４
ビットの ECCコードを生成する ECCコード生成部であ
る。また、参照符号16は ECCコード生成部19により生成
された ECCコードと外部のたとえばCPU 等から与えられ
る４ビットの信号D0〜D3とのいずれかを選択出力する切
換え回路16である。切換え回路16は参照符号18にて示さ
れている制御信号にて制御されるが、切換え回路16から
出力された信号EB8 〜EB11が ECCコード17として ECC回
路用EEPROM７に記憶される。
【００３０】ところで、 ECCコード生成部19は４ビット
の ECCコードを生成するために４組の ECCコード生成回
路191 〜194 にて構成されている。なお、各 ECCコード
生成回路191 〜194 はいずれも４個の２入力 EXNORゲー
トにて構成されている。
の ECCコードを生成するために４組の ECCコード生成回
路191 〜194 にて構成されている。なお、各 ECCコード
生成回路191 〜194 はいずれも４個の２入力 EXNORゲー
トにて構成されている。
【００３１】第１の ECCコード生成回路191 では、 EXN
ORゲート191aにはDB0 とDB3 とが入力され、 EXNORゲー
ト191bには EXNORゲート191aの出力信号とDB4 とが入力
され、 EXNORゲート191cには EXNORゲート191bの出力信
号とDB4 とが入力され、 EXNORゲート191dには EXNORゲ
ート191cの出力信号とDB6 とが入力されている。第２の
ECCコード生成回路192 では、 EXNORゲート192aにはDB
0 とDB1 とが入力され、 EXNORゲート192bには EXNORゲ
ート192aの出力信号とDB4 とが入力され、 EXNORゲート
192cには EXNORゲート192bの出力信号とDB5 とが入力さ
れ、 EXNORゲート192dには EXNORゲート192cの出力信号
とDB7 とが入力されている。
ORゲート191aにはDB0 とDB3 とが入力され、 EXNORゲー
ト191bには EXNORゲート191aの出力信号とDB4 とが入力
され、 EXNORゲート191cには EXNORゲート191bの出力信
号とDB4 とが入力され、 EXNORゲート191dには EXNORゲ
ート191cの出力信号とDB6 とが入力されている。第２の
ECCコード生成回路192 では、 EXNORゲート192aにはDB
0 とDB1 とが入力され、 EXNORゲート192bには EXNORゲ
ート192aの出力信号とDB4 とが入力され、 EXNORゲート
192cには EXNORゲート192bの出力信号とDB5 とが入力さ
れ、 EXNORゲート192dには EXNORゲート192cの出力信号
とDB7 とが入力されている。
【００３２】第３の ECCコード生成回路193 では、 EXN
ORゲート193aにはDB1 とDB2 とが入力され、 EXNORゲー
ト193bには EXNORゲート193aの出力信号とDB4 とが入力
され、 EXNORゲート193cには EXNORゲート193bの出力信
号とDB6 とが入力され、 EXNORゲート193dには EXNORゲ
ート193cの出力信号とDB7 とが入力されている。第４の
ECCコード生成回路194 では、 EXNORゲート194aにはDB
2 とDB3 とが入力され、 EXNORゲート194bには EXNORゲ
ート194aの出力信号とDB5 とが入力され、 EXNORゲート
194cには EXNORゲート194bの出力信号とDB6 とが入力さ
れ、 EXNORゲート194dには EXNORゲート194cの出力信号
とDB7 とが入力されている。
ORゲート193aにはDB1 とDB2 とが入力され、 EXNORゲー
ト193bには EXNORゲート193aの出力信号とDB4 とが入力
され、 EXNORゲート193cには EXNORゲート193bの出力信
号とDB6 とが入力され、 EXNORゲート193dには EXNORゲ
ート193cの出力信号とDB7 とが入力されている。第４の
ECCコード生成回路194 では、 EXNORゲート194aにはDB
2 とDB3 とが入力され、 EXNORゲート194bには EXNORゲ
ート194aの出力信号とDB5 とが入力され、 EXNORゲート
194cには EXNORゲート194bの出力信号とDB6 とが入力さ
れ、 EXNORゲート194dには EXNORゲート194cの出力信号
とDB7 とが入力されている。
【００３３】このような ECCコード生成部19を有するEE
PROM50を内蔵する本発明のワンチップマイクロコンピュ
ータでは、EEPROM50と ECC回路用EEPROM７とのチェッカ
パターンテストは以下のようにして行われる。
PROM50を内蔵する本発明のワンチップマイクロコンピュ
ータでは、EEPROM50と ECC回路用EEPROM７とのチェッカ
パターンテストは以下のようにして行われる。
【００３４】たとえば、EEPROM50にデータとして”55
(H) ”((H)は16進数を表す) 、即ち”01010101(B) ”
((B)は２進数を表す) を書き込むと、それらの各デジタ
ル値”０”，”１”，”０”，”１”，”０”，”
１”，”０”，”１”が順にデータDB7, DB6, DB5, DB
4, DB3, DB2, DB1, DB0としてEEPROM50の８ビット幅の
１行に記憶される。同時に、 ECCコード生成部19の各 E
CCコード生成回路191 〜194 により ECCコード17とし
て”5(H)”( ”0101(B) ”) が生成され、それらの各デ
ジタル値”０”，”１”，”０”，”１”が順に ECCコ
ードEB11, EB10, EB9, EB8として ECC回路用EEPROM７の
４ビット幅の１行に記憶される。
(H) ”((H)は16進数を表す) 、即ち”01010101(B) ”
((B)は２進数を表す) を書き込むと、それらの各デジタ
ル値”０”，”１”，”０”，”１”，”０”，”
１”，”０”，”１”が順にデータDB7, DB6, DB5, DB
4, DB3, DB2, DB1, DB0としてEEPROM50の８ビット幅の
１行に記憶される。同時に、 ECCコード生成部19の各 E
CCコード生成回路191 〜194 により ECCコード17とし
て”5(H)”( ”0101(B) ”) が生成され、それらの各デ
ジタル値”０”，”１”，”０”，”１”が順に ECCコ
ードEB11, EB10, EB9, EB8として ECC回路用EEPROM７の
４ビット幅の１行に記憶される。
【００３５】またたとえば、EEPROM50にデータとして”
AA(H) ”( ”10101010(B) ”) を書き込むと、それらの
各デジタル値”１”，”０”，”１”，”０”，”
１”，”０”，”１”，”０”が順にデータDB7, DB6,
DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50の８ビッ
ト幅の１行に記憶される。同時に、 ECCコード生成部19
の各 ECCコード生成回路191 〜194 により ECCコード17
として”A(H)”( ”1010(B) ”) が生成され、それらの
各デジタル値”１”，”０”，”１”，”０”が順に E
CCコードEB11, EB10, EB9, EB8として ECC回路用EEPROM
７の４ビット幅の１行に記憶される。
AA(H) ”( ”10101010(B) ”) を書き込むと、それらの
各デジタル値”１”，”０”，”１”，”０”，”
１”，”０”，”１”，”０”が順にデータDB7, DB6,
DB5, DB4, DB3, DB2, DB1, DB0としてEEPROM50の８ビッ
ト幅の１行に記憶される。同時に、 ECCコード生成部19
の各 ECCコード生成回路191 〜194 により ECCコード17
として”A(H)”( ”1010(B) ”) が生成され、それらの
各デジタル値”１”，”０”，”１”，”０”が順に E
CCコードEB11, EB10, EB9, EB8として ECC回路用EEPROM
７の４ビット幅の１行に記憶される。
【００３６】従って、EEPROM50に上述のような”１(B)
”と”０(B) ”とが交互に配列された２種類のデー
タ”55(H) ”と”AA(H) ”とを交互に書き込むと、EEPR
OM50にはそれらのデジタル値がそのまま書き込まれるの
で、EEPROM50の隣接するメモリセルに記憶されているデ
ータは必ず”１(B) ”と”０(B) ”との組合わせにな
る。一方、 ECC回路用EEPROM７にも ECCコード生成部19
の各 ECCコード生成回路191〜194 で生成される”１(B)
”と”０(B) ”とが交互に配列されているデータが記
憶される。そして、EEPROM50と ECC回路用EEPROM７とを
一体のハードウェアとして見た場合にも隣接するメモリ
セルに記憶されているデータも必ず”１(B) ”と”０
(B) ”との組合わせになる。
”と”０(B) ”とが交互に配列された２種類のデー
タ”55(H) ”と”AA(H) ”とを交互に書き込むと、EEPR
OM50にはそれらのデジタル値がそのまま書き込まれるの
で、EEPROM50の隣接するメモリセルに記憶されているデ
ータは必ず”１(B) ”と”０(B) ”との組合わせにな
る。一方、 ECC回路用EEPROM７にも ECCコード生成部19
の各 ECCコード生成回路191〜194 で生成される”１(B)
”と”０(B) ”とが交互に配列されているデータが記
憶される。そして、EEPROM50と ECC回路用EEPROM７とを
一体のハードウェアとして見た場合にも隣接するメモリ
セルに記憶されているデータも必ず”１(B) ”と”０
(B) ”との組合わせになる。
【００３７】これにより、制御信号WR18をハイレベルに
して切換え回路16を切り換えて外部のCPU 等からD0〜D3
を ECCコード17として入力するという従来は必要であっ
た操作を行うことなしに、 ECC回路用EEPROM７の隣接す
るメモリセルに記憶されているデータも必ず”１(B) ”
と”０(B) ”との組合わせになる。
して切換え回路16を切り換えて外部のCPU 等からD0〜D3
を ECCコード17として入力するという従来は必要であっ
た操作を行うことなしに、 ECC回路用EEPROM７の隣接す
るメモリセルに記憶されているデータも必ず”１(B) ”
と”０(B) ”との組合わせになる。
【００３８】なお、上述のような本発明のEEPROM装置に
おいてチェッカパターンテストを行う場合には切換え回
路16は不要となるが、切換え回路16は他の種々のテスト
に際してCPU により ECCコード17を設定するために必要
である。換言すれば、本発明んEEPROM装置ではチェッカ
パターンテストを行う際にはEEPROM50にデータとして２
種類のデータ”55(H) ”と”AA(H) ”とを交互に書き込
むのみにて ECC回路用EEPROM７にも必要なデータが自動
的に書込まれるのである。但し、EEPROM装置においてチ
ェッカパターンテスト以外のテストを行わないのであれ
ば、切換え回路16が不要になることは言うまでもない。
おいてチェッカパターンテストを行う場合には切換え回
路16は不要となるが、切換え回路16は他の種々のテスト
に際してCPU により ECCコード17を設定するために必要
である。換言すれば、本発明んEEPROM装置ではチェッカ
パターンテストを行う際にはEEPROM50にデータとして２
種類のデータ”55(H) ”と”AA(H) ”とを交互に書き込
むのみにて ECC回路用EEPROM７にも必要なデータが自動
的に書込まれるのである。但し、EEPROM装置においてチ
ェッカパターンテスト以外のテストを行わないのであれ
ば、切換え回路16が不要になることは言うまでもない。
【００３９】図２は本発明の第２の発明の一実施例を示
すためのデータラッチ回路８の構成を示すブロック図で
ある。従来例ではデータラッチ回路８の各１ビット分の
回路は、図５に示されているように、２個のインバータ
を逆並列接続したラッチにて構成されていたが、この第
２の発明ではラッチ素子としてのフリップフロップにて
構成されている。
すためのデータラッチ回路８の構成を示すブロック図で
ある。従来例ではデータラッチ回路８の各１ビット分の
回路は、図５に示されているように、２個のインバータ
を逆並列接続したラッチにて構成されていたが、この第
２の発明ではラッチ素子としてのフリップフロップにて
構成されている。
【００４０】即ち、本発明のEEPROM装置の第２の発明で
は、EEPROM50に入力される８ビットのデータDB0 〜DB7
及び ECC回路用EEPROM７に入力される４ビットの ECCコ
ードEB8 〜EB11の計12ビットの値がそれぞれデータラッ
チ回路８のフリップフロップ800 〜811 に一旦セットさ
れてラッチされるようになっている。そして、各フリッ
プフロップ800 〜810 の出力信号がそれぞれフリップフ
ロップ801 〜811 に、またフリップフロップ811 の出力
信号がフリップフロップ800 にそれぞれシフトされてラ
ッチされるようにもなっている。換言すれば、フリップ
フロップ800 〜811 は全体として循環型のシフト回路と
して構成されている。なお、本発明のEEPROM装置の第２
の発明では、データラッチ回路８以外の構成は図３に示
されている従来例と同一とする。
は、EEPROM50に入力される８ビットのデータDB0 〜DB7
及び ECC回路用EEPROM７に入力される４ビットの ECCコ
ードEB8 〜EB11の計12ビットの値がそれぞれデータラッ
チ回路８のフリップフロップ800 〜811 に一旦セットさ
れてラッチされるようになっている。そして、各フリッ
プフロップ800 〜810 の出力信号がそれぞれフリップフ
ロップ801 〜811 に、またフリップフロップ811 の出力
信号がフリップフロップ800 にそれぞれシフトされてラ
ッチされるようにもなっている。換言すれば、フリップ
フロップ800 〜811 は全体として循環型のシフト回路と
して構成されている。なお、本発明のEEPROM装置の第２
の発明では、データラッチ回路８以外の構成は図３に示
されている従来例と同一とする。
【００４１】このように構成されたデータラッチ回路８
を備えた第２の発明のEEPROM装置では、制御信号WR18を
ハイレベルとして ECC回路６の切換え回路16が外部入力
データD0〜D3を選択するように制御した上で、EEPROM50
には”55(H) ”( ”01010101(B) ”) が、 ECC回路用EE
PROM７には外部入力データとして”5(H)”( ”0101(B)
”) がそれぞれ書き込まれるようにデータラッチ回路
８にデータをラッチさせる。ここで、データラッチ回路
８にラッチされている12ビットのデータをEEPROM50及び
ECC回路用EEPROM７の第１アドレスに書き込むと、EEPR
OM50及び ECC回路用EEPROM７には”555(H)”( ”010101
010101(B) ”) が記憶される。
を備えた第２の発明のEEPROM装置では、制御信号WR18を
ハイレベルとして ECC回路６の切換え回路16が外部入力
データD0〜D3を選択するように制御した上で、EEPROM50
には”55(H) ”( ”01010101(B) ”) が、 ECC回路用EE
PROM７には外部入力データとして”5(H)”( ”0101(B)
”) がそれぞれ書き込まれるようにデータラッチ回路
８にデータをラッチさせる。ここで、データラッチ回路
８にラッチされている12ビットのデータをEEPROM50及び
ECC回路用EEPROM７の第１アドレスに書き込むと、EEPR
OM50及び ECC回路用EEPROM７には”555(H)”( ”010101
010101(B) ”) が記憶される。
【００４２】次に、データラッチ回路８を構成する各フ
リップフロップ800 〜811 にラッチされているデータ
を、図示されていない制御信号を介してCPU 等からの制
御によりたとえば図２に矢符にて示されているように下
位ビット側から上位ビット側へ１ビット分シフトする
と、データラッチ回路８には12ビットのデータ”101010
101010(B) ”( ”AAA(H)”) がラッチされた状態にな
る。このデータラッチ回路８にラッチされている”AAA
(H)”をEEPROM50及び ECC回路用EEPROM７の第２アドレ
スに書き込むと、EEPROM50及び ECC回路用EEPROM７に
は”AAA(H)”( ”101010101010(B) ”) が記憶される。
リップフロップ800 〜811 にラッチされているデータ
を、図示されていない制御信号を介してCPU 等からの制
御によりたとえば図２に矢符にて示されているように下
位ビット側から上位ビット側へ１ビット分シフトする
と、データラッチ回路８には12ビットのデータ”101010
101010(B) ”( ”AAA(H)”) がラッチされた状態にな
る。このデータラッチ回路８にラッチされている”AAA
(H)”をEEPROM50及び ECC回路用EEPROM７の第２アドレ
スに書き込むと、EEPROM50及び ECC回路用EEPROM７に
は”AAA(H)”( ”101010101010(B) ”) が記憶される。
【００４３】なお、データラッチ回路８を構成する各フ
リップフロップ800 〜811 は循環型のシフト回路とし構
成されているので、それらにラッチされているデータ
を、たとえば図２に矢符にて示されているような下位ビ
ット側から上位ビット側へではなく、上位ビット側から
下位ビット側へ１ビット分シフトするようにしてもよい
ことは言うまでもない。
リップフロップ800 〜811 は循環型のシフト回路とし構
成されているので、それらにラッチされているデータ
を、たとえば図２に矢符にて示されているような下位ビ
ット側から上位ビット側へではなく、上位ビット側から
下位ビット側へ１ビット分シフトするようにしてもよい
ことは言うまでもない。
【００４４】以降は、データラッチ回路８へのデータの
入力は行われないようにしてデータラッチ回路８の各フ
リップフロップ800 〜811 にラッチされている12ビット
のデータを１ビットシフトする操作と、それをEEPROM50
及び ECC回路用EEPROM７の次のアドレスに書込む操作と
を反復することにより、最初に１回だけデータを入力す
るのみにてEEPROM50及び ECC回路用EEPROM７の隣接する
メモリセルに記憶されているデータは必ず”１(B) ”
と”０(B) ”との組合わせになる。
入力は行われないようにしてデータラッチ回路８の各フ
リップフロップ800 〜811 にラッチされている12ビット
のデータを１ビットシフトする操作と、それをEEPROM50
及び ECC回路用EEPROM７の次のアドレスに書込む操作と
を反復することにより、最初に１回だけデータを入力す
るのみにてEEPROM50及び ECC回路用EEPROM７の隣接する
メモリセルに記憶されているデータは必ず”１(B) ”
と”０(B) ”との組合わせになる。
【００４５】次に、本発明のEEPROM装置の第３の発明に
ついて説明する。本第３の発明では、前述の第１の発明
の ECC回路６と上述の第２の発明のデータラッチ回路８
とを併せて備えている。
ついて説明する。本第３の発明では、前述の第１の発明
の ECC回路６と上述の第２の発明のデータラッチ回路８
とを併せて備えている。
【００４６】このような第３の発明では、チェッカパタ
ーンテストの実施に際しては、たとえば”55(H) ”( ”
01010101(B) ”) をEEPROM50に書き込むようにすると、
ECC回路６により”5(H)”( ”0101(B) ”) が自動的に
生成されるので、制御信号WR18をハイレベルにして切換
え回路16を切り換えて外部のCPU 等からD0〜D3を ECCコ
ード17として入力するという従来は必要であった操作を
行うことなしに、データラッチ回路８には”555(H)”
( ”010101010101(B) ”) がラッチされる。以下の動作
は上述の第２の発明と同様である。
ーンテストの実施に際しては、たとえば”55(H) ”( ”
01010101(B) ”) をEEPROM50に書き込むようにすると、
ECC回路６により”5(H)”( ”0101(B) ”) が自動的に
生成されるので、制御信号WR18をハイレベルにして切換
え回路16を切り換えて外部のCPU 等からD0〜D3を ECCコ
ード17として入力するという従来は必要であった操作を
行うことなしに、データラッチ回路８には”555(H)”
( ”010101010101(B) ”) がラッチされる。以下の動作
は上述の第２の発明と同様である。
【００４７】なお、上記各発明の実施例においては説明
の便宜上、EEPROM50に記憶されるべきデータを８ビッ
ト、EEPROM50に記憶されるべき ECCコードを４ビットと
して説明したが、これらのビット数はあくまで一例であ
って、任意のビット数に本発明を適用することが可能で
あることは言うまでもない。
の便宜上、EEPROM50に記憶されるべきデータを８ビッ
ト、EEPROM50に記憶されるべき ECCコードを４ビットと
して説明したが、これらのビット数はあくまで一例であ
って、任意のビット数に本発明を適用することが可能で
あることは言うまでもない。
【００４８】
【発明の効果】以上に詳述したように本発明のEEPROM装
置の第１の発明によれば、データ用のEEPROMの１行に”
55(H) ”( ”01010101(B) ”) を記憶させることにより
ECC回路用EEPROMの同一の行にも自動的に”5(H)”( ”
0101(B) ”) が記憶され、またデータ用のEEPROMの１行
に”AA(H) ”( ”10101010(B) ”) を記憶させることに
より ECC回路用EEPROMの同一の行にも自動的に”A(H)”
( ”1010(B) ”) が記憶される。従って、外部から ECC
回路用EEPROMにテスト用のデータを別途記憶させる必要
が無くなり、チェッカパターンテストが容易になり、且
つテスト時間が短縮される。
置の第１の発明によれば、データ用のEEPROMの１行に”
55(H) ”( ”01010101(B) ”) を記憶させることにより
ECC回路用EEPROMの同一の行にも自動的に”5(H)”( ”
0101(B) ”) が記憶され、またデータ用のEEPROMの１行
に”AA(H) ”( ”10101010(B) ”) を記憶させることに
より ECC回路用EEPROMの同一の行にも自動的に”A(H)”
( ”1010(B) ”) が記憶される。従って、外部から ECC
回路用EEPROMにテスト用のデータを別途記憶させる必要
が無くなり、チェッカパターンテストが容易になり、且
つテスト時間が短縮される。
【００４９】また第２の発明では、最初に一度だけデー
タ用のEEPROMに”55(H) ”( ”01010101(B) ”) また
は”AA(H) ”( ”10101010(B) ”) を、 ECC回路用EEPR
OMに”5(H)”( ”0101(B) ”) または”A(H)”( ”1010
(B) ”) を記憶させるようにすれば、データラッチ回路
に”555(H)”( ”010101010101(B) ”) または”AAA
(H)”( ”101010101010(B) ”) がラッチされるので、
それ以降はデータラッチ回路の各ビットのデータを１ビ
ットずつシフトすることでテスト用のデータを記憶させ
ることが可能になる。
タ用のEEPROMに”55(H) ”( ”01010101(B) ”) また
は”AA(H) ”( ”10101010(B) ”) を、 ECC回路用EEPR
OMに”5(H)”( ”0101(B) ”) または”A(H)”( ”1010
(B) ”) を記憶させるようにすれば、データラッチ回路
に”555(H)”( ”010101010101(B) ”) または”AAA
(H)”( ”101010101010(B) ”) がラッチされるので、
それ以降はデータラッチ回路の各ビットのデータを１ビ
ットずつシフトすることでテスト用のデータを記憶させ
ることが可能になる。
【００５０】更に第３の発明では、最初に一度だけデー
タ用のEEPROMに”55(H) ”( ”01010101(B) ”) また
は”AA(H) ”( ”10101010(B) ”) を記憶させるように
すれば、データラッチ回路に”555(H)”( ”0101010101
01(B) ”) または”AAA(H)”(”101010101010(B) ”)
がラッチされるので、それ以降はデータラッチ回路の各
ビットのデータを１ビットずつシフトすることでテスト
用のデータを記憶させることが可能になる。
タ用のEEPROMに”55(H) ”( ”01010101(B) ”) また
は”AA(H) ”( ”10101010(B) ”) を記憶させるように
すれば、データラッチ回路に”555(H)”( ”0101010101
01(B) ”) または”AAA(H)”(”101010101010(B) ”)
がラッチされるので、それ以降はデータラッチ回路の各
ビットのデータを１ビットずつシフトすることでテスト
用のデータを記憶させることが可能になる。
【図１】本発明に係るEEPROM装置の ECC回路の概略の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第２の発明の一実施例を示すためのデ
ータラッチ回路の構成を示すブロック図である。
ータラッチ回路の構成を示すブロック図である。
【図３】EEPROMを内蔵したワンチップマイクロコンピュ
ータの従来の一般的な機能構成を示す機能ブロック図で
ある。
ータの従来の一般的な機能構成を示す機能ブロック図で
ある。
【図４】EEPROMを内蔵したワンチップマイクロコンピュ
ータの従来の一般的な機能構成における ECC回路の概略
の回路構成を示す回路図である。
ータの従来の一般的な機能構成における ECC回路の概略
の回路構成を示す回路図である。
【図５】同じくデータラッチ回路の構成を示すブロック
図である。
図である。
６ ECC回路 ７ ECC回路用EEPROM ８ データラッチ回路 19 ECCコード生成部 800 〜811 フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【発明が解決しようとする課題】以上のように従来のワ
ンチップマイクロコンピュータのEEPROMにおいては、チ
ェッカパターンテストに際してEEPROM50と ECC回路用EE
PROM７とにデータを個別に書込む必要があるため、チェ
ッカパターンテストが煩雑で時間を要するという問題が
あった。
ンチップマイクロコンピュータのEEPROMにおいては、チ
ェッカパターンテストに際してEEPROM50と ECC回路用EE
PROM７とにデータを個別に書込む必要があるため、チェ
ッカパターンテストが煩雑で時間を要するという問題が
あった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】なお、上述のような本発明のEEPROM装置に
おいてチェッカパターンテストを行う場合には切換え回
路16は不要となるが、切換え回路16は他の種々のテスト
に際してCPU により ECCコード17を設定するために必要
である。換言すれば、本発明のEEPROM装置ではチェッカ
パターンテストを行う際にはEEPROM50にデータとして２
種類のデータ”55(H) ”と”AA(H) ”とを交互に書き込
むのみにて ECC回路用EEPROM７にも必要なデータが自動
的に書込まれるのである。但し、EEPROM装置においてチ
ェッカパターンテスト以外のテストを行わないのであれ
ば、切換え回路16が不要になることは言うまでもない。
おいてチェッカパターンテストを行う場合には切換え回
路16は不要となるが、切換え回路16は他の種々のテスト
に際してCPU により ECCコード17を設定するために必要
である。換言すれば、本発明のEEPROM装置ではチェッカ
パターンテストを行う際にはEEPROM50にデータとして２
種類のデータ”55(H) ”と”AA(H) ”とを交互に書き込
むのみにて ECC回路用EEPROM７にも必要なデータが自動
的に書込まれるのである。但し、EEPROM装置においてチ
ェッカパターンテスト以外のテストを行わないのであれ
ば、切換え回路16が不要になることは言うまでもない。
Claims (3)
- 【請求項１】 各行（又は各列）がｎ（ｎは自然数）ビ
ット幅のマトリックス状にメモリセルが配列されたＥＥ
ＰＲＯＭと、ｍ（ｍは自然数，ｍ＜ｎ）ビットの記憶す
べきデータが与えられた場合にｎ−ｍビットの誤り訂正
符号を生成する誤り訂正符号生成部とを備え、 前記ｍビットの記憶すべきデータが与えられた場合に、
そのデータを前記ＥＥＰＲＯＭの１行（又は１列）のｎ
ビット幅の内の上位側（又は下位側）のｍビットに記憶
すると共に、そのデータから前記誤り訂正符号生成部が
生成した誤り訂正符号を前記ＥＥＰＲＯＭの同一行（又
は同一列）のｎビット幅の内の残りのビットに記憶すべ
くなしてあるＥＥＰＲＯＭ装置において、 前記誤り訂正符号生成部は、前記ＥＥＰＲＯＭに記憶さ
れるべきｍビットのデータが２進表示で”１”と”０”
とが交互に反復するデータである場合に、最上位ビット
（又は最下位ビット）の値が隣接するデータの最下位ビ
ット（又は最上位ビット）の値とは異なる値となり、且
つ”１”と”０”とが交互に反復する誤り訂正符号を生
成すべくなしてあることを特徴とするＥＥＰＲＯＭ装
置。 - 【請求項２】 各行（又は各列）がｎ（ｎは自然数）ビ
ット幅のマトリックス状にメモリセルが配列されたＥＥ
ＰＲＯＭと、ｍ（ｍは自然数，ｍ＜ｎ）ビットの記憶す
べきデータが与えられた場合にｎ−ｍビットの誤り訂正
符号を生成する誤り訂正符号生成部とを備え、 前記ｍビットの記憶すべきデータが与えられた場合に、
そのデータを前記ＥＥＰＲＯＭの１行（又は１列）のｎ
ビット幅の内の上位側（又は下位側）のｍビットに記憶
すると共に、そのデータから前記誤り訂正符号生成部が
生成した誤り訂正符号を前記ＥＥＰＲＯＭの同一行（又
は同一列）のｎビット幅の内の残りのビットに記憶すべ
くなしてあるＥＥＰＲＯＭ装置において、 前記ラッチ回路は１ビットずつデータをシフトすること
が可能なラッチ素子にて構成されていることを特徴とす
るＥＥＰＲＯＭ装置。 - 【請求項３】 各行（又は各列）がｎ（ｎは自然数）ビ
ット幅のマトリックス状にメモリセルが配列されたＥＥ
ＰＲＯＭと、ｍ（ｍは自然数，ｍ＜ｎ）ビットの記憶す
べきデータが与えられた場合にｎ−ｍビットの誤り訂正
符号を生成する誤り訂正符号生成部とを備え、 前記ｍビットの記憶すべきデータが与えられた場合に、
そのデータを前記ＥＥＰＲＯＭの１行（又は１列）のｎ
ビット幅の内の上位側（又は下位側）のｍビットに記憶
すると共に、そのデータから前記誤り訂正符号生成部が
生成した誤り訂正符号を前記ＥＥＰＲＯＭの同一行（又
は同一列）のｎビット幅の内の残りのビットに記憶すべ
くなしてあるＥＥＰＲＯＭ装置において、 前記誤り訂正符号生成部は、前記ＥＥＰＲＯＭに記憶さ
れるべきｍビットのデータが２進表示で”１”と”０”
とが交互に反復するデータである場合に、最上位ビット
（又は最下位ビット）の値が隣接するデータの最下位ビ
ット（又は最上位ビット）の値とは異なる値となり、且
つ”１”と”０”とが交互に反復する誤り訂正符号を生
成すべくなしてあり、 前記ラッチ回路は１ビットずつデータをシフトすること
が可能なラッチ素子にて構成されていることを特徴とす
るＥＥＰＲＯＭ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154950A JPH0729395A (ja) | 1993-06-25 | 1993-06-25 | Ｅｅｐｒｏｍ装置 |
| US08/230,456 US5467357A (en) | 1993-06-25 | 1994-04-20 | EEPROM apparatus |
| DE4416171A DE4416171C2 (de) | 1993-06-25 | 1994-05-06 | EEPROM-Vorrichtung |
| FR9407830A FR2707034B1 (ja) | 1993-06-25 | 1994-06-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154950A JPH0729395A (ja) | 1993-06-25 | 1993-06-25 | Ｅｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729395A true JPH0729395A (ja) | 1995-01-31 |
Family
ID=15595464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154950A Pending JPH0729395A (ja) | 1993-06-25 | 1993-06-25 | Ｅｅｐｒｏｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467357A (ja) |
| JP (1) | JPH0729395A (ja) |
| DE (1) | DE4416171C2 (ja) |
| FR (1) | FR2707034B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448952A (en) * | 1987-04-06 | 1989-02-23 | Bridgestone Corp | Earthquake damping structure |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09330273A (ja) * | 1996-06-10 | 1997-12-22 | Mitsubishi Electric Corp | メモリカードおよびメモリカードにおける誤り訂正方法 |
| JP3596989B2 (ja) * | 1996-10-03 | 2004-12-02 | 邦博 浅田 | 半導体記憶装置 |
| EP0917059A1 (en) * | 1997-11-14 | 1999-05-19 | Nec Corporation | A semiconductor memory device having an ECC circuit |
| JP3230485B2 (ja) | 1998-04-09 | 2001-11-19 | 日本電気株式会社 | １チップマイクロコンピュータ |
| DE19935497A1 (de) * | 1999-07-28 | 2001-03-01 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zum Korrigieren von Speicherfehlern |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| US8077516B2 (en) * | 2006-05-08 | 2011-12-13 | Macronix International Co., Ltd. | Method and apparatus for accessing memory with read error by changing comparison |
| US7471562B2 (en) * | 2006-05-08 | 2008-12-30 | Macronix International Co., Ltd. | Method and apparatus for accessing nonvolatile memory with read error by changing read reference |
| US7773421B2 (en) * | 2006-05-08 | 2010-08-10 | Macronix International Co., Ltd. | Method and apparatus for accessing memory with read error by changing comparison |
| JP2008217857A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH03162800A (ja) * | 1989-08-29 | 1991-07-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1993
- 1993-06-25 JP JP5154950A patent/JPH0729395A/ja active Pending
-
1994
- 1994-04-20 US US08/230,456 patent/US5467357A/en not_active Expired - Fee Related
- 1994-05-06 DE DE4416171A patent/DE4416171C2/de not_active Expired - Fee Related
- 1994-06-24 FR FR9407830A patent/FR2707034B1/fr not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448952A (en) * | 1987-04-06 | 1989-02-23 | Bridgestone Corp | Earthquake damping structure |
| JP2570341B2 (ja) * | 1987-04-06 | 1997-01-08 | 株式会社ブリヂストン | 免震構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2707034A1 (ja) | 1994-12-30 |
| US5467357A (en) | 1995-11-14 |
| FR2707034B1 (ja) | 1996-04-26 |
| DE4416171A1 (de) | 1995-01-05 |
| DE4416171C2 (de) | 1996-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940000901B1 (ko) | 마스크 rom을 구비한 반도체 메모리 장치 | |
| KR100653296B1 (ko) | 메모리를 구비한 반도체 장치 및 메모리 테스트 방법 | |
| US7398449B1 (en) | Encoding 64-bit data nibble error correct and cyclic-redundancy code (CRC) address error detect for use on a 76-bit memory module | |
| JP2922060B2 (ja) | 半導体記憶装置 | |
| US8291303B2 (en) | Memory device with error correction system for detection and correction errors in read out data | |
| JPH0729395A (ja) | Ｅｅｐｒｏｍ装置 | |
| JPS6217257B2 (ja) | ||
| JP2013070122A (ja) | 誤り訂正装置、誤り訂正方法及び演算装置 | |
| JP2010140227A (ja) | メモリシステム及びメモリアクセス方法 | |
| US20220327020A1 (en) | Error rate reduction in a non-volatile memory (nvm), including magneto-resistive random access memories (mrams) | |
| JP2007328894A (ja) | 半導体記憶装置、および半導体記憶装置の検査方法 | |
| KR19990063083A (ko) | 오류회복회로를 내장한 프로그래머블 rom | |
| JP3895118B2 (ja) | シングルイベントアップセット補償回路 | |
| JP2013122800A (ja) | メモリ装置 | |
| JPH03142800A (ja) | 電気的消去・書き込み可能なプログラマブル・リード・オンリー・メモリ | |
| US20040125685A1 (en) | Pointer generator for stack | |
| JP2511028B2 (ja) | メモリテスト方法 | |
| Iwasaki et al. | A defect-tolerant design for mask ROMs | |
| KR0182007B1 (ko) | 병렬 순회 용장 부호 검사 장치 | |
| JPS61101857A (ja) | メモリ誤り検出訂正回路 | |
| JP2765281B2 (ja) | 半導体論理集積回路 | |
| JPH02213965A (ja) | メモリ素子およびメモリ装置 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JP3052626B2 (ja) | 論理集積回路 | |
| JP2006512028A (ja) | 電子署名を形成する装置および方法 |