JP3052626B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JP3052626B2 JP3052626B2 JP4326364A JP32636492A JP3052626B2 JP 3052626 B2 JP3052626 B2 JP 3052626B2 JP 4326364 A JP4326364 A JP 4326364A JP 32636492 A JP32636492 A JP 32636492A JP 3052626 B2 JP3052626 B2 JP 3052626B2
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- Japan
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- address
- signal
- clock
- bit
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
に消去可能プログラマブルＲＯＭとテストモード時にセ
ルアドレスを指定するアドレス部を有する論理集積回路
に関する。
に消去可能プログラマブルＲＯＭとテストモード時にセ
ルアドレスを指定するアドレス部を有する論理集積回路
に関する。
【０００２】
【従来の技術】近年マイクロコンピュータ等の論理集積
回路において、内蔵するＲＯＭを消去可能プログラマブ
ルＲＯＭ（以下、ＥＰＲＯＭという）に置きかえて、紫
外線消去の為に窓付ケースに組んだＲＯＭコードデバッ
ク評価用モールドケースに組んだ少量多品種量産用を目
的とした製品が開発されている。
回路において、内蔵するＲＯＭを消去可能プログラマブ
ルＲＯＭ（以下、ＥＰＲＯＭという）に置きかえて、紫
外線消去の為に窓付ケースに組んだＲＯＭコードデバッ
ク評価用モールドケースに組んだ少量多品種量産用を目
的とした製品が開発されている。
【０００３】この内蔵するＥＰＲＯＭの基本的な試験と
しては、前ビットが消去されているかをチェックした
後、図５に示すアドレス部２Ｃ内のアドレスカウンタ５
がｎ＝６，ｍ＝３の場合には、ＥＰＲＯＭセルの並びは
通常図６に示すように行方向・列方向にアドレスの増加
に従って連続的に配列されている。
しては、前ビットが消去されているかをチェックした
後、図５に示すアドレス部２Ｃ内のアドレスカウンタ５
がｎ＝６，ｍ＝３の場合には、ＥＰＲＯＭセルの並びは
通常図６に示すように行方向・列方向にアドレスの増加
に従って連続的に配列されている。
【０００４】図６に示す市松模様に配値された○で囲ま
れたアドレス０，２，４，６，９，Ｂ，Ｄ，Ｆ…にチェ
ッカーパターンデータを書込んだ後、前アドレスのデー
タを読み出してＥＰＲＯＭセルの隣接セル間の相互作用
が無い事を確認している。
れたアドレス０，２，４，６，９，Ｂ，Ｄ，Ｆ…にチェ
ッカーパターンデータを書込んだ後、前アドレスのデー
タを読み出してＥＰＲＯＭセルの隣接セル間の相互作用
が無い事を確認している。
【０００５】特に図５に示すように外部からのアドレス
インクリメントクロック信号ＳＣによりアドレスが
“１”だけ加算される構成の被試験ＥＰＲＯＭ１にチェ
ッカーパターンデータを書込む手順は、図７に示す流れ
図になる。
インクリメントクロック信号ＳＣによりアドレスが
“１”だけ加算される構成の被試験ＥＰＲＯＭ１にチェ
ッカーパターンデータを書込む手順は、図７に示す流れ
図になる。
【０００６】ここで、（２）の書込後は自動的にアドレ
スはインクリメントされる。また（９），（１０）およ
び（１７），（１８）に示すように、単純に書込とアド
レスインクリメントがくり返して連続せずに、途中でア
ドレスインクリメントが２回続く場合と書込が２回続く
場合もある。
スはインクリメントされる。また（９），（１０）およ
び（１７），（１８）に示すように、単純に書込とアド
レスインクリメントがくり返して連続せずに、途中でア
ドレスインクリメントが２回続く場合と書込が２回続く
場合もある。
【０００７】
【発明が解決しようとする課題】上述した従来の論理集
積回路は、外部からアドレスインクリメントクロック信
号を入力して被試験ＥＰＲＯＭを試験する場合にアドレ
スを“１”だけ加算してしていくだけなので、ＥＰＲＯ
Ｍセルにチェッカーパターンデータを書込むのに途中に
アドレスインクリメントがくり返すのではなく、途中に
アドレスクリメントが２回連続する場合と書込が２回連
続する場合が生じるので、ＥＰＲＯＭのセルの配列に合
わせてチェッカーパターンデータを書込む手順を作成す
るのが簡単にできないという欠点があった。
積回路は、外部からアドレスインクリメントクロック信
号を入力して被試験ＥＰＲＯＭを試験する場合にアドレ
スを“１”だけ加算してしていくだけなので、ＥＰＲＯ
Ｍセルにチェッカーパターンデータを書込むのに途中に
アドレスインクリメントがくり返すのではなく、途中に
アドレスクリメントが２回連続する場合と書込が２回連
続する場合が生じるので、ＥＰＲＯＭのセルの配列に合
わせてチェッカーパターンデータを書込む手順を作成す
るのが簡単にできないという欠点があった。
【０００８】
【課題を解決するための手段】本発明の諭理集積回路
は、アドレスインクリメントクロック信号によりｎビッ
トのアドレスが＋１される消去可能プログラマブルＲＯ
Ｍと、前記アドレスインクリメントクロック信号及びア
ドレスリセット信号を入力して前記ｎビットのアドレス
を前記消去可能プログラマブルＲＯＭに供給するアドレ
ス部とを有する諭理集積回路において、前記アドレス部
が、前記アドレスインクリメントクロック信号の供給毎
に前記アドレスの最下位ビットである最下位アドレス信
号対応の第１の最下位アドレス候補信号と第１のクロッ
ク候補信号を出力する１ビットの第１のアドレスカウン
タと、テストモード切換信号の供給に応答して前記アド
レスインクリメントクロック信号と前記第１のクロック
候補信号とのいずれか一方を第１のクロック信号として
出力する第１の切換手段と、第２のクロック信号の供給
に応答して消去可能プログラマブルＲＯＭの一辺のセル
配列を選択する上位ｍビットのアドレス信号を供給する
ｍビットの第３のアドレスカウンタと、前記第１のクロ
ック信号の供給に応答して前記アドレスの（ｎ−ｍ）ビ
ット目から前記最下位アドレスの１つ上位の第２ビット
目までの第ｎ−ｍ〜第２ビットのアドレス信号と前記第
２のクロック信号とを供給する第２のアドレスカウンタ
と、テストアドレス切換信号と前記アドレスの（ｎ−ｍ
＋１）ビット目のアドレス信号である前記第３のアドレ
スカウンタの最下位アドレス信号との排他的論理和をと
り第２の最下位アドレス候補信号を出力する排他的論理
手段と、前記テストモード切換信号の供給に応答して前
記第１及び第２の最下位アドレス候補信号のいずれか一
方を前記最下位アドレス信号として出力する第２の切換
手段とを備え、前記テストモード時に、前記セル配列を
前記上位ｍビットのアドレス信号で選択し、前記（ｎ−
ｍ＋１）ビット目のアドレス信号を前記テストアドレス
切換信号で同相または逆相に切り換えて前記第１の最下
位アドレス候補信号の代わりに前記最下位アドレス信号
として供給し、前記アドレスインクリメントクロック信
号を前記第２のアドレスカウンタに入力することを特徴
とするものである。
は、アドレスインクリメントクロック信号によりｎビッ
トのアドレスが＋１される消去可能プログラマブルＲＯ
Ｍと、前記アドレスインクリメントクロック信号及びア
ドレスリセット信号を入力して前記ｎビットのアドレス
を前記消去可能プログラマブルＲＯＭに供給するアドレ
ス部とを有する諭理集積回路において、前記アドレス部
が、前記アドレスインクリメントクロック信号の供給毎
に前記アドレスの最下位ビットである最下位アドレス信
号対応の第１の最下位アドレス候補信号と第１のクロッ
ク候補信号を出力する１ビットの第１のアドレスカウン
タと、テストモード切換信号の供給に応答して前記アド
レスインクリメントクロック信号と前記第１のクロック
候補信号とのいずれか一方を第１のクロック信号として
出力する第１の切換手段と、第２のクロック信号の供給
に応答して消去可能プログラマブルＲＯＭの一辺のセル
配列を選択する上位ｍビットのアドレス信号を供給する
ｍビットの第３のアドレスカウンタと、前記第１のクロ
ック信号の供給に応答して前記アドレスの（ｎ−ｍ）ビ
ット目から前記最下位アドレスの１つ上位の第２ビット
目までの第ｎ−ｍ〜第２ビットのアドレス信号と前記第
２のクロック信号とを供給する第２のアドレスカウンタ
と、テストアドレス切換信号と前記アドレスの（ｎ−ｍ
＋１）ビット目のアドレス信号である前記第３のアドレ
スカウンタの最下位アドレス信号との排他的論理和をと
り第２の最下位アドレス候補信号を出力する排他的論理
手段と、前記テストモード切換信号の供給に応答して前
記第１及び第２の最下位アドレス候補信号のいずれか一
方を前記最下位アドレス信号として出力する第２の切換
手段とを備え、前記テストモード時に、前記セル配列を
前記上位ｍビットのアドレス信号で選択し、前記（ｎ−
ｍ＋１）ビット目のアドレス信号を前記テストアドレス
切換信号で同相または逆相に切り換えて前記第１の最下
位アドレス候補信号の代わりに前記最下位アドレス信号
として供給し、前記アドレスインクリメントクロック信
号を前記第２のアドレスカウンタに入力することを特徴
とするものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。論理
集積回路は、被試験ＥＰＲＯＭ１と６ビットのアドレス
信号をＥＰＲＯＭ１に供給するアドレス部２とを有して
いる。
る。図１は本発明の一実施例のブロック図である。論理
集積回路は、被試験ＥＰＲＯＭ１と６ビットのアドレス
信号をＥＰＲＯＭ１に供給するアドレス部２とを有して
いる。
【００１０】アドレス部２は、ＥＰＲＯＭ１の一辺のセ
ル配列を選択する上位３ビットのアドレス信号Ａ４，Ａ
５，Ａ６を供給する３ビットアドレスカウンタ５と、Ｅ
ＰＲＯＭ１の２ビット目と３ビット目のアドレス信号Ａ
２，Ａ３を供給する２ビットアドレスカウンタ４と、ア
ドレスインクリメントクロック信号ＳＣがクロック入力
される１ビットアドレスカウンタ３と、テストモード切
換信号Ｔ１により１ビットアドレスカウンタ３のクロッ
ク出力Ｃ１とアドレスインクリメントクロック信号ＳＣ
を切り換えて２ビットアドレスカウンタ４のクロック入
力にするアンドオアゲート６と、テストアドレス切換信
号Ｔ２と４ビット目のアドレス信号Ａ４の排他的論理和
をとるエクスクルーシブオアゲート８と、テストモード
切換信号Ｔ１によりエクスクルーシブオアゲート８の出
力ａ４と１ビットアドレスカウンタ３のアドレス出力ａ
１を切り換えてＥＰＲＯＭ１の最下位アドレス信号Ａ１
を供給するアンドオアゲート７を有している。
ル配列を選択する上位３ビットのアドレス信号Ａ４，Ａ
５，Ａ６を供給する３ビットアドレスカウンタ５と、Ｅ
ＰＲＯＭ１の２ビット目と３ビット目のアドレス信号Ａ
２，Ａ３を供給する２ビットアドレスカウンタ４と、ア
ドレスインクリメントクロック信号ＳＣがクロック入力
される１ビットアドレスカウンタ３と、テストモード切
換信号Ｔ１により１ビットアドレスカウンタ３のクロッ
ク出力Ｃ１とアドレスインクリメントクロック信号ＳＣ
を切り換えて２ビットアドレスカウンタ４のクロック入
力にするアンドオアゲート６と、テストアドレス切換信
号Ｔ２と４ビット目のアドレス信号Ａ４の排他的論理和
をとるエクスクルーシブオアゲート８と、テストモード
切換信号Ｔ１によりエクスクルーシブオアゲート８の出
力ａ４と１ビットアドレスカウンタ３のアドレス出力ａ
１を切り換えてＥＰＲＯＭ１の最下位アドレス信号Ａ１
を供給するアンドオアゲート７を有している。
【００１１】被試験ＥＰＲＯＭ１は、８ビット出力の５
１２ビットＥＰＲＯＭでありアドレスはｎとして６ビッ
トで選択される。
１２ビットＥＰＲＯＭでありアドレスはｎとして６ビッ
トで選択される。
【００１２】通常動作時には、テストモード切換信号Ｔ
１がローレベルになり、アドレスインクリメントクロッ
ク信号ＳＣが１ビットアドレスカウンタ３のクロックと
して入力され、１ビットアドレスカウンタ３のクロック
出力信号Ｃ１が２ビットアドレスカウンタ３と４と５が
直列につながり６ビットカウンタとして動作する。
１がローレベルになり、アドレスインクリメントクロッ
ク信号ＳＣが１ビットアドレスカウンタ３のクロックと
して入力され、１ビットアドレスカウンタ３のクロック
出力信号Ｃ１が２ビットアドレスカウンタ３と４と５が
直列につながり６ビットカウンタとして動作する。
【００１３】ＥＰＲＯＭ１の最下位アドレス信号Ａ１に
は１ビットアドレスカウンタ３のアドレス出力信号ａ１
が供給されるようにアンドオアゲート７が切り換えら
れ、アドレスインクリメントクロック信号ＳＣによりＥ
ＰＲＯＭ１のアドレスが“１”加算される図５の従来の
回路と同じ動作を行なう。
は１ビットアドレスカウンタ３のアドレス出力信号ａ１
が供給されるようにアンドオアゲート７が切り換えら
れ、アドレスインクリメントクロック信号ＳＣによりＥ
ＰＲＯＭ１のアドレスが“１”加算される図５の従来の
回路と同じ動作を行なう。
【００１４】次にテストモード時のテストアドレス切換
信号Ｔ２＝０の時の回路動作を図３のタイミングチャー
トを参照して説明する。最初にアドレスカウンタリセッ
ト信号ＳＲを“Ｈ”レベルにしてアドレスカウンタ３，
４，５の内容をリセットしＥＰＲＯＭ１のアドレスを０
番地にして、テストモード切換信号Ｔ１を“Ｈ”レベル
にしてテスト回路が動作するモードに切り換える。
信号Ｔ２＝０の時の回路動作を図３のタイミングチャー
トを参照して説明する。最初にアドレスカウンタリセッ
ト信号ＳＲを“Ｈ”レベルにしてアドレスカウンタ３，
４，５の内容をリセットしＥＰＲＯＭ１のアドレスを０
番地にして、テストモード切換信号Ｔ１を“Ｈ”レベル
にしてテスト回路が動作するモードに切り換える。
【００１５】エクスクルーシブオアゲート８はテストア
ドレス切換信号Ｔ２が“Ｌ”レベルなので４ビット目の
アドレス信号Ａ４がそのままａ４になる。ＥＰＲＯＭ１
の最下位アドレス信号Ａ１にはエクスクルーシブオアゲ
ート８の出力ａ４が供給されるようにアンドオアゲート
７が切り換えられる。
ドレス切換信号Ｔ２が“Ｌ”レベルなので４ビット目の
アドレス信号Ａ４がそのままａ４になる。ＥＰＲＯＭ１
の最下位アドレス信号Ａ１にはエクスクルーシブオアゲ
ート８の出力ａ４が供給されるようにアンドオアゲート
７が切り換えられる。
【００１６】アドレスインクリメントクロック信号ＳＣ
は２ビットアドレスカウンタ４のクロック入力になるよ
うアンドオアゲート６が切り換えられているので、アド
レスインクリメントクロック信号ＳＣが１回はいると２
ビットアドレスカウンタ４がカウントアップしてアドレ
ス信号Ａ２が“Ｈ”レベルになる。
は２ビットアドレスカウンタ４のクロック入力になるよ
うアンドオアゲート６が切り換えられているので、アド
レスインクリメントクロック信号ＳＣが１回はいると２
ビットアドレスカウンタ４がカウントアップしてアドレ
ス信号Ａ２が“Ｈ”レベルになる。
【００１７】アドレス信号Ａ１はアドレス信号Ａ２と同
じ“Ｌ”レベルで供給され、他のアドレス信号Ａ３，Ａ
４，Ａ５，Ａ６は全て“Ｌ”レベルなのでＥＰＲＯＭ１
のアドレスは２番地が選択される。
じ“Ｌ”レベルで供給され、他のアドレス信号Ａ３，Ａ
４，Ａ５，Ａ６は全て“Ｌ”レベルなのでＥＰＲＯＭ１
のアドレスは２番地が選択される。
【００１８】アドレスインクリメントクロック信号ＳＣ
が２回はいると２ビットアドレスカウンタ４がカウント
アップしてアドレス信号Ａ２が“Ｌ”レベル，Ａ３が
“Ｈ”レベルになりＥＰＲＯＭ１のアドレスは４番地が
選択される。同様にアドレスインクリメントクロック信
号ＳＣが３回はいるとＥＰＲＯＭ１のアドレスは６番地
が選択される。
が２回はいると２ビットアドレスカウンタ４がカウント
アップしてアドレス信号Ａ２が“Ｌ”レベル，Ａ３が
“Ｈ”レベルになりＥＰＲＯＭ１のアドレスは４番地が
選択される。同様にアドレスインクリメントクロック信
号ＳＣが３回はいるとＥＰＲＯＭ１のアドレスは６番地
が選択される。
【００１９】次にアドレスインクリメントクロック信号
ＳＣが４回はいると、２ビットアドレスカウンタ４から
クロック出力信号が発生し３ビットアドレスカウンタ５
のクロック入力となるので３ビットアドレスカウンタ５
がカウントアップしてアドレス信号Ａ４が“Ｈ”レベル
になる。アドレス信号Ａ４が“Ｈ”レベルになるとエク
スクルーシブオアゲート８の出力が“Ｈ”レベルにな
り、アドレス信号Ａ１が“Ｈ”レベルに変化する。
ＳＣが４回はいると、２ビットアドレスカウンタ４から
クロック出力信号が発生し３ビットアドレスカウンタ５
のクロック入力となるので３ビットアドレスカウンタ５
がカウントアップしてアドレス信号Ａ４が“Ｈ”レベル
になる。アドレス信号Ａ４が“Ｈ”レベルになるとエク
スクルーシブオアゲート８の出力が“Ｈ”レベルにな
り、アドレス信号Ａ１が“Ｈ”レベルに変化する。
【００２０】他のアドレス信号Ａ２，Ａ３，Ａ５，Ａ６
は“Ｌ”レベルなのでＥＰＲＯＭ１のアドレスは９番地
が選択される。
は“Ｌ”レベルなのでＥＰＲＯＭ１のアドレスは９番地
が選択される。
【００２１】以後アドレスインクリメントクロック信号
ＳＣが４回はいる毎に３ビットアドレスカウンタ５のア
ドレス出力信号Ａ４が反転し、アドレス信号Ａ４が同相
でアドレス信号Ａ１に供給されるので、アドレスインク
リメントクロック信号ＳＣを入力していくと、ＥＰＲＯ
Ｍ１のアドレスは０，２，４，６，９，Ｂ，Ｄ，Ｆ，１
０…と選択されていき、これは、図６に示すＥＰＲＯＭ
のセル配列で○で囲まれたチェッカーパターンデータを
書込むアドレスが選択されていくことになる。
ＳＣが４回はいる毎に３ビットアドレスカウンタ５のア
ドレス出力信号Ａ４が反転し、アドレス信号Ａ４が同相
でアドレス信号Ａ１に供給されるので、アドレスインク
リメントクロック信号ＳＣを入力していくと、ＥＰＲＯ
Ｍ１のアドレスは０，２，４，６，９，Ｂ，Ｄ，Ｆ，１
０…と選択されていき、これは、図６に示すＥＰＲＯＭ
のセル配列で○で囲まれたチェッカーパターンデータを
書込むアドレスが選択されていくことになる。
【００２２】次にテストモード時のテストアドレス切換
信号Ｔ２＝１の時の回路動作を図３のタイミングチャー
トを参照して説明していくが、今までの説明と重複する
部分の説明は省略する。
信号Ｔ２＝１の時の回路動作を図３のタイミングチャー
トを参照して説明していくが、今までの説明と重複する
部分の説明は省略する。
【００２３】最初にＥＰＲＯＭ１のアドレスを０番地に
した後、テストモード切換信号Ｔ１とテストアドレス切
換信号Ｔ２を“Ｈ”レベルにしてテスト回路が動作する
モードに切り換える。エクスクルーシブオアゲート８は
テストアドレス切換信号Ｔ２が“Ｈ”レベルなので４ビ
ット目のアドレス信号Ａ４を反転した信号がａ４に出力
される。
した後、テストモード切換信号Ｔ１とテストアドレス切
換信号Ｔ２を“Ｈ”レベルにしてテスト回路が動作する
モードに切り換える。エクスクルーシブオアゲート８は
テストアドレス切換信号Ｔ２が“Ｈ”レベルなので４ビ
ット目のアドレス信号Ａ４を反転した信号がａ４に出力
される。
【００２４】ＥＰＲＯＭ１の最下位アドレス信号Ａ１に
はａ４すなわちアドレス信号Ａ４の逆相の信号が供給さ
れることになるので、アドレス信号Ａ１は“Ｈ”レベル
に変化しＥＰＲＯＭ１のアドレスは１番地が選択され
る。
はａ４すなわちアドレス信号Ａ４の逆相の信号が供給さ
れることになるので、アドレス信号Ａ１は“Ｈ”レベル
に変化しＥＰＲＯＭ１のアドレスは１番地が選択され
る。
【００２５】以後アドレスインクリメントクロック信号
ＳＣが４回はいる毎に３ビットアドレスカウンタ５のア
ドレス出力信号Ａ４が反転し、アドレス信号Ａ４が逆相
でアドレス信号Ａ１に供給されるので、アドレスインク
リメントクロック信号ＳＣを入力していくとＥＰＲＯＭ
１のアドレスは１，３，５，７，８，Ａ，Ｃ，Ｅ，１１
…と選択されていき、これは図６に示すＥＰＲＯＭのセ
ル配列で○で囲まれていないチェッカーバーパターンデ
ータの書込むアドレスが選択されていくことになる。
ＳＣが４回はいる毎に３ビットアドレスカウンタ５のア
ドレス出力信号Ａ４が反転し、アドレス信号Ａ４が逆相
でアドレス信号Ａ１に供給されるので、アドレスインク
リメントクロック信号ＳＣを入力していくとＥＰＲＯＭ
１のアドレスは１，３，５，７，８，Ａ，Ｃ，Ｅ，１１
…と選択されていき、これは図６に示すＥＰＲＯＭのセ
ル配列で○で囲まれていないチェッカーバーパターンデ
ータの書込むアドレスが選択されていくことになる。
【００２６】図４は本発明の第２の実施例のブロック図
である。この実施例ではアンドオアゲート６の代わりに
トランスファゲート１７，１８を使用し、アンドオアゲ
ート７の代わりにトランスファゲート１５，１６を使用
し、エクスクルーシブオアゲート８の代わりにインバー
タ１１，１２トランスファゲート１３，１４を使用して
構成される。
である。この実施例ではアンドオアゲート６の代わりに
トランスファゲート１７，１８を使用し、アンドオアゲ
ート７の代わりにトランスファゲート１５，１６を使用
し、エクスクルーシブオアゲート８の代わりにインバー
タ１１，１２トランスファゲート１３，１４を使用して
構成される。
【００２７】外部入力信号Ｔ１，Ｔ２，ＳＣ，ＳＲに対
するアドレス部２のアドレス信号出カＡ１〜Ａ６の諭理
動作は図１の回路と全く同じであり、動作波形は図２の
タイミングチャートで示される。
するアドレス部２のアドレス信号出カＡ１〜Ａ６の諭理
動作は図１の回路と全く同じであり、動作波形は図２の
タイミングチャートで示される。
【００２８】特に回路素子として第１の実施例のアンド
オアゲート，エクスクルーシブオアゲートの代わりにト
ランスファゲートを使用しているので素子数が少なくな
り、半導体集積回路化に適した回路になっている。
オアゲート，エクスクルーシブオアゲートの代わりにト
ランスファゲートを使用しているので素子数が少なくな
り、半導体集積回路化に適した回路になっている。
【００２９】
【発明の効果】以上説明したように本発明は、ＥＰＲＯ
Ｍの基本的なテストであるＥＰＲＯＭのセルに市松模様
のチェッカーパターンデータあるいは逆のチェッカーバ
ーパターンデータを書込むアドレスだけをテストモード
信号を設けたアドレス部の出力により選択することがで
きる。
Ｍの基本的なテストであるＥＰＲＯＭのセルに市松模様
のチェッカーパターンデータあるいは逆のチェッカーバ
ーパターンデータを書込むアドレスだけをテストモード
信号を設けたアドレス部の出力により選択することがで
きる。
【００３０】そして外部からアドレスをインクリメント
しながら書込パターンをくり返し使って書込んでいくだ
けでＥＰＲＯＭセルにチェッカーパターンデータあるい
はチェッカーバーパターンデータを書込むテストパター
ンを簡単に作成する事ができる。さらに無駄なアドレス
インクリメントが不要になることで入力テストパターン
数がはぼ半分に減少し、その分テスト時間が短縮され
る。
しながら書込パターンをくり返し使って書込んでいくだ
けでＥＰＲＯＭセルにチェッカーパターンデータあるい
はチェッカーバーパターンデータを書込むテストパター
ンを簡単に作成する事ができる。さらに無駄なアドレス
インクリメントが不要になることで入力テストパターン
数がはぼ半分に減少し、その分テスト時間が短縮され
る。
【００３１】また高機能のＬＳＩテスタを使わずに簡単
な実装試験器を使っても、単にくり返し入力を入れるだ
けでＥＰＲＯＭセルにチェッカーパターンデータあるい
はチェッカーバーパターンデータを書込む事ができ、Ｅ
ＰＲＯＭの容量が大きくなってもテストを容易に行なう
事ができるという効果がある。
な実装試験器を使っても、単にくり返し入力を入れるだ
けでＥＰＲＯＭセルにチェッカーパターンデータあるい
はチェッカーバーパターンデータを書込む事ができ、Ｅ
ＰＲＯＭの容量が大きくなってもテストを容易に行なう
事ができるという効果がある。
【図１】図１は本発明の第１の実施例のブロック図であ
る。
る。
【図２】図１の回路の第１の動作を示すタイミングチャ
ートである。
ートである。
【図３】図１の回路の第２の動作を示すタイミングチャ
ートである。
ートである。
【図４】本発明の第２の実施例のブロック図。
【図５】従来の論理集積回路の一例のブロック図であ
る。
る。
【図６】図５のＥＰＲＯＭのセル配列を示す模式図であ
る。
る。
【図７】図５のＥＰＲＯＭにチェッカーパターンデータ
を書込む流れ図である。
を書込む流れ図である。
１ 被試験ＥＰＲＯＭ ２，２ａ アドレス部 ３ １ビットアドレスカウンタ ４ ２ビットアドレスカウンタ ５ ３ビットアドレスカウンタ ６，７ アンドオアゲート ８ エクスクルーシブオアゲート ９，１１，１２ インバータ １０ ３ビットアドレス １３，１８ トランスファゲート Ａ１〜Ａ６ ＥＰＲＯＭアドレス信号 ＳＣ アドレスインクリメントクロック信号 ＳＲ アドレスカウンタリセット信号 Ｔ１ テストモード切換信号 Ｔ２ テストアドレス切換信号
Claims (3)
- 【請求項１】 アドレスインクリメントクロック信号に
よりｎビットのアドレスが＋１される消去可能プログラ
マブルＲＯＭと、前記アドレスインクリメントクロック
信号及びアドレスリセット信号を入力して前記ｎビット
のアドレスを前記消去可能プログラマブルＲＯＭに供給
するアドレス部とを有する諭理集積回路において、 前記アドレス部が、前記アドレスインクリメントクロッ
ク信号の供給毎に前記アドレスの最下位ビットである最
下位アドレス信号対応の第１の最下位アドレス候補信号
と第１のクロック候補信号を出力する１ビットの第１の
アドレスカウンタと、 テストモード切換信号の供給に応答して前記アドレスイ
ンクリメントクロック信号と前記第１のクロック候補信
号とのいずれか一方を第１のクロック信号として出力す
る第１の切換手段と、 第２のクロック信号の供給に応答して消去可能プログラ
マブルＲＯＭの一辺のセル配列を選択する上位ｍビット
のアドレス信号を供給するｍビットの第３のアドレスカ
ウンタと、 前記第１のクロック信号の供給に応答して前記アドレス
の（ｎ−ｍ）ビット目から前記最下位アドレスの１つ上
位の第２ビット目までの第ｎ−ｍ〜第２ビットのアドレ
ス信号と前記第２のクロック信号とを供給する第２のア
ドレスカウンタと、テ ストアドレス切換信号と前記アドレスの（ｎ−ｍ＋
１）ビット目のアドレス信号である前記第３のアドレス
カウンタの最下位アドレス信号との排他的論理和をとり
第２の最下位アドレス候補信号を出力する排他的論理手
段と、 前記テストモード切換信号の供給に応答して前記第１及
び第２の最下位アドレス候補信号のいずれか一方を前記
最下位アドレス信号として出力する第２の切換手段とを
備え、 前記テストモード時に、前記セル配列を前記上位ｍビッ
トのアドレス信号で選択し、前記（ｎ−ｍ＋１）ビット
目のアドレス信号を前記テストアドレス切換信号で同相
または逆相に切り換えて前記第１の最下位アドレス候補
信号の代わりに前記最下位アドレス信号として供給し、
前記アドレスインクリメントクロック信号を前記第２の
アドレスカウンタに入力することを特徴とする諭理集積
回路。 - 【請求項２】 前記第１の切換手段が、前記テストモー
ド切換信号とこのテストモード切換信号の反転信号との
各々をそれぞれ一方の入力端に入力し前記アドレスイン
クリメントクロック信号と前記第１のクロック候補信号
との各々をそれぞれ他方の入力端に入力する第１，第２
のアンドゲートとこれら第１，第２のアンドゲートの各
々の出力を入力するオアゲートとから成る第１のアンド
オアゲートを備え、 前記第２の切換手段が、前記テストモード切換信号とこ
のテストモード切換信号の反転信号との各々をそれぞれ
一方の入力端に入力し前記第１，第２の最下位アドレス
候補信号の各々をそれぞれ他方の入力端に入力する第
３，第４のアンドゲートとこれら第３，第４のアンドゲ
ートの各々の出力を入力するオアゲートとから成る第２
のアンドオアゲートを備え、 前記排他的論理手段が、前記テストアドレス切換信号と
前記第３のアドレスカウンタの最下位アドレス信号とを
入力するエクスクルシブオアゲートを備えることを特徴
とする請求項１記載の諭理集積回路。 - 【請求項３】 前記第１の切換手段が、前記テストモー
ド切換信号とこのテストモード切換信号の反転信号との
各々を制御信号とし前記アドレスインクリメントクロッ
ク信号と前記第１のクロック候補信号との各々の通過／
遮断を制御する第１及び第２のトランスファゲートを備
え、 前記第２の切換手段が、前記テストモード切換信号とこ
のテストモード切換信号の反転信号との各々を制御信号
とし前記第１，第２の最下位アドレス候補信号の各々の
通過／遮断を制御する第３及び第４のトランスファゲー
トを備え、 前記排他的論理手段が、前記テストアドレス切換信号と
このテストアドレス切換信号の反転信号との各々を制御
信号とし前記第３のアドレスカウンタの最下位アドレス
信号とこの第３のアドレスカウンタの最下位アドレス信
号の反転信号との各々の通過／遮断を制御する第５及び
第６のトランスファゲートを備えることを特徴とする請
求項１記載の諭理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326364A JP3052626B2 (ja) | 1992-12-07 | 1992-12-07 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326364A JP3052626B2 (ja) | 1992-12-07 | 1992-12-07 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175936A JPH06175936A (ja) | 1994-06-24 |
| JP3052626B2 true JP3052626B2 (ja) | 2000-06-19 |
Family
ID=18186978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326364A Expired - Lifetime JP3052626B2 (ja) | 1992-12-07 | 1992-12-07 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052626B2 (ja) |
-
1992
- 1992-12-07 JP JP4326364A patent/JP3052626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06175936A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |