JP2923984B2 - メモリアドレスデコード回路 - Google Patents
メモリアドレスデコード回路Info
- Publication number
- JP2923984B2 JP2923984B2 JP19478489A JP19478489A JP2923984B2 JP 2923984 B2 JP2923984 B2 JP 2923984B2 JP 19478489 A JP19478489 A JP 19478489A JP 19478489 A JP19478489 A JP 19478489A JP 2923984 B2 JP2923984 B2 JP 2923984B2
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- JP
- Japan
- Prior art keywords
- address
- eprom
- circuit
- row
- decoder
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリアドレスデコード回路、例えば、EP
ROMのアドレスデコード回路、特にEPROMのメモリセルに
市松模様のチェッカービットパターンを書き込めるEPRO
Mアドレスデコード回路に関する。
ROMのアドレスデコード回路、特にEPROMのメモリセルに
市松模様のチェッカービットパターンを書き込めるEPRO
Mアドレスデコード回路に関する。
［従来の技術］ 近年、マイクロコンピュータ等半導体集積回路の内蔵
ROMをEPROM化し、窓付ケースに組み立ててROMコードの
評価デバッグ用、モールドケースに組み立てて小量多品
種量産用として製品化されている。
ROMをEPROM化し、窓付ケースに組み立ててROMコードの
評価デバッグ用、モールドケースに組み立てて小量多品
種量産用として製品化されている。
第６図に６ビットのアドレスで指定されるEPROMのア
ドレスデコード回路を示している。この場合EPROMセル
１のコントロールゲート側を選択するデコードをＸデコ
ーダ２と呼び、ドレイン側を選択するデコーダをＹデコ
ーダ３と呼ぶことにする。
ドレスデコード回路を示している。この場合EPROMセル
１のコントロールゲート側を選択するデコードをＸデコ
ーダ２と呼び、ドレイン側を選択するデコーダをＹデコ
ーダ３と呼ぶことにする。
アドレス信号A0,A1,A2をＹデコーダ３でデコードし、
アドレス信号A3,A4,A5をＸデコーダ２でデコードしてい
る。
アドレス信号A3,A4,A5をＸデコーダ２でデコードしてい
る。
EPROMの基本的なテストとしては全ビットが消去され
ていることをチェックした後、EPROMセル１が半導体集
積回路のチップ上で第７図に示すような配列になってい
るので、○で囲まれたアドレス0,2,4,6,9,B,D,F・・・
に市松模様のチェッカービットパターンを書き込んだ
後、全ビットのデータを読出だしてEPROMセルの隣接セ
ル間の相互作用が無い事をチェックしている。
ていることをチェックした後、EPROMセル１が半導体集
積回路のチップ上で第７図に示すような配列になってい
るので、○で囲まれたアドレス0,2,4,6,9,B,D,F・・・
に市松模様のチェッカービットパターンを書き込んだ
後、全ビットのデータを読出だしてEPROMセルの隣接セ
ル間の相互作用が無い事をチェックしている。
チェッカービットパターンを書き込むアドレスを選択
するには単純に奇数アドレスまたは偶数アドレスだけを
選択すればよいという訳ではなく、Ｘデコーダ２で選択
されるアドレスに応じて奇数アドレスを選択するか偶数
アドレスを選択するかに分かれている。
するには単純に奇数アドレスまたは偶数アドレスだけを
選択すればよいという訳ではなく、Ｘデコーダ２で選択
されるアドレスに応じて奇数アドレスを選択するか偶数
アドレスを選択するかに分かれている。
［発明が解決しようとする課題］ しかしながら、従来のEPROMのアドレスデコード回路
では、EPROMをテストするのにチェッカービットパター
ンを書き込むアドレスの選択にEPROMのセルの配列に合
わせて奇数アドレスと偶数アドレスが入り混じったとび
とびのアドレスを選択していかなくてはならない為、チ
ェッカービットパターンデータを書き込む手順を作成す
るのが簡単にできないという欠点がある。
では、EPROMをテストするのにチェッカービットパター
ンを書き込むアドレスの選択にEPROMのセルの配列に合
わせて奇数アドレスと偶数アドレスが入り混じったとび
とびのアドレスを選択していかなくてはならない為、チ
ェッカービットパターンデータを書き込む手順を作成す
るのが簡単にできないという欠点がある。
よって、本発明の目的は、EPROMのメモリセルにチェ
ッカービットパターンの書き込み手順を容易にするアド
レスデコード回路を提供することである。
ッカービットパターンの書き込み手順を容易にするアド
レスデコード回路を提供することである。
［発明の従来技術に対する相違点］ 上述した従来のEPROMのアドレスデコード回路に対
し、本発明はEPROMの基本的なテストを行う時、EPROMセ
ルにチェッカービットパターンを書き込むのに、連続し
たアドレスを選択することによりEPROMにチェッカービ
ットパターンを容易に書き込むことができるという相違
点を有する。
し、本発明はEPROMの基本的なテストを行う時、EPROMセ
ルにチェッカービットパターンを書き込むのに、連続し
たアドレスを選択することによりEPROMにチェッカービ
ットパターンを容易に書き込むことができるという相違
点を有する。
［課題を解決するための手段］ 本願発明の要旨は、行列上に配置されたメモリセルの
アドレスを指定するメモリアドレスデコード回路におい
て、アドレス信号の最上位よりの２ビットを入力する排
他的論理和回路と、前記排他的論理和回路からの出力信
号に基づいて前記メモリセルの奇数列または偶数列を選
択し、当該選択された複数列のメモリセルの中から、ア
ドレス信号の最下位よりの複数ビットに基づいて更に１
列のメモリセルを選択する列選択回路と、アドレス信号
の最上位より２ビット目のビットに基づき前記メモリセ
ルの奇数行または偶数行を選択し、アドレス信号のうち
前記した以外に残るビットに基づいて前記選択された奇
数行または偶数行から１行のメモリセルを選択する行選
択回路とを有することを特徴とするメモリアドレスデコ
ード回路である。
アドレスを指定するメモリアドレスデコード回路におい
て、アドレス信号の最上位よりの２ビットを入力する排
他的論理和回路と、前記排他的論理和回路からの出力信
号に基づいて前記メモリセルの奇数列または偶数列を選
択し、当該選択された複数列のメモリセルの中から、ア
ドレス信号の最下位よりの複数ビットに基づいて更に１
列のメモリセルを選択する列選択回路と、アドレス信号
の最上位より２ビット目のビットに基づき前記メモリセ
ルの奇数行または偶数行を選択し、アドレス信号のうち
前記した以外に残るビットに基づいて前記選択された奇
数行または偶数行から１行のメモリセルを選択する行選
択回路とを有することを特徴とするメモリアドレスデコ
ード回路である。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例のEPROMアドレスデコード
回路を示している。
回路を示している。
EPROMセル10はA0からA5の６ビットのアドレス信号で6
4ビットのセルのうちの１ビットのセルが選択される。
4ビットのセルのうちの１ビットのセルが選択される。
まず、EXORゲート11（排他的論理和回路）で全アドレ
ス信号の上位２ビットのアドレス信号A5とA4の排他的論
理和をとる。
ス信号の上位２ビットのアドレス信号A5とA4の排他的論
理和をとる。
このEXORゲート11からの出力信号に基づいて、トラン
ジスタ12と13とを切り換えることによって、上記EPROM
セル10の奇数列のメモリセルまたは偶数列のメモリセル
を複数列選択する。そして、ANDゲート14〜17で列アド
レス信号（A0とA1）をデコードし、トランジスタ18〜25
を切り換えることによって、上記複数列から１つの列を
選択する。
ジスタ12と13とを切り換えることによって、上記EPROM
セル10の奇数列のメモリセルまたは偶数列のメモリセル
を複数列選択する。そして、ANDゲート14〜17で列アド
レス信号（A0とA1）をデコードし、トランジスタ18〜25
を切り換えることによって、上記複数列から１つの列を
選択する。
また、ANDゲート26〜33で行アドレス信号（A2〜A4）
をデコードすることによって、EPROMセル10の行を別々
に選択する。
をデコードすることによって、EPROMセル10の行を別々
に選択する。
外部からのデータの書き込みと選択されたアドレスの
EPROMセルのデータの読み出しを行う。
EPROMセルのデータの読み出しを行う。
全アドレス信号の上位２ビットのアドレス信号A5とA4
の０と１の４通りの組み合わせについて、以下に動作を
説明していく。
の０と１の４通りの組み合わせについて、以下に動作を
説明していく。
（１）A5＝0,A4＝０の場合 EXORゲート11の出力は０になるのでＹデコーダ切換ト
ランジスタ12が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ18,20,22,24のうち
の１つが選択される。アドレスA4は０なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート26,28,30,32
のうちの１つが選択される。アドレスが０〜Ｆまで変化
すると第２図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
ランジスタ12が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ18,20,22,24のうち
の１つが選択される。アドレスA4は０なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート26,28,30,32
のうちの１つが選択される。アドレスが０〜Ｆまで変化
すると第２図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
（２）A5＝0,A4＝１の場合 EXORゲート11の出力は１になるのでＹデコーダ切換ト
ランジスタ13が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ19,21,23,25のうち
の１つが選択される。アドレスA4は１なのでアドレスA2
とA3をデコードして、ＸデコーダのANDゲート27,29,31,
33のうちの１つが選択される。アドレスが10〜1Fまで変
化すると第３図に示す○で囲まれた位置のEPROMセルが
選択されることになる。
ランジスタ13が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ19,21,23,25のうち
の１つが選択される。アドレスA4は１なのでアドレスA2
とA3をデコードして、ＸデコーダのANDゲート27,29,31,
33のうちの１つが選択される。アドレスが10〜1Fまで変
化すると第３図に示す○で囲まれた位置のEPROMセルが
選択されることになる。
（３）A5＝1,A4＝０の場合 EXORゲート11の出力は１になるのでＹデコーダ切換ト
ランジスタ13が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ19,21,23,25のうち
の１つが選択される。アドレスA4は０なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート26,28,30,32
のうちの１つが選択される。アドレスが20〜2Fまで変化
すると第４図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
ランジスタ13が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ19,21,23,25のうち
の１つが選択される。アドレスA4は０なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート26,28,30,32
のうちの１つが選択される。アドレスが20〜2Fまで変化
すると第４図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
（４）A5＝1,A4＝１の場合 EXORゲート11の出力は０になるのでＹデコーダ切換ト
ランジスタ12が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ18,20,22,24のうち
の１つが選択される。アドレスA4は１なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート27,29,31,33
のうちの１つが選択される。アドレスが30〜3Fまで変化
すると第５図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
ランジスタ12が選択される。アドレスA0とA1をデコード
してＹデコーダの切換トランジスタ18,20,22,24のうち
の１つが選択される。アドレスA4は１なのでアドレスA2
とA3をデコードしてＸデコーダのANDゲート27,29,31,33
のうちの１つが選択される。アドレスが30〜3Fまで変化
すると第５図に示す○で囲まれた位置のEPROMセルが選
択されることになる。
以上の説明からアドレスが０〜3Fまで変化すると第２
図〜第５図の○で囲まれたEPROMセルが選択されること
になり、このセルの配置はチェッカーパターンデータを
書き込むセルの配置と一致する。
図〜第５図の○で囲まれたEPROMセルが選択されること
になり、このセルの配置はチェッカーパターンデータを
書き込むセルの配置と一致する。
［発明の効果］ 以上説明したように本発明は、全アドレス空間の半分
の連続したアドレスを指定することによりEPROMの基本
的なテストであるEPROMのセルに市松模様のチェッカビ
ットパターンを書き込むことが可能となり、LSIテスタ
でテストする際の入力テストパターンは書き込みパター
ンを繰り返し使って簡単に作成することができる。ま
た、高機能のLSIテスタを使わずに簡単な実装試験機を
使っても単に繰り返し入力を入れるだけでEPROMセルに
チェッカービットパターンを書き込むことができ、EPRO
Mの容量が大きくなってもテストを容易に行うことがで
きるという効果がある。
の連続したアドレスを指定することによりEPROMの基本
的なテストであるEPROMのセルに市松模様のチェッカビ
ットパターンを書き込むことが可能となり、LSIテスタ
でテストする際の入力テストパターンは書き込みパター
ンを繰り返し使って簡単に作成することができる。ま
た、高機能のLSIテスタを使わずに簡単な実装試験機を
使っても単に繰り返し入力を入れるだけでEPROMセルに
チェッカービットパターンを書き込むことができ、EPRO
Mの容量が大きくなってもテストを容易に行うことがで
きるという効果がある。
第１図は本発明のEPROMアドレスデコード回路の一実施
例の論理回路図、第２図は本発明のEPROMアドレスデコ
ード回路において、アドレスが０〜Ｆまで変化する時の
EPROMセルの指定位置図、第３図は本発明のEPROMアドレ
スデコード回路において、アドレスが10〜1Fまで変化す
る時のEPROMセルの指定位置図、第４図は本発明のEPROM
アドレスデコード回路において、アドレスが20〜2Fまで
変化する時のEPROMセルの指定位置図、第５図は本発明
のEPROMアドレスデコード回路において、アドレスが30
〜3Fまで変化する時のEPROMセルの指定位置図、第６図
は従来のEPROMアドレスデコード回路の論理回路図、第
７図は従来のEPROMアドレスデコード回路において、EPR
OMセルの配列を示す図である。 １、10……EPROMセル、 ２……Ｘデコーダ、 ３……Ｙデコーダ、 11……EXORゲート、 12〜13,18〜25……トランジスタ、 14〜17,26〜33……ANDゲート、 34……書込読出回路。
例の論理回路図、第２図は本発明のEPROMアドレスデコ
ード回路において、アドレスが０〜Ｆまで変化する時の
EPROMセルの指定位置図、第３図は本発明のEPROMアドレ
スデコード回路において、アドレスが10〜1Fまで変化す
る時のEPROMセルの指定位置図、第４図は本発明のEPROM
アドレスデコード回路において、アドレスが20〜2Fまで
変化する時のEPROMセルの指定位置図、第５図は本発明
のEPROMアドレスデコード回路において、アドレスが30
〜3Fまで変化する時のEPROMセルの指定位置図、第６図
は従来のEPROMアドレスデコード回路の論理回路図、第
７図は従来のEPROMアドレスデコード回路において、EPR
OMセルの配列を示す図である。 １、10……EPROMセル、 ２……Ｘデコーダ、 ３……Ｙデコーダ、 11……EXORゲート、 12〜13,18〜25……トランジスタ、 14〜17,26〜33……ANDゲート、 34……書込読出回路。
Claims (1)
- 【請求項１】行列上に配置されたメモリセルのアドレス
を指定するメモリアドレスデコード回路において、アド
レス信号の最上位よりの２ビットを入力する排他的論理
和回路と、前記排他的論理和回路からの出力信号に基づ
いて前記メモリセルの奇数列または偶数列を選択し、当
該選択された複数列のメモリセルの中から、アドレス信
号の最下位よりの複数ビットに基づいて更に１列のメモ
リセルを選択する列選択回路と、アドレス信号の最上位
より２ビット目のビットに基づき前記メモリセルの奇数
行または偶数行を選択し、アドレス信号のうち前記した
以外に残るビットに基づいて前記選択された奇数行また
は偶数行から１行のメモリセルを選択する行選択回路と
を有することを特徴とするメモリアドレスデコード回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478489A JP2923984B2 (ja) | 1989-07-27 | 1989-07-27 | メモリアドレスデコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478489A JP2923984B2 (ja) | 1989-07-27 | 1989-07-27 | メモリアドレスデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359897A JPH0359897A (ja) | 1991-03-14 |
| JP2923984B2 true JP2923984B2 (ja) | 1999-07-26 |
Family
ID=16330205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19478489A Expired - Lifetime JP2923984B2 (ja) | 1989-07-27 | 1989-07-27 | メモリアドレスデコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923984B2 (ja) |
-
1989
- 1989-07-27 JP JP19478489A patent/JP2923984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359897A (ja) | 1991-03-14 |
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