JP2000123590A

JP2000123590A - 半導体装置およびその製造方法

Info

Publication number: JP2000123590A
Application number: JP10290424A
Authority: JP
Inventors: Koichiro Nomura; 浩一郎野村; Kazuhiko Shimakawa; 一彦島川; Takashi Watari; 高司亘理
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-10-13
Filing date: 1998-10-13
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】ＤＲＡＭにおいてヒューズを使うことなしに
欠陥メモリセルのアドレスを判別し冗長救済が行える半
導体装置を実現する。【解決手段】スライス検査時にＤＲＡＭメモリセルア
レー部５に欠陥メモリセルが無いか否かを検査する。欠
陥メモリセルが存在した場合、欠陥メモリセルアドレス
をフラッシュメモリ３に記憶させる。その後、電源投入
時にフラッシュメモリ３に記憶した欠陥メモリセルアド
レスを読み出して冗長メモリセルアレー駆動回路９，１
０に保持し、欠陥メモリセルアドレスデコーダを構成す
る。実動作時、実際のＤＲＡＭの入力アドレスを冗長メ
モリセルアレー駆動回路９，１０にによって欠陥メモリ
セルアドレスか否かを判断し、入力アドレスが欠陥メモ
リセルアドレスの場合は冗長選択信号を出力し冗長選択
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭなどの大
容量ＲＡＭとフラッシュメモリなどの不揮発性メモリと
ロジック回路とを備えた半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭやフラッシュメモリなど
の大容量メモリとマイクロプロッセッサやＡＳＩＣなど
のロジック品とが一つの半導体基板上に形成された半導
体装置や、複数の半導体基板上に形成された半導体集積
回路を一つの基板上に配置した半導体装置（ＭＣＭ等）
が実用化されてきている。以下に示す従来の技術は、Ｄ
ＲＡＭとロジック回路が一つの半導体基板上に構成され
た半導体装置において、ＤＲＡＭの検査方法を説明す
る。

【０００３】ＤＲＡＭは、キャパシタとスイッチングト
ランジスタで構成されるメモリセルがマトリクス状に配
置されており、１ヶ所でも欠陥メモリセルが存在すると
ＲＡＭとしての機能が果たせない。そこで、ＤＲＡＭに
は冗長救済という機能がある。これはある一定数の予備
メモリセルを予め配置しておき、メモリセルに欠陥があ
った場合にその予備メモリセルを使用し、ＤＲＡＭとし
ての機能を保持するものである。

【０００４】ここで、ＤＲＡＭに一般的に採用されてい
るレーザで切断できる構造のヒューズを用いた冗長救済
機能を持つ半導体装置の製造方法について、図１０のフ
ローチャートを参照しながら説明する。

【０００５】まず、拡散工程５２終了後に、スライス検
査工程がある。このスライス検査工程では、機能、性能
の検査を行い（処理５３）、その後にＤＲＡＭ内に欠陥
メモリセルや欠陥ワード線、欠陥ビット線が存在するか
否かを確認する（処理５４）。ここで、いずれかの欠陥
が存在した場合、欠陥メモリセル数や欠陥ワード線数、
欠陥ビット線数が冗長救済可能か否かを確認する（処理
５５）。ここで、冗長救済不可能な場合、この半導体チ
ップは不良品として除去する（処理５６）。また、冗長
救済可能な場合はヒューズトリミング工程５７に進む。
このヒューズトリミング工程５７ではすでにスライス検
査工程で確認した欠陥部分のアドレスをもとにヒューズ
トリミングを行う。ここでは、スライス検査工程で判明
した欠陥部分のアドレスをもとにレーザ照射によりヒュ
ーズ切断によって冗長選択信号発生回路に欠陥部分のア
ドレスが記憶される。次に、処理５４で欠陥が無かった
半導体チップと、ヒューズトリミング工程５７で欠陥メ
モリセルのアドレスが記憶された半導体チップとを、組
立工程５８で組立てる。この組立工程５８では、ダイボ
ンド、ワイヤボンドした後封止樹脂によってパッケージ
に封止する。その後、組立工程５０での欠陥等を検査し
た後製品として出荷する（処理５９）。

【０００６】なお、拡散工程５２とは、シリコン基板上
に乾板技術を用いてトランジスタ回路などを形成する工
程であり、この工程が終了すると、シリコン基板上に所
望の回路が形成された状態となる。

【０００７】次に、図１１を参照しながら、欠陥部分の
アドレスを記憶させた従来の冗長選択信号発生回路につ
いて説明を行う。

【０００８】図１１において、６０Ａ〜６０Ｈは欠陥メ
モリセルのアドレスを設定する為のヒューズであり、６
１はアドレスデコード用Ｎ型ＭＯＳトランジスタであ
り、６２は冗長選択信号出力をＨｉｇｈ（ハイ）レベル
につりあげるプリチャージ用Ｐ型ＭＯＳトランジスタで
あり、６３は入力アドレスを反転するインバータ回路で
あり、６４は電源であり、６５はグランドである。ま
た、Ａ４、Ａ５、Ａ６、Ａ７はアドレス信号である。

【０００９】以上のように構成された冗長選択信号発生
回路について、以下その動作について説明する。

【００１０】なお、図１１では欠陥メモリセルのアドレ
ス｛Ａ４、Ａ５、Ａ６、Ａ７｝＝｛１、０、１、０｝を
例としており、図１０に示すヒューズトリミング工程５
７において、６０Ａ，６０Ｄ，６０Ｅ，６０Ｈのヒュー
ズが切断されている。図１１では、ヒューズ上に斜線が
入っているものが切断されたヒューズを示す。

【００１１】まず、はじめにプリチャージ制御信号ｋが
プリチャージ用Ｐ型ＭＯＳトランジスタ６２を制御し冗
長選択信号ｌをＨｉｇｈレベルへつり上げる。この状態
で、上記欠陥メモリセルのアドレス以外のアドレスが入
力された場合、切断されていないヒューズ６０Ｂ、６０
Ｃ、６０Ｆ、６０Ｇと直列に接続されたいずれかのＮ型
ＭＯＳトランジスタ６１がＯＮし、その結果冗長選択信
号ｌがＬｏｗ（ロー）レベルとなり冗長選択されない。
逆に、上記欠陥メモリセルのアドレス｛Ａ４、Ａ５、Ａ
６、Ａ７｝＝｛１、０、１、０｝が入力されると、ＯＮ
状態になるＮ型ＭＯＳトランジスタ６１に接続されたヒ
ューズは全て切断されている為、冗長選択信号ｌの信号
線がグランド６５と導通する事が無く、冗長選択信号ｌ
がＨｉｇｈレベルに保持され、冗長救済用予備メモリセ
ルを選択する動作が行われる。

【００１２】これにより、欠陥メモリセルを予備メモリ
セルに置き換えることが可能となり、歩留の改善に効果
を上げている。

【００１３】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、微細加工技術の進歩により、トランジス
タや配線の集積度は飛躍的に向上しているが、ヒューズ
はレーザトリマ装置によるレーザ照射で切断が行われる
為、ヒューズの大きさや配置ピッチはこのレーザトリマ
装置の機械精度で決定される。従って、微細化が進んで
もヒューズの大きさは微細化できず、結果的に半導体チ
ップ面積の拡大、半導体チップ単価の増加という問題を
有していた。

【００１４】また、ＤＲＡＭやフラッシュメモリ、ＣＰ
Ｕなど複数の機能ブロックを集積化した半導体装置にお
いては、その検査手法を単純化し検査コストを低減する
事が重要である。しかしながら従来手法ではＤＲＡＭを
集積化した場合、レーザトリマ装置という新たな設備と
それを使用する新たな工程が発生した。

【００１５】本発明は上記問題点に鑑み、ヒューズを使
うことなしに欠陥メモリセルのアドレスを判別し冗長救
済が行える半導体装置およびその製造方法を提供するも
のである。

【００１６】

【課題を解決するための手段】請求項１記載の半導体装
置は、複数の主メモリセルがマトリクス状に配置された
主メモリセルアレー部と，複数の冗長メモリセルが配置
された冗長メモリセルアレー部と，主メモリセルアレー
部に欠陥メモリセルが存在しかつ入力されるアドレスが
欠陥メモリセルのアドレスと一致したときに冗長メモリ
セルを選択するための冗長選択信号を発生する冗長メモ
リセルアレー駆動回路とを有したＤＲＡＭと、不揮発性
メモリと、ランダムロジック等で構成されＤＲＡＭおよ
び不揮発性メモリを制御するロジック回路とを同一半導
体基板上に備え、不揮発性メモリは、ＤＲＡＭの主メモ
リセルアレー部に欠陥メモリセルが存在する場合にＤＲ
ＡＭの欠陥メモリセルのアドレスが予め所定の領域に書
き込まれてあり、冗長メモリセルアレー駆動回路は、電
源投入後の所定の期間にロジック回路により不揮発性メ
モリから読み出されるＤＲＡＭの欠陥メモリセルのアド
レスを保持しておき、通常動作期間に入力されるアドレ
スが保持している欠陥メモリセルのアドレスと一致した
ときに冗長選択信号を発生することを特徴とする。

【００１７】請求項２記載の半導体装置は、複数の主メ
モリセルがマトリクス状に配置された主メモリセルアレ
ー部と，複数の冗長メモリセルが配置された冗長メモリ
セルアレー部と，主メモリセルアレー部に欠陥メモリセ
ルが存在しかつ入力されるアドレスが欠陥メモリセルの
アドレスと一致したときに冗長メモリセルを選択するた
めの冗長選択信号を発生する冗長メモリセルアレー駆動
回路とを有したＤＲＡＭと、不揮発性メモリと、ランダ
ムロジック等で構成されＤＲＡＭおよび不揮発性メモリ
を制御するロジック回路とを同一半導体基板上に備え、
冗長メモリセルアレー駆動回路は、入力される欠陥メモ
リセルのアドレスの各ビットに対応して配置されたデー
タ保持回路と、各データ保持回路の同一の値に対してオ
ン・オフ状態が異なる第１および第２のスイッチング素
子と、ロジック回路から出力されるＤＲＡＭのアドレス
の各ビットに対応して配置され各ビットの同一の値に対
してオン・オフ状態が異なる第３および第４のスイッチ
ング素子とを有し、冗長選択信号線とグランド間に、第
１のスイッチング素子と第３のスイッチング素子とが直
列接続されるとともに第２のスイッチング素子と第４の
スイッチング素子とが直列接続され、第１および第２の
スイッチング素子に対応するデータ保持回路の値と第３
および第４のスイッチング素子に対応するＤＲＡＭのア
ドレスのビットの値とが一致するときには直列接続され
た第１と第３のスイッチング素子のオン・オフ状態が異
なるとともに直列接続された第２と第４のスイッチング
素子のオン・オフ状態が異なり、不一致のときには第１
と第３のスイッチング素子のオン・オフ状態が同じにな
るとともに第２と第４のスイッチング素子のオン・オフ
状態が同じになるようにしたことを特徴とする。

【００１８】請求項１，請求項２記載の構成によれば、
不揮発性メモリにＤＲＡＭの欠陥メモリセルのアドレス
を予め所定の領域に書き込んでおき、それを冗長メモリ
セルアレー駆動回路に読み出して保持することにより、
欠陥メモリセルのアドレスが入力されたときに冗長選択
信号を発生でき、従来の冗長選択信号発生回路に用いて
いたヒューズを必要とせず、微細化が図れ、チップ面積
やチップ単価の削減を行える。また、ヒューズトリミン
グに必要な設備投資、製造時のヒューズトリミング工程
の必要が無いことにより、チップ単価の削減に寄与でき
る。また、不揮発性メモリは、システム上必要な不揮発
性メモリを用いることにより、冗長救済のみに用いる場
合に必要となる様々な制御回路等を設ける必要が無くな
る。

【００１９】請求項３記載の半導体装置は、請求項１ま
たは２記載の半導体装置において、ロジック回路が、リ
セット期間中に、不揮発性メモリ内のＤＲＡＭの欠陥メ
モリセルのアドレスが書き込まれている領域のアドレス
を発生し不揮発性メモリに出力することにより、不揮発
性メモリから欠陥メモリセルのアドレスが読み出されＤ
ＲＡＭの冗長メモリセルアレー駆動回路へ入力されるこ
とを特徴とする。

【００２０】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、冗長メモリセルアレー駆動回
路は、ＤＲＡＭの欠陥メモリセルのアドレス毎に設けら
れ、ロジック回路がリセット期間中に発生する不揮発性
メモリのアドレスによって区別され、不揮発性メモリか
ら読み出された欠陥メモリセルのアドレスが入力される
ことを特徴とする。

【００２１】請求項５記載の半導体装置は、請求項１ま
たは２記載の半導体装置において、ＤＲＡＭの主メモリ
セルアレー部に欠陥メモリセルが存在しない場合、電源
投入後の所定の期間にロジック回路が不揮発性メモリか
ら欠陥無しのデータを読み出させて冗長メモリセルアレ
ー駆動回路に入力することにより、通常動作期間に冗長
メモリセルアレー駆動回路は冗長選択信号を発生しない
ようにしたことを特徴とする。

【００２２】請求項６記載の半導体装置の製造方法は、
同一半導体基板上に、複数の主メモリセルがマトリクス
状に配置された主メモリセルアレー部および複数の冗長
メモリセルが配置された冗長メモリセルアレー部を有し
たＤＲＡＭと、不揮発性メモリと、ランダムロジック等
で構成されＤＲＡＭおよび不揮発性メモリを制御するロ
ジック回路とを備えた半導体装置の製造方法であって、
ＤＲＡＭの検査の結果、ＤＲＡＭの主メモリセルアレー
部に欠陥メモリセルが存在し、かつ冗長救済可能な場合
に、ＤＲＡＭの欠陥メモリセルのアドレスを不揮発性メ
モリ内の所定の領域へ書き込むことを特徴とする。

【００２３】このように、不揮発性メモリにＤＲＡＭの
欠陥メモリセルのアドレスを書き込んでおくことによ
り、ヒューズを使うことなしに欠陥メモリセルのアドレ
スを判別し冗長救済を行うことが可能となる。

【００２４】

【発明の実施の形態】図１はＤＲＡＭとフラッシュメモ
リとロジック回路とで構成された本発明の実施の形態の
半導体装置の構成図である。

【００２５】図１において、１は本実施の形態の半導体
装置であり、単一半導体基板上に、ＤＲＡＭ２と、フラ
ッシュメモリ（不揮発性メモリ）３と、ランダムロジッ
ク等で構成されＤＲＡＭ２およびフラッシュメモリ３を
制御するロジック回路４とからなる半導体集積回路が構
成されている。

【００２６】ＤＲＡＭ２中において、５はセンスアンプ
群を含むトランジスタのＯＮ／ＯＦＦによってキャパシ
タの充放電を制御する８ビット構成，１Ｍｂｉｔのメモ
リセルアレー部（主メモリセルアレー部）、６はロウデ
コーダ部、７はリードアンプ部、８はカラムデコーダ
部、９は欠陥メモリセルアドレス（＝不良アドレス）を
入力することにより欠陥メモリセルアドレスデコーダを
構成し、欠陥メモリセルアドレスが入力された場合に冗
長メモリセルアレーを選択する信号を発生するカラム系
冗長メモリセルアレー駆動回路であり、１０は９と同様
の動作をロウ系部で行うロウ系冗長メモリセルアレー駆
動回路であり、１１はＤＲＡＭ制御回路、１２はプリデ
コーダ、１３はロウ系の欠陥メモリセルを救済するため
のロウ系冗長用メモリセルアレー部、１４はカラム系冗
長用メモリセルアレー部、１５はインターフェイス部で
ある。

【００２７】また、フラッシュメモリ３中において、１
６Ａ〜１６Ｈはフローティングゲート構造のメモリセル
をアレー状に配列したメモリセルアレー部、１７はカラ
ムデコーダ部、１８はセンスアンプ部、１９はフラッシ
ュ制御回路部、２０はロウデコーダ部、２１はメモリセ
ルアレー部１６Ａ〜１６Ｈをそれぞれ個別に消去できる
様に８ブロックに分かれている消去回路部、２２はプリ
デコーダ、２３はインターフェイス部である。

【００２８】また、ロジック回路４中において、２４は
パワーオンリセットも含みシステム全体をリセットする
リセット信号を発生するリセット信号発生回路であり、
２５はリセット期間にフラッシュメモリ３内の不良アド
レス書き込み領域のアドレスを発生するカウンター回
路、２６はリセット期間と実動作期間のアドレスを切り
換えるアドレス切換回路である。

【００２９】このシステムの半導体装置１は、従来よく
知られている手法により、ＤＲＡＭ２およびフラッシュ
メモリ３はテストモード切り換え信号で、パットからＤ
ＲＡＭ２の直接制御、フラッシュメモリ３の直接制御が
可能な構成としてある。

【００３０】図２は図１に示すＤＲＡＭ２のカラム系冗
長メモリセルアレー駆動回路９の詳細回路図を示してい
る。２７は入力された信号をデコードし本回路の選択信
号が入力された場合、ロードホールド信号（ＬＨ信号）
ＬＨＣを発生する第１のＡＮＤ回路であり、２８は入力
された信号をＬＨ信号ＬＨＣがＨｉｇｈレベルであれば
取り込み、Ｌｏｗレベルであれば保持するロードホール
ドタイプのＤ−ＦＦ（フリップフロップ）であり、２９
は入力信号によってトランジスタ（３１Ｂ，３１Ｄ，３
１Ｆ，３１Ｈ）の制御信号を発生するＮＡＮＤ回路であ
り、３０は入力信号によってトランジスタ（３１Ａ，３
１Ｃ，３１Ｅ，３１Ｇ）の制御信号を発生するＯＲ回路
であり、３１Ａ〜３１Ｈはゲート入力信号による動作状
態により欠陥メモリセルアドレスを構成するためのＮ型
ＭＯＳトランジスタであり、３２は入力されるアドレス
が欠陥メモリセルアドレスか否かを判別するためのＮ型
ＭＯＳトランジスタであり、３３はインバータ回路であ
り、３４はゲートに入力されたプリチャージ制御信号ｆ
により冗長選択信号ｇの信号線と電源３６とを接続する
か否かを切り換えるプリチャージ用Ｐ型ＭＯＳトランジ
スタであり、３５はグランドであり、３６は電源であ
る。

【００３１】なお、Ｎ型ＭＯＳトランジスタ３１Ａ，３
１Ｃ，３１Ｅ，３１Ｇを第１のスイッチング素子とすれ
ば、それらに接続されたＮ型ＭＯＳトランジスタ３２が
第３のスイッチングであり、Ｎ型ＭＯＳトランジスタ３
１Ｂ，３１Ｄ，３１Ｆ，３１Ｈを第２のスイッチング素
子とすれば、それらに接続されたＮ型ＭＯＳトランジス
タ３２が第４のスイッチングである。また、アドレス情
報ＦＡ０〜ＦＡ３を入力するロードホールドタイプのＤ
−ＦＦ２８がデータ保持回路である。

【００３２】また、本実施の形態では、図３にも示すよ
うに、フラッシュメモリのデータ出力端子ＦＡＯ０〜Ｆ
ＡＯ７のうち欠陥メモリセルアドレスとしてＦＡＯ０〜
ＦＡＯ３の４ビットを使用している。また、１つのＤ−
ＦＦ２８の入力信号であるＣＳＰＥはフラッシュメモリ
データ出力端子ＦＡＯ４から出力される信号であり、カ
ラム系冗長メモリセルアレー駆動回路９を動作させるか
否かを切り換える為のカラム系冗長フラッグとして用い
ている。なお、フラッシュメモリデータ出力端子ＦＡＯ
４からは、ロウ系冗長メモリセルアレー駆動回路１０を
動作させるか否かを切り換える為のロウ系冗長フラッグ
（図３のＲＳＰＥ）も出力される。

【００３３】図４はフラッシュメモリ３のアドレス構成
を示しており、８ビット構成１Ｍｂｉｔとなっている。
このフラッシュメモリ３は、アドレス０〜３ＦＦＦ、ア
ドレス４０００〜７ＦＦＦ、アドレス８０００〜ＢＦＦ
Ｆ、アドレスＣ０００〜ＦＦＦＦ、アドレス１００００
〜１３ＦＦＦ、アドレス１４０００〜１７ＦＦＦ、アド
レス１８０００〜１ＢＦＦＦ、アドレス１Ｃ０００〜１
ＦＦＦＦの８ブロックに分かれており、各ブロックはブ
ロック単位で一括消去ができる消去ブロックであり、そ
のうちアドレス１Ｃ０００〜１ＦＦＦＦのブロックを不
良アドレス書き込み領域として使用する。本実施の形態
では簡単のため、カラム系、ロウ系それぞれ１ブロック
ずつの冗長メモリセルアレー駆動回路をもっており、Ｄ
ＲＡＭ２のロウ系の不良アドレス情報をフラッシュメモ
リ３のアドレス１ＦＦＦＥに、ＤＲＡＭ２のカラム系の
不良アドレス情報をフラッシュメモリ３のアドレス１Ｆ
ＦＦＦにそれぞれ記憶させる。

【００３４】図５はリセット期間にフラッシュメモリ３
内の不良アドレス書き込み領域のアドレス（本実施の形
態ではアドレス１ＦＦＦＥ及び１ＦＦＦＦ）を発生する
図１に示すロジック回路４内のカウンター回路２５の詳
細回路図を示している。６６は加算回路、６７はＤ−Ｆ
Ｆ、６８はデコード回路、６９はロードホールドタイプ
のＤ−ＦＦ、７０はインバータ回路、７１は第２のＡＮ
Ｄ回路、７２は第３のＡＮＤ回路、７３は電源である。
また、ｍはＤＲＡＭ２とフラッシュメモリ３とロジック
回路４が単一半導体基板上に形成された半導体集積回路
のシステムクロック、ｎは第１のカウンターαのカウン
ト値、ｏはロードホールド信号である。

【００３５】第１のカウンターαにおいて、Ｄ−ＦＦ６
７のＱ出力は３ビットで、カウント値ｎである。この第
１のカウンターαの３ビットのカウント値ｎの下位から
第１ビット（ＬＳＢ）ｎ₁，第２ビットｎ₂，第３ビッ
ト（ＭＳＢ）ｎ₃はそれぞれ図５に示すようにデコード
回路６８へ入力される。また、第１のカウンターαの３
ビットのカウント値ｎは、加算回路６６にも入力され、
加算回路６６で「１」加算されて、その加算結果の３ビ
ットの出力がＡＮＤ回路７１へ入力される。加算回路６
６は入力されるカウント値ｎに「１」を加算して出力す
るものであり、電源７３はＬＳＢに「１」を加算するた
めのものである。この第１のカウンターαは、０から４
までカウントすると、リセットがＡＮＤ回路７１によっ
てかかる構成で、３ビット構成となっている。

【００３６】また、図６は図５に示すカウンター回路２
５におけるタイミング図である。

【００３７】図７はリセット時と実動作時でフラッシュ
メモリ３へ入力されるアドレスを切り換える図１に示す
ロジック回路４内のアドレス切換回路２６の詳細回路図
を示している。４２はアドレス切換用２入力セレクタで
あり、４３Ａ〜４３Ｐはリセット期間に出力をＨｉｇｈ
レベルに固定する為のＯＲ回路である。また、ＦＬＡ０
〜ＦＬＡ１６は実動作時のフラッシュメモリ３のアドレ
ス信号であり、ＦＡＩ０〜ＦＡＩ１６はフラッシュメモ
リ３へ入力されるアドレスである。また、アドレス切換
用２入力セレクタ４２は、リセット信号ａにより切り換
えられ、実動作時（リセット信号ａがＬｏｗレベル時）
にはアドレス信号ＦＬＡ０が選択され、またリセット時
（リセット信号ａがＨｉｇｈレベル時）にはカウンター
回路２５から入力される駆動回路選択信号ｊが選択され
てアドレスの最下位ビットのＦＡＩ０へ出力される。Ｏ
Ｒ回路４３Ａ〜４３Ｐには、それぞれのアドレス信号Ｆ
ＬＡ１〜ＦＬＡ１６とリセット信号ａとが入力されてい
るため、実動作時にはそれぞれのアドレス信号ＦＬＡ１
〜ＦＬＡ１６が出力され、リセット時には全ての出力が
Ｈｉｇｈレベルに固定される。

【００３８】次に、本実施の形態の半導体装置１の製造
工程中の一部（特にＤＲＡＭ２の検査方法を含む）につ
いて、図８のフローチャートを用いて説明をする。

【００３９】拡散工程４４終了後に、拡散工程における
欠陥について検査するスライス検査工程がある。このス
ライス検査工程では、半導体基板上に形成された半導体
集積回路の機能や性能の検査を行う。本実施の形態で
は、単一の半導体基板上にＤＲＡＭ２とともにフラッシ
ュメモリ３およびロジック回路４が形成され、１つの半
導体集積回路を構成している。フラッシュメモリ３およ
びロジック回路４は従来より知られた方法で各々検査さ
れる。ＤＲＡＭ２の機能や性能の検査（処理４５）を行
った後、ＤＲＡＭ２内に欠陥メモリセルや欠陥ワード
線、欠陥ビット線が存在するか否かを確認する（処理４
６）。ここで、いずれかの欠陥が存在した場合、欠陥部
分のアドレス等を調べ、欠陥メモリセル数や欠陥ワード
線数、欠陥ビット線数が冗長救済可能か否かを確認する
（処理４７）。ここで、冗長救済不可能な場合、この半
導体チップは不良品として除去する（処理４８）。

【００４０】また、冗長救済可能と判断した場合は、単
一の半導体基板上に配置されているフラッシュメモリ３
内の不良アドレス書き込み領域即ちアドレス１ＦＦＦＥ
及び１ＦＦＦＦの領域に、フラッシュメモリ３の書き込
みアルゴリズムに従って欠陥メモリセルのアドレス情報
を書き込むとともに、冗長フラッグビットへ“０”を書
き込む（処理４９）。ここで書き込まれるフラッシュメ
モリ３はすでに検査を終え、良品と判断されているもの
とする。また、フラッシュメモリ３には、初期状態とし
て消去状態、即ちデータ“１”が設定されており、処理
４６で欠陥が存在しない場合、即ちＤＲＡＭ２が良品の
場合はフラッシュメモリ３への書き込みは行わない。

【００４１】次に、組立工程５０にてダイボンド、ワイ
ヤボンドした後、封止樹脂によってパッケージに封止す
る。その後、組立工程５０での欠陥等を検査した後、製
品として出荷する（処理５１）。

【００４２】なお、拡散工程４４は、図１０の拡散工程
５２と同じである。

【００４３】次に、上記工程を経て完成された本実施の
形態における半導体集積回路の動作について、図１〜図
７と、さらに図９のタイミングチャートを用いて説明す
る。以下では、従来例と同様にカラム系不良アドレスと
して（Ａ０、Ａ１、Ａ２、Ａ３）＝（１、０、１、０）
の場合を例として説明する。

【００４４】本実施の形態では、システムのリセット期
間を利用してＤＲＡＭ２の不良アドレス情報をフラッシ
ュメモリ３の所定領域から読み出し、ラッチする動作を
行う期間（リセット期間）と、通常の動作を行う期間
（実動作期間）とに分かれる。

【００４５】まず、リセット期間での動作を説明する。

【００４６】電源投入後、所定周波数のシステムクロッ
クｍが印加開始されるとともに、ロジック回路４内のリ
セット信号発生回路２４よりリセット信号ａが所定の期
間Ｈｉｇｈレベルで出力される（リセット期間）。この
リセット信号ａを受けてカウンター回路２５がカウント
を始める。

【００４７】このカウンター回路２５の詳細な動作は、
図６のタイミングチャートと図５の回路図を参照しなが
ら説明する。このカウンター回路２５の目的は、その出
力である駆動回路選択信号ｊを、ＤＲＡＭ２内の欠陥メ
モリセルアドレス情報が書き込んであるフラッシュメモ
リ３内の所定アドレス番地のデータを読み出す為のアド
レス信号として発生することにある。この為にはフラッ
シュメモリ３の読み出しの仕様に規定されるサイクルタ
イムやアクセスタイムに適合したアドレスを発生する必
要がある。

【００４８】ここでは、アクセスタイム１００ｎｓ、シ
ステムクロック周期２０ｎｓを例として、カウンター回
路２５の動作を説明する。

【００４９】第１のカウンターαは、リセット信号ａが
Ｈｉｇｈレベル期間中すなわちリセット期間となるとシ
ステムクロックｍに同期してカウントを開始する。この
第１のカウンターαの出力すなわちカウント値ｎが
“４”になると、カウント値ｎを入力とするデコード回
路６８の出力であるロードホールド信号（ＬＨ信号）ｏ
がＨｉｇｈレベルとなる。このＬＨ信号ｏがＨｉｇｈレ
ベルになると、インバータ回路７０の出力はＬｏｗレベ
ルとなり、それが第２のＡＮＤ回路７１に入力されるこ
とで第１のカウンターαにリセットがかかり、再び
“０”からカウントを開始する。

【００５０】次に、このＬＨ信号ｏを第２のカウンター
β内のロードホールドタイプのＤ−ＦＦ６９のＬＨ端子
に入力することで、システムクロックｍの５周期毎にデ
ータをロードしながらカウントをおこなう。こうするこ
とで、アドレス信号となる駆動回路選択信号ｊは、リセ
ット開始と同時に１００ｎｓ（システムクロック周期２
０ｎｓ×５周期＝１００ｎｓ）のＬｏｗレベル信号及び
その後１００ｎｓのＨｉｇｈレベル信号として出力され
る。

【００５１】また、本実施の形態ではアクセスタイム１
００ｎｓ、システムクロック周期を２０ｎｓとした為、
デコード回路６８のデコード値を“４”としたデコーダ
を構成しているが、このデコード回路６８のデコード値
を変えることにより様々に規定されるサイクルタイムや
アクセスタイムに適合したアドレスを発生することが可
能である。

【００５２】カウンター回路２５で発生された駆動回路
選択信号ｊとリセット信号ａは、アドレス切換回路２６
へ入力され、その出力はフラッシュメモリ３に印加され
るアドレスＦＡＩ０〜ＦＡＩ１６として出力される。図
７に示されるアドレス切換回路２６はリセット時は駆動
回路選択信号ｊを選択し、また実動作時はロジック回路
４で発生される実動作時フラッシュメモリアドレス（Ｆ
ＬＡ０〜ＦＬＡ１６）を選択する。また、本実施の形態
では簡単の為、ロウ系、カラム系の２アドレス（１ＦＦ
ＦＥ、１ＦＦＦＦ）しか使用しないため、フラッシュメ
モリアドレスの最下位ビットであるＦＡＩ０のセレクタ
部のみセレクタ回路４２を用い、その他のアドレスビッ
トＦＡＩ１〜ＦＡＩ１６については、リセット期間は強
制的にＨｉｇｈレベルが出力されるようにＯＲ回路４３
Ａ〜４３Ｐを用いている。これによって全部のビットに
セレクタ回路４２を使うのに比べて回路を削減できる。

【００５３】このアドレスＦＡＩ０〜ＦＡＩ１６がフラ
ッシュメモリ３に入力されると、フラッシュメモリ３の
読み出しアルゴリズムに従ってフラッシュメモリ３の出
力端子ＦＡＯ０〜ＦＡＯ７に不良アドレスが出力され
る。本実施の形態では、フラッシュメモリアドレス１Ｆ
ＦＦＦに不良カラムアドレスとしてＡを書き込んでお
り、アドレスＦＡＩ０〜ＦＡＩ１６に１ＦＦＦＦが入力
されることで、出力端子ＦＡＯ０〜ＦＡＯ７にＡが出力
される。この出力されたＡをカラム系冗長メモリセルア
レー駆動回路９内のロードホールドタイプのＤ−ＦＦ２
８に入力する。ここでは、図３に示すように、フラッシ
ュメモリ３の出力端子ＦＡＯ０〜ＦＡＯ３に出力された
アドレス情報ＦＡ０〜ＦＡ３と、出力端子ＦＡＯ４に出
力されたカラム系冗長フラッグＣＳＰＥとが、それぞれ
のロードホールドタイプのＤ−ＦＦ２８に入力される。

【００５４】冗長メモリセルアレー駆動回路は内部で欠
陥メモリセルアドレスを構成する関係上欠陥メモリセル
アドレス別に必要である。よって、欠陥メモリセルアド
レスが書き込まれているフラッシュメモリ３の不良アド
レス書き込み領域のアドレスＦＡＩ０〜ＦＡＩ１６を第
１のＡＮＤ回路２７に入力、デコードすることでアドレ
スの区別をする。本実施の形態では冗長メモリセルアレ
ー駆動回路はカラム系冗長メモリセルアレー駆動回路９
とロウ系冗長メモリセルアレー駆動回路１０の２ブロッ
クのみの構成の為、フラッシュメモリ３のアドレスＦＡ
Ｉ０〜ＦＡＩ１６のうち最下位ビットであるＦＡＩ０を
第１のＡＮＤ回路２７に入力することで区別することが
できる。第１のＡＮＤ回路２７に入力されたＦＡＩ０が
デコード値と一致した場合に（ここでは駆動回路選択信
号ｊが「１」の場合）、ＬＨ信号ＬＨＣがＨｉｇｈレベ
ルとなる。なお、ここでは駆動回路選択信号ｊが「０」
の場合にはロウ系冗長メモリセルアレー駆動回路１０が
選択されることになる。ロウ系冗長メモリセルアレー駆
動回路１０は、図２のカラム系冗長メモリセルアレー駆
動回路９と同様の構成であり、第１のＡＮＤ回路２７に
駆動回路選択信号ｊが反転されて入力されることが異な
るだけである。

【００５５】第１のＡＮＤ回路２７から出力されるＬＨ
信号ＬＨＣがＨｉｇｈレベル時にロードホールドタイプ
のＤ−ＦＦ２８では入力されるアドレス情報ＦＡ０〜Ｆ
Ａ３及び冗長フラッグＣＳＰＥを取り込み、Ｌｏｗレベ
ル時にデータを保持する。この時、冗長フラッグＣＳＰ
ＥがＨｉｇｈレベルならばＮＡＮＤ回路２９とＯＲ回路
３０の出力は共にＨｉｇｈレベルに固定され、欠陥メモ
リセルアドレスを構成するＮ型ＭＯＳトランジスタ３１
Ａ〜３１ＨはすべてＯＮ状態となる。こうすることでど
のようなアドレスが入力されても必ず冗長選択信号ｇと
いずれかのグランド３５が導通状態となり、冗長選択信
号ｇはＬｏｗレベルすなわち冗長メモリセルアレーを選
択しない信号が出力される。

【００５６】ＬＨ信号ＬＨＣで取り込み、Ｄ−ＦＦ２８
に保持されている値ｃ０〜ｃ３（＝ＦＡ０〜ＦＡ３）に
よってＮ型ＭＯＳトランジスタ３１Ａ〜３１Ｈを制御す
ることで、入力されたアドレスが欠陥メモリセルアドレ
スか否かを判別するデコード回路を構成する。例えば、
（ｃ０，ｃ１，ｃ２，ｃ３）＝（１，０，１，０）、Ｃ
ＳＰＥ＝０（Ｌｏｗレベル）の場合、Ｎ型ＭＯＳトラン
ジスタ３１Ａ，３１Ｄ，３１Ｅ，３１ＨがＯＮし、Ｎ型
ＭＯＳトランジスタ３１Ｂ，３１Ｃ，３１Ｆ，３１Ｇが
ＯＦＦとなる。ここで、（Ａ０，Ａ１，Ａ２，Ａ３）＝
（１，０，１，０）のアドレスが入っても、冗長選択信
号ｇの信号線がグランド３５と接続されない。また、
（Ａ０，Ａ１，Ａ２，Ａ３）＝（１，０，１，０）以外
のアドレスが入力された場合、必ず冗長選択信号ｇの信
号線がグランド３５と接続されるパスがあるため、冗長
選択信号ｇはＬｏｗレベルとなる。以上のようにアドレ
ス情報ＦＡ０〜ＦＡ３によってデコード回路が形成さ
れ、Ａ０〜Ａ３に入力されたアドレスが欠陥メモリセル
アドレスが否かを判別する。

【００５７】次に実動作期間での動作について説明す
る。

【００５８】カラム系冗長メモリセルアレー駆動回路９
内のプリチャージ制御信号ｆがＬｏｗレベルになること
で、冗長選択信号ｇが電源３９とつながりＨｉｇｈレベ
ルにつり上げられる。このプリチャージ制御信号ｆがＬ
ｏｗレベルになっている期間をプリチャージ期間と呼
ぶ。このプリチャージ期間が終わるとロジック回路４内
のアドレス切換回路２６から出力されたアドレスが入力
される。本来ならばこのアドレスが８ビット必要である
が、本実施の形態では簡単の為に入力アドレスは４ビッ
ト構成としており、入力されたアドレスＡ（０：３）＝
Ａ（ｈｅｘ）の場合、冗長選択信号ｇとグランド３５は
どの回路においてもつながる事はない。したがって冗長
選択信号ｇはプリチャージによってつり上げられたＨｉ
ｇｈレベルの状態を保持することで、冗長メモリセルア
レーを駆動させる。また、Ａ（０：３）＝３の時は冗長
選択信号ｇとグランド３５の導通する箇所がある為プリ
チャージによりＨｉｇｈレベルに保持されていた冗長選
択信号ｇはＬｏｗレベルに落ちる。

【００５９】以上の様に、アドレスＡ０〜Ａ３に、Ｎ型
ＭＯＳトランジスタ３１Ａ〜３１Ｈの動作状態を決める
アドレスＦＡ０〜ＦＡ３と同じアドレスが入力された場
合は冗長選択信号ｇがＨｉｇｈレベルとなり冗長選択さ
れ、それ以外のアドレスが入力された場合は冗長選択信
号ｇがＬｏｗレベルとなり冗長選択されない。

【００６０】また上記では説明の簡単化のため、カラム
系とロウ系の２つの冗長メモリセルアレー駆動回路９，
１０を設けた構成とした。したがって、それらによって
冗長選択されるカラム系冗長用メモリセルアレー部１４
には１つのメモリセル列（複数のメモリセルからなる
列）、ロウ系冗長用メモリセルアレー部１３には１つの
メモリセル行（複数のメモリセルからなる行）が設けら
れてあればよい。しかしながら、カラム系冗長用メモリ
セルアレー部１４に複数のメモリセル列が設けられ、そ
れぞれのメモリセル列に対応して複数のカラム系冗長メ
モリセルアレー駆動回路９が設けられ、また、ロウ系冗
長用メモリセルアレー部１３に複数のメモリセル行が設
けられ、それぞれのメモリセル行に対応して複数のロウ
系冗長メモリセルアレー駆動回路１０が設けられる場合
がある。

【００６１】この場合も、複数のカラム系およびロウ系
冗長メモリセルアレー駆動回路のそれぞれの冗長メモリ
セルアレー駆動回路と対応させてフラッシュメモリ３の
アドレスを設定しておくことにより、それぞれの冗長メ
モリセルアレー駆動回路に対するデータ（欠陥メモリセ
ルアドレスと冗長フラッグ）をフラッシュメモリ３に書
き込んでおけば、リセット期間に、それぞれの冗長メモ
リセルアレー駆動回路と対応させて設定したフラッシュ
メモリ３のアドレスをロジック回路４が順次発生するこ
とにより、フラッシュメモリ３から順次データが読み出
され、それぞれの冗長メモリセルアレー駆動回路へ入力
される。これにより、それぞれの冗長メモリセルアレー
駆動回路内のスイッチング素子（図２ではＮ型ＭＯＳト
ランジスタ３１Ａ〜３１Ｈ）の動作状態により欠陥メモ
リセルのアドレスが構成され、実動作期間においてＤＲ
ＡＭ２に欠陥メモリセルのアドレスが入力された場合、
その入力されたアドレスと同じ欠陥メモリセルのアドレ
スが構成されている冗長メモリセルアレー駆動回路によ
り冗長選択されることになる。

【００６２】また、スライス検査の結果、例えば欠陥メ
モリセル数が少ない場合や欠陥メモリセルが存在しない
場合に、使用しない冗長用のメモリセル列やメモリセル
行に対応する冗長メモリセルアレー駆動回路に対するデ
ータ（欠陥メモリセルアドレスと冗長フラッグ）はフラ
ッシュメモリ３に書き込まれておらず、データとしては
消去状態の“１”である。この場合、リセット期間にフ
ラッシュメモリ３から読み出される冗長フラッグ（図２
ではＣＳＰＥ）の“１”により冗長メモリセルアレー駆
動回路は冗長選択を行わないように構成されている。

【００６３】さらに、冗長用メモリセルアレー部および
冗長メモリセルアレー駆動回路は、ロウ系あるいはカラ
ム系のいずれか一方のみ設けてある構成でもよい。

【００６４】本実施の形態によれば、ＤＲＡＭ２とフラ
ッシュメモリ３とロジック回路４を混載する半導体装置
において、欠陥メモリセルアドレスをフラッシュメモリ
３に書き込み冗長選択を行うことで、従来のように冗長
選択信号発生回路にヒューズを用いた場合に比べ、より
微細化を図れ、チップ面積やチップ単価の削減を行え
る。また、ヒューズトリミングに必要な設備投資、製造
時のヒューズトリミング工程の必要が無いことにより、
チップ単価の削減に寄与できる。また、欠陥メモリセル
アドレスを書き込むフラッシュメモリ３は、本実施の形
態のようにシステム上必要なフラッシュメモリを用いる
ことにより、冗長救済のみに用いる場合に必要となる様
々な制御回路等を設ける必要が無くなる。このように、
総合的にコストパフォーマンスのある半導体装置を構成
することができる。

【００６５】

【発明の効果】本発明によれば、従来の冗長選択信号発
生回路に用いていたヒューズを必要としない為、微細化
が図れ、チップ面積やチップ単価の削減を行える。ま
た、ヒューズトリミングに必要な設備投資、製造時のヒ
ューズトリミング工程の必要が無いことにより、チップ
単価の削減に寄与できる。また、不揮発性メモリは、シ
ステム上必要な不揮発性メモリを用いることにより、冗
長救済のみに用いる場合に必要となる様々な制御回路等
を設ける必要が無くなる。このように、総合的にコスト
パフォーマンスのある半導体装置を構成することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体装置の構成図。

【図２】本発明の実施の形態におけるカラム系冗長メモ
リセルアレー駆動回路の回路図。

【図３】本発明の実施の形態におけるフラッシュメモリ
セルの出力端子と出力される欠陥メモリセルアドレスと
の対応図。

【図４】本発明の実施の形態におけるフラッシュメモリ
のアドレス構成図。

【図５】本発明の実施の形態におけるカウンター回路の
回路図。

【図６】図５のカウンター回路のタイミングチャート。

【図７】本発明の実施の形態におけるアドレス切換回路
の回路図。

【図８】本発明の実施の形態における半導体装置の製造
方法を示すフローチャート。

【図９】本発明の実施の形態の半導体装置のタイミング
チャート。

【図１０】従来の技術における半導体装置の製造方法を
示すフローチャート。

【図１１】従来の技術における冗長選択信号発生回路の
回路図。

【符号の説明】

１半導体装置２ＤＲＡＭ３フラッシュメモリ４ロジック回路５メモリセルアレー部６ロウデコーダ部７リードアンプ部８カラムデコーダ部９カラム系冗長メモリセルアレー駆動回路１０ロウ系冗長メモリセルアレー駆動回路１１ＤＲＡＭ制御回路１２プリデコーダ１３ロウ系冗長用メモリセルアレー部１４カラム系冗長用メモリセルアレー部１５インターフェイス部１６Ａ〜１６Ｈメモリセルアレー部１７カラムデコーダ部１８センスアンプ部１９フラッシュ制御回路部２０ロウデコーダ部２１消去回路部２２プリデコーダ２３インターフェイス部２４リセット信号発生回路２５カウンター回路２６アドレス切換回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 (72)発明者亘理高司大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5B024 AA07 AA15 BA13 BA15 BA18 BA21 BA29 CA07 CA17 CA27 5F038 AV03 BE05 DF05 DF14 DF16 DT02 DT14 DT15 DT18 EZ20 5F083 GA30 ZA01 ZA10 ZA13 ZA14 ZA20 5L106 AA01 CC07 CC17 FF08

Claims

【特許請求の範囲】

【請求項１】複数の主メモリセルがマトリクス状に配
置された主メモリセルアレー部と，複数の冗長メモリセ
ルが配置された冗長メモリセルアレー部と，前記主メモ
リセルアレー部に欠陥メモリセルが存在しかつ入力され
るアドレスが前記欠陥メモリセルのアドレスと一致した
ときに前記冗長メモリセルを選択するための冗長選択信
号を発生する冗長メモリセルアレー駆動回路とを有した
ＤＲＡＭと、不揮発性メモリと、ランダムロジック等で
構成され前記ＤＲＡＭおよび前記不揮発性メモリを制御
するロジック回路とを同一半導体基板上に備え、前記不揮発性メモリは、前記ＤＲＡＭの主メモリセルア
レー部に欠陥メモリセルが存在する場合に前記ＤＲＡＭ
の欠陥メモリセルのアドレスが予め所定の領域に書き込
まれてあり、前記冗長メモリセルアレー駆動回路は、電源投入後の所
定の期間にロジック回路により前記不揮発性メモリから
読み出される前記ＤＲＡＭの欠陥メモリセルのアドレス
を保持しておき、通常動作期間に入力されるアドレスが
前記保持している欠陥メモリセルのアドレスと一致した
ときに前記冗長選択信号を発生することを特徴とする半
導体装置。
【請求項２】複数の主メモリセルがマトリクス状に配
置された主メモリセルアレー部と，複数の冗長メモリセ
ルが配置された冗長メモリセルアレー部と，前記主メモ
リセルアレー部に欠陥メモリセルが存在しかつ入力され
るアドレスが前記欠陥メモリセルのアドレスと一致した
ときに前記冗長メモリセルを選択するための冗長選択信
号を発生する冗長メモリセルアレー駆動回路とを有した
ＤＲＡＭと、不揮発性メモリと、ランダムロジック等で
構成され前記ＤＲＡＭおよび前記不揮発性メモリを制御
するロジック回路とを同一半導体基板上に備え、前記冗長メモリセルアレー駆動回路は、入力される前記欠陥メモリセルのアドレスの各ビットに
対応して配置されたデータ保持回路と、各データ保持回
路の同一の値に対してオン・オフ状態が異なる第１およ
び第２のスイッチング素子と、前記ロジック回路から出
力される前記ＤＲＡＭのアドレスの各ビットに対応して
配置され前記各ビットの同一の値に対してオン・オフ状
態が異なる第３および第４のスイッチング素子とを有
し、冗長選択信号線とグランド間に、前記第１のスイッチン
グ素子と前記第３のスイッチング素子とが直列接続され
るとともに前記第２のスイッチング素子と前記第４のス
イッチング素子とが直列接続され、前記第１および第２
のスイッチング素子に対応するデータ保持回路の値と前
記第３および第４のスイッチング素子に対応するＤＲＡ
Ｍのアドレスのビットの値とが一致するときには直列接
続された前記第１と第３のスイッチング素子のオン・オ
フ状態が異なるとともに直列接続された前記第２と第４
のスイッチング素子のオン・オフ状態が異なり、不一致
のときには前記第１と第３のスイッチング素子のオン・
オフ状態が同じになるとともに前記第２と第４のスイッ
チング素子のオン・オフ状態が同じになるようにしたこ
とを特徴とする半導体装置。
【請求項３】ロジック回路が、リセット期間中に、不
揮発性メモリ内のＤＲＡＭの欠陥メモリセルのアドレス
が書き込まれている領域のアドレスを発生し前記不揮発
性メモリに出力することにより、前記不揮発性メモリか
ら前記欠陥メモリセルのアドレスが読み出され前記ＤＲ
ＡＭの冗長メモリセルアレー駆動回路へ入力されること
を特徴とする請求項１または２記載の半導体装置。
【請求項４】冗長メモリセルアレー駆動回路は、ＤＲ
ＡＭの欠陥メモリセルのアドレス毎に設けられ、ロジッ
ク回路がリセット期間中に発生する不揮発性メモリのア
ドレスによって区別され、前記不揮発性メモリから読み
出された前記欠陥メモリセルのアドレスが入力されるこ
とを特徴とする請求項３記載の半導体装置。
【請求項５】ＤＲＡＭの主メモリセルアレー部に欠陥
メモリセルが存在しない場合、電源投入後の所定の期間
にロジック回路が不揮発性メモリから欠陥無しのデータ
を読み出させて冗長メモリセルアレー駆動回路に入力す
ることにより、通常動作期間に前記冗長メモリセルアレ
ー駆動回路は冗長選択信号を発生しないようにしたこと
を特徴とする請求項１または２記載の半導体装置。
【請求項６】同一半導体基板上に、複数の主メモリセ
ルがマトリクス状に配置された主メモリセルアレー部お
よび複数の冗長メモリセルが配置された冗長メモリセル
アレー部を有したＤＲＡＭと、不揮発性メモリと、ラン
ダムロジック等で構成され前記ＤＲＡＭおよび前記不揮
発性メモリを制御するロジック回路とを備えた半導体装
置の製造方法であって、前記ＤＲＡＭの検査の結果、前記ＤＲＡＭの主メモリセ
ルアレー部に欠陥メモリセルが存在し、かつ冗長救済可
能な場合に、前記ＤＲＡＭの欠陥メモリセルのアドレス
を前記不揮発性メモリ内の所定の領域へ書き込むことを
特徴とする半導体装置の製造方法。