KR20020040555A - 반도체 웨이퍼, 반도체칩, 반도체장치 및 반도체장치의제조방법 - Google Patents

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KR20020040555A
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오카다테루타카
키타지마후미아키
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모토마츠히로유키
하루야마카츠히로
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
니시다 스미오
아키타덴시 가부시키가이샤
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Abstract

웨이퍼레벨 번인의 다음의 프로브시험에서의 시간을 단축하고, 또 조립공정으로의 불량품의 유출을 방지하며, 또한 고객 납품 후의 불량발생의 원인해석도 용이하게 실현할 수 있는 반도체장치의 전기적 특성시험 기술을 제공한다.
플레쉬 메모리와 SRAM의 2개의 반도체칩을 탑재한 MCP로서, 플레쉬 메모리의 반도체칩의 웨이퍼레벨 번인을 행하는 때에, 단계S201~211에 따른, 각 반도체칩의 입출력용 패드에 대한 일괄적인 콘택트체크, 각 반도체칩의 메모리어레이에 대한 삭제/기록모드, 판독모드를 각각 실시하고, 이들 시험결과의 내역데이터를 플레쉬 메모리의 반도체칩에 기록하고, 다음의 프로브시험 공정에서는, 웨이퍼레벨 번인 공정에서 기록된 내역데이터를 판독하여, 양품의 반도체칩에 대해서만 프로브시험을 계속하여 실시한다.

Description

반도체 웨이퍼, 반도체칩, 반도체장치 및 반도체장치의 제조방법{SEMICONDUCTOR WAFER, SEMICONDUCTOR CHIP, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 전기적 특성시험 기술에 관한 것으로, 예컨대 플레쉬 메모리와 SRAM 등과 같이, 2개의 반도체칩을 탑재한 MCP(Multi Chip Package) 등의 반도체장치에서, 특히 반도체 웨이퍼의 상태에서의 번인(burn-in)시험, 소위 웨이퍼레벨 번인(wafer level burn-in)의 내역정보의 저장방법에 적용하면 유효한 기술에 관한 것이다.
본 발명자가 시험한 기술로서, 반도체장치의 번인시험에는, 이하와 같은 기술이 있다. 예컨대, 플레쉬 메모리와 SRAM을 탑재한 MCP의 번인은, 플레쉬 메모리와 SRAM의 각 반도체칩을 기판 상에 탑재하고, 와이어본딩 등에 의해 전기적으로 접속하고, 수지에 의해 몰드하여 패키지구조로 조립한 후의 시험공정에서, 정격을 초과하는 온도 및 전압 스트레스를 인가하여 번인을 행하는 방법이 일반적이다. 이 번인에 의해, 장래 불량으로 이어질 가능성이 있는 MCP를 스크리닝(screening)하여, 양품의 MCP만이 제품으로서 출하되도록 되어 있다.
또, 상기와 같은 번인시험 등의 웨이퍼 테스트 전의 프리테스트나, 웨이퍼 테스트의 시험결과를 메모리어레이에 기억하는 기술로서, 예컨대 일본 특개평8-23016호 공보, 일본 특개평6-5098호 공보에 기재된 기술 등이 열거된다. 상기 일본 특개평8-23016호 공보의 기술은, 프리테스트의 양품 또는 불량품의 정보를 메모리의 용장영역 또는 정규 메모리의 특정영역에 기억하여, 다음의 웨이퍼 테스트 시간의 단축을 도모하는 기술이다. 상기 일본 특개평6-5098호 공보의 기술은 웨이퍼 테스트 시의 전기적 특성을 용장메모리에 기록하도록 한 기술이다.
그런데, 상기와 같은 MCP의 번인 기술에 대하여, 본 발명자가 시험한 결과, 이하와 같은 것이 밝혀졌다. 예컨대, 상기와 같이 MCP의 조립 후에 번인을 행하는 방법에서는, 플레쉬 메모리와 SRAM의 각 반도체칩의 수율이 조립 후의 MCP의 수율에 크게 영향을 주기 때문에, 이 MCP의 수율의 향상이 요망되지 않는 상황으로 되어 오고 있다. 즉, 이 방법을 채용한 경우에는, 플레쉬 메모리 및 SRAM의 반도체칩 중 어느 하나가 불량으로 되면, 이들을 이용하여 조립한 MCP는 불량으로 되므로, 조립품의 수율이 저하되는 것으로 생각된다.
그래서, 본 발명자는, 플레쉬 메모리와 SRAM의 각 반도체칩의 수율을 향상시키기 위해서, 반도체 웨이퍼의 상태에서 웨이퍼레벨 번인을 행하고, 조립 전에 불량품의 반도체칩을 용장구제하든가 또는 배제하는 방법을 생각해 냈다. 이 경우에, 예컨대 조립품과 마찬가지로, 테스트장치에 접속된 각 프로브(probe)와 반도체칩의 각 단자를 접촉시키고, 이 접촉된 각 프로브와 각 단자와의 사이의 전기적인 도통체크를 행한 후, 삭제(erase)/기록(write)모드와, 판독(read)모드를 실시하여 스크리닝을 행할 수 있다.
따라서, 이와 같은 웨이퍼레벨 번인에서는, 이 번인시험이 종료한 후의 프로브시험에서, 번인시험에서 불량품으로 된 칩도 포함한 모든 칩에 대하여 프로브시험을 실시하기 때문에 시간적인 문제가 생기고, 또 불량품이 조립공정에 유출될 가능성이 있다. 또한, 조립한 제품을 고객에게 납품한 후에, 이 제품에 불량이 발생한 때 등의 불량원인의 해석이 곤란한 것도 문제로 생각된다.
또, 상기 일본특개평8-23016호 공보, 일본특개평6-5098호 공보에 기재된 기술에서는, 단순히 웨이퍼 테스트 전의 프리테스트(pretest)나, 웨이퍼 테스트의 시험결과를 메모리어레이에 기억하는 기술이고, 본 발명과 같이 반도체 웨이퍼의 상태로 행하는 웨이퍼레벨 번인의 내역데이터를 저장하는 기술과는 다른 것이다.
그래서, 본 발명의 목적은, 웨이퍼레벨 번인을 채용하면서, 이 웨이퍼레벨 번인의 내역데이터를 저장함으로써, 다음 프로브시험에서의 시간을 단축하고, 또 조립공정으로의 불량품의 유출을 방지하며, 또한 고객 납품 후의 불량발생의 원인해석도 용이하게 실현할 수 있는 반도체장치의 전기적 특성시험 기술을 제공하는 것이다.
본 발명의 상기한 것 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해 질 것이다.
도 1은 본 발명의 일실시형태의 반도체장치를 나타내는 단면도,
도 2는 본 발명의 일실시형태에서, 플레쉬 메모리의 반도체칩을 나타내는 블록도,
도 3은 본 발명의 일실시형태에서, 플레쉬 메모리의 반도체칩을 나타내는 레이아웃도,
도 4는 본 발명의 일실시형태에서, 반도체장치의 웨이퍼처리에서 조립까지의 제조방법을 나타내는 흐름도,
도 5는 본 발명의 일실시형태에서, 반도체 웨이퍼의 상태를 나타내는 평면도,
도 6은 본 발명의 일실시형태에서, 반도체칩의 상태를 나타내는 평면도,
도 7은 본 발명의 일실시형태에서, 웨이퍼레벨 번인을 실현하기 위한 테스트시스템을 나타내는 블록도,
도 8은 본 발명의 일실시형태에서, 플레쉬 메모리의 웨이퍼레벨 번인을 나타내는 흐름도,
도 9는 본 발명의 일실시형태에서, 플레쉬 메모리의 웨이퍼레벨 번인기능을 포함하는 회로부분을 나타내는 블록도,
도 10은 본 발명의 일실시형태에서, 웨이퍼레벨 번인모드를 나타내는 타이밍도,
도 11은 본 발명의 일실시형태에서, 웨이퍼레벨 번인모드의 데이터구성을 나타내는 설명도,
도 12는 본 발명의 일실시형태에서, 웨이퍼레벨 번인모드의 셋업 커맨드를 나타내는 설명도,
도 13은 본 발명의 일실시형태에서, 메모리어레이를 상세하게 나타내는 구성도,
도 14는 본 발명의 일실시형태에서, 통상 메모리 영역, 용장 메모리 영역, OTP 영역, 플레쉬 퓨즈 영역에 대한 삭제동작, 기록동작 및 판독동작의 관계를 나타내는 설명도,
도 15는 본 발명의 일실시형태에서, 통상 메모리 영역, 용장 메모리 영역, OTP 영역, 플레쉬 퓨즈 영역에 대한 번인시험의 실시, 및 전기적 특성시험의 내역데이터로 되는 번인시험 결과의 저장영역과의 관계를 나타내는 설명도이다.
<도면부호의 간단한 설명>
1 ... 기판2 ... 플레쉬 메모리의 반도체칩
3 ... SRAM의 반도체칩4 ... 와이어(wire)
5 ... 땜납볼(solder ball)6 ... 수지(resin)
11 ... 반도체 웨이퍼21 ... 프로브(probe)
22 ... 번인보드(burn-in board)23 ... 테스트장치
24 ... 패러럴/시리얼 변환회로MA ... 메모리어레이
XAB ... X-어드레스 버퍼XD ... X-디코더
YAB ... Y-어드레스 버퍼YD ... Y-디코더
YS/SA ... Y-스위치/센스앰프MP ... 멀티플렉서
IOB ... 입출력 버퍼CUI ... 커맨드 유저 인터페이스
WSM ... 기록 상태 머신DH ... 데이터 핸들러
BC ... 부스트회로(boost circuit)PD ... 프리디코더(pre-decoder)
LC ... 논리회로PC ... 펌프회로(pump circuit)
DT ... 분배기ROM ... 롬(Read Only Memory)
SRAM ... 스태틱 랜덤 액세스 메모리FC ... 퓨즈 컨트롤러
BANK ... 뱅크NMR ... 통상의 메모리셀 영역
FFA ... 플레쉬 퓨즈 영역OTPA ... OTP 영역
LBA ... 록 비트 영역XRA ... X-용장메모리셀 영역
YRA ... Y-용장메모리셀 영역
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
(1) 본 발명에 의한 반도체 웨이퍼는, 복수의 반도체칩을 탑재하고, 각 반도체칩은 불휘발성 메모리어레이를 가지는 반도체 웨이퍼로서, 상기 각 반도체칩은, 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 것이다. 또한, 상기 반도체 웨이퍼에서, 상기 전기적 특성시험은 웨이퍼레벨 번인시험에 적용하는 것이다. 또, 상기 제2 기억영역은 불휘발성 기억영역인 플레쉬 퓨즈(flash fuse) 영역, OTP 영역, 또는 록 비트(lock bit) 영역에 적용하는 것이다. 또는, 상기 제2 기억영역은불휘발성 기억영역인 상기 제1 기억영역의 일부에 적용하는 것이다.
(2) 본 발명에 의한 반도체칩은, 불휘발성 메모리어레이를 가지는 반도체칩으로서, 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 것이다. 또한, 상기 반도체칩에서, 상기 전기적 특성시험은 웨이퍼레벨 번인시험에 적용하는 것이다.
(3) 본 발명에 의한 반도체장치는, 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 불휘발성 메모리어레이를 포함하는 반도체칩을 탑재하고 있는 것이다. 또한, 상기 반도체장치에서, 상기 전기적 특성시험은 웨이퍼레벨 번인시험에 적용하는 것이다.
(4) 본 발명에 의한 다른 반도체장치는, 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 불휘발성 메모리어레이를 포함하는 제1 반도체칩과, 통상동작의 입력정보를 기억하는 제3 기억영역을 가지는 휘발성 메모리어레이를 포함하는 제2 반도체칩을 탑재하고, 상기 제1 반도체칩의 상기 제2 기억영역에 상기 제2 반도체칩의 상기 제3 기억영역의 전기적 특성시험의 내역정보를 기억하는 것이다. 또한, 상기 다른 반도체장치에서, 상기 전기적 특성시험은 웨이퍼레벨 번인시험에 적용하는 것이다.
(5) 본 발명에 의한 반도체장치의 제조방법은, 반도체 웨이퍼에서 잘려 나온 불휘발성 메모리어레이를 포함하는 반도체칩이 탑재되는 반도체장치의 제조방법으로서, 상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 반도체칩의 통상동작의 입력정보를 기억하는 제1 기억영역의 전기적 특성시험을 행하는 공정과, 상기 전기적 특성시험의 내역정보를 상기 반도체칩의 제2 기억영역에 기억하는 공정을 가지는 것이다. 또한, 상기 반도체장치의 제조방법에서, 상기 전기적 특성시험은 웨이퍼레벨 번인시험에 적용하는 것이다. 또, 상기 웨이퍼레벨 번인시험을 행하는 경우에, 상기 웨이퍼레벨 번인시험 전에 상기 제2 기억영역의 내역정보를 테스트장치에 일시적으로 피난시키고, 이 웨이퍼레벨 번인시험 후에 시험 전의 내역정보와 합성하여 상기 제2 기억영역에 기억하도록 한 것이다.
(6) 본 발명에 의한 다른 반도체장치의 제조방법은, 반도체 웨이퍼에서 잘려 나온 불휘발성 메모리어레이를 포함하는 제1 반도체칩과, 휘발성 메모리어레이를 포함하는 제2 반도체칩이 탑재되는 반도체장치의 제조방법으로서, 상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 제1의 반도체칩의 통상동작의 입력정보를 기억하는 제1의 기억영역의 전기적 특성시험을 행하는 공정과, 상기 제1 반도체칩의 상기 제1 기억영역의 전기적 특성시험의 내역정보를 상기 제1 반도체칩의 제2 기억영역에 기억하는 공정과, 상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 제2 반도체칩의 통상동작의 입력정보를 기억하는 제3 기억영역의 전기적 특성시험을 행하는 공정과, 상기 제2 반도체칩의 상기 제3 기억영역의 전기적 특성시험의 내역정보를 상기 제1 반도체칩의 상기 제2 기억영역에 기억하는 공정을 가지는 것이다. 또한, 상기 반도체장치의 제조방법에서, 상기 전기적 특성시험은, 웨이퍼레벨 번인시험에 적용하는 것이다. 또, 상기 웨이퍼레벨 번인시험을 행하는경우에, 이 시험 전에 상기 제1 반도체칩의 상기 제2 기억영역의 내역정보를 테스트장치에 일시적으로 피난시키고, 이 시험 후에 시험 전의 내역정보와 합성하여 상기 제1 반도체칩의 상기 제2 기억영역에 기억하도록 한 것이다.
<발명의 실시형태>
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다.
먼저, 도 1에 의해, 본 실시형태의 반도체장치의 일례의 구성을 설명한다. 도 1은 반도체장치를 나타내는 단면도이다.
본 실시형태의 반도체장치는, 예컨대 전기적으로 기록 및 삭제 가능한 불휘발성 메모리로서의 플레쉬 메모리와 SRAM(Static Random Access Memory)의 2개의 반도체칩을 탑재한 MCP(Multi Chip Package)로 이루어지고, 기판(1)과, 이 기판(1)에 탑재된 불휘발성 메모리로서의 플레쉬 메모리의 반도체칩(2)과, 이 플레쉬 메모리의 반도체칩(2)에 탑재된 휘발성 메모리로서의 SRAM의 반도체칩(3)과, 각 반도체칩(2,3)의 단자와 기판(1) 상의 단자를 접속하는 와이어(4)와, 기판(1) 상의 단자에 배선패턴, 스루홀을 통해 전기적으로 접속되고, 이 기판(1)의 이면에 배설된 외부단자로 되는 땜납볼(5)과, 반도체칩(2,3) 및 와이어(4)의 부분을 몰드하는 수지(6) 등으로 구성되어 있다. 또, MCP는 이와 같은 구조에 한정되는 것은 아니며, 또 플레쉬 메모리와 SRAM을 탑재하는 경우에 한정되는 것은 아니다.
기판(1)은, 예컨대 다층구조의 수지기판, 세라믹기판, 또는 테이프기판 등으로 이루어지고, 예컨대 금(Au) 등의 전극단자로서의 금속패드가 표면상에 설치되며, 또 이면상에, 예컨대 Au 등의 전극단자로서의 금속랜드가 설치되고, 표면상의금속패드로부터 각 층간의 스루홀, 각 층의 배선패턴을 통해 이면상의 금속랜드까지 전기적으로 접속되어 있다.
플레쉬 메모리의 반도체칩(2)은, 예컨대 Au 등의 금속패드가 표면상에 설치되고, 또 내부에 불휘발성의 EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 소정의 집적회로가 형성되며, 내부의 집적회로의 각 단자에서 표면상의 금속패드까지 전기적으로 접속되어 있다. 이 플레쉬 메모리의 반도체칩(2)은, 이 이면측이 기판(1)의 표면상에 탑재되고, 반도체칩(2)상의 금속패드와 기판(1)의 표면상의 금속패드가 와이어(4)에 의해 전기적으로 접속된다.
SRAM의 반도체칩(3)은, 예컨대 Au 등의 금속패드가 표면상에 설치되고, 또 내부에 휘발성의 SRAM의 소정의 집적회로가 형성되며, 내부의 집적회로의 각 단자에서 표면상의 금속패드까지 전기적으로 접속되어 있다. 이 SRAM의 반도체칩(3)은, 이 이면측이 플레쉬 메모리의 반도체칩(2)의 표면상에 탑재되고, 반도체칩(3)의 표면상의 금속패드와 기판(1)의 표면상의 금속패드가 와이어(4)에 의해 전기적으로 접속된다.
와이어(4)는, 예컨대 Au 등의 금속선으로 이루어지고, 이 와이어(4)에 의해 반도체칩(2,3)의 표면상의 금속패드와 기판(1)의 표면상의 금속패드가 전기적으로 접속된다.
땜납볼(5)은, 예컨대 Pb(납)/Sn(주석)이나 납을 포함하지 않는 금속재료 등의 볼로 이루어지고, 기판(1)의 이면상의 금속랜드에 접합되며, 기판(1)의 이면상에, 예컨대 어레이상 등으로 배열되어 있다.
수지(6)는, 예컨대 에폭시계 등의 절연성 수지재료로 이루어지고, 이 수지(6)에 의해 반도체칩(2,3) 및 와이어(4)를 덮도록 기판(1)의 표면상이 봉지된다.
이상과 같이 구성된 MCP는, 플레쉬 메모리의 반도체칩(2), SRAM의 반도체칩(3)의 집적회로의 각 단자에서, 이 반도체칩(2,3)의 표면상의 금속패드, 와이어(4), 기판(1)의 표면상의 금속패드, 각 층간의 스루홀, 각 층의 배선패턴, 이면상의 금속랜드를 통하여, 이 기판(1)의 금속랜드에 접합되는 땜납볼(5)까지 전기적으로 접속된 상태로 된다.
다음으로, 도 2에 의해, 도 13, 도 14를 참조하면서, 상기 플레쉬 메모리의 반도체칩의 일례의 구성을 설명한다. 도 2는 플레쉬 메모리의 반도체칩을 나타내는 블록도, 도 13은 메모리어레이를 상세하게 나타내는 구성도, 도 14는 메모리셀 영역에 대한 삭제동작, 기록동작 및 판독동작의 관계를 나타내는 설명도이다.
플레쉬 메모리의 반도체칩(2)은, 복수의 메모리셀이 격자모양으로 배열된 메모리어레이(MA)와, 이 메모리어레이(MA)내의 임의의 메모리셀을 선택하기 위한 X계의 X-어드레스 버퍼(XAB) 및 X-디코더(XD)와, Y계의 Y-어드레스 버퍼(YAB) 및 Y-디코더(YD)와, 선택된 메모리셀에 대한 데이터 입출력을 행하기 위한 Y-스위치/센스앰프(YS/SA), 멀티플렉서(MP) 및 입출력 버퍼(IOB)와, 삭제/기록, 판독모드의 시퀀스를 발생하기 위한 커맨드 유저 인터페이스(CUI), 기록 상태 머신(WSM) 및 데이터 핸들러(DH) 등으로 구성되어 있다. 메모리어레이(MA)는, 도시된 바와 같이, 통상의 메모리셀 영역(NMR), 플레쉬 퓨즈 영역(FFA), OTP 영역(OTPA), 록 비트 영역(LBA),X-용장메모리셀 영역(XRA) 및 Y-용장메모리셀 영역(YRA)을 포함한다. 영역(FFA, OTPA, LBA, XRA 및 YRA)은 커맨드 유저 인터페이스(CUI)로 입력되는 소정의 신호의 조합으로 이루어지는 커맨드에 의해 선택 가능하게 된다. CUI는 상기 커맨드를 식별함으로써, 영역(FFA, OTPA, LBA, XRA 및 YRA)을 택일적으로 선택하기 위한 선택신호(S1~S5) 중 1개의 신호를 선택적으로 활성화상태로 한다.
이 플레쉬 메모리의 반도체칩(2)에서, 외부에서의 어드레스신호로서, 어드레스신호(A7~A20)가 X-어드레스 버퍼(XAB)에, 어드레스신호(A0~A6)가 Y-어드레스 버퍼(YAB)에 각각 입력된다. 또한, 제어신호로서, 칩활성화신호(/CE), 출력활성화신호(/OE), 기록활성화신호(/WE), 기록방지신호(/WP), 리셋/파워다운신호(/RP)가 커맨드 유저 인터페이스(CUI)에 각각 입력되고, 래디/비지신호(RDY/BUSY)는 기록 상태 머신(WSM)에서 출력된다. 또, 입출력 데이터(I/O0~I/015)는 입출력 버퍼(IOB)를 통해 입출력된다. 또, 전원전압(VCC), 기준전압(VSS)도 외부에서 공급된다.
이 플레쉬 메모리의 반도체칩(2)의 기본동작은, 외부에서 입력된 어드레스신호(A7~A20)에 기초하여, X-어드레스 버퍼(XAB) 및 X-디코더(XD)에 의해 메모리어레이(MA)의 메모리셀 영역(NMR)내의 X방향의 어드레스를 지정하고, 어드레스신호(A0~A6)에 기초하여, Y-어드레스 버퍼(YAB) 및 Y-디코더(YD)에 의해 Y방향의 어드레스를 지정하며, 이 지정된 어드레스에 의한 워드선과 비트선과의 교점에 배치된 메모리셀을 선택한다. 그리고, 이 선택된 메모리셀에 대한 삭제/기록 동작은, 입출력 버퍼(IOB)를 통해 입출력 데이터(I/O0~I/O15)를 삭제/기록데이터로서 메모리셀에 입력한다. 또, 판독동작은, 메모리셀에서의 판독데이터를 Y-스위치/센스앰프(YS/SA)로 검지ㆍ증폭한 후에 입출력 버퍼(IOB)를 통해 입출력 데이터(I/O0~I/O15)로서 출력한다.
이 경우에, 칩활성화신호(/CE), 출력활성화신호(/OE), 기록활성화신호(/WE), 기록방지신호(/WP), 리셋/파워다운신호(/RP)에 기초하여, 커맨드 유저 인터페이스(CUI)에 의해 삭제/기록, 판독, 또한 테스트 등의 모드를 판정하고, 이 판정모드에 기초하여, 기록 상태 머신(WSM)에 의해 각 모드의 시퀀스를 발생하고, 이 시퀀스에 기초하여 삭제/기록모드, 판독모드, 또한 테스트모드 등의 실행을 제어할 수 있다.
또, 이 플레쉬 메모리의 반도체칩(2)에서는, 상세한 것은 후술하겠지만, 웨이퍼레벨 번인모드에서, 통상동작모드의 입출력 데이터(I/O2)의 패드를 입출력 시리얼 데이터(TIO), 기록활성화신호(/WE)의 패드를 번인 기준클록신호(TCK), 출력활성화신호(/OE)의 패드를 모드설정신호(TMS)로서 공용하여 사용하고, 번인활성화신호(TBE)의 패드만이 전용으로 설치되어 있다. 또, 전원전압(VCC), 기준전압(VSS)도 통상동작모드의 패드와 공용하여 사용된다.
도 13은, 상기 도 2의 메모리어레이(MA)의 더욱 상세한 구성을 나타낸다. 메모리어레이(MA)는 4개의 뱅크(BANK1~BANK4)로 분할되어 있다. 이 뱅크(BANK1~BANK4)는, 1개의 뱅크, 예컨대 뱅크(BANK1)에 대한 기록(프로그래밍)동작에 병행하여, 다른 1개의 뱅크, 예컨대 뱅크(BANK2)의 판독동작이 가능하게 되도록 구성된다.
뱅크(BANK1)는, 플레쉬 퓨즈 영역(FFA), OTP 영역(OTPA), 통상의 메모리셀영역(NMR1) 및 Y-스위치/센스앰프(YS/SA1)를 포함한다. 뱅크(BANK2)는, 통상의 메모리셀 영역(NMR2), Y-스위치/센스앰프(YS/SA2) 및 X-용장메모리셀 영역(XRA1)을 포함한다. 뱅크(BANK3)는, 통상의 메모리셀 영역(NMR3), Y-스위치/센스앰프(YS/SA3) 및 X-용장메모리셀 영역(XRA2)을 포함한다. 뱅크(BANK4)는 통상의 메모리셀 영역(NMR4) 및 Y-스위치/센스앰프(YS/SA4)를 포함한다.
상기 X-용장메모리셀 영역(XRA1)은, 예컨대 상기 뱅크(BANK1 및 BANK2)의 X방향의 예비 메모리셀로서 이용할 수 있다. 마찬가지로, 상기 X-용장메모리셀 영역(XRA2)은, 예컨대 상기 뱅크(BANK3 및 BANK4)의 X방향의 예비 메모리셀로서 이용할 수 있다. 또, X방향은 워드선의 방향으로 볼 수 있고, 상기 X-용장메모리셀 영역(XRA1 및 XRA2)은 워드선 단위로의 구제를 가능하게 하도록 구성된다.
도 13으로부터 이해되는 바와 같이, 상기 Y-용장메모리셀 영역(YRA) 및 록 비트 영역(LBA)은, 각 뱅크의 Y방향에, Y-용장메모리셀 영역/록 비트 영역(YRA1/LBA1) 및 Y-용장메모리셀 영역/록 비트 영역(YRA2/LBA2)의 2개로 분할되어 설치된다. 상기 Y-용장메모리셀 영역(YRA1 및 YRA2)은, 데이터선 단위로의 구제를 가능하게 하도록 구성된다.
상기 도 2에서 설명된 바와 같이, 상기 플레쉬 퓨즈 영역(FFA) 및 OTP 영역(OTPA)은, 각각 커맨드 유저 인터페이스(CUI)로부터의 선택신호(S1:FLASH fuse Select 및 S2:OPT Select)에 의해 선택가능하게 된다. X-용장메모리셀 영역(XRA1) 및 X-용장메모리셀 영역(XRA2)은, 각각 커맨드 유저 인터페이스(CUI)로부터의 선택신호(S4-1:Spare X-1 Select 및 S4-2:Spare X-2 Select)에 의해 선택가능하게 된다. Y-용장메모리셀 영역(YRA1 및 YRA2)은, 각각 커맨드 유저 인터페이스(CUI)로부터의 선택신호(S5-1:Spare Yupper Select 및 S5-2:Spare Ylower Select)에 의해 선택가능하게 되고, 록 비트 영역(LBA1 및 LBA2)은 각각 커맨드 유저 인터페이스(CUI)로부터의 선택신호(S3-1:Lock bit Select 및 S3-2:Lock bit Select)에 의해 선택가능하게 된다. 즉, 상기 각 영역(FFA, OTPA, XRA1, XRA2, YRA1, YRA2, LBA1 및 LBA2)은 커맨드 유저 인터페이스(CUI)로부터의 선택신호에 의해, 그 영역내의 메모리셀의 삭제, 기록 및 판독이 가능하게 된다.
도 14는, 통상 메모리 영역(NMR), 용장 메모리 영역(XRA, YRA), OTP 영역(OTPA), 플레쉬 퓨즈 영역(FFA)에 대한 삭제동작, 기록동작 및 판독동작의 관계가 도시된다.
통상 메모리 영역(NMR)은, 삭제동작, 기록동작 및 판독동작은 모두 가능하게 된다.
용장영역(XRA, YRA)은, 결함 메모리셀의 구제실시 후에는 통상의 메모리셀과 마찬가지로 취급되고, 삭제동작, 기록동작 및 판독동작은 모두 가능하게 된다. 단지, 결함 메모리셀의 구제 전에는, 테스트 커맨드와 같은 소정의 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로, 용장 영역(XRA,YRA)은 삭제동작, 기록동작 및 판독동작이 가능하게 된다.
OTP 영역(OTPA)은, 통상의 상태에서 그 삭제동작은 불가능하게 되지만, 테스트 커맨드와 같은 소정의 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을조건으로 삭제가능하게 된다. OTP 영역(OTPA)은, 특수한 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로 1회만 기록가능하게 된다. 또한, OTP 영역(OTPA)의 메모리셀의 삭제가 행해진 상태에서는, 특수한 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로, 기록가능하게 된다. 또, OTP 영역(OTPA)의 판독은, 특수한 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로 가능하게 된다.
한편, 플레쉬 퓨즈 영역(FFA)내의 메모리셀에 대한 삭제동작, 기록동작 및 판독동작은, 통상상태에서는 불가능하게 된다. 단지, 플레쉬 퓨즈 영역(FFA)내의 메모리셀에 대한 삭제동작, 기록동작 및 판독동작은, 테스트 커맨드와 같은 소정의 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로 가능하게 된다.
이와 같이, 용장 영역(XRA,YRA), OTP 영역(OTPA), 및 플레쉬 퓨즈 영역(FFA)에 대한 액세스제한을 설정함으로써, 후술되는 바와 같이, 번인의 내역데이터의 저장영역으로서의 이용을 가능하게 한다.
다음으로, 도 3에 의해, 도 15를 참조하면서, 상기 플레쉬 메모리의 반도체칩의 일례의 레이아웃을 설명한다. 도 3은 플레쉬 메모리의 반도체칩을 나타내는 레이아웃도, 도 15는 메모리셀 영역에 대한 번인시험의 실시 및 번인시험 결과의 저장영역과의 관계를 나타내는 설명도이다.
플레쉬 메모리의 반도체칩(2)는, 도 3에서, 메모리어레이(MA)가 좌우로 2분할되고, 또한 좌우에서 Y-스위치/센스앰프(YS/SA)를 사이에 두고 분할되어 있다. 좌우로 분할된 메모리어레이(MA)의 사이에는 부스트(boost)회로(BC)가 배치되고,그 상측에 프리디코더(pre-decoder)(PD)가 배치되어 있다. 또, 분할된 메모리어레이(MA)의 상측에는 X-디코더(XD)가 배치되고, Y-스위치/센스앰프(YS/SA)의 상측에는 Y-디코더(YD)가 배치되어 있다. 또한, X-디코더(XD), Y-디코더(YD)의 상측에는 X-어드레스 버퍼(XAB), Y-어드레스 버퍼(YAB), 논리회로(LC), 펌프회로(PC), 분배기(DT), 롬(ROM), 스태틱 랜덤 액세스 메모리(SRAM) 등의 회로가 배치되어 있다. 논리회로(LC)에는 상기 커맨드 유저 인터페이스(CUI), 기록 상태 머신(WSM), 데이터 핸들러(DH) 등의 회로가 포함되어 있다. 또, 메모리어레이(MA)의 좌측에는 퓨즈컨트롤러(FC)가 배치되어 있다.
또, 플레쉬 메모리의 반도체칩(2)의 주변 좌우에는, 외부에서 입력되는 어드레스신호(A0~A20), 칩활성화신호(/CE), 출력활성화신호(/OE), 기록활성화신호(/WE), 기록방지신호(/WP), 리셋/파워다운신호(/RP), 래디/비지신호(RDY//BUSY) 등의 제어신호, 입출력 데이터(I/O0~I/O15), 전원전압(VCC), 기준전압(VSS) 등의 패드가 배치되어 있다. 이 각 패드의 주변에는 입출력 버퍼(IOB)가 배치되어 있다.
특히, 본 실시형태에서, 상기 도 2에도 나타낸 바와 같이, 메모리어레이(MA)내에는, 통상동작의 입력정보를 기록하기 위한 메모리셀 영역(NMR)의 외에, OTP(One Time Programmable) 영역(OTPA), 플레쉬 퓨즈 영역(FFA), 록 비트 영역(LBA)이 설치되어 있고, 이들 영역에 전기적 특성시험의 내역데이터를 기록하는 것이 가능하도록 되어 있다. OTP 영역(OTPA)은 1회만 프로그램가능하고, 주로 제조자의 제조정보 등의 고유의 정보를 기록하기 위한 영역이다. 플레쉬 퓨즈영역(FFA)은, 통상동작의 입력정보를 기억하는 통상영역의 불량비트를 용장구제비트로 전환하여 용장구제하기 위한 용장의 어드레스/활성화의 정보를 기록하는 영역이다. 록 비트 영역(LBA)은, 삭제/기록을 블록단위로 금지하기 위한 설정정보를 기록하는 영역이다. 이 중, OTP 영역(OTPA), 록 비트 영역(LBA)은 웨이퍼레벨 번인 시에 통상영역과 마찬가지로 번인시험을 행하는 영역이고, 플레쉬 퓨즈 영역(FFA)은 번인시험을 행하지 않는 영역으로 되어 있다.
도 15는, 통상 메모리 영역(NMR), 용장 메모리 영역(XRA,YRA), OTP 영역(OTPA), 플레쉬 퓨즈 영역(FFA)에 대한 번인시험의 실시 및 전기적 특성시험의 내역데이터로 되는 번인시험 결과의 저장영역과의 관계가 도시된다.
통상 메모리 영역(NMR) 및 OTP 영역(OTPA)은, 번인시험이 실시된다. 용장메모리 영역(XRA,YRA)은, 결함 메모리셀의 구제를 행한 후에는 구제에 이용되는 메모리셀에 대하여만 번인시험이 행해지지만, 결함 메모리셀의 구제를 행하기 전에는 모든 메모리셀에 대하여 번인시험이 행해진다. 플레쉬 퓨즈 영역(FFA)에 대하여는 번인시험은 행해지지 않지만, 테스트 커맨드와 같은 소정의 커맨드를 커맨드 유저 인터페이스(CUI)로 입력하는 것을 조건으로 번인시험의 실시도 가능하다.
번인시험 결과는, 통상 메모리 영역(NMR), 용장 메모리 영역(XRA,YRA), OTP 영역(OTPA), 플레쉬 퓨즈 영역(FFA)의 모든 영역에 대하여 저장가능하다. 단지, 도 15에도 기재되어 있는 바와 같이, 통상 메모리 영역(NMR), 용장 메모리 영역(XRA,YRA) 및 OTP 영역(OTPA)에서는, 다음의 번인시험이나 테스트 등의 시험 전에, 테스터 등의 외부장치로 그 영역 내에 저장되는 내역데이터를 퇴피(退避)시키는 것이 요망된다. 플레쉬 퓨즈 영역(FFA)에 대해서는 그 영역에 대한 번인시험을 실시하지 않으면 그 영역 내에 저장되는 내역데이터를 퇴피시키는 것은 행하지 않아도 좋다.
다음으로, 도 4에 의해, 도 5 및 도 6을 참조하면서, 상기 플레쉬 메모리의 반도체칩과 SRAM의 반도체칩을 탑재한 MCP의 웨이퍼처리에서 조립까지의 제조방법의 일례를 설명한다. 도 4는 MCP의 웨이퍼처리에서 조립까지의 제조방법을 나타내는 흐름도, 도 5는 반도체 웨이퍼의 상태를 나타내는 평면도, 도 6은 반도체칩의 상태를 나타내는 평면도이다.
먼저, 플레쉬 메모리의 반도체칩(2)에 대하여는, 반도체 웨이퍼의 전(前)공정에서, 산화ㆍ확산ㆍ불순물도입, 배선패턴 형성, 절연층 형성, 배선층 형성 등의 웨이퍼 처리공정을 반복하여 소망의 집적회로를 형성한 후(단계 S101), 이 반도체 웨이퍼의 상태에서 웨이퍼레벨 번인을 행하고(단계 S102), 장래 불량으로 이어질 가능성이 있는 반도체칩(2)을 식별하고, 이 반도체칩(2)에 대하여는 후술하는 수리공정에서 수리를 행한다. 이 웨이퍼레벨 번인의 시험결과는 플레쉬 메모리의 반도체칩(2)에 기록한다. 이 웨이퍼레벨 번인에 대한 상세한 것은 후술한다.
그리고, 웨이퍼레벨 번인의 시험결과를 판독하고, 양품의 반도체칩(2)에 대하여 프로브시험(1)을 행한다(단계 S103). 이 프로브시험(1)에는, 예컨대 플레쉬 메모리에 대한 삭제/기록 및 판독동작에 의해 소정의 테스트패턴을 이용하여 메모리기능을 시험하고, 소정의 기능에 동작하는지 않하는지를 확인하는 기능테스트나, 입출력 패드간의 오픈/쇼트(open/short) 검사, 누설전류 검사, 전원전류의 측정 등의 DC 테스트, 메모리제어의 AC 타이밍을 시험하는 AC 테스트 등이 있다. 이 프로브시험(1)의 결과는 플레쉬 메모리의 반도체칩(2)에 기록한다.
이 프로브시험(1)의 결과를 판독하고, 불량품의 반도체칩(2)에 대하여는, 시험결과를 해석하여 불량비트를 찾아내고, 이 불량비트에 대하여 용장구제회로에 의해 용장구제처리를 행하여 수리를 행한다(단계 S104). 이 수리공정에서는 번인에서 불량으로 식별된 반도체칩(2)에 대하여도 마찬가지로 하여 수리를 실시한다.
또한, 수리 후에 다시 반도체칩(2)의 프로브시험(2)을 행하고(단계 S105), 용장구제처리에 의해 불량비트를 용장구제용 비트로 전환하는 것이 가능한 것을 확인한다. 이 프로브시험(2)의 결과는 플레쉬 메모리의 반도체칩(2)에 기록한다. 이로써, 플레쉬 메모리의 반도체칩(2)에 관하여, 반도체 웨이퍼의 단계에서의 전(剪)공정이 종료하고, 번인이 끝난 플레쉬 메모리의 반도체칩(2)이 복수 탑재된 반도체 웨이퍼를 생성할 수 있다.
마찬가지로, SRAM의 반도체칩(3)에 대하여도, 반도체 웨이퍼의 전(剪)공정에서, 웨이퍼처리공정을 반복하여 소정의 집적회로를 형성한 후(단계 S106), 웨이퍼레벨 번인(단계 S107), 프로브시험(1)(단계 S108), 수리(단계 S109), 프로브시험(2)(단계 S110)을 행함으로써, 번인이 끝난 SRAM의 반도체칩(3)이 복수 탑재된 반도체 웨이퍼를 생성할 수 있다.
이어서, 프로브시험(1),(2)의 결과를 판독하고, 양품의 플레쉬 메모리의 반도체칩(2), SRAM의 반도체칩(3)을 이용하여 MCP의 조립공정이 실시된다(단계 S111). 먼저, 전술한 바와 같이 하여 반도체 웨이퍼의 전(前)공정이 종료한, 플레쉬 메모리의 반도체 웨이퍼, SRAM의 반도체 웨이퍼를 절단하여 각각의 반도체칩으로 분리하고, 이 각각의 반도체칩으로 분리된 플레쉬 메모리의 반도체칩(2)과 SRAM의 반도체칩(3)을 준비한다.
예컨대, 일례로서, 반도체 웨이퍼(11)의 상태에서는 도 5, 절단된 반도체칩(2,3)의 상태에서는 도 6과 같은 평면구조로 된다. 단지, 도 5, 도 6에서는, 도면의 명료화를 위해 반도체 웨이퍼(11)에 탑재되는 반도체칩(2,3)의 수, 반도체칩(2,3)에 설치되는 패드의 수를 실제의 것보다는 적게 나타내고 있지만, 예컨대 일례로서 반도체칩(2,3)은 540개, 패드는 50개 등의 것이 있다. 또, 이 반도체칩(2,3)에서는, 주변의 2변에 패드를 배치하고 있지만, 주변의 4변에 배치하거나, 중심선에 따라 배치하는 등, 여러 가지 변경 가능한 것은 말할 것도 없다.
그리고, 플레쉬 메모리의 반도체칩(2)과 SRAM의 반도체칩(3)을 기판(1)상에 탑재하는 다이본딩, 이들 반도체칩(2,3)의 패드와 기판(1)상의 패드를 와이어(4)에 의해 접속하는 와이어본딩, 반도체칩(2,3) 및 와이어(4)의 부분을 보호하기 위해 수지(6)에 의해 몰드하는 수지몰드, 외부리드를 성형ㆍ표면처리하는 리드성형을 행한다. 이로써, 패키지구조의 MCP의 조립공정이 종료하고, 전술한 도 1과 같은 단면구조로 된다.
또한, 조립공정이 종료한 MCP의 동작시험을 행한다(단계 S112). 이 동작시험에서는, 예컨대 반도체칩(2,3)의 프로브시험과 마찬가지로, 플레쉬 메모리, SRAM에 대한 삭제/기록 및 판독동작에 의해 소정의 테스트 패턴을 이용하여 메모리기능을 시험하고, 소정의 기능에 동작하는지 않하는지를 확인하는 기능테스트나, 입출력패드간의 오픈/쇼트 검사, 누설전류 검사, 전원전류의 측정 등의 DC 테스트, 플레쉬 메모리, SRAM의 메모리제어의 AC 타이밍을 시험하는 AC 테스트 등을 행한다.
마지막으로, MCP의 동작시험의 결과, 양품의 MCP만, 플레쉬 메모리의 반도체칩(2)에 MCP의 동작시험의 내역데이터, SRAM의 반도체칩(3)의 웨이퍼레벨 번인 및 프로브시험의 내역데이터를 기록한다(단계 S113). 또, 플레쉬 메모리의 반도체칩(2)의 웨이퍼레벨 번인 및 프로브시험의 내역데이터는, 미리 플레쉬 메모리의 반도체칩(2)에 기록되어 있다. 이 내역데이터를 기록한 MCP만을 양품의 제품으로서 출하한다. 이 MCP의 동작시험의 결과에서는, 번인이 끝난 플레쉬 메모리, SRAM의 반도체칩(2,3)을 조합하여 MCP를 조립하고 있으므로, 조립공정에서의 번인이 불필요하고, 조립품의 동작시험의 수율이 올라간다.
다음으로, 도 7에 의해, 상기 플레쉬 메모리의 반도체칩의 웨이퍼레벨 번인을 실현하기 위한 테스트 시스템의 일례를 설명한다. 도 7은 웨이퍼레벨 번인을 실현하기 위한 테스트 시스템을 나타내는 블록도이다.
테스트 시스템은, 전술한 바와 같은 플레쉬 메모리의 반도체칩(2)을 복수 탑재한 반도체 웨이퍼(11)와, 이 반도체 웨이퍼(11)의 각 반도체칩(2)의 패드에 프로브(21)를 접촉하여 번인을 행하기 위한 번인보드(22)와, 번인을 위한 번인기준클록신호, 번인활성화신호, 모드설정신호, 입출력 시리얼 데이터 등의 각종 신호를 입출력하기 위한 테스트장치(23) 등으로 구성되어 있다. 번인보드(22)에는, 각 반도체칩(2)에서 출력된 입출력 데이터의 패러럴 데이터를 시리얼 데이터로 하여 테스트장치(23)에 출력하기 위한 패러럴/시리얼 변환회로(24)가 탑재되어 있다. 또,SRAM의 반도체칩(1)의 웨이퍼레벨 번인을 실현하기 위한 테스트 시스템에 대하여도 마찬가지의 구성으로 되어 있다.
이 테스트 시스템에서, 테스트장치(23)에서 발생된 번인기준클록신호, 번인활성화신호, 모드설정신호를 번인보드(22)의 각 버퍼를 통해 반도체 웨이퍼(11)의 각 반도체칩(2)에 공급한다. 또, 각 반도체칩(2)에서 출력된 입출력 데이터를, 번인보드(22)의 패러럴/시리얼 변환회로(24)에서 패러럴 데이터에서 시리얼 데이터로 변환하고, 테스트장치(23)에 취입한다. 또, 테스트장치(23)와 번인보드(22)의 패러럴/시리얼 변환회로(24)의 제어는 패러럴/시리얼 제어신호에 기초하여 행해진다.
다음으로, 도 8에 의해, 상기 플레쉬 메모리의 반도체칩의 웨이퍼레벨 번인의 일례를 상세하게 설명한다. 도 8은 플레쉬 메모리의 웨이퍼레벨 번인을 나타내는 흐름도이다.
웨이퍼레벨 번인이라 함은, 전(前)공정에서 완성한 반도체 웨이퍼(11)의 상태에서, 모든 플레쉬 메모리의 반도체칩(2)을 한번에 시험하는 시험방법이다. 이하의 순서로 행한다.
(1) 웨이퍼레벨 번인공정에서는, 먼저, 반도체 웨이퍼(11)의 각 플레쉬 메모리의 반도체칩(2)의 패드에 번인보드(22)의 프로브(21)를 접촉시키고, 각 반도체칩(2)에 일괄하여 전원(VCC/VSS)을 투입한다(단계 S201).
(2) 이어서, 각 반도체칩(2)의 입출력용 패드에 대하여 일괄하여 콘택트체크(오픈/쇼트)를 실시하고(단계 S202), 도통하는 어떤 반도체칩(2)에 콘택트체크의 내역데이터를 기록한다(단계 S203). 이 경우, 도통하지 않는 콘택트불량의 반도체칩(2)에 대해서는 기록하지 않고 불량품과 동일하게 취급하게 된다.
이 때, 예컨대 전술한 메모리어레이(MA)내의 OTP 영역(OTPA), 록 비트 영역(LBA)과 같이, 삭제/기록의 재기록 영역에 내역데이터를 기록하는 영역을 설정한 경우, 이 번인시험 전에, 예컨대 테스트장치(23)에서 정보를 판독하여 내역데이터를 일시적으로 피난시키고, 재기록시험 전의 내역데이터와 이 시험 후의 내역데이터를 합성하여 반도체칩(2)에 다시 기록한다.
또, 예컨대 플레쉬 퓨즈 영역(FFA)과 같이, 내역데이터를 기록하는 영역이 삭제/기록의 재기록 영역과 다른 경우에는, 직접 삭제/기록의 재기록 영역에 삭제/기록모드를 실시하고, 이 시험 후의 내역데이터를 반도체칩(2)에 기록할 수 있다.
(3) 다음으로, 번인으로서, 각 반도체칩(2)의 메모리어레이(MA)에 삭제/기록모드(재기록시험)를 실시하고(단계 S204), 이 삭제/기록모드의 번인 결과의 내역데이터(pass/fail)를 상기 콘택트체크의 내역데이터와 마찬가지로 반도체칩(2)에 기록한다(단계 S205).
(4) 이어서, 번인으로서, 각 반도체칩(2)의 메모리어레이(MA)에 통상의 메모리 제품과 마찬가지의 판독모드를 실시하고(단계 S206), 이 판독모드의 번인결과의 내역데이터(pass/fail)를 상기 내역데이터와 마찬가지로 반도체칩(2)에 기록한다(단계 S207). 이상으로, 웨이퍼레벨 번인공정이 종료한다.
(5) 웨이퍼레벨 번인공정에 이어지는 프로브시험공정에서는, 먼저, 웨이퍼레벨 번인공정에서 기록된 내역데이터를 판독하고(단계 S208), 양품(pass)인지 불량품(fail)인지를 판정하고(단계 S209), 양품의 반도체칩(2)에 대하여만 프로브시험을 계속하여 실시한다(단계 S210). 이 프로브시험의 내역데이터에 대해서도 반도체칩(2)에 기록한다. 또, 불량품의 반도체칩(2)에 대하여는 수리처리를 행한다(단계 S211).
이상과 같이, 콘택트체크, 삭제/기록모드, 판독모드의 전기적 특성시험의 내역데이터를 기록함으로써, 웨이퍼레벨 번인시험에서 프로브시험으로의 이행 시 등, 다음 시험의 최초에 전의 시험의 내역데이터를 판독하는 것으로, 양품의 반도체칩(2)만의 시험을 계속하면 되므로, 시험시간의 단축이 도모된다.
다음으로, 도 9~도 12에 의해, 상기 웨이퍼레벨 번인모드의 일례를 상세하게 설명한다. 도 9는 플레쉬 메모리의 웨이퍼레벨 번인기능을 포함하는 회로부분을 나타내는 블록도, 도 10은 웨이퍼레벨 번인모드를 나타내는 타이밍도, 도 11은 웨이퍼레벨 번인모드의 데이터구성을 나타내는 설명도, 도 12는 웨이퍼레벨 번인모드의 셋업 커맨드를 나타내는 설명도이다.
도 9에 나타낸 바와 같이, 플레쉬 메모리의 웨이퍼레벨 번인기능을 포함하는 회로부분은, 전술한 논리회로(LC)에 포함되는 커맨드 유저 인터페이스(CUI), 기록 상태 머신(WSM), 데이터 핸들러(DH) 등으로 구성되고, 이들이 서로 어드레스버스(R2ADDR), 데이터버스(R2DATA), 제어신호버스(IOD)를 통해 접속되어 있다. 웨이퍼레벨 번인모드에서는, 각 플레쉬 메모리의 반도체칩(2)에 대한 입출력신호인, 입출력 시리얼 데이터(TIO), 번인기준클록신호(TCK), 번인활성화신호(TBE), 모드설정신호(TMS)나, 전원전압(VCC), 기준전압(VSS)을 이용하여 실시된다.
예컨대, 입출력 시리얼 데이터(TIO)의 패드는 통상동작모드의 입출력 데이터(I/O2), 번인기준클록신호(TCK)의 패드는 기록활성화신호(/WE), 모드설정신호(TMS)의 패드는 출력활성화신호(/OE)와 공용되고, 또 번인활성화신호(TBE)의 패드만이 전용으로 설치되어 있다. 또, 전원전압(VCC), 기준전압(VSS)의 패드는 통상동작모드와 같다. 이들 웨이퍼레벨 번인모드의 각 신호의 기능은 이하와 같다.
(1) 번인활성화신호(TBE)는, 웨이퍼레벨 번인 전용핀으로부터의 입력, 혹은 테스트모드에서 평가커맨드(WLBI-MODE-SET)의 발행에 의해 제어한다. 평가커맨드를 발행하여 웨이퍼레벨 번인에 엔트리(entry)한 경우, WLBI-END 커맨드를 발행함으로써 웨이퍼레벨 번인을 종료하고, 통상 테스트모드로 돌아간다. 예컨대, TBE가 "H"인 기간은 웨이퍼레벨 번인모드로 들어가지 않고, "L"인 기간에 웨이퍼레벨 번인모드로 들어간다. 이것은, 커맨드 유저 인터페이스(CUI)에 신호(PAD-TBE)가 들어가는 것으로, 웨이퍼레벨 번인 커맨드를 받기 위해 선택기가 오픈하기 때문이다.
(2) 모드설정신호(TMS)는, 번인기준클록신호(TCK)="H"인 동안에 변화한다. 번인활성화신호(TBE)="L"인 동안, 모드설정신호(TMS)="H"로 하여 모드전환을 행한다. 즉, TMS는 "H"인 기간에 커맨드의 입력상태로 되고, "L"인 기간(TBE="L"과 AND)에 동작을 실행하는 모드신호이다. 단, 커맨드는 전부(60회) 입력되지 않으면, "L"상태로 하여도 웨이퍼레벨 번인은 실행되지 않는다.
(3) 번인기준클록신호(TCK)는, 웨이퍼레벨 번인시의 기준신호이고, 번인활성화신호(TBE)="L", 모드설정신호(TMS)="H"인 때, TCK의 시작시의 입출력 시리얼 데이터(TIO)의 입력상태를 커맨드 유저 인터페이스(CUI)의 커맨드 레지스터에 순번대로 취입한다(12비트). 또, 트리밍 설정데이터 48비트를 퓨즈레지스터에 순번대로 취입한다.
(4) 입출력 시리얼 데이터(TIO)는, 모드설정신호(TMS)에 의해 입출력 전환을 행한다(입력:#1~#60, 출력:#A~#D).
상기 커맨드 유저 인터페이스(CUI)는, 회로블록(WLBI-ENTRY, WLBI-RST, OUTPUT-CONT 등)을 가지고, 외부에서의 번인기준클록신호(TCK), 번인활성화신호(TBE)(PAD-TBE) 및 모드설정신호(TMS)나 칩 내부에서의 신호(FUSE-latch) 및 신호(COM-TBE) 등이 입력되며, 신호(C2BTMS), 신호(WLBI-END), 신호(WLBI-RST), 신호(FUSE-OSEL) 등을 출력하도록 구성되어 있다. 또, 이 커맨드 유저 인터페이스(CUI)에는 어드레스버스(R2ADDR), 데이터버스(R2DATA), 제어신호버스(IOD)의 데이터도 입력되어 있다.
기록 상태 머신(WSM)은, 어드레스버스(R2ADDR), 데이터버스(R2DATA), 제어신호버스(IOD)에 접속되고, 어드레스버스(R2ADDR), 데이터버스(R2DATA)의 데이터가 입력되며, 제어신호버스(IOD)에 데이터를 출력하도록 구성되어 있다. 이 기록 상태 머신(WSM)은, 전술한 멀티플렉서(MP)로부터 메모리어레이(MA)에 접속되어 있다.
데이터 핸들러(DH)는, 회로블록(WLBE-REG) 등을 가지고, 어드레스버스(R2ADDR), 데이터버스(R2DATA), 제어신호버스(IOD)에 접속되며, 어드레스버스(R2ADDR), 데이터버스(R2DATA), 제어신호버스(IOD)의 데이터가 입력되도록 구성되어 있다. 이 데이터 핸들러(DH)도, 전술한 멀티플렉서(MP)에 접속되어 있다. 이들 커맨드 유저 인터페이스(CUI), 데이터 핸들러(DH)의 내부의 각 회로블록의 기능은 이하와 같다.
(1) 회로블록(WLBI-ENTRY)은, 웨이퍼레벨 번인의 모드설정을 행한다. 입출력 시리얼 데이터(TIO)로서 입력되는 12비트 시리얼 데이터(셋업 커맨드)와, 그것에 이어 48비트 시리얼 데이터(트리밍(trimming) 설정데이터)를 취입하고, 시리얼/패러럴 변환 후에 레지스터로 반영한다. 커맨드 유저 인터페이스(CUI)는, 기동 직후, 레지스터의 판독을 하여 모드를 인식한다.
(2) 회로블록(WLBI-RST)은, 웨이퍼레벨 번인활성화(TBE="L")에서의 리셋신호를 발생한다. 번인활성화신호(TBE)가 끝난 후에 다음의 번인기준클록신호(TCK)의 시작까지의 기간에는 "H" 펄스신호로 된다. 이 신호(WLBI-RST)는 블록(rsRESET)에서 마스터 리셋과 OR된다.
(3) 회로블록(OUTPUT-CONT)은, 웨이퍼레벨 번인 시, 기록활성화신호(/WE)가 번인기준클록신호(TCK)로 되기 때문에, 클록(T1,T2)이 연속 입력으로 되고, 이 때, 필요한 횟수분만의 클록입력을 제어하여, 그 때의 커맨드 데이터의 내부제어를 행하고, 각 웨이퍼레벨 번인 시에 필요한 제어신호의 생성을 행한다.
(4) 회로블록(WLBI-REG)은, 웨이퍼레벨 번인 시의 상태를 입출력 시리얼 데이터(TIO)의 패드에서 시리얼 출력하기 위한 제어를 행한다. 판독(데이터출력) 시에는 통상 메모리 데이터, 삭제/프로그램 시는 레지스트 데이터, 그 이외의 경우는 회로(WLBI-REG)의 데이터를 패러럴/시리얼 변환하여 입출력 시리얼 데이터(TIO)의 패드에서 출력한다.
이상과 같은 웨이퍼레벨 번인기능을 포함하는 플레쉬 메모리에서, 예컨대 삭제의 경우는 CHIP-ERASE 모드, 프로그램의 경우는 Write Buffer to FLASH 모드의 커맨드를 커맨드 유저 인터페이스(CUI)의 내부에서 발생하고, 신호(Busy)를 기록 상태 머신(WSM)에 발생하여 기동을 건다. 그러면, 기록 상태 머신(WSM)에서는, 커맨드 레지스터의 12비트를 차례로 체크하고, 필요한 설정을 행한 후에 삭제나 프로그램의 시퀀스를 실행한다.
데이터 핸들러(DH)는, 웨이퍼레벨 번인의 상태를 입출력 시리얼 데이터(TIO)로서 출력하기 위한 래치회로이고, 커맨드 유저 인터페이스(CUI)의 커맨드 레지스터의 상태를 받고, 콘택트체크 시에는 데이터 핸들러(DH)에 설정된 상태를 출력하고, 판독 시는 판독상태를 출력하며, 삭제 시에는 삭제상태를 출력하고, 프로그램 시에는 프로그램상태를 출력하며, 판독데이터 출력 시만 데이터 핸들러(DH)에서의 출력은 없고, 메모리셀에서의 출력데이터를 입출력 시리얼 데이터(TIO)로서 출력한다. 이 입출력 시리얼 데이터(TIO)는, 모드설정신호(TMS)="L", 번인활성화신호(TBE)="L"인 때에 번인기준클록신호(TCK)의 종료로 출력된다.
예컨대, 프로그램 시 기록데이터의 설정은, 256비트 분의 데이터를 모두 "0"으로 설정하여, 2048비트 분을 기록한다(256비트×16회 비트선에 데이터전송). 데이터선의 4096비트의 내에 1비트 간격으로 2048비트를 기록하고, 다음에 어드레스 천이를 다음 워드선+1비트선으로 하는 것으로, 인접 워드선에 "0", "1"을 반전시킨 데이터를 기록할 수 있다. 삭제 시, 블록 일괄삭제를 위해, 배리파이 데이터(verify data)(기대치)를 모두 "1"로 설정하여 실행한다. 내역데이터의 기록 시만, bit3~0에 4비트의 임의의 데이터를 설정할 수 있다.
또, 배리파이 유/무에 관하여, 불량비트를 구제하고 있으면 배리파이 "유"에서 통상 시퀀스로 종료시킬 수 있지만, 불량비트가 남아 있는 상태에서 프로그램/삭제를 실행하면, 불량비트의 배리파이가 패스하지 않고, 거기서 종료해 버린다. 이 때문에, 전 비트에 스트레스를 인가시키기 위해서 "유"/"무"의 설정을 행할 필요가 있다.
또, 스캔방법(스킵&도미도ㆍ프로그램 방식)에 대해서는, 프로그램 시만 유효하고, 통상, 불량비트가 없는 경우는 200ns씩 미루어 비트선을 선택하고, 2048비트의 기록을 행한다. 이것은, 메모리셀의 기록전류와 내부발생 전압회로에서 발생할 수 있는 전류와의 밸런스에 기초하고 있다. 이 때문에, 1비트의 기록 시에 동시에 선택되는 비트는 10개로 되기 때문에, 1비트의 불량이 존재하고 있으면, 이로 인해 전류가 누설하는 경우가 있다. 이 때문에, 기록에 필요한 시간인 2㎛씩 미루어 다음의 비트를 선택하도록 하고 있다.
도 10에 나타낸 바와 같이, 웨이퍼레벨 번인모드에서, 모드설정은, 번인활성화신호(TBE)를 "H"에서 "L"로 천이한 후, 모드설정신호(TMS)를 "L"에서 "H"로 천이하는 것으로 설정할 수 있고, 이 모드설정신호(TMS)가 "H"인 기간, 번인기준클록신호(TCK)에 동기하여 입출력 시리얼 데이터(TIO)로서 재기록 데이터를 메모리셀에 입력할 수 있다. 또, 웨이퍼레벨 번인모드의 실행, 상태의 출력은, 번인활성화신호(TBE)를 "L"로 한 채로, 모드설정신호(TMS)를 "H"에서 "L"로 천이하는 것으로 실행할 수 있고, 이 모드설정신호(TMS)가 "L"인 기간, 번인기준클록신호(TCK)에 동기하여 입출력 시리얼 데이터(TIO)로서 메모리셀의 판독데이터, 상태를 출력할 수 있다.
도 11에 나타낸 바와 같이, 웨이퍼레벨 번인모드의 설정을 행하기 위해서는, 12비트로 구성되는 셋업 커맨드(b11~b0), 그것에 이어 48비트의 트리밍 설정데이터(F47~F0)로 이루어지는 60비트의 정보를, 입출력 시리얼 데이터(TIO)로서 시리얼 입력한다. 그 경우, 입력데이터는 번인기준클록신호(TCK)에 동기시켜 입력시킨다.
도 12에 나타낸 바와 같이, 웨이퍼레벨 번인(WLBI)모드의 셋업 커맨드는, 비트(bit)(11)가 웨이퍼레벨 번인활성화, 비트(10,9)가 웨이퍼레벨 번인 동작 선택, 비트(8)가 내역기록옵션, 비트(7)가 웨이퍼레벨 번인 트리밍, 비트(6)가 웨이퍼레벨 번인 영역 선택(MP), 비트(5,4)가 메모리 동작 선택(MF), 비트(3,2)가 메모리 패턴 선택(MP), 비트(1)가 배리파이 유무, 비트(0)가 스캔방법(프로그램 시)을 각각 나타낸다.
(1) 비트(11)의 웨이퍼레벨 번인 활성화에서는, "0"에서 정상동작으로 되고, "1"에서 웨이퍼레벨 번인의 동작이 허가로 된다.
(2) 비트(10,9)의 웨이퍼레벨 번인 동작 선택에서는, "0,0"에서 웨이퍼레벨 번인 내역 기록의 동작으로 되고, 비트(7~4)는 영역설정, 비트(3~0)는 데이터설정으로 된다. 또, "0,1"에서는 웨이퍼레벨 번인 종료의 동작으로 되고, 비트(8,6~0)는 무시된다. 또한, "1,0"에서는 웨이퍼레벨 번인 동작으로 되고, 비트(7~0)가 임의로 설정된다.
(3) 비트(8)의 내역기록옵션에서는, "0"에서 덮어쓰기, "1"에서 삭제와 기록의 조합으로 된다.
(4) 비트(7)의 웨이퍼레벨 번인 트리밍에서는, "0"에서 트리밍데이터로서 플레쉬 퓨즈 데이터를 사용하고, 또 "1"에서 트리밍데이터로서 48비트 로드데이터를 사용하며, 이 때, 모드 셋업 커맨드에 이어서 48비트의 트리밍 설정데이터를 입력한다. 또, 트리밍이 없는 경우는 48비트의 더미(dummy)를 입력한다. 예컨대, 웨이퍼레벨 번인 동작 시에는, "1"로 설정한다.
(5) 비트(6)의 웨이퍼레벨 번인 영역 선택에서는, "0"에서 통상 동작 영역(32M)과 OTP 영역을 선택하고, 또 "1"에서 전(全) 영역, 즉 통상 동작 영역, 용장구제 X,Y 영역, OTP 영역을 선택한다. 예컨대, 웨이퍼레벨 번인 동작 시에는, "1"로 설정한다. 이 용장구제 X,Y 영역이라 함은, 통상 동작 영역의 불량비트를 구제하기 위한 특정의 X영역 및 Y영역이고, 또 OTP 영역이라 함은 1회만 데이터의 기록이 가능한 특정의 영역이다.
(6) 비트(5,4)의 메모리 동작 선택(MF), 비트(3,2)의 메모리 패턴 선택(MP)에서는, "0,0,0 또는 1,0 또는 1"에서 오픈체크, "0,1,0,0 또는 1"에서 판독데이터출력, "0,1,1,0 또는 1"에서 판독상태출력, "1,0,0 또는 1,0 또는 1"에서 삭제, "1,1,0,0"에서 프로그램 모두 0, "1,1,0,1"에서 프로그램 체커(checker), "1,1,1,0"에서 프로그램 체커를 반전한 체커바(checker bar)로 된다. 예컨대, 웨이퍼레벨 번인 동작의 경우에, 콘택트체크 시에는 "0,0,0,1", 삭제/기록모드 시에는 "1,0,0,1"과 "1,1,0,1", 판독모드 시에는 "0,1,0,1"으로 설정한다.
(7) 비트(1)의 배리파이 유무에서는, "0"에서 배리파이 유, "1"에서 배리파이 무로 된다. 통상, 재시도하여도 목표레벨에 도달하지 않을 우려가 있는 경우에는 "1"로 설정한다. 예컨대, 웨이퍼레벨 번인 동작 시에는 "1"로 설정한다.
(8) 비트(0)의 스캔방법(프로그램 시)에서는, "0"에서 스킵(S)&도미노(D)가 200ns 딜레이, "1"에서 스킵&도미노가 2㎲ 딜레이로 스캔을 행한다. 이 스킵&도미노라 함은, 임의의 수씩 스킵하면서 스캔을 행하는 방법이다. 예컨대, 웨이퍼레벨 번인 동작 시에는 "1"로 설정한다.
이상과 같이 하여, 웨이퍼레벨 번인기능을 포함하는 플레쉬 메모리에서, 웨이퍼레벨 번인모드를 설정하고, 웨이퍼레벨 번인시험을 실행할 수 있다.
따라서, 본 실시형태에 의하면, 웨이퍼레벨 번인의 내역데이터를 플레쉬 메모리의 반도체칩(2)의 웨이퍼레벨 번인 이전의 정보가 삭제되지 않는 영역에 기록하여 기억하는 것으로, 프로브시험 등의 다음 시험 시에 웨이퍼레벨 번인의 내역데이터를 판독함으로써 양품의 반도체칩(2)만의 시험을 계속하면 되므로, 다음 시험에서의 시간을 단축할 수 있고, 스크리닝 비용을 저감할 수 있다. 또, 웨이퍼레벨 번인에서 정보가 삭제되는 영역에 기록하여 기억하는 경우에도, 번인시험의 전의 데이터를 테스트장치(23) 등에 일시 피난시키고, 시험 후에 합성데이터를 반도체칩(2)에 재기록하는 것으로, 마찬가지로 다음의 시험의 시간단축과 스크리닝 비용의 저감을 실현할 수 있다.
또한, 플레쉬 메모리의 반도체칩(2)이 웨이퍼레벨 번인시험, 프로브시험의 내역데이터를 기억함으로써, 조립공정 시에 내역데이터를 확인한 후 양품의 반도체칩(2)만을 조립공정에 보낼 수 있으므로, 조립공정으로의 불량품의 유출을 방지하는 것이 용이하게 되고, 반도체칩(2)의 신뢰성을 향상할 수 있다.
또, 플레쉬 메모리의 반도체칩(2)과 SRAM의 반도체칩(3)을 봉지한 MCP에서도, 고객 불량 등의 발생 시에, 플레쉬 메모리의 반도체칩(2)에 기억한 플레쉬 메모리의 반도체칩(2), SRAM의 반도체칩(3)의 웨이퍼레벨 번인시험, 프로브시험, MCP의 동작시험 등의 내역데이터을 용이하게 확인할 수 있으므로, 제품의 불량해소가 용이하게 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에서는, 플레쉬 메모리와 SRAM의 2개의 반도체칩을 탑재한 MCP를 예로 설명하였지만, 불휘발성의 플레쉬 메모리와 RAM, DRAM 또는 SDRAM 등의 휘발성 메모리와의 조합으로도 좋고, 혹은 불휘발성의 메모리끼리, 또한 3개 이상의 메모리를 조합하는 등, 조립품의 구성에 대하여는 여러 가지 변경이 가능하고, 적어도 불휘발성의 플레쉬 메모리가 탑재된 반도체장치 전반에 넓게 적용할 수 있다.
또, 반도체 웨이퍼의 각 반도체칩에는, 웨이퍼레벨 번인시험 시의 내역데이터를 기억하는 불휘발성의 기억영역을 가지는 구성이면 좋다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하자면 이하와 같다.
(1) 불휘발성 메모리의 반도체칩에 웨이퍼레벨 번인시험 등의 전기적 특성시험의 내역정보를 기록하여 기억하는 것으로, 다음의 프로브시험 등의 전기적 특성시험 시에 전의 전기적 특성시험의 내역정보가 양품인 반도체칩만의 시험을 계속하면 되므로, 다음의 전기적 특성시험에서의 시험시간을 단축할 수 있고, 이 결과, 반도체칩의 스크리닝 비용을 저감하는 것이 가능하게 된다.
(2) 불휘발성 메모리의 반도체칩이 웨이퍼레벨 번인시험, 프로브시험 등의 전기적 특성시험의 내역정보를 기억하는 것으로, 조립공정 시에 내역정보가 양품인 반도체칩만을 조립공정에 보낼 수 있으므로, 조립공정으로의 불량품의 유출을 방지하는 것이 용이하게 되고, 이 결과, 반도체칩, 이것을 탑재한 반도체장치의 신뢰성을 향상시키는 것이 가능하게 된다.
(3) 불휘발성 메모리의 반도체칩만, 또는 불휘발성 메모리의 반도체칩과 휘발성 메모리의 반도체칩을 탑재한 반도체장치에서, 고객으로의 납품 후에 고객 불량 등의 불량이 발생한 경우에는, 불휘발성 메모리의 반도체칩에 기억되어 있는 내역정보를 용이하게 확인할 수 있으므로, 이 결과, 반도체장치의 불량발생의 원인해석을 용이하게 실현하는 것이 가능하게 된다.
(4) 상기 (1)~(3)에 의해, 불휘발성 메모리의 반도체칩을 제품으로서 납품하는 경우, 혹은 불휘발성 메모리의 반도체칩만, 또는 불휘발성 메모리의 반도체칩과 휘발성 메모리의 반도체칩을 탑재한 반도체장치를 제품으로서 납품하는 경우에, 스크리닝 시간의 단축에 의한 비용의 저감과 제품의 신뢰성 향상을 실현하는 것이 가능하게 된다.

Claims (18)

  1. 복수의 반도체칩을 가지고, 각 반도체칩은 불휘발성 메모리어레이를 포함하는 반도체 웨이퍼로서,
    상기 각 반도체칩은, 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제 1 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험(wafer level burn-in test)인 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 기억영역은, 불휘발성 기억영역인 플레쉬 퓨즈(flash fuse) 영역인 것을 특징으로 하는 반도체 웨이퍼.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제2 기억영역은, 불휘발성 기억영역인 OTP 영역인 것을 특징으로 하는 반도체 웨이퍼.
  5. 제 2 항에 있어서,
    상기 제2 기억영역은, 불휘발성 기억영역인 록 비트(lock bit) 영역인 것을 특징으로 하는 반도체 웨이퍼.
  6. 제 2 항에 있어서,
    상기 제2 기억영역은, 불휘발성 기억영역인 상기 제1 기억영역의 일부인 것을 특징으로 하는 반도체 웨이퍼.
  7. 불휘발성 메모리어레이를 가지는 반도체칩으로서,
    통상동작의 입력정보를 기억하는 제1 기억영역과,
    상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 것을 특징으로 하는 반도체칩.
  8. 제 7 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험인 것을 특징으로 하는 반도체칩.
  9. 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 불휘발성 메모리어레이를 포함하는 반도체칩을 탑재하고 있는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험인 것을 특징으로 하는 반도체장치.
  11. 통상동작의 입력정보를 기억하는 제1 기억영역과, 상기 제1 기억영역의 전기적 특성시험의 내역정보를 기억하는 제2 기억영역을 가지는 불휘발성 메모리어레이를 포함하는 제1 반도체칩과,
    통상동작의 입력정보를 기억하는 제3 기억영역을 가지는 불휘발성 메모리어레이를 포함하는 제2 반도체칩을 탑재하고,
    상기 제1 반도체칩의 상기 제2 기억영역에 상기 제2 반도체칩의 상기 제3 기억영역의 전기적 특성시험의 내역정보를 기억하는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험인 것을 특징으로 하는 반도체장치.
  13. 반도체 웨이퍼에서 잘려 나온 불휘발성 메모리어레이를 포함하는 반도체칩이 탑재되는 반도체장치의 제조방법으로서,
    상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 반도체칩의통상동작의 입력정보를 기억하는 제1 기억영역의 전기적 특성시험을 행하는 공정과,
    상기 전기적 특성시험의 내역정보를 상기 반도체칩의 제2 기억영역에 기억하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 웨이퍼레벨 번인시험을 행하는 경우에, 상기 웨이퍼레벨 번인시험 전에 상기 제2 기억영역의 내역정보를 테스트장치에 일시적으로 피난시키고, 이 웨이퍼레벨 번인시험 후에 시험 전의 내역정보와 합성하여 상기 제2 기억영역에 기억하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체 웨이퍼에서 잘려 나온 불휘발성 메모리어레이를 포함하는 제1 반도체칩과, 휘발성 메모리어레이를 포함하는 제2 반도체칩이 탑재되는 반도체장치의 제조방법으로서,
    상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 제1 반도체칩의 통상동작의 입력정보를 기억하는 제1 기억영역의 전기적 특성시험을 행하는 공정과,
    상기 제1 반도체칩의 상기 제1 기억영역의 전기적 특성시험의 내역정보를 상기 제1 반도체칩의 제2 기억영역에 기억하는 공정과,
    상기 반도체 웨이퍼에서 상기 반도체칩을 잘라내기 전에, 상기 제2 반도체칩의 통상동작의 입력정보를 기억하는 제3 기억영역의 전기적 특성시험을 행하는 공정과,
    상기 제2 반도체칩의 상기 제3 기억영역의 전기적 특성시험의 내역정보를 상기 제1 반도체칩의 상기 제2 기억영역에 기억하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 전기적 특성시험은, 웨이퍼레벨 번인시험인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서.
    상기 웨이퍼레벨 번인시험을 행하는 경우에, 이 시험 전에 상기 제1 반도체칩의 상기 제2 기억영역의 내역정보를 테스트장치에 일시적으로 피난시키고, 이 시험 후에 시험 전의 내역정보를 합성하여 상기 제1 반도체칩의 상기 제2 기억영역에 기억하는 것을 특징으로 하는 반도체장치의 제조방법.
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