KR100721490B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

OTP 메모리 셀의 소형화와 제조 프로세스 코스트의 대폭적인 절감을 가능하게 한다. OTP 메모리의 셀 트랜지스터의 드레인 영역 D 내에 캐패시터의 하부 전극으로 되는 매립층(8)(BN+)을 형성시키고, 이 매립층(8) 상에 데이터선 DL로부터 인가되는 소정의 전압에 의해 절연 파괴될 수 있는 막 두께가 얇은 캐패시터 절연막(7a, 7b)을 형성시키고, 이 캐패시터 절연막(7a, 7b) 상, 필드 산화막(2) 상에 캐패시터의 상부 전극으로 되는 도전층(10)을 형성하였다. 또한, 매립층(8)(BN+)과 고농도의 드레인 영역(13)(N+)을 일부 오버랩시켰다.
매립층, 캐패시터, 드레인 영역, OTP 메모리, 오버랩

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 불휘발성 반도체 장치를 설명하는 회로도.
도 2는 본 발명의 불휘발성 반도체 장치를 설명하는 레이아웃도 및 단면도.
도 3은 본 발명의 불휘발성 반도체 장치의 동작을 설명하는 도면.
도 4는 본 발명의 불휘발성 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 불휘발성 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 반도체 기판
2 : 필드 산화막
3 : P 웰 영역
4 : 저농도의 소스 영역
5 : 저농도의 드레인 영역
6 : 실리콘 산화막, 게이트 절연막
7 : 실리콘 산화막
7a, 7b : 캐패시터 절연막
8 : 매립층
9 : 게이트 전극
10 : 도전층
11 : 스페이서막
12 : 고농도의 소스 영역
13 : 고농도의 드레인 영역
14 : 층간 절연막
15, 16 : 플러그
20 : 채널 영역
S : 소스 영역
D : 드레인 영역
FC1 : 제1 컨택트홀
FC2 : 제2 컨택트홀
C1 : 제1 캐패시터
C2 : 제2 캐패시터
T1 : 제1 셀 트랜지스터
T2 : 제2 셀 트랜지스터
WLL, WLR : 워드선
DL : 데이터선
GNDL : 접지선
BF : 출력 버퍼
VS : 전압 공급 회로
R1 : 셀 트랜지스터 형성 영역
R2 : 캐패시터 형성 영역
[특허 문헌1] 일본 특개2003-114247호 공보
[특허 문헌2] 일본 특개2004-193606호 공보
[특허 문헌3] 일본 특개2004-356631호 공보
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 원 타임 프로그래머블(One Time Programmable : OTP) 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 비접촉식의 개체 인식(예를 들면 RFID 태그에 의한 물류 관리, 입퇴실 관리, 정산 관리 등)에 이용되는 전자 태그가 널리 보급되어 있다. RFID(Radio Freqency Identification)란, 미소한 전자 태그에 의해 사람이나 물건을 식별·관리하는 구조로서, 바코드를 대신하는 상품 식별·관리 기술에 머물지 않고, 사회의 IT화·자동화를 추진하는 데에 있어서의 기반 기술로서 주목이 높아지고 있다.
여기서, 전자 태그란, 다수의 인식 대상의 각각에 장착되고, 비장착체에 관한 디지털 정보를, 내장한 메모리에 기억하는 것이다. 상기 디지털 정보는 일반적 으로, 유저측의 리더·라이터에 의해 비접촉적으로 기입 및 판독된다.
디지털 정보를 기억하는 메모리로서는, 예를 들면 마스크 ROM을 들 수 있다. 이 마스크 ROM의 디지털 데이터는, 마스크 ROM의 완성 시에 고정되어 기억되어 있다. 따라서, 그 마스크 ROM을 내장한 전자 태그가 제품으로서 시장에 출하된 후, 전자 태그의 유저가 임의의 디지털 데이터를 마스크 ROM에 기입하는 것은 할 수 없다.
따라서, 상기 전자 태그에 내장되는 메모리에는, 유저측에서 원하는 디지털 데이터를 전기적으로 기입 가능한 EPROM 혹은 EEPROM 등의 불휘발성 메모리 소자가 이용되고 있다.
그러나, EPROM이나 EEPROM을 메모리에 이용한 종래예에서의 전자 태그는, EPROM이나 EEPROM의 구조 상, 칩 사이즈가 크게 되고, 제조 프로세스가 복잡하게 되기 때문에, 제조 코스트가 증대하였다. 이에 의해, 메모리 및 그 메모리가 탑재되는 전자 태그의 단가가 상승한다고 하는 문제가 발생하고 있었다.
따라서, 칩 사이즈를 가능한 한 작게 하고 제조 코스트를 억제하는 관점면에서도, 전자 태그 등에 이용하는 메모리로서는, 원 타임 프로그래머블 메모리(OTP 메모리라고 기재함)가 적합하다. OTP 메모리란, 이름 그대로 처음 한번만 기입한 후, 데이터의 소거나 또한 프로그램없이 사용되고 있는 것이다. 또한, OTP 메모리는 저장된 정보를 변형할 수 없으므로, 그 자체만으로는 제품으로서 사용되는 경우는 적지만, 전자 태그에 한하지 않고 반도체 장치 중에서 보조 기능을 실행하는 수단 등으로서, 수요는 증가하고 있다.
그리고, 일반적인 OTP 메모리 셀은 플로팅 게이트, 유전막, 컨트롤 게이트가 순차적으로 형성되어 있는 적층 구조를 갖고 있다(특허 문헌2, 3 참조).
또한, 본 발명에 관련된 기술 문헌으로서는, 상기한 특허 문헌을 들 수 있다.
통상적으로, 하나의 반도체 장치에 내장되는 OTP 메모리 셀의 개수는 적고, 반도체 제품의 전체 면적에 대하여 OTP 메모리 셀이 차지하는 면적은 크지 않지만, 일반적인 OTP 메모리 셀이 불휘발성의 특성을 갖기 위해서는, 전술한 대로 적층 구조를 갖고 있었다(이 적층 구조는 일반적으로 폴리실리콘층, 절연층, 폴리실리콘층이 순차적으로 형성되어 있으므로 편의상 PIP 구조라고 칭함).
이러한 적층 구조(PIP 구조)는 제조 프로세스가 복잡하여, OTP 메모리 셀을 구비한 전자 태그나 반도체 제품 등의 제조 비용을 증대시키고 있었다. 또한, OTP 메모리 셀은, 상대적으로 막 두께가 두꺼운 고내압 셀 트랜지스터와 함께 반도체 기판 상에 집적되어 집적 회로를 구성하기 때문에(기입 동작 시에 높은 전압이 인가되기 때문에), 칩 면적이 커진다고 하는 문제도 있었다.
따라서, OTP 메모리 셀을 구비한 반도체 제품이나 전자 태그를 실용적으로 추진하는 면에서도, 품질이 우수한 OTP 메모리 셀을 보다 염가로 제공할 수 있는 것이 필요하다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명에 따른 불휘발성 반도체 기억 장치는, 셀 트랜지스터와 캐패시터를 포함하는 메모리 셀을 구비한 불휘발성 반도체 기억 장치로서, 상기 셀 트랜지스터의 게이트 전극에 전기적으로 접속된 워드선과, 상기 셀 트랜지스터의 드레인 영역 내에 형성되고, 캐패시터의 하부 전극으로 되는 매립층과, 상기 매립층 상에 형성된 캐패시터 절연막과, 상기 캐패시터 절연막 상에 형성되고, 캐패시터의 상부 전극으로 되는 도전층과, 상기 도전층에 전기적으로 접속된 데이터선과, 상기 데이터선으로부터 상기 캐패시터 절연막에 소정의 전압을 인가하는 전압 공급 회로를 구비하고, 상기 캐패시터 절연막이 절연 파괴됨으로써 데이터가 기입되고, 상기 캐패시터 절연막이 절연 파괴되어 있는지의 여부에 의해 데이터를 판독하는 것을 특징으로 한다.
또한, 본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 캐패시터와 셀 트랜지스터를 포함하는 메모리 셀을 구비한 불휘발성 반도체 기억 장치의 제조 방법으로서, 상기 반도체 기판의 표면에 제1 불순물 농도의 드레인 영역을 형성하는 공정과, 상기 제1 불순물 농도의 드레인 영역 상에 캐패시터 절연막을 형성하는 공정과, 상기 제1 불순물 농도의 드레인 영역 내에 상기 캐패시터의 하부 전극으로 되는 매립층을 형성하는 공정과, 상기 캐패시터 절연막 상에 상기 캐패시터의 상부 전극으로 되는 도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
다음으로, 본 발명의 실시예에 대하여, 도면을 참조하면서 설명한다. 또한, 본 실시예에 따른 OTP 메모리는, 예를 들면 비접촉식으로 기입 및 판독되는 전자 태그에 내장되어 이용되는 것이지만, 그 밖의 반도체 제품에 내장되어 이용되거나, 혹시 단체로 이용되는 것이어도 된다.
도 1은 본 발명의 실시예에 따른 OTP 메모리의 회로도이며, 도 2의 (a)는 도 1에 도시한 실시예에 따른 OTP 메모리의 레이아웃도이다.
도 1 및 도 2의 (a)에 도시한 바와 같이 본 실시예에 따른 OTP 메모리는 셀 트랜지스터 T1, T2 및 캐패시터 C1, C2의 각각 1조에 의해 OTP 메모리의 1셀(Cell1, Cel12)을 구성하고 있다. 도 2의 (a)에 도시한 바와 같이 Cell1 및 Cell2는 제2 컨택트홀 FC2를 중심으로 대칭의 관계이다.
워드선 WLL, WLR(예를 들면 폴리실리콘층이나 폴리사이드층으로 이루어짐)이, 각각 셀 트랜지스터 T1, T2의 게이트 전극과 전기적으로 접속되어 배치되어 있다. 또한, 셀 트랜지스터 T1, T2의 드레인 영역은 각각 캐패시터 C1, C2의 하부 전극과 접속되고, 그 전압이 각각 VL, VR이다.
또한, 셀 트랜지스터 T1, T2의 드레인 영역(캐패시터 C1, C2의 하부 전극)에는, 기생 용량 CP1, CP2가 존재한다. 기생 용량 CP1, CP2는 주로 PN 접합 용량이다.
또한, 셀 트랜지스터 T1, T2의 소스 영역은 접지선 GNDL을 통하여 접지되고, 캐패시터 C1, C2의 상부 전극은 데이터선 DL과 전기적으로 접속되어 있다. 데이터선 DL은 전압 공급 회로 VS에 접속되고, 이러한 전압 공급 회로 VS에 의해 데이터선 DL에 전압이 공급된다. 또한, 데이터 판독 시에는 출력 버퍼 BF를 통하여 외부에 출력된다.
다음으로, 본 실시예에 따른 OTP 메모리의 상세 내용에 대하여, 그 단면도를 참조하여 설명한다. 도 2의 (b)는, 도 2의 (a)에 도시한 본 실시예에 따른 OTP 메모리의 X-X 라인을 따라 취한 단면도이다.
도 2의 (b)에 도시한 바와 같이 예를 들면 P형 실리콘 기판으로 이루어지는 반도체 기판(1) 상의 표면에 소정 간격을 두고 고농도의 소스 영역(12)(N+) 및 저농도의 소스 영역(4)(LN)으로 이루어지는 소스 영역 S와 고농도의 드레인 영역(13)(N+) 및 저농도의 드레인 영역(5)(LN)으로 이루어지는 드레인 영역 D가 형성되고, 이들 사이에 채널 영역(20)이 형성되어 있다.
여기서, 고농도의 소스 영역(12)(N+)은 저농도의 소스 영역(4)(LN) 내에 형성되고, 고농도의 드레인 영역(13)(N+)은 저농도의 드레인 영역(5)(LN) 내에 형성되어 있다. 즉, 본 실시예에 따른 셀 트랜지스터 T1, T2는 소위 LDD 구조(Lightly Doped Drain)를 갖고 있고, 다른 셀 트랜지스터도 동일한 LDD 구조를 갖고 있다. 이것은, 데이터 기입 시의 고전압에 대하여 내압을 확보하기 위해서이지만, 본 발명은 이것에 한정되지 않고 필요에 따라 LDD 구조가 아니어도 된다.
그리고, 채널 영역(20)의 일부 상, 소스 영역 S 및 드레인 영역 D의 일부 상에는 고내압용의 막 두께가 두꺼운 게이트 절연막(6)(예를 들면 막 두께가 60㎚)을 개재하여 폴리실리콘 등으로 이루어지는 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)은 도시되지 않은 배선에 의해 워드선 WLL, WLR과 전기적으로 접속되어 있다.
또한, 드레인 영역 D 내에는 고농도의 불순물형 층(BN+)인 매립층(8)(BN+)이 형성되어 있다. 이 매립층(8)(BN+)은 캐패시터 C1, C2의 하부 전극으로서, 본 실시예에서는 상기 고농도의 드레인 영역(13)(N+)과 부분적으로 오버랩한 구조를 취하고 있다.
이와 같이 드레인 영역 D 내의 고농도의 드레인 영역(13)(N+)과 캐패시터의 하부 전극으로 되는 매립층(8)(BN+)을 일부 오버랩시킴으로써, 전체의 칩 면적을 소형화할 수 있다. 단, 본 발명은 이것에 한정되지 않고, 필요에 따라 고농도의 드레인 영역(13)(N+)과 매립층(8)(BN+)과는 오버랩시키지 않아도 된다.
또한, 저농도의 드레인 영역(5)(LN), 고농도의 드레인 영역(13)(N+) 및 매립층(8)(BN+)의 불순물 농도의 관계는, 내압을 확보하는 관점면에서, LN<BN+<N+인 것이 바람직하다. 매립층(8)(BN+)의 불순물 농도를 고농도의 드레인 영역(13)(N+)의 불순물 농도에 비하여 높게 하면, 드레인 영역 D 전체의 불순물 농도가 높게 되어, 드레인 내압이 저하하기 때문이다.
또한, 반도체 기판(1) 상에는 활성 영역(OTP 메모리 셀)을 분리하기 위한 필드 산화막(2)이 형성되어 있다. 셀의 소형화를 도모하는 점에서, 필드 산화막(2)은 소위 STI 구조(샤로우 트렌치 아이솔레이션)가 바람직하지만, LOCOS 구조이어도 된다. 또한, 셀의 소형화를 도모하기 위해, 이 필드 산화막(2)에 인접하여 드레인 영역 D 및 매립층(8)(BN+)이 형성되어 있다.
그리고, 드레인 영역 D의 일부 상에는, 매립층(8)(BN+) 상으로부터 필드 산화막(2)으로 이어지도록, 실리콘 산화막 등으로 이루어지는 캐패시터 절연막(7a, 7b)이 형성되고, 이 캐패시터 절연막(7a, 7b)을 개재하여 폴리실리콘층 등으로 이 루어지는 도전층(10)이 형성되어 있다. 도전층(10)은 캐패시터의 상부 전극으로 된다.
또한, 본 실시예에서는 캐패시터 절연막(7a, 7b)의 막 두께를 게이트 절연막(6)의 막 두께보다도 얇게 하고 있다(예를 들면 6㎚). 이것은, 본 발명은 캐패시터 절연막(7a, 7b)을 절연 파괴시킴으로써 데이터의 기입을 행하는 것으로, 그 때의 기입 동작 전압을 가능한 한 낮게 억제하기 위해서이다. 이러한 구성에 따르면, 셀 트랜지스터 T1, T2에서는 내압을 확보함과 함께, 캐패시터 C1, C2에서는 캐패시터 절연막(7a, 7b)을 절연 파괴하기 쉽게 된다.
그리고, 이 셀 트랜지스터 T1, T2 상 및 캐패시터 C1, C2 상에는, 층간 절연막(14)이 형성되어 있다. 층간 절연막(14)은, 예를 들면 실리콘 산화막 등으로 이루어지지만, 실리콘 질화막 등을 포함하는 복합막이어도 된다. 이 층간 절연막(14)에는, 컨택트홀 FC1, FC2가 형성되어 있다.
컨택트홀 FC1은, 셀 트랜지스터 T1, T2의 소스 영역 S를 노출시키도록 개구되어 형성되어 있다. 그리고, 이 컨택트홀 FC1에는 알루미늄(Al)이나 텅스텐(W) 등의 도전 재료로 이루어지는 플러그(15, 16)가 매립되어 있다. 그리고, 플러그(15) 상에는, 접지선 GNDL이 형성되어 있고, 이 접지선 GNDL은 플러그(15)를 통해 셀 트랜지스터 T1와 T2의 소스 영역 S와 전기적으로 접속되어 있다.
다른 쪽의 컨택트홀 FC2는 캐패시터 C1, C2의 상부 전극인 도전층(10)을 노출시키도록 개구되어 형성되어 있다. 이 컨택트홀 FC2에도 컨택트홀 FC1과 마찬가지로 플러그(16)가 매립되어 있다. 그리고, 플러그(16) 상에는, 데이터선 DL이 형 성되어 있고, 이 데이터선 DL은 플러그(16)를 통하여 도전층(10)과 전기적으로 접속되어 있다.
이 도전층(10)은, 캐패시터 절연막(7a, 7b)이 절연 파괴됨으로써 매립층(8)(BN+)을 개재하여 셀 트랜지스터 T1와 T2의 드레인 영역 D와 전기적으로 접속될 수 있다. 즉, 드레인 영역 D는, 캐패시터 절연막(7a, 7b)이 절연 파괴됨으로써 플러그(16), 도전층(10), 매립층(8)(BN+)을 개재하여 데이터선 DL에 접속된다.
다음으로, 전술한 OTP 메모리에, 「1」 혹은 「0」의 디지털 데이터를 기억시키는 기입 동작에 대하여 도 3의 (a), 도 3의 (b)를 참조하여 설명한다. 도 3의 (a)의 동작 시에서의 데이터선 DL, VL, 워드선 WLL, 워드선 WLR의 각각의 전위의 변화를 도시하고 있다.
최초로 셀 트랜지스터 T1에, 디지털 데이터 「1」을 기입하는 경우에 대해 설명한다. 이 경우, 셀 트랜지스터 T1에 접속된 워드선 WLL의 전위가 로우 레벨(L)로부터 소정의 하이 레벨(H)로 된다. 그렇게 하면, 셀 트랜지스터 T1이 온 상태로 된다.
그리고, 도전층(10)에 접속한 데이터선 DL에, 소정의 기입 전압을 인가한다(예를 들면 11볼트). 여기서, 소정의 기입 전압이란, 데이터선 DL이 접속하는 캐패시터 C1, C2의 캐패시터 절연막(7a, 7b)을 절연 파괴할 수 있는 고전압을 의미한다.
이 때, 워드선 WLL의 하이 레벨의 전위(H)에 의해 셀 트랜지스터 T1이 온 상태로 되어 있기 때문에 셀 트랜지스터 T1의 드레인 영역 D가 접지 전위로 된다. 따라서, 데이터선 DL에 인가되는 소정의 기입 전압은, 데이터선 DL과 드레인 영역 D 사이에 존재하는 용량, 즉 캐패시터 절연막(7a)에 집중하여 인가된다.
이에 의해, 캐패시터 절연막(7a)은 절연 파괴되고(Cap Short), 셀 트랜지스터 T1의 드레인 영역 D와 그것에 대응하는 데이터선 DL이 전기적으로 접속된다. 이하, 상기 절연 파괴에 의해 데이터선 DL과 드레인 영역 D가 접속된 셀 트랜지스터 T1을, 기억 상태 「1」의 셀 트랜지스터라고 부르기로 한다.
한편, 데이터선 DL에는 셀 트랜지스터 T2가 접속되어 있으므로, 셀 트랜지스터 T2가 온 상태이면 상기한 바와 마찬가지의 동작에 의해 셀 트랜지스터 T2에도 데이터의 기입이 행해지지만, 셀 트랜지스터 T2에 접속되는 워드선 WLR의 전위가 로우 레벨의 상태(L), 즉 셀 트랜지스터 T2가 오프 상태대로라면, 캐패시터 절연막(7b)은 절연 파괴되지 않고, 셀 트랜지스터 T2에는 디지털 데이터 「1」의 기입은 되지 않는다.
여기서, 오프 상태의 셀 트랜지스터 T2에서는, 접지 전위인 P형 반도체 기판(1)의 P 웰 영역(3)과, 저농도의 드레인 영역5(LN)과의 경계에 접합 용량(PN 접합의 공핍층이 만드는 정전 용량)이 존재한다. 이 때문에, 데이터선 DL에 인가되는 기입 전압은, 캐패시터 절연막(7b)에 관한 용량과, 상기 접합 용량의 2개의 용량에 대응하여 2 분할되어 인가된다.
여기서, 캐패시터 C2의 정전 용량(예를 들면, 10fF)은 기생 용량 CP2의 정전 용량(예를 들면, 1fF 이하)에 대하여 크다. 따라서, 데이터선 DL의 전위가 상승하였다고 해도, 도 3의 (a)에 도시한 바와 같이 VR의 전위가 상승하기 때문에, 셀 트 랜지스터 T2의 캐패시터 절연막(7b)은 절연 파괴하지 않는 것이다.
따라서, 예를 들면 상기 셀 트랜지스터 T1이 온 상태로서, 캐패시터 절연막(7a)을 절연 파괴하는 전압(예를 들면 11볼트)을 데이터선 DL로부터 인가해도, 셀 트랜지스터 T2가 오프 상태이면, 캐패시터 절연막(7b)은 절연 파괴되지 않는다.
다음으로, 셀 트랜지스터 T1와 T2에, 디지털 데이터 「0」을 기입하는 경우에 대하여 설명한다. 본 실시예에 따르면, 디지털 데이터 「0」을 기입할 때에는, 특정한 기입 동작을 필요로 하지 않는다. 예를 들면, 셀 트랜지스터 T1의 기억 상태를 「0」으로 하고 싶은 경우에는, 대응하는 데이터선 DL에, 캐패시터 절연막(7a)을 절연 파괴할 수 있는 기입 전압의 인가를 행해야 한다. 예를 들면, 기입 전압이 11볼트이면, 그 전압 이상의 전압을 인가해야 한다.
또한, 워드선 WLL, WLR을 로우 레벨로 하고, 셀 트랜지스터 T1, T2를 오프 상태로 하여도 된다. 오프 상태이면, 드레인 영역 D가 접지 전위(GND)로 되지 않고, 데이터선 DL에 인가되는 소정의 전압이 캐패시터 절연막(7a, 7b)에 집중하여 인가되지는 않기 때문이다. 이하, 캐패시터 절연막(7a, 7b)이 파괴되지 않고 데이터선 DL과 드레인 영역 D가 절연되어 있는 셀 트랜지스터를, 기억 상태 「0」의 셀 트랜지스터라고 부르기로 한다.
다음으로, 전술한 OTP 메모리 셀로부터, 「1」 혹은 「0」의 디지털 데이터를 판독하는 동작에 대하여 도 3의 (b)를 참조하여 설명한다. 여기서는, 우선 기억 상태 「1」의 셀 트랜지스터 T1로부터, 디지털 데이터를 판독하는 동작에 대하여 설명한다. 이 경우, 셀 트랜지스터 T1의 게이트 전극(9)에 전기적으로 접속된 워드선 WLL의 전위를 로우 레벨(L)로부터 하이 레벨(H)로 한다.
또한, 여기서 데이터선 DL은, 미리 소정의 프리차지 전위(예를 들면 전원 전위 Vdd=3V)로 초기 설정되어 있다. 워드선 WLL의 전위가 하이 레벨(H)로 되면, 셀 트랜지스터 T1이 온 상태로 된다. 전술한 대로 「1」이 기입된 상태에서는, 캐패시터 절연막(7a)이 절연 파괴되어 있기 때문에, 셀 트랜지스터 T1의 드레인 영역 D와, 그것에 대응하는 데이터선 DL은, 상호 전기적으로 접속된다.
그렇게 하면, 접지선 GNDL의 접지 전위(GND)가 셀 트랜지스터 T1을 통해 데이터선 DL에 출력되게 된다. 이 때문에, 도 3의 (b)에 도시한 바와 같이 데이터선 DL의 전위는, 프리차지 전위(예를 들면 Vdd=3V)로부터 접지 전위(GND)로 변화한다. 이 때, 데이터선 DL의 접지 전위는, 디지털 데이터 「1」로 하여, 데이터선 DL로부터 출력 버퍼 BF를 통하여 OTP 메모리의 외부에 출력되게 된다.
다음으로, 기억 상태「0」의 셀 트랜지스터 T1로부터, 디지털 데이터를 판독하는 동작에 대하여 도 3의 (b)를 참조하여 설명한다. 이 경우, 셀 트랜지스터 T1에 접속된 워드선 WLL의 전위를 로우 레벨(L)로부터 하이 레벨(H)로 한다. 또한, 여기서 데이터선 DL은, 미리 소정의 프리차지 전위(예를 들면 전원 전위 Vdd=3V)로 초기 설정되어 있다.
워드선 WLL의 전위가 하이 레벨(H)로 되면, 셀 트랜지스터 T1이 온 상태로 된다. 전술한 대로 「0」이 기입된 상태에서는, 캐패시터 절연막(7a)은 절연 파괴되어 있지 않기 때문에, 셀 트랜지스터 T1의 드레인 영역 D와, 그것에 대응하는 데이터선 DL과는, 전기적으로 접속되지 않는다.
그렇게 하면, 도 3의 (b)에 도시한 바와 같이 데이터선 DL의 전위는 프리차지 전위(예를 들면 Vdd=3V) 상태이다. 이 때 데이터선 DL의 프리차지 전위는, 디지털 데이터 「0」로 하여, 데이터선 DL로부터 출력 버퍼 BF를 통하여 OTP 메모리의 외부에 출력되게 된다.
이와 같이 본 발명에서는, 캐패시터 절연막(7a, 7b)을 대응하는 데이터선 DL 로부터의 소정의 기입 전압(고전압, 예를 들면 11볼트)의 인가에 의해 절연 파괴할지의 여부에 기초하여, 「1」이나 「0」 중 어느 하나의 디지털 데이터를 OTP 메모리 셀에 기입함과 함께, 그 데이터를 판독하는 것이 가능하게 된다. 또한, OTP 메모리 셀 혹은 OTP 메모리 셀이 내장된 제품이 완성되어 출하된 후에, 유저측에 의해서 디지털 데이터를 임의로 기입할 수 있다.
다음으로, 본 발명의 실시예에 따른 OTP 메모리 셀의 제조 방법에 대하여 도면을 참조하면서 설명한다.
도 4의 (a)에 도시한 바와 같이 P형 반도체 기판(1)을 준비하고, 공지의 프로세스인 샤로우 트렌치 아이솔레이션법(이하, STI 법이라고 기재함)을 이용하여 P형 반도체 기판(1) 상 실리콘 산화막 등으로 이루어지는 필드 산화막(2)을 형성한다. 여기서, STI 법이란, 활성 영역의 소자 분리에 이용되는 방법으로서, 고밀도 플라즈마 화학 기층 성장(HDPCVD)에 의해, 실리콘 산화막 등의 절연 재료를, 반도체 기판 내의 얕은 트렌치 홈에 충전하고, 이것을 필드 산화막(2)으로 하는 것이다. 또한, 활성 영역의 소자 분리에는 국부 산화법(LOCOS)을 이용해도 된다.
다음으로, 도 4의 (b)에 도시한 바와 같이 P형 반도체 기판(1)의 전체면에 P 형 불순물, 예를 들면 붕소(B+) 이온을 가속 전압 80KeV이고, 주입량 4×1012/㎠인 주입 조건에서 이온 주입하고, 확산시킴으로써 P 웰 영역(3)을 형성한다.
다음으로, 도 4의 (c)에 도시한 바와 같이, 후에 셀 트랜지스터의 소스 영역 S, 드레인 영역 D로 되는 영역 이외의 영역의 P형 반도체 기판(1) 상에, 노광 및 현상 처리에 의해 도시되지 않은 포토레지스트층을 선택적으로 형성하고, 이 포토레지스트층을 마스크로 하여 N형 불순물, 예를 들면 인(P+) 이온을 가속 전압 80 KeV이고, 주입량 6×1012/㎠인 주입 조건에서 이온 주입하고, 확산시킴으로써 저농도의 소스 영역(4)(LN) 및 저농도의 드레인 영역(5)(LN)을 형성한다.
다음으로, 포토레지스트층을 제거한 후, 도 4의 (d)에 도시한 바와 같이 P형 반도체 기판(1)의 표면을 피복하도록 실리콘 산화막(6)(예를 들면, 열 산화막이나, CVD법에 의한 TEOS막)을 예를 들면 60㎚의 막 두께로 형성한다. 또한, 셀 트랜지스터 형성 영역 R1의 게이트 전극 형성 영역에 형성된 실리콘 산화막(6)은 게이트 절연막(6)으로 된다.
다음으로, 셀 트랜지스터의 게이트 전극 형성 영역의 실리콘 산화막(6) 상에, 노광 및 현상 처리에 의해 도시되지 않은 포토레지스트층을 선택적으로 형성하고, 이 포토레지스트층을 마스크로 하여, 실리콘 산화막(6)을 선택적으로 에칭에 의해 제거한다.
다음으로, 포토레지스트층을 제거한 후, P형 반도체 기판(1)을 열 산화하여 실리콘 산화막(6)보다도 얇은, 예를 들면 6㎚의 막 두께의 실리콘 산화막(7)을 형 성한다. 여기서, 캐패시터 형성 영역 R2에 형성된 실리콘 산화막(7)은, 캐패시터 절연막(7a, 7b)으로 된다.
다음으로, 도 4의 (d)에 도시한 바와 같이 캐패시터 형성 영역 R2의 저농도의 드레인 영역(5)의 일부 상에 개구부를 갖는 도시되지 않은 포토레지스트층을 마스크로 하여, N형 불순물, 예를 들면 비소(As+) 이온을 가속 전압 140KeV이고, 주입량 5×1014/㎠인 주입 조건에서 이온 주입하고, 확산시킴으로써 고농도의 매립층(8)(BN+)을 형성한다. 이것이, 캐패시터의 하부 전극으로 된다. 또한, 셀의 소형화를 도모하는 점에서, 매립층(8)(BN+)은 필드 산화막(2)에 인접하여 형성하는 것이 바람직하다.
다음으로, P형 반도체 기판(1) 전체면에, 예를 들면 폴리실리콘막을 형성한다. 다음으로, 이 폴리실리콘막 상에 선택적으로 형성한 도시되지 않은 포토레지스트층을 마스크로 하여, 도 5의 (a)에 도시한 바와 같이 셀 트랜지스터의 게이트 절연막(6) 상에 게이트 전극(9), 캐패시터 절연막(7a, 7b) 상에 캐패시터의 상부 전극으로 되는 도전층(10)을 형성한다.
다음으로, 도 5의 (b)에 도시한 바와 같이 게이트 전극(9) 및 도전층(10)의 측벽에 스페이서막(11)을 형성한다. 이 스페이서막(11)은, CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막을 에치백함으로써 형성할 수 있다. 또한, 스페이서막(11)은 실리콘 질화막이어도 된다.
그리고, 도 5의 (b)에 도시한 바와 같이 스페이서막(11)을 마스크로 하여, N 형 불순물, 예를 들면 비소(As+) 이온을 가속 전압 100KeV이고, 주입량 5×1015/㎠인 주입 조건에서 이온 주입하고, 확산시킴으로써 저농도의 소스 영역(4)(LN) 내, 저농도의 드레인 영역5(LN) 내에, 각각 고농도의 소스 영역(12)(N+), 고농도의 드레인 영역(13)(N+)을 형성한다.
고농도의 드레인 영역(13)(N+)은 매립층(8)(BN+)과 일부 오버랩하여 형성시키도록 이온 주입하는 것이 메모리 셀의 소형화를 진척시키는 점에서 바람직하다. 또한, 전술한 바와 같이, 내압 확보의 관점면에서 매립층(8)(BN+)의 불순물 농도는, 고농도의 드레인 영역(13)(N+)의 불순물 농도에 비하여 높게 되지 않도록 형성하는 것이 바람직하다.
다음으로, 도 5의 (c)에 도시한 바와 같이 예를 들면 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 층간 절연막(14)을 CVD법 등에 의해 형성한다. 그리고, 노광 및 현상 처리에 의해 도시되지 않은 포토레지스트층을 선택적으로 형성하고, 이 포토레지스트층을 마스크로 하여, 셀 트랜지스터의 고농도의 소스 영역(12)(N+) 및 도전층(10)이 노출되는 제1, 제2 컨택트홀 FC1, FC2를 형성하고, 상기 컨택트홀 FC1, FC2에 알루미늄(Al)이나 텅스텐(W) 등의 도전 물질을 충전하여 플러그(15, 16)를 형성한다.
다음으로, 도시는 하지 않았지만 외부의 영향으로부터 보호하기 위해, 산화막이나 질화막 등으로 이루어지는 보호막을 형성하고, 그 후 외부 배선과 전기적으로 접속하기 위한 컨택트를 형성한다. 그리고, 셀 트랜지스터의 소스 영역 S는 제 1 컨택트홀 FC1을 지나, 또한 접지선 GNDL을 통하여 접지되고, 셀 트랜지스터의 게이트 전극(9)은 워드선 WLL, WLR과 전기적으로 접속되고, 캐패시터의 도전층(10)은 제2 컨택트홀 FC2를 통하여, 데이터선 DL과 전기적으로 접속된다.
이상과 같이, 본원의 발명에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 따르면, 종래의 OTP 메모리 셀에 비하여, 소형화와 제조 프로세스 코스트의 대폭적인 절감이 가능해져, 본 발명의 OTP 메모리 셀을 구비한 전자 태그나 이것을 내장한 그 밖의 반도체 제품의 제조 코스트를 낮게 억제하는 것이 가능하게 된다. 또한, 구체적으로 본원 발명을 적용한 경우의 일례로서는, 셀 하나의 면적이 약 36um2이던 것을, 약 30um2로 소형화한 OTP 메모리 셀이 개발되고 있다(약 15%의 슈링크).
또한, 본 실시예에서는, P 웰 영역 내에 N형 불순물 이온을 주입하고, 각 소스 영역, 각 드레인 영역, 각 매립층을 형성하고 있지만, 본 발명은 이것에 한정되는 것이 아니라, 예를 들면 N형 반도체층 내에 P형 불순물을 이온 주입하여, 각 소스 영역, 각 드레인 영역, 각 매립층을 형성하는 것이어도 된다.
본 발명은, OTP 메모리의 셀 트랜지스터의 드레인 영역 내에 캐패시터의 하부 전극으로 되는 매립층을 형성시키고, 이 매립층 상에 데이터선으로부터 인가되는 소정의 전압에 의해 절연 파괴될 수 있는 캐패시터 절연막을 형성하고, 이 캐패시터 절연막 상에 캐패시터의 상부 전극으로 되는 도전층을 형성하였다. 이러한 구조에 따르면, 종래의 적층 구조(PIP 구조)에 의하지 않더라도 OTP 메모리 셀을 구성할 수 있다.
이에 의해, OTP 메모리 셀의 소형화와 제조 프로세스 코스트의 대폭적인 절감이 가능해져, 본 발명의 OTP 메모리 셀을 구비한 전자 태그나 이것을 내장한 그 밖의 반도체 제품의 제조 코스트를 낮게 억제하는 것이 가능하게 된다.
또한, 셀 트랜지스터의 드레인 영역을, 제1 불순물 농도(저농도)의 드레인 영역과 그 제1 불순물 농도(저농도)의 드레인 영역 내에 배치한 제2 불순물 농도(고농도)의 드레인 영역으로 구성함으로써, 데이터 기입 시의 고전압에 대하여 내압을 확보할 수 있다.
또한, 셀 트랜지스터의 제2 불순물 농도의 드레인 영역과 캐패시터의 하부 전극으로 되는 매립층을 일부 오버랩시킴으로써, 전체의 칩 면적을 더욱 소형화할 수 있다.
또한, 매립층의 불순물 농도를 제1 불순물 농도(저농도)에 비하여 농도를 높게 하고, 또한 제2 불순물 농도(고농도)에 비하여 농도를 낮게 함으로써, 드레인 영역 전체의 내압을 확보할 수 있다.
또한, 캐패시터 절연막의 막 두께를 셀 트랜지스터의 게이트 절연막의 막 두께보다도 얇게 구성함으로써, 셀 트랜지스터에서는 내압을 확보함과 함께, 캐패시터에서는 캐패시터 절연막을 절연 파괴하기 쉽게 하여, 기입 동작 전압을 낮게 억제할 수 있다.
또한, 캐패시터의 하부 전극으로 되는 매립층을 소자 분리막에 인접시켜, 소 자 분리막 상에 캐패시터의 상부 전극으로 되는 도전층을 형성시킴으로써, OTP 메모리 셀의 소형화를 한층더 도모할 수 있다.

Claims (14)

  1. 셀 트랜지스터와 캐패시터를 포함하는 메모리 셀을 구비한 불휘발성 반도체 기억 장치에 있어서,
    상기 셀 트랜지스터의 게이트 전극에 전기적으로 접속된 워드선과,
    상기 셀 트랜지스터의 드레인 영역 내에 형성되고, 캐패시터의 하부 전극으로 되는 매립층과,
    상기 매립층 상에 형성된 캐패시터 절연막과,
    상기 캐패시터 절연막 상에 형성되고, 캐패시터의 상부 전극으로 되는 도전층과,
    상기 도전층에 전기적으로 접속된 데이터선과,
    상기 데이터선으로부터 상기 캐패시터 절연막에 소정의 전압을 인가하는 전압 공급 회로
    를 구비하고,
    상기 캐패시터 절연막이 절연 파괴됨으로써 데이터가 기입되고,
    상기 캐패시터 절연막이 절연 파괴되어 있는지의 여부에 의해서 데이터를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 셀 트랜지스터의 드레인 영역은 제1 불순물 농도의 드레인 영역 및 제2 불순물 농도의 드레인 영역으로 이루어지고, 상기 제2 불순물 농도의 드레인 영역은 상기 제1 불순물 농도의 드레인 영역 내에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 매립층의 불순물 농도는, 상기 제1 불순물 농도보다도 높고, 상기 제2 불순물 농도보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐패시터 절연막은 상기 셀 트랜지스터의 게이트 절연막보다도 막 두께가 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 매립층은, 상기 제2 불순물 농도의 드레인 영역과 일부가 오버랩하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판 상의 활성 영역을 분리하는 소자 분리막을 갖고, 상기 소자 분리막 상에 상기 도전층을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 매립층은 상기 소자 분리막과 인접하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 셀 트랜지스터의 소스 영역은 접지되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 반도체 기판 상에 캐패시터와 셀 트랜지스터를 포함하는 메모리 셀을 구비한 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    상기 반도체 기판의 표면에 제1 불순물 농도의 드레인 영역을 형성하는 공정과,
    상기 제1 불순물 농도의 드레인 영역 상에 캐패시터 절연막을 형성하는 공정과,
    상기 제1 불순물 농도의 드레인 영역 내에 상기 캐패시터의 하부 전극으로 되는 매립층을 형성하는 공정과,
    상기 캐패시터 절연막 상에 상기 캐패시터의 상부 전극으로 되는 도전층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 불순물 농도의 드레인 영역 내에 제2 불순물 농도의 드레인 영역을 형성하는 공정을 포함하고, 상기 제2 불순물 농도는 상기 매립층의 불순물 농도보다도 높고, 상기 제1 불순물 농도는 상기 매립층의 불순물 농도보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 캐패시터 절연막은 상기 셀 트랜지스터의 게이트 절연막의 막 두께보다도 막 두께가 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 불순물 농도의 드레인 영역을 형성하는 공정은, 상기 매립층과 일부가 오버랩하도록 이온 주입하여 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 제1 불순물 농도의 드레인 영역을 형성하는 공정 전에, 상기 메모리 셀을 소자 분리하는 소자 분리막을 형성하는 공정을 행하고, 그 후,
    상기 소자 분리막에 인접하여 상기 제1 불순물 농도의 드레인 영역을 형성하 는 공정과,
    상기 소자 분리막 상에 상기 도전층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 반도체 기판 상에 캐패시터와 셀 트랜지스터를 포함하는 메모리 셀을 구비한 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    상기 반도체 기판의 메모리 셀을 소자 분리하는 소자 분리막을 형성하는 공정과,
    상기 셀 트랜지스터의 형성 영역에 불순물 이온을 주입하여, 상기 소자 분리 절연막에 인접한 제1 불순물 농도의 드레인 영역, 및 제1 불순물 농도의 소스 영역을 형성하는 공정과,
    상기 반도체 기판 상에 제1 막 두께를 갖는 제1 절연막을 형성하는 공정과,
    상기 셀 트랜지스터의 게이트 전극 형성 영역 이외의 영역의 상기 제1 절연막을 에칭 제거하는 공정과,
    상기 반도체 기판 상에 제2 막 두께를 갖는 제2 절연막을 형성하는 공정과,
    상기 제1 불순물 농도의 드레인 영역 내에 불순물 이온을 주입하여 상기 캐패시터의 하부 전극으로 되는 매립층을 형성하는 공정과,
    상기 제1 절연막 상에 게이트 전극을 형성하는 공정과,
    상기 제2 절연막 상 및 상기 소자 분리막 상에 상기 캐패시터의 상부 전극으로 되는 도전층을 형성하는 공정과,
    상기 게이트 전극 및 도전층을 마스크로 하여 불순물 이온을 주입하여, 제2 불순물 농도의 소스 영역 및 드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384155B2 (en) * 2006-07-18 2013-02-26 Ememory Technology Inc. Semiconductor capacitor
JP5160142B2 (ja) * 2007-05-17 2013-03-13 ルネサスエレクトロニクス株式会社 Ｏｔｐメモリセル及びｏｔｐメモリ
JP5367977B2 (ja) * 2007-12-12 2013-12-11 セイコーインスツル株式会社 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法
EP2107571B1 (en) * 2008-04-03 2012-04-25 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
FR2929750A1 (fr) * 2008-04-08 2009-10-09 St Microelectronics Sa Dispositif securise de memoire du type programmable une fois
US7868370B2 (en) 2008-04-14 2011-01-11 Macronix International Co., Ltd. Single gate nonvolatile memory cell with transistor and capacitor
KR101498170B1 (ko) 2008-11-04 2015-03-05 삼성전자주식회사 반도체 기억 장치 및 그의 제조 방법
CN101752381B (zh) * 2008-12-10 2013-07-24 上海华虹Nec电子有限公司 Otp器件结构及其制备方法
CN101877329B (zh) * 2009-04-29 2012-11-07 上海华虹Nec电子有限公司 Otp器件及制备方法
US8754498B2 (en) * 2009-10-27 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Antifuse and method of making the antifuse
US9502424B2 (en) * 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9076552B2 (en) * 2013-07-08 2015-07-07 Globalfoundries Inc. Device including a dual port static random access memory cell and method for the formation thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US10090360B2 (en) 2015-02-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor structure including a plurality of trenches
US10032522B2 (en) 2016-06-10 2018-07-24 Synopsys, Inc. Three-transistor OTP memory cell
US10103732B1 (en) 2017-10-04 2018-10-16 Synopsys, Inc. Low power voltage level shifter circuit
US10163520B1 (en) 2017-10-16 2018-12-25 Synopsys, Inc. OTP cell with improved programmability
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11605639B2 (en) * 2020-06-15 2023-03-14 Taiwan Semiconductor Manufacturing Company Limited One-time-programmable memory device including an antifuse structure and methods of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
KR950014537A (ko) * 1993-11-26 1995-06-16 가와모토 노부히코 2사이클 엔진의 배기장치
KR19980086818A (ko) * 1997-05-07 1998-12-05 니시무로 다이조 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법
US5879990A (en) * 1996-03-22 1999-03-09 U.S. Philips Corporation Semiconductor device having an embedded non-volatile memory and method of manufacturing such a semicondutor device
US6078075A (en) * 1997-02-27 2000-06-20 U.S. Philips Corporation Semiconductor device with a programmable element having a P-type substrate and floating gate with a thin gate dielectric
KR20020040555A (ko) * 2000-11-22 2002-05-30 가나이 쓰토무 반도체 웨이퍼, 반도체칩, 반도체장치 및 반도체장치의제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729998A (ja) * 1984-12-28 1995-01-31 Oki Electric Ind Co Ltd 半導体集積回路装置およびその製造方法
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
JPH0666438B2 (ja) * 1988-06-17 1994-08-24 三洋電機株式会社 半導体装置の製造方法
JPH02151078A (ja) * 1988-12-02 1990-06-11 Hitachi Ltd 半導体装置およびその製造方法
JPH0321066A (ja) * 1989-06-19 1991-01-29 Sanyo Electric Co Ltd 半導体記憶装置
JPH0831564B2 (ja) * 1990-06-22 1996-03-27 シャープ株式会社 半導体装置
JP2859481B2 (ja) * 1992-01-20 1999-02-17 シャープ株式会社 不揮発性メモリ装置
JPH06132501A (ja) * 1992-10-22 1994-05-13 Sharp Corp 半導体装置の製造方法
JP3252306B2 (ja) * 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JPH08263994A (ja) * 1995-03-23 1996-10-11 Kawasaki Steel Corp プログラマブルリードオンリメモリ
KR100218144B1 (ko) * 1995-12-30 1999-09-01 김영환 3개의 트랜지스터를 구비한 디램 디바이스 및 그의 제조방법
JP3986277B2 (ja) 2001-08-02 2007-10-03 大崎電気工業株式会社 信号伝送線識別装置
EP1436815B1 (en) * 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
KR100481870B1 (ko) 2002-12-06 2005-04-11 삼성전자주식회사 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법
KR100518577B1 (ko) 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
JP4098208B2 (ja) * 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
KR950014537A (ko) * 1993-11-26 1995-06-16 가와모토 노부히코 2사이클 엔진의 배기장치
US5879990A (en) * 1996-03-22 1999-03-09 U.S. Philips Corporation Semiconductor device having an embedded non-volatile memory and method of manufacturing such a semicondutor device
US6078075A (en) * 1997-02-27 2000-06-20 U.S. Philips Corporation Semiconductor device with a programmable element having a P-type substrate and floating gate with a thin gate dielectric
KR19980086818A (ko) * 1997-05-07 1998-12-05 니시무로 다이조 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법
KR20020040555A (ko) * 2000-11-22 2002-05-30 가나이 쓰토무 반도체 웨이퍼, 반도체칩, 반도체장치 및 반도체장치의제조방법

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