JPH02151078A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、逆バイアス時における漏れ電流を低減した接
合を有する半導体装置およびその製造方法に関する。

〔従来の技術〕

従来の半導体装置における接合は、特開昭６３−１２４
５７３号公報に記載されているように、接合の端部の表
面は必ず絶縁膜で覆われている。また、素予分離に用い
られている絶縁膜の下には、素子分離を確実にするため
に拡散により形成された半導体基板と同じ導電型の高濃
度層が存在する場合がある。また、エレクトロニクス、
４月１日号（１９７９）第７３頁以降（Ｅｌｅｃｔｒｏ
ｎｉｃｓ、　Ａｐｒ、　ｌ　。

１９７９、　Ｐ　、　７３）において論じられているよ
うに。

従来の二重拡散ＭＯ８構造では、低濃度ｐ型基□板に、
高濃度のｎ型層のソースおよびドレインを形成し、さら
に上記ｎ型層を形成するのと同じ領域からｐ型の不純物
を拡散している。

〔発明が解決しようとする課題〕

上記接合端の基板表面に絶縁膜が存在する場合。

接合に印加される逆方向電圧と基＋１ｉｉ（ウェル層も
含む）の濃度とで決定する空乏層の幅、および、絶縁膜
と基板との界面に存在する界面準位の量に依存して、接
合端の基板表面での漏れ電流が発生する。従来技術では
上記基板表面での漏れ電流の存在に配慮がなされておら
ず、この漏れ電流を制御できないという問題があった。

また、素子分離用の絶縁膜下では基板（ウェル層も含む
）と同じ導電型の不純物導入層が存在し、これが基板と
異なる導電型の高濃度の不純物導入層に接しているが、
上記高濃度の不純物導入層の端から離れるに従って基板
と同じ導電型の不純物の濃度は高くなっており、上記基
板表面での漏れ電流を小さくするための不純物分布とす
ることに配慮がなされておらず、漏れ電流が大きいとい
う問題があった。

さらに、従来の二重波＄ＭＯ８構造では高濃度のｎ型層
の端から離れるに従って基板と同じ導電型の不純物の濃
度は低くなっているが、その濃度分布は不純物拡散によ
り決まる正規分布や補正誤差関数分布となり、この分布
では、上記基板表面での漏れ電流が全ての逆方向電圧条
件で低減できることは不可能となるため、この漏れ電流
を低減できないという問題があった。

本発明の目的は、上記基板表面での漏れ電流を低減でき
る接合を有した半導体装置を提供することであり、また
、その製造方法を提供することにある。

〔課題を解決するための手段〕

本発明においては第１図（ａ）に示すように、第１の導
電型の半導体基板１に形成した第１の導電型と異なる第
２の導電型の不純物導入Ｎ４２があり、不純物導入層２
の端の半導体基板１表面上が絶縁膜３で覆われている時
に、半導体基板１と不純物導入Ｎｊ２とで形成された接
合の端から徐々に離れる方向に対して、半導体基板１と
絶縁膜３との界面における第１の導電型の不純物濃度が
、第１図（ｂ）に示すように接合の端で最も高く、接合
端から離れるに従って低くなるようにした。

ここで、第１の導電型の不純物濃度を制御する範囲は、
少なくとも上記界面において接合端から０．５μｍ以内
の離れた領域までであり、また、その不純物濃度の範囲
は５ＸＩＯ１８〜５ＸＬＯ”ａ／ｄとした。尚、この範
囲内であれば、分布形状は第１図（ｂ）のような分布だ
けでなく様々な分布形状を選ぶことができる。さらに、
上記接合端から０．５μｍを超えた領域では任意の濃度
分布を選ぶことができる。

また、第１図（ｂ）で示すような第１の導電型の分布は
、第１図（ａ）で示した絶縁膜３を第２の導電型の不純
物導入のマスク材として用いた場合、第１の導電型の不
純物導入でも絶縁膜３をマスク材として用い、第２の導
電型の不純物導入層２から離れた領域から第１の導電型
の不純物導入を行ない、第２の導電型の不純物導入層２
に近づくにつれてより高濃度に第１の導電型の不純物導
入を行なうことで実現する。

さらに、第１図（ｂ）で示すような第１の導電型の分布
は、第１図（ａ）で示した絶縁膜３を通して、あるいは
絶縁膜形成前に半導体基板１の表面に、微細に絞った（
直径０．１μｍ以下）第１の導電型の不純物イオンを上
記界面に導入し、上記接合端で最大イオン打込み量とし
、接合端から離れるに従いイオン打込み量を小さくする
ことで実現する。この時、微細イオンビームの打込みの
後、８００℃〜１０００℃の温度範囲の熱処理を行なう
。

〔作用〕

接合端で第１の導電型の不純物濃度を最も太きくするこ
とは、逆方向電圧が接合に印加された場合の空乏層法が
りを小さくし、空乏層が上記絶縁膜３と半導体基板１の
界面に達した部分での空乏層の表面積を小さくできる。

それによって、空乏層表面での少数キャリアの発生・再
結合の量が減少するため、その部分での漏れ電流を小さ
くできる。

しかし、このように第１の導電型の不純物濃度の高い状
態で逆方向電圧を大きくすると、空乏層に高電界が印加
され、なだれ増倍により漏れ電流が増加してしまう。そ
こで、より高い逆方向電圧のときは、なだれ増倍の生じ
ないようにその逆方向電圧に適した場所に、適した濃度
を持つ分布にする必要がある。本発明の接合端から離れ
るに従い、第１の導電型の不純物濃度を低くすることは
。

逆方向電圧に応じて、最も空乏層の拡がりを抑え。

かつ、なだれ増倍を生じないようにできるため、上記界
面を介した漏れ電流を小さくすることができる。

半導体基板をシリコン（Ｓｉ）とした場合、空乏層の拡
がりを最も抑え、かつ、なだれ増倍による漏れ電流の増
大がないときの不純物濃度と空乏周波がりの関係は、逆
方向電圧をパラメータとすると第２図に示したようにな
る。尚、この場合。

第２の導電型の不純物導入層２は、接合位置での濃度勾
配が大きいものである。

そこで、第１図のように接合端から離れるに従い、第１
の導電型の不純物濃度を減少させることにより、絶縁膜
／半導体基板界面での漏れ電流は、逆方向電圧に対して
第３図のようになる。この特性は、Ｓｉ基板にｐｎ接合
を形成した場合に、どのような逆方向電圧でも最小の漏
れ電流となる特性である。ただし、漏れ電流の絶対値は
、絶縁膜と半導体基板との界面での界面準位の密度に依
存しており、その値に応じて漏れ電流の軸方向に上下す
る。尚、接合端から０．５μｍ　を超えて離れた領域に
おいて、逆に第１の導電型の不純物濃度を高く選べば、
各接合間の素子分離能力が向上できる。

第１図（ａ）で示したように、絶縁膜３を不純物導入の
マスク材として利用して、第２の導電型の不純物導入の
前あるいは後に、より接合端から離れた低濃度領域を形
成したのちに、徐々に接合端側の高濃度領域を形成する
ことにより、第１の導電型の不純物導入の分布形状を任
意に選ぶことができる。また、この方法では、絶縁膜３
と半導体基板１の界面での漏れ電流を小さくできるだけ
でなく、接合周辺全ての空乏層中での少数キャリヤの発
生、再結合による漏れ電流も小さくできる。

また、第１図（ｂ）で示すような絶縁ｌｌ１３と半導体
基板１との界面での第１の導電型の不純物濃度分布を、
直径が０．１μｍ以下の微細なビームに絞った第１の導
電型の不純物イオン打込みを行なうことにより、上記ビ
ームのイオン電流強度とビームの走査速度が選べるため
、所望の分布形状を容易に作ることができる。そして、
その後の熱処理により打込まれた第１の導電型の不純物
を活性化している。

〔実施例〕

以下、本発明の実施例を第４図乃至第８図を用いて説明
する。

［実施例１］ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）に実施した例を第４図および第５図を用いて説明する
。

ｐ型、（１００）面方位のシリコン（Ｓｉ）基板４（抵
抗率＝１０Ω・ｃ＋ａ）を用いて、不純物拡散法により
表面濃度がｌ　Ｘ　１０１８／ｃｄで深さが５μｍのｐ
型ウェル層５を形成したのち、通常の選択酸化法により
素子分離のための膜厚が６００ｎ＋＊のフィールド酸化
膜６を形成した。

次に、熱酸化法により膜厚が５０ｎｍのシリコン酸化膜
（ＳｉＯｚ）７を形成し、ホトエツチング工程により膜
厚が２μｍのレジスト膜８を形成したのち、レジスト膜
８をマスクとして、ヒ素（Ａｓ）を４０ｋｅＶで５×１
０１４　／　、Ｊだけイオン打込みしてから、ホウ素（
Ｂ）をイオン打込み法によりＳｉ基板に導入した。この
時のＢ打込みは、打込みエネルギが５００　Ｋ　ｅ　Ｖ
で打込み量が５Ｘ１０”／ｄの打込みののち、順次打込
みエネルギを１９０　ｋ　ａ　Ｖ　、　　１２０　ｋ　
ｅ　Ｖ　、　６０　ｋ　ｅ　Ｖ、および３０ｋｅＶと小
さくして、それぞれのエネルギＬ　Ｘ　Ｌ　Ｏ”／ａ＃
、　ｌ　、９　Ｘ　１０”／ａ＃、　５．６ｘ１〇五”
／ａ＃、　オよび２．８　Ｘ　１０’δ／ｃｄ　（１）
打込み量で行なった。その後、レジスト膜８を除去して
、窒素（Ｎ２）雰囲気中で９ｏＯ℃、ｉｏ分（１）熱処
理を行ない、ｎ型層９およびｐ型層１０を形成した（第
４図（ａ））。

この時に得られた。フィールド酸化膜６とＳｉ基板４の
界面でのｐ型不純物濃度分布は、ｎ型層９とｐ型層１０
で形成される接合位置を基準にすると、第５図に示すよ
うになった。

次に、上記５ｉＯｚ膜７を除去し、新たに膜厚が１５ｎ
ｍのゲート酸化膜１１を形成したのち、Ｂを１ｏｋｅＶ
で１．５　Ｘ　Ｉ　Ｏ”／ｃｄだけイオン打込みして、
リン（Ｐ）ドープされた膜厚が２００ｎｍの多結晶Ｓｉ
膜１２および１３を気相成長法により堆積して、ホトエ
ツチング工程によりゲート電極１２および１３を形成し
た。この後、Ｐを４０ｋａＶでＬ　ｘ　ｌ　Ｑ”／ａＪ
だけイオン打込みして、Ｐ打込み層１４（この層は、後
の熱処理でｎ型層となる）を形成した（第４図（ｂ））
。

その後、上記ゲート電極１２および１３を覆うように、
膜厚が２００ｎｍのＳｉｎｇ膜１５膜形５したのち、Ａ
ｓを４０ｋｅＶで３ＸＬＯ”／ａｆだけイオン打込みし
、Ｎ２中で９５０℃、１０分の熱処理によりｎ型層１６
を形成した（第４図（ｃ））。

そして、膜厚が４００ｎｍのリンガラス膜１７を堆積し
、ホトエツチング法によりリンガラス膜１７を加工した
のち、膜厚が１μｍのアルミニウム電極１８を形成する
ことにより、ｎチャネルＭＯＳトランジスタとキャパシ
タを有したＤＲＡＭ素子を作製した。

本実施例によれば、多結晶Ｓｉ膜１３とｎ型層９から成
るキャパシタ部で３ｖおよび６ｖに逆方向電圧が印加さ
れるとｎ型層９の漏れ電流は１通常の構造および方法を
用いて作製したＤＲＡＭのそれに比べて、それぞれ１／
２および３／４に低減できた。これにより、キャパシタ
容量が同じ場合では、ＤＲＡＭの情報保持時間を３０〜
４０％改善できた。さらに、ｎ型層９とｐ型層■０では
接合容量が形成され、かつ、接合部でのｐ型層が高濃度
であるため容量の大きい接合容量にすることができたた
め、キャパシタ容量を通常のＤＲＡＭに比べ大きくする
ことができ、その分情報保持時間を大きくすることがで
きた。

［実施例２］ バイポーラトランジスタに本発明を実施した例′を第６
図および第７図を用いて説明する。

ｎ型、５ＸＬＯ″″８Ω・ｃＩＩＩのＳｉ基板１９の表
面上に、膜厚が０．５μｍで抵抗率が０．５０・ｃｌｌ
のエピタキシャル成長層２０を有した基板を用いて、そ
の主表面上に、膜厚が０．１μｍの５ｉ０２膜２１およ
び膜厚が３０ｎｍの５ｉＯｚ膜２２を形成した０次いで
、上記ＳｉＯ２膜の段差を基準として、矢印２３方向に
０．１μｍステップで微細イオンビーム２４を走査した
。この時のイオンビーム２４は、ビームエネルギー９０
ｋｅＶ、イオン種＝Ｐ、ビーム電流＝Ｏ，ｌＰＡおよび
ビーム径＝０．１μｍのものである。ビームの走査速度
は、上記段差位置をｘ　＝　Ｏにした時（第７図（ａ）
参照）、第７図（ｂ）に示したように、各ステップで走
査速度を変えた。このような方法により、ｐ打込み層２
５を形成した（第６図（ａ））。

次いで、上記５ｉ０２膜２２を通常のホトエツチング法
により加工したのち、さらに膜厚が１０ｎｍの５ｉＯｚ
膜２６を形成した。その後、２フツ化ホウ素（ＢＦ２）
イオンを、ＬＯｋｅＶで１×１０１８／ｄだけイオン打
込みしたのちに、窒素（Ｎｚ）雰囲気中で９００℃、１
０分の熱処理を行ない、真性ベース層となるｐ型層２７
を形成した。

この時、上記熱処理により上記ｐ打込み層２５は、ｎ型
層２５となった（第６図（ｂ））。

その後、上記５ｉＯｚ膜２６を除去し、膜厚が１１００
ｎの多結晶Ｓｉ膜２８を堆積したのち、Ａｓイオンを３
０ｋｅＶで５Ｘ１０”／ｃＪだけイオン打込みした０次
に、通常のホトエツチング法により、上記Ａｓイオン打
込みされた多結晶Ｓｉ膜２８を加工し、さらに、酸素（
ｏ２）雰囲気中で９００℃、１０分の熱処理を行なった
。この時、多結晶Ｓｉ膜２８中に打込まれたＡｓが拡散
してエミツタ層となるｎ型層３０が形成され、また、多
結晶Ｓｉ膜２８の表面に５ｉＯｚ膜が形成された（第６
図（Ｃ））。

その後、Ｂイオンを１ｏｋｅＶでｌ　Ｘ　Ｌ　Ｏ’番／
ｄだけイオン打込みしたのち、Ｎｚ中で１０００’Ｃ，
３０秒の熱処理を行ない、外部ベース層となるｐ型層３
１を形成した（第６図（ｄ））。

そして、膜厚が０．４μｍのリンガラス膜３２を堆積し
、電極形成用のコンタクト穴を加工したのち、膜厚が１
μｍのアルミニウム（ＡＱ）電極３３を形成することに
より、バイポーラトランジスタを作製した（第６図（ｅ
））。

本実施例によれば、ベース・コレクタ間での漏れ電流を
約３０％低減できた。これにより、この漏れ電流に起因
するベース・コレクタ間耐圧の劣化を抑えることができ
た。また、上記ｎ型層２５により、このトランジスタの
素子分離が可能となり、トランジスタ作製工程の簡素化
が実現できた。

［実施例３］ 溝型素子分離形成に本発明を実施した例を第８図で説明
する。

ｐ型Ｓｉ基板３４の表面に膜厚が０．１μｍの５ｉＯｚ
膜３５を形成したのち、膜厚が２．５μｍのホトレジス
ト膜３６を堆積してホトエツチング工程により加工した
。次いで、Ｂイオンを７００ｋｅＶでｌＸｌ０”／ａ＃
だけイオン打込みしたのち、順次打込みエネルギを２０
０ｋｅＶ、１２５ｋｅＶ、６００ｋｅＶおよび３０ｋａ
Ｖと小さくして、それぞれのエネルギでｌ　Ｘ　Ｉ　Ｏ
”／ａＩ、　２Ｘ　Ｌ　Ｏ”／ｃｘｌ、　ｅ　ｘ　ｌ　
Ｏ”／ｃｊオヨヒ３　ｘ　ｌ　Ｏ工畠／ｄの打込み量の
Ｂ打込みを行ない、Ｂ打込み層３７を形成した（第８図
（ａ））。

次に、上記レジスト膜３６をマスク材として、上記５ｉ
Ｏｚ膜３５およびＳｉ基板を異方性ドライエツチングに
より加工し、深さ１μｍの溝を形成した（第８図（ｂ）
）、その後、上記レジスタ膜３６および５ｉｎｓ膜３５
を除去したのち、Ｎ２雰囲気中で９００℃、３０秒の熱
処理を行ない、さらに、０２雰囲気中で１１００℃、６
０秒の熱酸化を行なった。これにより、上記Ｂ打込み層
３７はｐ型層３７になり、また、膜厚が１０ｎｍの５ｉ
Ｏｚ膜３９が形成された（第８図（ｃ））。

その後、上記溝３８にリンガラス４０を通常の平坦化工
程を用いて埋込んだ（第８図（ｄ））。

これにより、溝型素子分離形成を行なった。

本実施例によれば、接合の漏れ電流を低減するのに効果
がある不純物層３７を、溝３８形成と自己整合プロセス
で実現できる。また、溝側壁への不純物導入も実現でき
る。

〔発明の効果〕

本発明によれば、逆方向電圧が印加された接合の漏れ電
流を低減できるので、半導体装置の性能を向上するのに
効果がある。また、半導体装置の動作電圧に適した任意
の不純物濃度分布を提供できるので、半導体装置作製工
程の設計が簡単になる。さらに、素子分離を同時に実現
できるため、上記工程の簡素化に効果がある。

この他、接合端では逆バイアス時のアバランシェ増倍が
ないため、アバランシェ増倍による絶縁ｌＬ％／半導体
基板の界面の劣化がなくなるので、半導体素子の信頼性
向上に効果がある。

【図面の簡単な説明】

第１図は本発明の原理的構成を説明するための素子断面
図および不純物濃度分布図、第２図は不純物濃度と空乏
層波がりの関係図、第３図は、逆方向電圧と漏れ電流の
関係図、第４図は本発明の実施例のＤＲＡＭ素子の作製
工程の断面図、第５図は第４図の素子における不純物濃
度分布図、第６図は本発明の実施例のバイポーラトラン
ジスタの作製工程の断面図、第７図は微細イオンビーム
の走査条件を説明する素子断面図および走査速度の変化
曲線図、第８図は本発明の実施例の溝型素子分離作製工
程の断面図である。 １・・・半導体基板、２・・・不純物層、３・・・絶縁
膜、４゜３４・・・ｐ型Ｓｉ基板、５・・・ｐ型ウェル
層、６・・・選択酸化膜、７，１１，２１，３９・・・
５ｉｎｓ膜。 ９．１４，１６，２５．３０・・・ｎ型層、１０゜２７
．３１．３７・・・ｐ型層、２４・・・微細リンイオン
ビーム。 ３８・・・溝。 茅 閃 第 凹 逆才勾電反（Ｖ） 茅　１　図 （α） （ｂ） 巾楯／す）繕吠面龜Ｉ（μｍ） 茅ムｍ 鳳α） 第 図 ギし者迂Ｔ、嗜らのγＥ菖１□１） 第　Ｉｌ￥１ （α） （ｂ） λ （μり 第 乙 図 （ｂ） ｔＣＬ） 茅 Ｉ２１ （α） （Ｃ） ＋４＞

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型の半導体基板の主表面に形成された第
   １の導電型と異なる第２の導電型の層から成る接合の端
   に、上記半導体基板の主表面上に形成された絶縁膜が存
   在する半導体装置において、少なくとも上記絶縁膜と上
   記半導体基板との界面における半導体基板側の第１の導
   電型となる不純物濃度が、上記接合端で最大濃度とし、
   上記接合端から離れるに従い低くした分布を持つことを
   特徴とする半導体装置。 ２、請求項第１項記載の半導体装置において、上記界面
   における半導体基板側の第１の導電型となる不純物濃度
   が５×１０＾１＾６〜５×１０＾１＾８／ｃｍ＾３の範
   囲で選ばれ、上記不純物濃度に分布を持たせる範囲が、
   上記接合端から０．５μｍ以内の領域内であることを特
   徴とする半導体装置。 ３、上記請求項第１項および第２項記載の半導体装置を
   製造する方法において、上記界面における半導体基板側
   の第１の導電型となる不純物を、上記第２の導電型の層
   を形成するときと同じ領域から、上記接合端より離れた
   部分から順次上記接合端側に不純物濃度を制御しながら
   導入することを特徴とする半導体装置の製造方法。 ４、請求項第１項および第２項の半導体装置を製造する
   方法において、上記界面における半導体基板側の第１の
   導電型となる不純物を、上記界面に微細イオンビームで
   導入することを特徴とする半導体装置の製造方法。