CN104934297A - 用于从晶体硅主体移除晶体原生颗粒的方法 - Google Patents

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Abstract

一种用于从晶体硅主体中移除晶体原生颗粒的方法，该晶体硅主体具有相对的第一表面和第二表面，该方法包括增加该第一表面和该第二表面中的至少一个的表面区域。该方法进一步包括在至少1000℃的温度下和持续至少20分钟的时长氧化所增加的表面区域。

Description

用于从晶体硅主体移除晶体原生颗粒的方法
技术领域
本发明属于半导体领域，尤其涉及一种用于从晶体硅主体移除晶体原生颗粒的方法
背景技术
半导体器件，尤其是场效应控制开关器件(比如，结场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极型晶体管(IGBT))，其通常被用于包括但不限于接通电源供应器和电源转换器、电动汽车、空调机的各种应用。此半导体器件通常以晶片级被制造。通常随着晶片尺寸的增加，每个芯片的制造成本降低。较大的硅晶片(即，具有至少12”直径的硅晶片)现在仅可用作磁丘克拉斯基法(Czochralski)生长硅晶片。具有8”直径的硅晶片也可用作浮区法(float zone)生长硅晶片，但相对昂贵，并且可能具有因辉纹产生的相对大的电阻变化。
在使用丘克拉斯基(CZ)法的单晶生长期间，晶体缺陷(比如，晶体原生颗粒(COP)或错位环)被形成。凝聚的空位(vacancy)有关的缺陷通常被称为D缺陷或COP。此缺陷可促进晶片中生成中心的形成，导致增强的泄漏电流和后续形成的栅极介电层的削弱。
因此，有必要从晶体硅主体中移除晶体原生颗粒。
发明内容
实施例涉及一种用于从晶体硅主体中移除晶体原生颗粒的方法，该晶体硅主体具有相对的第一表面和第二表面。该方法包括增加该第一表面和该第二表面中的至少一个的表面区域。该方法进一步包括在至少1000℃的温度下和持续至少20分钟的时长氧化所增加的表面区域。
通过阅读下面的具体实施方式和参看附图，本领域的技术人员将能认识到其他的特征和优点。
附图说明
附图被包括以提供对本公开的进一步理解，并且附图被包括在本说明书中并构成本说明书的一部分。附图说明了本公开的实施例，并且和具体实施方式一起用于解释本公开的原理。通过参考下面的具体实施方式，能更好地理解并将容易领会其他的实施例和预期优点。
图1用于说明一种用于从晶体硅主体移除晶体原生颗粒的方法的示意性流程图；
图2A和图2B是示出一种通过在晶体硅主体的表面处形成多晶硅层用于由增加晶体硅主体的表面区域的方法的示意性剖视图；
图3是示出一种通过在晶体硅主体的表面处形成多孔层用于增加晶体硅主体的表面区域的方法的示意性剖视图；
图4是示出一种通过以激光辐照照射晶体硅主体的表面用于增加晶体硅主体的表面区域的方法的示意性剖视图；
图5是示出一种通过加工过程用于增加晶体硅主体的表面区域的方法的示意性剖视图；
图6是示出一种通过掩模蚀刻过程用于增加晶体硅主体的表面区域的方法的示意性剖视图；
图7A至图7D是示出通过形成沟槽用于增加晶体硅主体的表面区域的方法的示意性剖视图；
图8A至图8D是包括不同形状沟槽的晶体硅主体的示意性平面图；
图9A至图9B是以掺杂材料填充沟槽且掺杂剂扩散进入晶体硅主体之中之后的晶体硅主图的示意性剖视图；
图10A至图10H示出了在处理如图1中所示的晶体硅主体之后的前段制程(FEOL)处理和后段制程(BEOL)处理。
具体实施方式
下面的具体实施方式参考了附图，附图构成具体实施方式的一部分，并且在其中以举例说明的方式示出了本公开可被实施的特定实施例。应当可以理解的是，不脱离本发明的范围，可以利用其它的实施例并且可以做出结构上或者逻辑上的改变。例如，用于说明或描述一个实施例的特征能够用在其它的实施例上，或者与其它实施例结合而产出又一个实施例。本发明旨在包括这些修改和变化。示例使用特定的语言进行描述，不应当被解释为对所附权利要求范围的限制。附图不一定是按比例的，并且仅以说明为目的。为清楚起见，在不同的附图中相同的元件用对应的附图标记标明，除非另有说明。
术语“具有(having)”、“包括(containing、including、comprising)”等是开放式术语，并且该术语表明所陈述的结构、元件或特征的存在，但并不排除其它的元件或特征。冠词“一(a或an)”和“该(the)”旨在包括复数形式以及单数形式，除非上下文另有明确说明。
术语“电连接(electrically connected)”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦接(electrically coupled)”包括适合于信号传输的一个或者多个介入元件可存在于电耦接的元件之间，例如在第一状态时临时提供低电阻连接以及在第二状态时提供高电阻电去耦的元件。
附图通过紧接掺杂类型“n”或“p”之后的“-”或“+”表示相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区的掺杂浓度，同时“n+”掺杂区的掺杂浓度高于“n”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可具有相同或者不同的绝对掺杂浓度。
如在本说明书中使用的术语“水平(horizontal)”旨在描述基本上平行于半导体衬底或者半导体主体的第一表面或主表面的方向。这可以例如是晶片或裸片的表面。
如在本说明书中使用的术语“垂直(vertical)”旨在描述被布置为基本上垂直于该第一表面(即，与半导体衬底或半导体主体的第一表面的法线方向平行)的方向。
在本说明书中，半导体衬底或半导体主体的第二表面被认为是由下表面或反面形成，同时该第一表面被认为是由该半导体衬底的上表面、前表面或主表面形成。因此，如本说明书中所使用的术语“上(over)”和“下(below)”描述在考虑该方向时结构特征对另一个结构特征的相对位置。
如本说明书中所用的术语“晶体原生颗粒(crystal originatedparticle，COP)”旨在描述半导体材料中的空隙，其通常由于晶体生长期间的空位凝聚被形成，并且可包括外部氧化硅外壳。半导体衬底中形成滑移线(slip line)的风险通常随着COP的浓度和大小而增加。此外，被点缀有扩散的重金属(例如，Fe、Cu、Ni)的COP可充当增强设备泄漏电流的生长中心。COP的直径通常在约100nm以下，更典型地在80nm以下。
在本说明书中，n掺杂被称为第一导电类型，同时p掺杂被称为第二导电类型。可替换地，半导体器件能够以相反的掺杂关系被形成，从而第一导电类型可以是p掺杂，并且第二导电类型可以是n掺杂。此外，一些附图通过紧接在该掺杂类型之后的“-”或“+”表示相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区的掺杂浓度，同时“n+”掺杂区的掺杂浓度高于“n”掺杂区的掺杂浓度。然而，表明相对掺杂浓度并不意味着具有相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另有说明。例如，两个不同的“n”掺杂区可具有相同或者不同的绝对掺杂浓度。这同样适用于例如n+掺杂区和p+掺杂区。
本说明书中所描述的特定的实施例属于，但并不限于，半导体器件，特别是场效应半导体晶体管以其制造方法。在本说明书之中术语“半导体器件(semiconductor device)”和“半导体部件(semiconductor component)”被同义使用。半导体器件通常包括场效应结构。场效应结构可以是具有pn结的MOSFET结构或IGBT结构，该pn结形成在第一导电类型的漂移区和第二导电类型的体区之间的体二极管。半导体器件通常是具有两个负载金属化(例如，对于MOSFET的源极金属化和漏极金属化)的垂直半导体器件，该两个负载金属化被相对彼此布置并且与对应的接触区低电阻接触。该场效应结构还可通过JFET结构被形成。
举例说明，半导体器件是具有有源区的功率半导体器件，该有源区例如具有多个IGBT单元或MOSFET单元用于携带和/或控制该两个负载金属化之间的负载电流。此外，功率半导体器件通常具有外围区，该外围区具有至少一个边沿终端(edge-termination)结构，当从上观察时该至少一个边沿终端结构至少部分地包围该有源区。
如本说明书中所使用的术语“半导体器件”旨在描述在单个芯片上具有高电压开关和/或高电流开关能力的半导体器件。换言之，功率半导体器件旨在用于通常从10安培至数千安培范围中的高电流。在本说明书中术语“功率半导体器件(power semiconductordevice)”和“功率半导体部件(power semiconductor component)”被同义使用。
如本说明所用的术语“场效应(field-effect)”旨在描述第一导电类型的导电“沟道(channel)”的电场介导形成和/或对第一导电类型的两个区域之间的沟道的导电性和/或形状的控制。导电沟道可被形成和/或被控制在第二导电类型的半导体区(通常是第二导电类型的体区)中，该半导体区被布置在第一导电类型的两个区之间。由于场效应，穿过该沟道区的单极电流路径在MOSFET结构和IGBT结构中分别地被形成和/或被控制在第一导电类型的源区或发射极区和第一导电类型的漂移区之间。漂移区可分别与第一导电类型的较高掺杂的漏区或第二导电类型的较高掺杂的漏区接触。漏区或集电极区与漏电极或集电极电极低电阻接触。源区或发射极区与源极电极或发射极电极低电阻接触。在JFET结构中，沟道区通常由第一导电类型的漂移区被布置在栅区和第二导电类型的体区之间的部分形成，并且可通过改变耗尽层的宽度被控制，该耗尽层被形成在栅区和沟道区之间。
在本说明的上文中，术语“MOS(金属氧化物半导体，metal-oxide-semiconductor)”应当被理解为包括更普遍的术语“MIS(金属绝缘体半导体，metal-insulator-semiconductor)”。例如，术语MOSFET(金属氧化物半导体场效应晶体管，metal-oxide-semiconductorfield-effect transistor)”应当被理解为包括FET，FET具有不是氧化物的栅极绝缘体，即，术语MOSFET分别以更普遍的术语意思IGFET(绝缘栅场效应晶体管，insulated-gate field-effect transistor)和MISFET(金属绝缘体半导体场效应晶体管，metal-insulator-semiconductor field-effect transistor)被使用。
在本说明的上文中，术语“栅极电极(gate electrode)”旨在描述紧挨着沟道区并且被配置为形成和/或控制沟道区的电极。术语“栅极电极”应当涵括电极或导电区，该电极或导电区紧挨着体区并与该体区通过形成栅极介电区的绝缘区被绝缘，并且被配置为通过充电至适当电压形成和/或控制穿过该体区的沟道区。
举例说明，栅极电极被形成为沟槽栅极电极，即，其被布置在沟槽中从主表面延伸进入半导体衬底或半导体主体之中。栅极电极还可被实现为平面栅极电极。
当从上查看时，功率场效应半导体器件的有源区的单位晶格在水平剖面中，可包括沟槽栅极电极，并且当该沟槽栅极电极例如以棋盘的形式形成二维晶格时，包括台面的周围部分。
可替换地，当从上面查看是，功率场效应半导体器件的有源区的单位晶格在水平剖面中，可包括沟槽栅极电极和两个邻接的台面的相对部分。在这些实施例中，沟槽栅极电极、台面和单位晶格可形成对应的一维晶格。
在本说明书的上下文中，术语“台面(mesa)”或“台面区(mesaregion)”旨在描述在垂直剖面中，被布置为紧挨着一个沟槽并且通常在两个邻接的沟槽之间，延伸进入半导体衬底或半导体主体之中。
分别用于形成栅极电极和场电极的导电区可由具有足够高的导电性的材料组成，从而在器件运行期间，该导电区形成等电位区。例如，该导电区可由具有金属导电性或近金属(near-metallic)导电性的材料(比如金属，例如，钨、高掺杂的多晶硅、硅化物等)组成。通常地，该半导体区与该半导体器件的栅极金属化电阻连接。该绝缘区可由适合的介电材料(比如氧化硅，例如，热氧化硅、氮化硅、氮氧化硅等)组成。
在本说明书的上下文中，术语“金属化(metallization)”旨在描述相对于导电性具有金属性能或近金属性能的区域或层。金属化可与半导体区接触，以形成该半导体器件的电极、焊盘和/或端子。金属化可由金属(比如，Al、Ti、W、Cu和Co)组成和/或可包括金属，但是也可以由相对于导电性具有金属性能或近金属性能的材料(比如，高掺杂的n型多晶硅或p型多晶硅)或者导电硅化物(比如，TaSi2、TiSi2、PtSi、CoSi2、WSi2等)组成。金属化还可以包括不同的导电材料，例如那些材料的堆叠。
图1是用于示出一种用于从晶体硅主体移除COP的方法的示意性流程图。
过程特征S100包括增加晶体硅主体的第一表面和第二表面中的至少一个的表面区域。
过程特征S200包括以至少1000℃或甚至至少1050℃或甚至至少1100℃的温度并且持续至少20分钟或甚至至少1小时的时长氧化所增加的表面区域。根据实施例，该氧化在潮湿环境中被执行。
根据实施例该晶体硅主体是硅晶片。该硅晶片可以是丘克拉斯基(CZ)晶片，例如通过标准CZ法或者通过磁CZ(MCZ)法或者通过连续的CZ(CCZ)法所生长。例如，该CZ晶片可作为用于制造各种各样的半导体器件和集成电路(比如，功率半导体器件和太阳能电池的基础材料。
在硅的氧化期间，间隙硅原子在该氧化表面被生成，并且扩散进入该晶体硅主体之中。所生成的间隙硅原子进入大部分的晶体硅主体之中，占据晶格中的空位，因此通过填充该COP的空位或空隙(viod)的积累消除COP。该过程还可导致加衬在COP内部表面的氧化层的分解。
通过增加该晶体硅主体的第一表面和第二表面中的至少一个的表面区域，在该氧化期间所生成的间隙硅原子的量能够被增加，使得由于增加的间隙硅原子的浓度而产生的COP被更有效的消除，即，所需要的氧化温度可能够从1100℃降低至1000℃或1050℃，和/或该氧化的时长能够被缩短例如一半的时间。
根据实施例，氧化所增加的表面区域的过程包括潮湿/湿氧化过程。举例说明，该晶体半导体主体可在潮湿的空气中被氧化。举另一个示例说明，该晶体半导体主体可在包括氧的气态掺杂材料化合物中被氧化。三氯氧化磷(POCl3)是该含氧化合物的一个示例。
根据实施例，氧化所增加的表面区域的该过程的时长在1小时至5小时之间，或者在2小时和4小时之间。
根据实施例，氧化所增加的表面区域的该过程在1000℃和1300℃之间的温度范围内被执行。举例说明，该氧化可在1080℃和1180℃的之间的温度下被执行，例如对于POCl3扩散为约1150℃。根据实施例，在通过三氯氧化磷的氧化之后，通过POCl3扩散所生成的磷掺杂区可被移除，例如通过蚀刻过程。
参考图2A中示出的晶体硅主体101的示意性剖视图，一个用于增加晶体硅主体101的表面区域的过程的实施例包括在晶体硅衬底104(例如，CZ硅晶片)的第一侧面1030处形成第一多晶硅层1020。由于位于晶体硅主体101的第一表面1050处的第一多晶硅层1020的表面粗糙度大于晶体硅衬底104的第一侧面1030处的粗糙度，晶体硅主体101的表面区域被增加。举例说明，第一多晶硅层1020可通过化学气相沉积(CVD)过程被形成，例如通过常压化学气相沉积(APCVD)和/或通过低压化学气相沉积(LPCVD)被形成。与晶体硅衬底104的第一侧面1030处的表面粗糙度相比，晶体硅主体101的第一表面1050所增加的表面区域是由于许多的硅的随机关联的微晶在第一多晶硅层1020中的组成，第一多晶硅层1020确定了晶体硅主体101的第一表面1050处的表面区域。
根据实施例，第一多晶硅层1020的厚度t1在500nm和2μm之间。
晶体硅主体101的表面区域还可相对于图2B的示意性剖视图中所示的相对的侧面被增加。在图2B的所示实施例中，第一多晶硅层1020被形成在多晶硅衬底104的第一侧面1030处，类似于图2A中所示的实施例，导致第一表面1050处所增加的表面区域。此外，第二多晶硅层1021被形成在多晶硅衬底104的第二侧面1031处，导致在晶体硅主体101的第二侧面1051处所增加的表面区域。第一多晶硅层和第二多晶硅层1020、1021的厚度t1、t2可相等，例如当通过共同的过程形成第一多晶硅层和第二多晶硅层1020、1021时。举另一个示例说明，第一多晶硅层和第二多晶硅层1020、1021的厚度t1、t2也可彼此不同，例如当通过不同的过程连接地形成第一多晶硅层和第二多晶硅层1020、1021时。
例如，在增加晶体硅主体101的第一表面和/或第二表面1050、1051的表面区域之后，并且在氧化所增加的表面区域以通过间隙扩散从晶体硅主体101移除COP之后，多晶硅层1020、1021可被移除，紧接着用于在晶体硅主体101中制造半导体器件的过程。根据另一个实施例，多晶硅层1020和/或多晶硅层1021可保留，作为在晶体硅主体101的另外的处理期间的吸气(gettering)层。在该多晶硅层上的氧化层可在接下来的过程中保留，或者可被移除。硅主体101不具有多晶硅层的侧面上的氧化层可被部分地或甚至被完全移除。例如在含氢气氛中在例如800℃和1200℃的温度范围内或在900℃和1100℃温度范围内被执行的另外的退火步骤可然后被执行，以消除(smoothen)硅主体101不具有多晶硅层的该侧面上的COP所导致的表面缺陷。
根据实施例，第一多晶硅层和/或第二多晶硅层1020、1021的形成包括以至少1017cm-3或甚至至少1019cm-3的磷掺杂第一多晶硅层和/或第二多晶硅层1020、1021。第一多晶硅层和/或第二多晶硅层1020、1021中的磷掺杂允许由于磷掺杂比例所导致的氧化率的增加，晶体硅主体101之中的间隙硅注入的增加。此外，第一多晶硅层和/或第二多晶硅层1020、1021中的吸气的效率能够被增加，导致通过从晶体硅主体101的外部扩散来使得重金属插入的减少或抑制。
增加晶体硅主体101的表面区域的另一个实施例在图3的示意性剖视图中被示出。该增加晶体硅主体101的表面区域的过程包括在第一表面1050处形成多孔层1041。举例说明，晶体硅主体101在被稀释的含水或乙酸的氢氟酸(HF)中的电化学腐蚀可被用于形成多孔层1041。乙醇可被添加，用于除去在该蚀刻过程中所形成的H2气泡。用于制造多孔硅层1041的另外的示例包括染色蚀刻(stainetch)或化学蚀刻(不需电流)。例如，空隙宽度可从小于2nm(微孔)、在2nm和50nm之间(中孔)至宽度大于50nm(大空)的范围内变动。
增加晶体硅主体101的表面区域的另一个实施例在图4的示意性剖视图中被示出。在图4的所示实施例中，晶体硅主体101的第一表面1050处的表面区域通过以激光束辐照第一表面1050被增加，该激光束被配置为使位于第一表面1050的晶体硅主体101局部融化。晶体硅主体101的再结晶导致第一表面1050处增加的表面粗糙度。
增加晶体硅主体101的表面区域的另一个实施例在图5的示意性剖视图中被示出。在图5的所示实施例中，增加晶体硅主体101的表面区域的过程包括加工过程。加工工具107作用于第一表面1050，用于增加该表面区域。例如，该加工过程的示例包括金属切削、研磨过程(比如，磨削和/或研磨(lapping))以及切割。该加工过程可紧接着是清洗过程。该表面清洗过程的示例包括湿化学清洗(比如，常用的RCA清洗)、高真空条件下的清洗(比如，热解吸)、使用氧和/或臭氧的清洗过程(比如，碳燃烧)以及使用氢的过程(比如，在H2氛围中加热)中的任何一个或其任何组合。
增加晶体硅主体101的表面区域的另一个实施例在图6的示意性剖视图中被示出。在图6的所示实施例中，蚀刻掩模层108被形成在晶体硅主体101的第一表面1050处，并且例如通过用于图案化硬掩模层或抗蚀剂层的光刻过程被图案化。
其后，蚀刻过程被应用于第一表面1050。当将各向同性蚀刻过程应用于晶体硅主体101的第一表面1050(例如，通过各向同性湿蚀刻)时，与图6中用箭头A所指示的晶体硅主体101的剖视图类似的，第一表面1050处的增加的表面区域可产生。
当将各向异性蚀刻过程应用于晶体硅主体101的第一表面1050(例如，通过各向异性干蚀刻(比如，反应离子蚀刻)或具有氢氧化物(比如，氢氧化钾(KOH))的各向异性湿蚀刻)时，与类似于图6中用箭头B所指示的晶体硅主体101的剖视图类似的，第一表面1050处增加的表面区域可产生。
如图7A的示意性剖视图中所示出的，各向异性蚀刻还可在晶体硅主体101的第一表面1050处产生多个沟槽109。
根据实施例，增加第一表面和第二表面1050、1051中的至少一个的表面区域的过程提供了该表面区域至少30％的增加，或甚至至少50％的增加，或甚至多于因子2的增加。参考图2A至图7A所描述的过程中的任何一个或其任何组合可被使用。增加该表面区域的过程可被应用于第一表面和/或第二表面1050、1051中的部分或全部。根据实施例，例如，在晶体硅主体101的第一表面1050处被形成的沟槽109或沟槽109的部分可被用作基于沟槽的半导体器件的器件特有元件，比如包括栅极电极、栅极介电层的栅极沟槽以及可选的场沟槽。额外地或可替换地，在晶体硅主体101的第一表面1050处形成的沟槽109或沟槽109的部分可被用于实现漂移区之内的补偿结构。因此，沟槽109首先可在从晶体硅主体101移除COP的过程中用于提供增加的表面区域，并且然后可在晶体硅主体101中制造半导体器件的过程中作为器件特有元件被集成。图7A的实施例中所示的沟槽109的深度t3也可变化，例如被增加至图7B的晶体硅主体101的示意性剖视图中所示的深度t4。
根据实施例，具有不同深度的沟槽109可被形成在第一表面1050和/或第二表面1051处。根据实施例，多个沟槽109的深度和晶体硅主体101的厚度的比值在0.5％和100％之间或在1％和50％之间变动。
如图7C的晶体硅主体101的示意性剖视图中所示，沟槽109被形成在第一表面和第二表面1050、1051处。如图7D的晶体硅主体101的示意性剖视图中另外示出的，沟槽109还可延伸穿过晶体硅主体101。在此情况下，但也用于其他情况，沟槽109在垂直于所示平面的第三维度之中的延伸可被限制在1μm至100μm的范围内，或3μm至50μm的范围内。
根据实施例并且在如图7A至图7D的任何一个或其任何组合中所示的沟槽109形成之后，晶体硅主体101中的氧浓度和氮浓度中的至少一个通过将氧和/或氮扩散至晶体硅主体101之外被减少。由于沟槽109的存在而导致的第一表面和/或第二表面1050、1051处增加的表面区域允许氧和/或氮被增加的向外扩散。
根据实施例，晶体硅主体101中氮的浓度在相对的沟槽109之间的台面区110中以至少因子2或至少因子5被减少。例如，将氮扩散至晶体硅主体101之外的过程可在900℃和1050℃范围内的温度下被执行。根据实施例，在将氮部分地扩散至晶体硅主体101之外之后的氮浓度可小于2x1014cm-3。
根据另一个实施例，晶体硅主体101中的氧浓度分别从离第一表面和/或第二表面1050、1051的深度10μm开始以至少10％、以至少50％或甚至以至少因子2，下降至第一表面和/或第二表面1050、1051。
根据实施例，沟槽109的深度在3μm和250μm之间。根据另一个实施例，沟槽109的宽度在1μm和30μm之间。例如，沟槽109中邻近的两个之间的距离d(即，台面区110的宽度)可在1μm和30μm之间。在此情况下，但也用于其他情况，沟槽109在垂直于所示平面的第三维度之中的延伸可被限制在1μm至100μm的范围内，或在3μm至50μm的范围内。
根据实施例，沟槽109的深度与在该器件所指定的最大阻断电压下将形成在晶体硅主体101中的空间电荷区在晶体硅主体101的深度之中的延伸之间的偏离小于50％、小于30％或者甚至小于10％。例如，沟槽109的深度可被适配于将在晶体硅主体101中形成的该器件所指定的最大阻断电压。
杂质(比如，氮和/或氧和/或任何扩散至晶体硅主体101之外的掺杂剂)允许在被用于制造半导体器件的基础材料中，减少或抑制由氧和/或氮产生的非期望背景掺杂。例如，硼或磷的向外扩散允许在外延地填充的沟槽的区域中实现具有高电阻率的基础材料或起始材料。
如图7C所示的在晶体硅主体101的相对侧面处形成沟槽109，或者如图7D所示的形成延伸穿过晶体硅主体101的沟槽109有利于通过间隙扩散将COP从晶体硅主体101有效移除，并且还有利于氧和/或氮和/或任何非期望掺杂原子向晶体硅主体101之外的有效扩散因此减少或抑制由氧和/或氮和/或磷和/或硼和/或其他掺杂剂产生的非期望背景掺杂。
图8A至图8D示出了一种晶体硅主体101的示意性平面图，该晶体硅主体101包括被形成在晶体硅主体101中用于增加表面区域的沟槽的不同布置。
参考图8A的晶体硅主体101的示意性平面图，沟槽109如同彼此平行的长条延伸。
参考图8B的晶体硅主体101的示意性平面图，沟槽109是圆形并且被规律地布置。
参考图8C的晶体硅主体101的示意性平面图，沟槽109是正方形并且被规律地布置。
沟槽109或沟槽109的部分也可以是椭圆形形状、多边形(例如，六边形)形状、闭合环状(例如，圆或)形状，或者不同形状的任何组合。
图8D的晶体硅主体101的示意性平面图示出了包括圆形、正方形、条形闭合环状的不同沟槽形状的组合。该沟槽的不同形状可被规律地或不规律地布置。根据实施例，该沟槽的布置和大小可被选择，以适当的考虑优化通过图1中所示的过程从晶体硅主体101对COP的移除以及通过向外扩散对由氧和/或氮在晶体硅主体101中产生的非期望背景掺杂的减少或抑制。
紧接图1中所示的过程和/或通过向外扩散减少或抑制由氧和/或氮和/或硼和/或磷和/或其他掺杂剂在晶体硅主体101中产生的非期望背景掺杂，根据图9A中所示的实施例，沟槽109通过区域111中的横向外延生长被填充。以锥形形成沟槽109可有利于避免区域111中的空隙。
根据实施例，横向外延生长包括原文掺杂。
参考图9B的晶体硅主体101的示意性剖视图，被引入区域111中之中的掺杂剂被部分地扩散至区域111之外，并且扩散至晶体硅主体101的周围部分之中，例如通过加热施加适当的热预算(thermalbudget)。根据该热预算和随后的在晶体硅主体101中的半导体器件的制造期间的热预算，掺杂分布的横向波动可被调节。上述方法允许将晶体硅主体101分成具有不同掺杂的部分，该部分在横向上彼此邻接。举例说明，上述方法允许在晶体硅主体101的内部区域112中设定目标掺杂，并且保留晶体硅主体101在区域113(例如，包围内部区域112的边沿区域)中的背景掺杂。
沟槽109通过横向外延生长的填充已基于图7D中所示的沟槽109的布置被示出。横向外延生长可被执行而不论该沟槽布置如何，即，例如也可相对于图7A至图7C中所示出的沟槽布置被执行。在通过横向外延生长填充沟槽109之后，一个或多个半导体层(例如，外延半导体层)例如可被形成在晶体硅主体101的一个或相对的侧面上。该一个或多个半导体层(例如，外延半导体层)在晶体硅主体101的一个或相对的侧面上的形成并不受限于图7A至图7D中所示的实施例，且例如可在图1中所示的过程特征S200之后，相对于任何其他实施例被执行。
根据另一个实施例，掺杂剂穿过沟槽109的侧壁和/或底部的内扩散能在沟槽的填充之前被执行。这允许制造埋置的场截止区，并且随后的高温过程能够被适当地选择，从而掺杂剂例如沿着横向方向穿过沟槽109的底部被引入，直至存在相邻的沟槽109的扩散区重叠。如果不存在重叠，结构化的场截止层能够被实现，导致例如功率半导体器件被提升的关断性能的柔软度和被减小过电压峰值。
根据另一个实施例，区域111是本征的或轻掺杂的，并且晶体硅主体101的掺杂通过从晶体硅主体101的一个或相对的侧面的质子辐照被执行，紧接着是热退火(例如，在300℃和520℃温度范围内的退火过程)，因此在晶体硅主体101中生成与氢有关的施主。除质子辐照之外，电子辐照可被执行，用于提升晶体硅主体101的相对侧面之间的由电子辐照在晶体硅主体101中所生成的空位造成的掺杂的均匀性。
参考图10A的剖视图中所示的实施例，沟槽109的第一部分1140被以第一介电材料115(例如，氧化物，比如SiO2)加衬。沟槽109的第二部分1141保持未被覆盖。
通过仅在沟槽109的第一部分1140中形成第一介电材料115，沟槽109的第二部分1141可通过横向外延生长被填充和被如图10B的示意性剖视图中所示的原位掺杂，参见区域1111。
类似于图9A和图9B中所示的实施例，被引入至第二部分1141之中的掺杂剂可通过加热施加适当的热预算，被部分地向外扩散至晶体硅主体101的周围部分之中(如图10C的剖视图中所示出的)。因此，晶体硅主体101的内部区域112可被掺杂。
参考图10D的晶体硅主体的示意性剖视图，在第一部分1140中的沟槽109被填充以第二介电材料116或材料的组合。第一介电材料115可选地可在第二介电材料116形成之前被移除。
接下来是用于在晶体硅主体101中制造半导体器件的另外的过程。通过示例和各种各样的过程的代表来说明，包括栅极电极121和栅极介电层122的栅极结构120的形成在图10E中被示出。该用于在晶体硅主体101中制造半导体器件的过程可包括前段制程(FEOL)处理，该FEOL处理包括例如通过扩散或掺杂剂注入形成半导体阱(well)或半导体区的过程、形成导电层和绝缘层的过程和平面化过程。
参考图10F的晶体硅主体101的示意性剖视图，第二介电材料116例如通过蚀刻过程从沟槽109的第一部分1140中被移除。
参考图10G的晶体硅主体101的示意性剖视图，接触层127可在沟槽109的底侧面和侧壁处被形成，例如通过穿过沟槽109的侧壁和底侧面将掺杂剂引入至晶体硅主体101的周围部分之中。例如，该掺杂剂可通过气相向外扩散、固相向外扩散和离子注入中的一个或其组合被引入。
参考图10H的晶体硅主体101的示意性剖视图，后段制程(BEOL)处理可紧接着，尤其包括在晶体硅主体101上钝化层129(例如，酰亚胺)的形成和/或晶片薄化。在一些实施例中，该晶片薄化过程移除了具有增强的表面粗糙度的层。
已经经历过图1中所示的过程的晶体硅主体101的FEOL处理和BEOL处理可生成任何期望的半导体器件，比如半导体二极管、绝缘栅双极型晶体管(IGBT)、双极型晶体管、场效应晶体管(FET)、太阳能电池、集成电路。
虽然本文中说明和描述了特定的实施例，但在不脱离本发明的范围情况下，本领域的普通技术人员将可领会可替代所示和所描述的特定的实施例的各种替代的和/或等效的实现方式。举例说明，在所示实施例中被表示为p掺杂或n掺杂的半导体区也可反过来进行掺杂，即，被表示为n掺杂的半导体区可以被n掺杂，并且被表示为n掺杂的半导体区可以被p掺杂。本申请旨在涵盖本文所讨论的特定的实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。

Claims (28)

1.一种用于从晶体硅主体移除晶体原生颗粒的方法，所述晶体硅主体具有相对的第一表面和第二表面，所述方法包括：
增加所述第一表面和所述第二表面中的至少一个表面的表面区域；以及
以至少1000℃的温度和持续至少20分钟的时长氧化所增加的表面区域。
2.如权利要求1所述方法，
其中氧化所增加的表面区域包括湿氧化过程。
3.如权利要求1所述方法，
其中氧化所增加的表面区域的时长在1小时至5小时之间。
4.如权利要求1所述方法，
其中氧化所增加的表面区域在1000℃和1300℃的温度范围内被执行。
5.如权利要求1所述方法，进一步包括：
移除所氧化的表面区域的至少一部分。
6.如权利要求5所述方法，进一步包括：
以大于800℃的温度在含氢的气氛中退火该晶体硅主体。
7.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域包括在所述第一表面和所述第二表面中的所述至少一个表面上形成多晶硅层，其中所述多晶硅层的表面粗糙度大于所述晶体硅主体的所述第一表面和所述第二表面中的所述至少一个表面的粗糙度。
8.如权利要求7所述方法，
其中所述多晶硅层的厚度在500nm和2μm之间。
9.如权利要求8所述方法，进一步包括：
以至少1017cm-3的磷掺杂所述多晶硅层的至少一部分。
10.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域包括局部地蚀刻所述第一表面和所述第二表面中的所述至少一个表面。
11.如权利要求1所述方法，进一步包括：
蚀刻多个沟槽进入所述晶体硅主体中。
12.如权利要求11所述方法，
其中所述多个沟槽的深度在3μm和250μm之间，并且所述多个沟槽的宽度在1μm和30μm之间。
13.如权利要求11所述方法，
其中所述多个沟槽中相邻的沟槽之间的距离在1μm和30μm之间。
14.如权利要求11所述方法，进一步包括：
以横向外延生长填充所述多个沟槽。
15.如权利要求14所述方法，
其中所述横向外延生长包括原位掺杂。
16.如权利要求14所述方法，
其中掺杂所述晶体硅主体包括穿过所述第一表面和所述第二表面中的所述至少一个表面的质子辐照和后续的在300℃和520℃温度范围内的退火过程。
17.如权利要求14所述方法，
其中掺杂所述晶体硅主体进一步包括通过电子辐照在所述晶体硅主体中生成空位。
18.如权利要求14所述方法，进一步包括：
在填充所述沟槽之后，在包括由横向外延生长来填充的所述多个沟槽的至少部分的侧面处，在所述晶体硅主体上形成半导体层。
19.如权利要求11所述方法，进一步包括：
在所述第一表面和所述第二表面处形成所述多个沟槽。
20.如权利要求11所述方法，
其中所述多个沟槽的深度和所述晶体硅主体的厚度之间的比值范围在0.5％至100％之间。
21.如权利要求11所述方法，进一步包括：
通过热过程减少所述晶体硅主体中的杂质浓度，该热过程用于使所述杂质中的至少部分扩散至所述晶体硅主体之外。
22.如权利要求11所述方法，进一步包括：
穿过所述多个沟槽的侧壁和底侧面之中的至少一个引入掺杂剂。
23.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域包括：在所述第一表面和所述第二表面中的所述至少一个表面处形成多孔层。
24.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域包括：以激光辐照照射所述表面区域，所述激光辐照被配置为使所述晶体硅主体的被辐照部分融化。
25.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域包括：加工过程和后续的表面清洗过程。
26.如权利要求1所述方法，
其中增加所述第一表面和所述第二表面中的所述至少一个表面的所述表面区域提供所述表面区域至少30％的增加。
27.如权利要求1所述方法，
其中氧化所增加的表面区域在至少1100℃的温度被执行。
28.如权利要求1所述方法，进一步包括：
在所述晶体硅主体上形成半导体层。
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