KR100276624B1 - 전력용 반도체 장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

실리콘 웨이퍼를 모재로 하는 As를 포함하는 n+반도체 기판(1)내에는 12E17 atoms/cm3이상, 20E17atoms/cm3이하 농도범위의 산소가 포함된다. 반도체 기판(1)의 제 2 주표면 1S2상에는, n형 제 1 에피택셜 성장층(2)과 p형 확산층(3)이 순차로 형성된다. 에피택셜 성장층(10)의 두께는 20㎛ 이하로 설정된다. 확산층(3)의 표면에서 제 1 에피택셜 성장층(2)의 내부에 이르기까지 트렌치(6)가 형성된다. 또한, 트렌치(6)의 저면(6B) 및 벽면(6W)의 위에 게이트 산화막(5)이 형성되고, 도전층(11)이 트렌치(6)내에 충전된다. 또한, 트렌치(6)의 각부(6C)에 n형 소스층(4)이 형성된다. 다음에 소정의 전극 등을 형성하여 소자를 완성시킨다. 트렌치 게이트를 갖는 세로형 MOSFET에 있어서 리이크전류의 저감, 주내압의 열화방지, 게이트 산화막 내압특성의 안정화를 도모한다.

Description

전력용 반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관계되는 것으로, 특히 pn접합을 갖는 반도체 장치, 예를 들면, 다이오드나 파워 MOSFET 등의 전력용 반도체 장치에 있어서, 리크전류의 발생을 억제하여 주내압이나 게이트 산화막 내압이라고 하는 전기특성을 개선하기 위한 기술에 관한 것이다.
수직형 파워 MOSFET나 수평형 파워 MOSFET로 대표되는 전력용 반도체 장치는 고전압, 대전류를 취급하기 때문에, 해당 전력용 반도체 장치는 그 표면상에 에피택셜 성장에 의해서 형성된 에피택셜 성장층을 갖는 반도체 기판과, 상기 에피택셜 성장층내에 형성된 트랜지스터를 중핵으로 하는 구조를 구비한다.
여기서, 도 14는, 그와 같은 전력용 반도체 장치의 일례로서, 트렌치 게이트를 갖는 수직형 MOSFET의 종래 구조의 종단면도를 나타낸다.
도 14에 나타낸 바와 같이, n+ 반도체 기판(101)의 표면상에는, n형 불순물을 포함하는 에피택셜 성장층(102) 및 p형 불순물을 포함하는 확산층(103)이 차례로 형성되어 있다.
또한, p형 확산층(103)의 막두께보다도 깊은 트렌치가, p형 확산층(103)의 표면에서 n형 에피택셜층(102)의 내부에 걸쳐 형성되어 있다. 그리고, 트렌치 입구의 다리부에 해당하는 p형 확산층(103)의 소정의 영역에는, n형 불순물층인 소스층(104)이 형성되어 있고, 트렌치내부의 벽면 및 그 저면에는 게이트 산화막을 이루는 산화막(105)이 형성되어 있다. 또한, 트렌치내부에는 트렌치 매립층(110)이 충전되어 있고, 이 트렌치 매립층(110)은 도시하지 않은 게이트전극에 연결되어 있다. 또한, 이 트렌치 매립층(110)의 상면과 트렌치입구 다리부 부근의 게이트 산화막(105)을 피복하도록, 층간절연막(109)이 형성되어 있다. 다시, 층간절연막(109) 및 노출하고 있는 p형 확산층(103) 표면을 피복하도록 소스 전극(8)이 형성되어 있다.
다음에, 도 14에 나타낸 종래의 수직형 MOSFET의 동작에 관해서 설명한다.
우선 외부전원에 의해, 드레인 전극(107)과 소스 전극(108)의 사이에 정(+)의 (순방향의)드레인전압 Vds를 인가한다. 이 상태에서 게이트전극(도시하지 않음)과 소스 전극(108)간에 소정의 게이트한계치 전압을 넘는 정(+)의(순방향의) 게이트전압을 인가한다. 이때, p형 확산층(103) 내의 게이트 산화막(105)과의 계면근방의 영역에 전자가 유기(誘起)되어 n형 채널영역이 형성된다. 이 채널영역에 의해, n형소스층(104)과 n형에피택셜 성장층(102)은 도통하여, 도시하지 않은 외부회로측으로부터 소스 전극(108)을 통해 유입한 전자전류는, n형소스층(104)으로부터 상술한 p형 확산층(103)내의 채널영역, n형에피택셜 성장층(102) 및 n형 반도체 기판(101)을 통해, 드레인 전극(107)측으로 흘러, 이에 의해 본 장치는 ON 상태가 된다.
다음에, 게이트전압을 상기한 게이트한계치 전압보다도 낮은 전압(역바이어스)으로 변화시키면, n형으로 반전하고 있던 채널영역이 p형의 층으로 되돌아가, 상기한 전류경로가 끊어진 결과, 본 장치는 OFF 상태가 된다.
그런데, 상술한 바와 같이 트렌치 게이트를 갖는 수직형 MOSFET 구조의 전력용 반도체 장치의 주내압은, 에피택셜 성장층의 저항율과 두께에 의존한다. 즉, OFF 상태에서 드레인전압이 상승하면, n형 에피택셜 성장층(102)과 p형 확산층(103)의 계면에서의 pn 접합부에 인가되는 역방향전압이 상승하고, 이때 pn 접합부에서의 공핍층이 n형 에피택셜 성장층(102) 및 p형 확산층(103)의 쌍방으로 퍼져서 전압을 유지한다. pn 접합의 항복전압, 따라서 주내압은 접합부의 공핍층내의 전계에 의존하기 때문에, 역방향전압과 공핍층의 폭과 밀접하게 관계하고 있다. 또한 공핍층의 폭은 n형에피택셜 성장층(102) 및 p형 확산층(103) 각각의 불순물농도에 의존하고, 또한 저항율도 불순물농도에 의해 결정되기 때문에, 공핍층의 폭은 에피택셜 성장층의 저항율에 의존하게 된다. 또한, 공핍층의 확대에 대하여 충분한 에피택셜 성장층의 두께가 없으면, 상술한 pn 접합부의 항복전압을 크게 설정할 수가 없다. 따라서, 상술한 바와 같은 구조를 갖는 전력용 반도체 장치의 주내압은, 에피택셜 성장층의 저항율과 두께에 의존하고 있는 것이다.
도 14에 나타낸 트렌치 게이트형 수직형 MOSFET에서는, (i) 각 제조공정에서 제조장치로부터의 발진등에 의해서 반도체 장치에 금속오염이 발생한다. 또한, (ii) 트렌치의 형성시나 SiO2막등의 막 제조시의 손상에 의해서, 또한 드라이에칭 공정등의 웨이퍼 프로세스실행시의 손상에 의해서, 결정결함이 에피택셜층의 내부에 발생한다. 이러한 금속오염이나 결정결함의 발생은, 다음과 같은 문제점①∼③을 가져온다.
① 우선 첫째로, 상기 (ii)에 기인하는 결정결함은, 에피택셜 성장층의 에너지밴드갭 사이에 깊은 에너지준위를 형성하고, 이것을 통해 재결합에 의한 리이크전류가 생긴다. 또한, 상기 (i)에 기인한 Fe나 Cu등의 중금속의 불순물은, 상기 결정결함에 트랩되어 리이크전류의 원인이 된다. 즉, 상기한 원인에 의해, 도 15에서 곡선 α로서 나타낸 바와 같이, 드레인·소스사이의 리이크전류가 증대한다고 하는 문제점이 생기는 것이다. 더구나, ② 이 리이크전류는 역방향바이어스특성의 열화를 의미하며, 이 리이크전류의 증대가 현저하게 되면, 도 15에서 곡선β로서 나타낸 바와 같이, 주내압까지도 저하하기 시작하여, 원하는 전기 특성을 얻을 수 없다고 하는 문제점도 생긴다.
③ 또한, 상술한 결정결함은, 제조프로세스중에 트렌치내의 게이트 산화막과 에피택셜층의 계면근방에 발생하기 쉽다. 이 때문에, 해당 계면부근에서는 응력이 발생하기 쉽고, 이 응력에 의한 휘어짐에 의해서 게이트 산화막의 절연성이 열화하여 버린다고 하는 사태가 발생한다. 이러한 게이트 산화막의 막질의 열화에 의해서, 도 16에 나타낸 바와 같이, 게이트 산화막에 인가가 가능한 전압의 범위도 저하하여(게이트 산화막 내압특성의 열화), 이 경우에도 원하는 전기특성를 얻을 수 없다고 하는 사태가 발생한다.
따라서, 상기한 문제점①∼③의 발생원(發生源)인 상기 (i) 및 (ii)의 발생을 억제하는 것이, 수직형 MOSFET에서는 강력하게 요망되고 있는 것이다.
이러한 문제점은, 수직형 MOSFET에 관해서만 문제로 되는것은 아니다. 즉, PN접합을 갖는 다이오드나 사이리스터등에서도, 상기 (i) 및 (ii)의 발생원에 의해서 역바이어스된 접합면을 통해, ① 벌크내에 리이크전류가 생기고, ② 그것이 현저할 때에는 주내압의 열화가 생긴다. 또한, 평면게이트형 수직형 MOSFET에서도, 마찬가지로 상기 문제점 ① 및 ②가 생기는 것이고, 상기 발생원(i) 및 (ii)의 제거가 해결해야 할 과제로서 부상한다. 즉, 전력용의 반도체 장치에 관해서는, 공통적으로 상기 발생원(i) 및 (ii)를 제거하여 원하는 전기 특성을 확보하는 일이 요망되고 있는 것이다.
또 한편, 상기 결정결함을 제거하는 선행기술이, CMOS 장치의 가로형 MOSFET에 대해서 전개되고 있다. 그 하나는, 특개소57-5364호에 개시된 것이다. 동 선행문헌에 관계되는 기술에서는, 실리콘 단결정을 기판으로 하는 MOS 집적회로장치에 관한 것이고, 상기 기판의 산소농도와 MOS 집적회로의 누설전류특성 불량율과의 관계에서 적정한 산소농도의 범위를 규정하고 있다.
또한, 특개소 61-3415호에 개시된 기술에서는, 다이내믹 MOS 메모리에 관한 리이크전류, 홀드불량등의 전기적 특성불량을 억제하기 위해서, 실리콘기판중의 산소 및 탄소의 농도범위를 적정화하고 있다.
여기서 유의해야 할 점은, 본원발명자가 문제점으로서 지적한 상기 사항 ①∼③은, 벌크전류를 주전류로서 제어하는 전력용 반도체 장치에 관한 문제점이다라는 것이다. 이러한 전력용 반도체 장치에서는, 벌크로부터의 주전류에의 영향이 대단히 큰 것으로 생각되어, 이 점의 고찰이 없이는 상기 문제점 ①∼③ 모두를 극복할 수가 없다고 생각된다. 그런데, 상기 선행문헌에서는, 어느 것이나 실리콘기판 표면내에 집적회로가 형성되어 있고, 기판표면내에만 표면전류가 흐르는 구조의 것, 소위 가로형(평면형) MOS 구조를 갖는 집적회로장치에 대해서, 산소농도의 적정화를 도모한 것에 지나지 않은 것이고, 벌크로부터의 특성에의 영향에 대해서는, 이 점을 전혀 제시하지 않았고, 교사조차도 하지 않고 있는 것이다. 그 때문에, 이들 선행문헌을 상기문제점 ①∼③의 해결방법으로서 채용하는 것은 도저히 불가능하다고 생각한다.
그래서, 전력용 반도체 장치에서 상기 문제점 ①∼③을 극복해야 할, 새로운 구조를 제안하는 것이 급선무로 되어 있는 것이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 그 제 1 목적으로 하는 점은, 에피택셜 성장층내부에서 생기는 금속오염이나 결정결함을 감소시킴으로써, 에피택셜 성장층 내부에서 생길수 있는 리이크전류를 충분히 저감하고, 따라서 주내압의 열화를 방지할 수 있는 반도체 장치의 신규의 구조를 제공하는 데에 있다.
또한, 본 발명의 제 2 목적은, 트렌치 게이트 구조를 갖는 반도체 장치에 있어서, 상기 제 1의 목적의 실현과 동시에, 산화막 내압특성도 안정화킬 수 있는 데에 있다.
또한, 본 발명의 제 3 목적은, 트렌치 게이트 구조를 갖는 반도체 장치에 있어서, 트렌치 게이트 구조의 이점을 최대한으로 발휘할 수 있는 구조를 제공하는 데에 있다.
또한, 본 발명의 제 4 목적은, 트렌치 게이트 구조에 있어서의 산화막의 내압특성의 개선을, 반도체 기판의 모재(母材)와의 관계에서 도모하는 데에 있다.
또한, 본 발명은, 그와 같은 반도체 장치에 알맞은 제조방법을 제공하는 것도 제 5 목적으로 하고 있다.
도 1은 본 발명의 실시예 1에 따른 트렌치 게이트 구조를 갖는 수직형 MOSFET의 구조를 나타낸 종단면도.
도 2는 반도체 기판의 산소농도와 게이트 산화막 내압과의 관계를 나타낸 도면.
도 3은 반도체 기판의 산소농도와 리이크전류 불량율과의 관계를 나타낸 도면.
도 3은 본 발명의 실시예 1에 관계되는 반도체 기판의 비저항과 산소농도와의 관계를 나타낸 도면.
도 5는 본 발명의 실시예 1에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET에서의 드레인·소스간 항복전압과 ON저항과의 관계를 평면게이트형과 비교하면서 나타낸 도면.
도 6a 및 도 6b는 종래의 기술에서의 반도체 기판 결정방위와 트렌치 형성방향과의 관계를 나타낸 도면.
도 7a 및 도 7b는 본 발명의 실시예 1에 관계되는 반도체 기판 결정방위와 트렌치 형성방향의 관계를 나타낸 도면.
도 8은 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 평면도.
도 9a, 도 9b 및 도 9c는 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 10a, 도 10b 및 도 10c는 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 11a, 도 11b 및 도 11c는 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 12a, 도 12b, 도 12c는 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 13a, 13b, 13c는 본 발명의 실시예 2에 관계되는 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 14는 종래의 기술에서의 트렌치 게이트 구조를 갖는 수직형 MOSFET의 제조공정을 나타내는 종단면도.
도 15는 트렌치 게이트 구조를 갖는 수직형 MOSFET에서의 주내압과 주전류의 관계를 나타낸 도면.
도 16은 트렌치 게이트 구조를 갖는 수직형 MOSFET에서의 게이트 산화막의 절연특성을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명 *
1 : n+형 반도체 기판 2 : n형 제 1 에피택셜 성장층
3 : p형 확산층 4 : n형 소스층
5 : 게이트 산화막 6 : 트렌치
6B : 트렌치 저면 6W : 트렌치 벽면
7 : 드레인 전극 8 : 소스 전극
9 : 층간막 10 : 에피택셜 성장층
11 : 트렌치 매립층
본 발명에 관한 전력용 반도체 장치는, 제 1 도전형의 불순물과 산소를 구비한 반도체 기판과, 상기 반도체 기판의 주표면 상에 형성된 에피택셜 성장층을 구비하고, 상기 에피택셜 성장층은, 상기 반도체 기판의 상기 주표면과 제 1 계면을 이루는 제 1 주표면과, 상기 제 1 주표면에 대향한 제 2 주표면을 구비한 상기 제 1 도전형의 제 1 에피택셜 성장층과, 상기 제 1 에피택셜 성장층의 상기 제 2 주표면과 제 2 계면을 이루는 제 3 주표면과, 상기 제 3 주표면에 대향한 제 4 주표면을 구비한, 제 2 도전형의 확산층을 구비하고, 상기 산소의 농도는 12E17 atoms/cm3이상으로 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기 전력용 반도체 장치에 있어서, 상기 확산층의 상기 제 4 주표면으로부터 상기 제 2 계면을 통해 상기 제 1 에피택셜 성장층의 내부에 이르기까지 형성된 트렌치와, 상기 트렌치의 저면 및 벽면 상에 전면적으로 형성된 산화막을 더 구비한 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기한 전력용 반도체 장치에 있어서, 상기 산소의 농도는 20E17 atoms/cm3이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기한 전력용 반도체 장치에 있어서, 상기 산소의 상기 농도의 상한치는, 상기 반도체 기판의 비저항이 0.006 Ω cm 이하가 되도록 규정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기한 전력용 반도체 장치에 있어서, 상기 반도체 기판 내부의 상기 불순물은 As인 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기한 전력용 반도체 장치에 있어서, 상기 에피택셜 성장층의 두께는 20㎛ 이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 상기한 전력용 반도체 장치에 있어서, 상기 반도체 기판은, 오리엔테이션 플랫을 구비한 실리콘 웨이퍼를 그 모재로서 구비하고, 상기 실리콘 웨이퍼의 표면은 상기 반도체 기판의 상기 주표면을 형성하고, 상기 오리엔테이션 플랫은 상기 실리콘 웨이퍼의 상기 표면의 법선방향을 이루는 결정축에 직교하는 또 다른 결정축 중 어느 1개를 그것의 법선방향으로 하고, 상기 트렌치의 길이방향은, 상기 오리엔테이션 플랫의 상기 법선방향과 평행, 또는 이 법선방향과 직교하는, 상기 다른 결정축의 다른 쪽과 평행한 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치는, 비소와 산소를 불순물로서 구비한 반도체 기판과, 상기 반도체 기판의 주표면 상에 형성되고 그것의 두께가 20㎛ 이하인 에피택셜 성장층과, 상기 에피택셜 성장층의 표면에서 그 내부를 향해 형성된 트렌치와, 상기 트렌치의 저면 및 벽면 상에 전면적으로 형성된 산화막을 구비하고, 상기 에피택셜 성장층은, 상기 반도체 기판의 상기 주표면 상에 형성된 제 1 도전형의 제 1 에피택셜 성장층과, 상기 제 1 에피택셜 성장층 내에 확산되어 형성된 제 2 도전형의 확산층을 구비하고, 상기 산소의 농도는 상기 반도체 기판의 비저항이 0.002 Ω cm∼0.006 Ω cm의 범위가 되도록 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치의 제조방법은, 12E17 atoms/cm3이상의 농도를 갖는 산소를 구비한 제 1 도전형의 반도체 기판을 준비하는 제 1 공정과, 상기 반도체 기판의 주표면 상에 상기 제 1 도전형의 에피택셜 성장층을 형성하는 제 2 공정과, 상기 에피택셜 성장층의 표면에서 그 내부를 향해 제 2 도전형의 불순물층을 형성하고, 상기 제 1 도전형의 제 1 에피택셜 성장층과 상기 제 2 도전형의 확산층을 형성하는 제 3 공정과, 상기 확산층의 표면 상에 막을 형성하는 제 4 공정을 구비한 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치의 제조방법은, 상기한 전력용 반도체 장치의 제조방법에 있어서, 상기 제 3 공정은, 상기 확산층의 상기 표면에서 상기 제 1 에피택셜 성장층의 내부에 이를 때까지 트렌치를 형성하는 공정과, 상기 트렌치의 저면 및 벽면 상에 산화막을 전면적으로 형성하고, 다시 상기 산화막의 표면 상에 도전층을 형성하여 상기 도전층에 의해 상기 트렌치를 충전하는 공정을 더 구비한 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치의 제조방법은, 상기한 전력용 반도체 장치의 제조방법에 있어서, 상기 산소의 상기 농도는 20E17 atoms/cm3이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치의 제조방법은, 상기한 전력용 반도체 장치의 제조방법에 있어서, 상기 에피택셜 성장층의 두께는 20㎛ 이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 관한 전력용 반도체 장치의 제조방법은, 상기한 전력용 반도체 장치의 제조방법에 있어서, 상기 제 1 공정은, 오리엔테이션 플랫을 구비한 실리콘 웨이퍼를 상기 반도체 기판의 모재로서 준비하는 공정을 구비하고, 상기 실리콘 웨이퍼 표면의 법선방향을 이루는 결정축에 직교하는 또 다른 결정축 중 어느 1개를 그것의 법선방향으로 하고, 상기 트렌치의 길이방향은, 상기 오리엔테이션 플랫의 상기 법선방향과 평행 또는 이 법선방향과 직교하는, 상기 또 다른 결정축의 다른 쪽과 평행한 것을 특징으로 한다.
[실시예]
(실시예 1)
도 1은, 실시예 1의 전력용 반도체 장치의 일례로서, 트렌치 게이트를 갖는 수직형 MOSFET의 구조를 나타내는 종단면도면이다.
도 1에 있어서, 반도체 기판(1)은 실리콘 웨이퍼를 모재로 하는 n+반도체 기판이며, 제 1 도전형 불순물과 산소를 포함한다. 여기서는, 동 기판(1)은 As를 상기 제 1 도전형불순물로서 포함하고 있고, As의 불순물농도는 후술하는 제 1 에피택셜 성장층의 불순물농도보다도 높다. 동 기판(1)내에 불순물로서 포함되어 있는 상기 산소의 농도는, 12E17 atoms/cm3이상, 20E17 atoms/cm3이하의 범위내로 설정되어 있다. 산소농도를 이러한 범위내로 설정한 이유는, 후술하는 도 2∼도 5에 관한 설명에 의해 밝혀질 것이다. 이 반도체 기판(1)의 제 1 주표면 1S1상에는, 드레인 전극(7)이 형성되어 있고, 반도체 기판(1)의 제 2 주표면 1S2상에는, 에피택셜성장법에 의해서 형성된 에피택셜 성장층(10)이 형성되어 있다.
상기 에피택셜 성장층(10)은, (i) 제 1 도전형(여기서는 n형)의 불순물을 포함하는 제 1 도전형 제 1 에피택셜 성장층(2)과, (ii) 해당 제 1 에피택셜 성장층(2)내에 확산에 의해 형성된 제 2 도전형(여기서는 p형)의 불순물을 포함하는 제 2 도전형 확산층내지 p형 채널층(3)으로 형성되어 있다. 즉, 제 1 에피택셜 성장층(2)의 제 1 주표면 2S1은 반도체 기판(1)의 제 2 주표면 1S2와 제 1 계면을 이루는 한편, 상기 제 1 주표면 2S1과 대향하는 제 1 에피택셜 성장층(2)의 제 2 주표면 2S2는, 확산층(3)의 제 3 주표면 3S1과 제 2 계면을 이루고 있다.
또한 확산층(3)은 에피택셜 성장층을 그 모재로 하고 있기 때문에 제 1 에피택셜 성장층(2)과 확산층(3)을 총칭해서 여기에서는 에피택셜 성장층(10)이라 정의하고 있다. 그러나 확산층(3)의 형성후는 에피택셜 성장층으로서 남는 것은 제 1 에피택셜 성장층(2) 뿐이기 때문에 제1 에피택셜 성장층(2)을 단순히 [에피택셜 성장층]이라고 부르는 일도 가능하다. 또 확산층(3)은 단순히 [제 2도전형의 반도체층]으로서 정의할 수도 있다.
또한, 에피택셜 성장층(10)의 표면에서 그 내부로 향하여 동 층(10)이 천설(穿設)되어 있고, 이에 따라 트렌치(6)가 설치되어 있다. 즉, 제 3주표면 3S1에 대향한 확산층(3)의 제 4 주표면 3S2로부터 상기 제 2 계면을 넘어서 제 1 에피택셜 성장층(2)의 내부에 도달할 때까지 트렌치(6)가 형성되어 있다. 그리고, 트렌치(6)의 저면(6B) 및 해당 저면(6B)을 둘러싸는 트렌치(6)의 벽면내지 측면 6W의 위에, SiO2막으로 이루어지는 게이트 산화막(이후, 간단히 산화막이라 칭한다)(5)이 전면적으로 형성되어 있다. 또한, 트렌치(6) 입구측의 다리부(6C) 에 대응하는 확산층(3)의 일부분, 즉, 트렌치(6) 벽면 6W의 가장자리를 이루는 확산층(3)의 제 4주표면 3S의 일부분으로부터 벽면6W에 따라 동층(3)의 내부에 걸쳐서, n형 불순물층인 소스층(4)이 형성되어 있다. 그리고, 상기 벽면(6W)에 접하지 있지 않은 산화막(5)의 상면내지 표면상에 전면적으로 도전층 내지는 트렌치 매립층(11)이 형성되고, 또한 도전층(11)은 트렌치(6)내에 충전되어 있다. 이 도전층(11)은, 도시하지 않은 게이트전극에 연결되어 있다.
또한 도전층(11)의 상면과 트렌치(6)의 다리부 6C 부근의 산화막(5)을 피복하도록, 확산층(3)의 제 4 주표면 3S2상에 층간절연막(9)이 형성되어 있고, 층간절연막(9)을 피복하도록 상기 제 4 주표면 3S2의 다른 부분위에 소스 전극(8)이 형성되어 있다.
여기서는, 후술하는 바와 같이, 에피택셜 성장층(10)의 두께 t는 20㎛ 이하로 설정되어 있다.
상술한 구조를 갖는 수직형 파워 MOSFET의 동작은 도 14의 디바이스에 관해서 서술한 경우와 동일하다. 즉, 드레인 전극(7)과 소스 전극(8)과의 사이에 순방향으로 드레인전압을 인가한 상태에서(따라서 상기 제 2 계면의 PN 접합은 역바이어스상태에 있다), 게이트전극에 소정의 게이트한계치 전압을 넘는 게이트전압을 인가하면, 외부회로에서 소스 전극(8), 소스층(4), 산화막(5)과 확산층(3)의 계면근방의 n형층으로 반전한 채널영역, 제 1 에피택셜 성장층(2) 및 반도체 기판(1)을 통해, 드레인 전극(7)측으로 캐리어가 흘러, 동디바이스는 ON 상태가 된다.
상술한 바와 같이, 이 전력용 반도체 장치에는 웨이퍼프로세스중의 드라이에칭 등의 손상에 의해서, 에피택셜 성장층(10)내에 금속오염이나 결정결함이 생기기 쉽다. 그런데, 이들 발생원, 즉, 에피택셜 성장층(10)내의 금속오염이나, 결정결함은, 반도체 기판(1)내에 형성되는 결정결함에 의한 인트린식 게터링(intrinsic geterring) 효과에 의해서 감소하는 것은 잘 알려진 사실이다. 그러나, 반도체 기판(1)내의 결정결함의 밀도는 산소농도에 비례하기 때문에, 산소농도가 비교적 낮을 때에는, 반도체 기판(1)내의 O2핵의 석출에 의해 생기는 인트린식 게터링(intrinsic geterring) 효과가 저하해버려, 드레인·소스간에 리이크전류가 흐르고, 그 리이크전류의 발생이 현저해질 때에는 주내압의 저하도 생기게 된다.
그래서, 산소농도를 증대화시킬 필요성이 생기는 것이지만, 본 전력용 반도체 장치에서는, 제 1 에피택셜 성장층(2)과 반도체 기판(1)이라는 벌크내에 ON 전류가 흐르기 때문에, 가로형 MOSFET과는 다른 관점에서 다시금 검토할 필요가 있다고 보아진다. 즉, 산소농도를 높게 설정하면 반도체 기판(1)내의 제 1 도전형불순물, 여기서는 As의 농도가 낮아지는 경향이 있기 때문에, 너무나 산소농도를 높게 설정하면, 반도체 기판(1)의 저항이 증가하여 소자의 ON 저항이 올라가 버린다고 하는 불편한 상태가 생기는 것이다. 이 때문에, 본 전력용 반도체 장치에서는, 반도체 기판(1) 저항의 증대화의 억제와, 제 1 에피택셜 성장층(2)의 저항이 소자전체의 저항으로 차지하는 비율 증대화의 억제라는 관점을 가미하여, 인트린식 게터링(intrinsic gettering) 효과를 충분히 발휘시킬 수 있는 산소농도의 제어범위를 도출(導出)하는 일이 필요해진다. 이러한 고찰·착안점에 근거하여, 본원의 발명자는 수직형 MOSFET 등의 파워디바이스에서의 최적인 산소농도의 연구를 행한 것이고, 그 결과를 이하의 도면에 나타낸다.
우선 도 2는, 반도체 기판(1)의 산소농도(이하, 산소농도를 기호 Oi로 나타낸다)와 게이트내압과의 관계를 부여하는 실험결과를 나타낸 도면이다.
해당 실험은 다음과 같이 해서 행해지고 있다. 상술한 문제점과의 관계로 말하면, 도 2의 결과는, 문제점 ③의 개선으로 이어지는 산소농도 Oi의 조건을 부여하고 있다. 즉, As를 제 1 도전형 불순물로서 포함하는 실리콘단결정의 잉곳으로부터 연마전의 각 실리콘 웨이퍼를 채취한다. 이 경우, 실리콘단결정의 잉곳에는 산소가 불순물로서 포함되고 있지만, 그 농도는 잉곳의 인상(引上)방향 내지 결정성장방향에 대하여 변화를 가진다. 그리고, 잉곳의 각 영역에서 실리콘 웨이퍼를 잘라내서, 게이트 산화막의 내압시험용의 샘플을 생성하고 있다. 그래서 도 2의 가로축에 나타낸 산소농도 Oi의 값은, 잉곳의 각 잘라낸 영역마다의 평균값으로서 부여되고 있다. 또한, 도 2의 세로축은, 게이트 산화막의 특성을 잃을 때의 인가전압을 나타내고 있다. 그리고, 각 샘플에 형성되는 에피택셜 성장층(10)의 막두께 t는 20㎛ 이하로 설정되어 있다. 또한, 도 2중, 기호σ는 표준편차를 나타낸다.
도 2에서 샘플 모두가 규격치 7MV/cm을 넘을 때의 산소농도 Oi는, 12×1017atoms/cm3인 것이 이해된다.
또한, 도 3은 전술한 문제점①, ②에 관한 것이고, 반도체 기판(1) 내의 산소농도 Oi와 리이크전류 불량율과의 관계를 부여하는 실험결과를 나타내고 있다. 동 도 3의 가로축은 도 2의 경우와 마찬가지로 평균값을 의미한다.
도 3에서 이해되는 바와 같이, 산소농도 Oi를 12×1017atoms/cm3으로 설정할 때에는, 리이크전류 불량율이 급격히 저하하여 그 개선이 현저하게 나타난다. 그리고, 산소농도 Oi를 그것보다도 크게 설정하면, 리이크전류 불량율은 0%를 향해 다시 급격하게 저하를 계속하여, 산소농도 Oi가 17×1017atoms/cm3일때에 리이크전류불량율은 0%에 도달한다. 따라서, 산소농도 Oi를 12×1017atoms/cm3이상으로 설정하면, 전술한 문제점 ①, ②의 개선으로 이어진다는 것을 알 수 있다.
또한, 도 4는 반도체 기판(1)의 기판저항과 동기판(1)의 산소농도 Oi와의 관계를 부여하는 실험결과이며, 웨이퍼표면의 결정방위가 (001)면인, 5인치의 As를 포함하는 실리콘 웨이퍼를 모재로 해서 샘플이 만들어지고 있다. 동 도 4의 가로축은 반도체 기판(1)의 비저항 ρ(Ωcm)을 나타내고, 세로축은 산소농도 Oi를 나타낸다.
또한, 동 도 4 중, 부호 a, b로 나타낸 결과의 서로 다른 점은, 잉곳 형성때의 화로의 서로 다른 점에 기인하고 있다. 부호 a로 나타낸 샘플의 경우는, 실리콘 웨이퍼에 포함하여 얻는 산소농도 Oi의 상한은 18E17 atoms/cm3전후로 규제되는것이 현상의 결정성장기술이다.
동 도 4에 의해, 산소농도 Oi에 비례하여 기판(1)의 벌크저항이 증대하는 것을 이해할 수 있다. 그리고, 비저항 ρ을 0.006 Ωcm 이하의 범위내로 제어하기 위해서는, 요컨대 반도체 기판(1)이 갖는 저저항성을 유지하기 위해서는, 산소농도 Oi를 20×1017atoms/cm3이내로 설정하는 것이 바람직하다고 할 수 있다. 그리고, 산소농도 Oi의 하한을 12×1017atoms/cm3로 설정한다고 하면, 비저항 ρ의 하한은 0.002Ωcm가 된다.
따라서, 도 2∼도 4의 결과를 통합적으로 고찰하면, 산소농도 Oi의 적정한 범위는 12E17 atoms/cm3∼20E17 atoms/cm3이다고 할 수가 있다. 바꾸어 말하면, 동 기판(1)의 비저항 ρ이 0.002Ωcm에서 0.006Ωcm의 범위내가 되도록, 산소농도 Oi는 규정되어 있다고 할 수 있다. 이 범위내에 산소농도 Oi를 콘트롤하면, 상기 게터링효과를 실효적으로 발휘시킬 수 있음과 동시에, 반단체기판(1)의 저항의 증대화, 따라서 ON저항의 증대화도 동시에 방지할 수 있다.
이상과 같이, 반도체 기판(1)의 산소농도가 미리 12E17(atoms/cm3)에서 20E17(atmos/cm3)의 범위내의 값으로 설정되고 있을 때에는, 에피택셜 성장층(10)내의 금속오염이나 결정결함이라는, 리이크전류발생원 및 게이트 산화막 내압특성 열화원(劣化源)이, 인트린식 게터링 효과에 의해서 반도체 기판(1)내의 결함에 의해서 효율적으로 게터링된다. 더구나, 그 때 반도체 기판(1) 자신의 저항율을 상승시키는 일 없이, 동기판(1)의 비저항을 0.002Ωcm∼0.006Ωcm의 범위내로 제어할 수가 있고, 매우 저저항인 반도체 기판(1)을 실현할 수 있다. 이것은, 이미 설명한 바와 같이, 소자의 ON저항의 저감화를 가져온다. 이와 같이, ON저항의 상승을 초래하지 않고, 인트린식 게터링(intrinsic gettering) 효과를 충분히 발휘시킬 수 있기 때문에, 드레인·소스사이에 리이크전류가 생기지 않고, 따라서 주내압의 특성열화도 생기지 않으며, 또한 게이트 산화막 내압특성도 안정시킨, 양호한 특성을 갖는 전력용 반도체 장치를 얻을 수 있다. 그 결과, 전력용 반도체 장치의 수율의 향상이라는 효과를 얻을 수 있다.
또한, 본 실시예에서는, 반도체 기판(1)내에 포함되는 n형불순물로서, As(비소)를 사용하고 있다. 이 As를 사용함으로써, 매우 비저항이 작은 (0.002Ωcm∼0.006Ωcm) 반도체 기판(1)을 만드는 것이 용이하게 된다. 물론, 반도체 기판(1)의 불순물을 As로 한정할 필요도 없고, 다른 도우너를 사용하더라도 본 실시예로 얻을 수 있는 효과와 동일한 효과를 얻는 것이 가능하다.
본 실시예에서는, 에피택셜 성장층(2)의 두께 t를 20㎛ 이하로 설정하고 있다. 이것은, 다음의 이유내지 배려에 의한다. 즉, 상기 두께 t를 드레인·소스간 항복전압으로 고쳐 환산하면, 그것은, 드레인·소스간 항복전압이 150V 정도 이하가 된다고 하는 관계와 등가로 된다. 그런데, 트렌치 게이트가 평면형게이트보다도 유리한 점은, 트렌치 게이트쪽이 채널밀도가 높기 때문에, 셀에서의 채널저항이 감소하는 점에 있다. 그리고, 드레인·소스간 항복전압이, 150V 이하라는 낮은 범위내에 있을 경우에는, 에피택셜 성장층(10)에서의 저항이 소자의 전저항중에 차지하는 비율이 크기 때문에, 게이트구조를 트렌치 게이트로 함으로써 소자의 전저항을 감소하는 일이 가능해진다. 그러나, 드레인·소스간 항복전압이 150V보다도 높아질 때에는, 소자의 전저항은 제 1 에피택셜 성장층(2)에서의 벌크저항에 의해서 거의 정해져버리기 때문에, 게이트를 트렌치 게이트로하여 채널저항자체를 저감화하더라도 그 기여도는 작고, 소자전저항의 값으로서는 큰 개선을 꾀할 수가 없다. 그래서, 트렌치 게이트 구조가 갖는 상기 이점을 유효하게 살리기 위해서는, 항복전압을 150V 이하로, 따라서, 두께 t를 20㎛ 이하로 설정하는 것이 바람직하다고 할 수 있다.
여기서 참고삼아, 드레인·소스간 항복전압과 on 저항과의 관계를 도 5에 나타낸다. 덧붙여서 말하면, 동 도 5와 같은 관계는, 예컨대 「트랜지스터 기술(CQ 출판사) 1994년 9월호」에도 게재되어 있다. 이 도 5에서 다음의 점이 이해된다. 즉, 드레인·소스간 항복전압이 40V일 때에는, 트렌치 게이트와 평면게이트의 양 on 저항의 비율은 1 : 4가 되고, 항복전압이 100V일 경우에는 상기 비율은 1 : 2가 되며, 항복전압이 150V일 경우에는 상기 비율은 1 : 1. 5, 항복전압 200V일 경우에는 상기 비율은 1 : 1.5가 되고, 항복전압이 150V 이상일 경우에는, 트렌치 게이트 구조를 채용함으로서 얻을 수 있는 효과가 저감하는 경향인 이해할 수 있다. 즉, 드레인·소스간 항복전압이 150V 이하, 따라서, 에피택셜 성장층(10)의 두께 t가 20㎛ 이하일 때에, 게이트구조로서 트렌치 게이트형을 채용하면, 소자의 전저항을 효과적으로 감소시켜 특성을 향상시키는 일이 가능해진다. 그런 의미에서, 두께 t를 20㎛ 이하로 설정하는 것이 바람직하다고 할 수 있다. 단, 두께 t≤20㎛ 이하라는 조건은, 필수적인 조건이 아니다.
또한, 반도체 기판(1)의 실리콘 웨이퍼로서는, 그 표면에 직교하는 결정축과 직교하는 2개의 다른 결정축의 한 쪽을 법선방향으로 하는 오리엔테이션 플랫을 갖는 것을 사용하는 것이 바람직하다. 이와 같이 실리콘 웨이퍼의 결정축과 오리엔테이션 플랫을 규정하고, 또한, 오리엔테이션 플랫의 법선방향으로 평행하게 또는 오리엔테이션 플랫의 법선방향으로 직교하는 다른 결정축의 다른 쪽에 평행하게, 트렌치의 길이방향을 설정하여 본전력용 반도체 장치를 제조하는 경우에는, 게이트를 형성하는 트렌치(6)의 측면(6W)상 및 저면(6B)상에 형성되는 산화막(5)의 막두께를 균일화할 수 있어, 게이트 산화막의 내압특성을 더욱 향상시킬 수 있다. 이 점을, 도 6a, 6b 및 도7a, 7b의 양자를 비교하여 설명하자.
도 6a는, 트렌치 게이트형 MOSFET의 모재와, 종래부터 일반적으로 사용하고 있는 실리콘 웨이퍼의 결정축과 그 오리엔테이션 플랫 OFP와의 관계를 나타내는 도면이고, 도 6b는 도 6a에 나타낸 웨이퍼에 관해서, <110> 방향으로 트렌치의 길이방향을 갖는 트렌치 게이트를 형성한 경우의 해당 트렌치 게이트구조를 모식적으로 확대하여 나타낸 도면이다. 이 경우에는, 실리콘원자의 각 손(hand)의 결합도가 결정면마다 변하기 때문에, 산화막(5P)의 막두께는 불균일하게 된다. 예컨대, 트렌치측면 6WP 상의 산화막5P의 막두께를 a로 하면, 저면 6BP 상의 산화막5P의 막두께는 0.8a가 되고, 해당 부분의 산화막5P은 얇아진다. 이와 같이 막두께가 불균일하게 되면, 국소적으로 막두께가 얇은 부분의 내압성이 열화하기 때문에, 전체적으로 산화막의 내압특성이 저하한다.
이에 대하여, 도 7a에 예시한 바와 같은 실리콘 웨이퍼를, 즉, (0001)면을 표면의 결정방위로서 갖고, 또한(100)면을 오리엔테이션 플랫 OF의 결정방위로서 갖는 실리콘 웨이퍼를 도 1의 반도체 기판(1)의 모재로서 사용하면, 도 7b에 나타낸 바와 같이, 트렌치(6)의 벽면(6W)상 및 저면(6B) 상에 형성되는 산화막(5)의 막두께는 어느 것이나 두께 a가 되어, 국소적으로 막두께가 얇은 부분의 발생을 효과적으로 방지할 수 있다. 이 경우, 트렌치(6)는, 도 7a에 기호 C1로서 나타낸 바와 같이, 그 길이방향<100> 방향에 평행해지도록 형성해도 되고, 도 7a에 기호 C2로서 나타낸 바와 같이, 그 길이방향이 <10> 방향에 평행이 되도록 형성해도 된다. 전자의 케이스가 도 7b에 해당한다.
이와 같이 하면, 오리엔테이션 플랫의 결정방위를 마스크위치맞춤에서 유효하게 이용할 수 있다.
또한, 실리콘단결정은 입방정계이기 때문에, 도 7a에 예시한 방위관계와 등가인 관계에 있는 실리콘 웨이퍼에 대해서도, 마찬가지의 효과가 성립한다.
이상과 같이, 도 7a에 나타내는 바와 같은 실리콘 웨이퍼내에, 트렌치의 길이방향이 오리엔테이션 플랫으로서 형성된 면의 법선방향과 평행하게, 또는 오리엔테이션 플랫으로서 형성된 면의 법선방향으로 직교하는, 웨이퍼표면내에 포함되는 결정축과 평행이 되도록, 도 1의 수직형 MOSFET을 형성하는 것이 바람직하다고 할 수 있다. 그러나, 도 6a에 나타낸 일반적인 실리콘 웨이퍼를 사용하는 경우라도, 도 1∼도 4에 대해서 설명한 효과는 마찬가지로 얻을 수 있고, 도 6a의 실리콘 웨이퍼를 이용하는 것도 역시 가능하다. 그런 의미에서는 모재로서의 실리콘 웨이퍼로서 도 7a에 표시된 것을 사용하는 것은, 본 발명의 본질에 있어서 필수적인 요건은 아니라고 할 수있다.
또, 트렌치의 길이방향을 <100> 방향에 평행하게 설정하는 기술자체는, 일본 특허공고 평4-47988호 공보에 개시되어 있다.
이상 설명한 바와 같이, 이 실시예에서는 최적의 산소농도(12E17∼20E17(atoms/cm3))의 산소를 포함하는 매우 저저항(비저항은 0.002∼0.006Ωcm)인 반도체 기판(1)과, 그 표면상에 에피택셜성장시킨 층(10)을 갖는 실리콘 웨이퍼를 사용하고 있기 때문에, ON저항을 최적화하면서 인트린식 게터링(intrinsic gettering)효과를 충분히 기능킬 수가 있고, 이에 따라 드레인·소스사이의 리이크전류의 발생을 방지하며, 또한 게이트 산화막의 내압특성의 저하를 방지할 수 있다. 그 때문에, 수율을 비약적으로 향상시킬 수 있는 전력용 반도체 장치의 제조방법을 제공하는 것도 가능하게 된다. 이 점을 실시예 2로 해서 이하에 상세하게 설명한다.
한 편, 실시의 형태 1에서 설명한 기술적사상은, 도 1의 트렌치 게이트형 수직형 MOSFET뿐만 아니라, 평면게이트형 수직형 MOSFET나 다이오드등의 다른 파워디바이스에도 적용이 가능한 외에, 도 1로 바꿔 제 1 도전형을 p형, 제 2 도전형을 n 형으로 해서 구성하는 경우에도 적용이 가능하다.
(실시예 2)
실시예 2에서는, 실시예 1로 구현화된 본 발명에 관한 전력용 반도체 장치의 일례인 트렌치 게이트를 갖는 수직형 MOSFET의 제조방법에 관해서 언급한다.
여기서, 도 8은 본 발명의 실시예 2에 관계되는, 트렌치 게이트 구조를 갖는 수직형 MOSFET가 실리콘 웨이퍼를 모재로 하는 반도체 기판상에 복수개 형성되어 있는 모양을 나타내는 평면도이며, 후술하는 도 9a, 9b, 9c는 각각 도 8중에 나타내는 a-a'선, b-b'선, c-c'선에서의 각부분의 구조의 종단면도이며, 각 부분을 각각, 셀부, 인상부, 외주부라고 부르기로 한다. 또한, 후술하는 도 10∼도 13에서의 A, B, C의 관계도 마찬가지로 한다.
또한, 실시예 2에 관계되는 MOSFET에서, 인상부 및 MOSFET가 복수개 형성된 외주부에, 필드플레이트 구조를 형성함으로써, 후술하는 제 4 주표면 3S2 근방의 공핍층단의 전계가 완화되고, 전력용 반도체로서의 고내압화가 실현되고 있다. 즉, 후술하는 도 13b 및 도 13c에서의 p형층(13)과 산화막(15)과 도전층(11)이 필드플레이트구조를 형성함으로써, 고내압화가 실현되어 있는 것이다.
또, 도 8에 있어서, 부호 18은 게이트층이고, 부호 19는 게이트층(18)과 외부제어회로를 잇는 알루미늄배선이다.
(제 1 공정)
본공정에서는, 12E17 atoms/cm3이상, 20E17 atoms/cm3이하의 산소농도를 갖는 제 1 도전형 반도체 기판(1)(도 1참조)을 준비한다. 여기서, 반도체 기판(1)의 불순물농도는, 후술하는 제 1 도전형 제 1 에피택셜 성장층(2)(도 1참조)에 비하여 고농도이고, 반도체 기판(1)의 비저항은, 0.006Ω cm 이하가 되도록 설정되어 있다. 또한 반도체 기판(1)은, 도 7a에 나타내는 결정방위를 갖는 웨이퍼이며, 후술하는 공정에서 형성되는 트렌치의 길이방향은, 여기서는 도 7b에 나타낸 방향으로 규정된다. 또한, 본 실시예 2에서는, 제 1 도전형은 n형이고, 반도체 기판(1)은 As(비소)를 제 1 도전형의 불순물(도우너)로서 포함하고 있지만, n형 도전형을 실현하는 다른 불순물, 예컨대 P(인)등이라도 된다.
(제 2 공정)
본 공정은, 반도체 기판(1)의 주표면상에 제 1 도전형 에피택셜 성장층을 형성하는 공정이며 아래와 같이 실현된다.
도 9에 나타낸 바와 같이, 반도체 기판(1)의 제 2 주표면 1S2상에, 에피택셜 성장법에 의해서 제 1 도전형 에피택셜 성장층(10)이 형성된다. 여기서, 에피택셜 성장층(10)의 막두께 t는 20㎛ 이하로 설정된다.
또한, 도 9b 및 c에 나타낸 바와 같이, 에피택셜 성장층(10)의 표면상에 열산화법에 의해 산화막(12)이 형성된 뒤, 포토리소그래피기술을 사용하여 선택적으로, 개공(16, 17)이 형성된다. 개공(16, 17)을 이용하여 이온주입기술에 의해, 도 9b에 나타내는 트렌치 인상부 및 도 9c에 나타내는 외주부에, 제 2 도전형 p형층(13)이 소정의 깊이까지 형성된다. 또, 제 2 도전형 불순물로서 B(붕소)등을 사용함으로서 상기 p형층(13)을 형성하고 있다. 또한, p형층(13)의 농도는, 후술하는 확산층(3)의 불순물농도보다도 낮게 설정된다.
(제 3 공정)
본 공정은, 에피택셜 성장층(10)의 표면에서 그 내부로 향하여 제 2 도전형(4)의 불순물층을 형성하고, 제 1 도전형 제 1 에피택셜 성장층(2)(도 1 참조)과 제 2 도전형 확산층(3)을 형성하는 공정이다. 또한 본 공정은, 확산층(3)(도 1 참조)의 표면에서 제 1 에피택셜 성장층(2)의 내부에 이르기까지 트렌치(6)를 형성하는 공정과, 트렌치(6)(도 1 참조)의 저면(6B)상 및 벽면(6W) 상에 전면적으로 산화막(5)(도 1참조)을 형성하는 공정을 구비하고 있다. 구체적으로는 아래와 같이 실현된다.
우선, 도 9b, 9c에 나타낸 셀부 및 인상부의 산화막(12)은, 도 10a 및 도 10b에 나타낸 바와 같이 제거된다.
다음에, 에피택셜 성장층(10)의 표면에서 그 내부로 향하여, 제 2 도전형 불순물, 예컨대 B(붕소)를 주입 확산함에 의해, 도 10a∼10c에 나타낸 바와 같이, 소정의 깊이까지 제 2 도전형 확산층(3)이 형성된다. 여기서, 상기한 제 1 도전형 에피택셜 성장층을 제 1 에피택셜 성장층(2)이라고 부른다면, 제 2 도전형 확산층에 대해서는, 그것이 에피택셜 성장층을 모재로서 형성되는 점을 감안하여, 해당 확산층을 제 2 에피택셜 성장층(3)이라 정의하는 것도 가능하다. 즉, 이하의 설명에서, 에피택셜 성장층(10)은 제 1 에피택셜 성장층(2)과, 확산층(3)과, p형층(13)을 포함하게 된다. 여기서, 제 1 에피택셜 성장층(2)의 제 1 주표면 2S1은 반도체 기판(1)의 제 2 주표면 1S2와 제 1 계면을 이루는 한편, 제 1 주표면 2S1와 대향하는 제 1 에피택셜 성장층(2)의 제 2 주표면 2S2는, 확산층(3)의 제 3주표면 3S1과 제 2 계면을 이루고 있다.
또한, 도 10b에 나타낸 바와 같이, 인상부의 p형층(13) 위에는, 두꺼운 산화막(15)이 형성된다.
다음에, 도 11a∼c에 나타낸 바와 같이, 확산층(3)의 표면내, 즉, 확산층(3)의 제 3주표면 3S1에 대향한 제 4주표면 3S2 면내에, 포토리소그래피기술을 사용하여 선택적으로 고농도의 n형불순물, 예컨대 As(비소)를 주입함으로써, 제 1 에피택셜 성장층(2)에 접하지 않은 소스층(4)이 소정의 깊이까지 형성된다. 다음에, 에피택셜 성장층(10)의 표면상에 산화막(14)이 형성된다.
그리고, 확산층(3)의 제 4주표면 3S2로부터 내부로 향하여, 이하에 설명한 바와 같이 해서, 트렌치(6)가 형성된다.
즉, 도 12에 나타낸 바와 같이, 확산층(3)의 제 4주표면 3S2로부터 제 2 계면을 넘어서 제 1 에피택셜 성장층(2)의 내부에 이를 때까지, 포토리소그래피기술 및 드라이에칭기술을 사용하여 선택적으로 트렌치(6)가 형성된다. 이 때, 트렌치(6)는 소스층(4)을 분단하는 형상으로 형성되지만, 제 2 에피택셜층(3)내의 트렌치(6)의 다리부 6C에는 여전히 소스층(4)이 남겨져 있다.
도한, 도 12a, 12b에 나타낸 바와 같이, 트렌치(6)의 저면(6B) 및 해당 저면(6B)을 둘러싸는 트렌치(6) 벽면(6W)의 위에, SiO2막으로 이루어지는 게이트 산화막(5)이 전면적으로 형성된다.
(제 4 공정)
본 공정에서는, 우선, 도 13a, 13b에 나타낸 바와 같이, 산화막(5)의 상면내지 표면상에 전면적으로, 도전층인 트렌치 매립층(11)이 트렌치(6)내에 충전된다. 이 때, 도 13b에 나타낸 바와 같이, 인상부에서는 이 도전층(11)이 트렌치(6)로부터 산화막(14) 및 (15)상에도 형성되어, 도시하지 않은 게이트전극에 연결 된다. 또, 본 발명에서는, 도전층(11)은 고농도의 제 1 도전형불순물을 포함하는 다결정실리콘이 사용되지만, 알루미늄등의 금속을 사용해도 된다.
다음에, 도전층(11)이 노출하고 있는 상면을 피복하도록 산화막이 형성되고, 산화막(14) 및 산화막(15)이 일체가 된다. 또한, 도시는 하지 않지만, 일체가 된 산화막(14)상에 PSG 등의 층간절연막(9)(도 1참조)이 형성된다. 다음에, 포토리소그래피기술 및 에칭기술에 의해서, 도전층(11)상 및 소스층(4) 일부의 위 이외의 산화막(14) 및 층간절연막(9)이 제거되어, 제 4주표면 3S2의 다른 부분이 노출된다. 노출한 제 4주표면 3S2의 다른 부분과 층간절연막(9)을 피복하도록 소스 전극(8)(도 1 참조)이 형성되고, 또한, 반도체 기판(1)의 제 1 주표면 1S1상에는 드레인 전극(7)(도 1 참조)이 형성된다. 이와 같이 하여, 도 1에 나타내는 본 발명에 관한 트렌치 게이트를 갖는 수직형 MOSFET이 완성한다.
그런데, 상술한 제 1공정∼제 4공정에서는, 인트린식 게터링(intrinsic gettering) 공정은 독립된 공정으로서 규정되어 있지 않다. 그 이유에 관해서 이하에 서술한다.
예컨대, 상술한 제 2공정중의 P 형층(13)을 형성하는 공정은, 제 2 도전형인 p형 불순물의 주입후, 1200℃에서 1시간의 열처리공정을 포함하고 있다. 마찬가지로 제 3공정중의 확산층(3)의 형성공정은, 1100℃에서 2시간의 열처리공정을 포함하고 있고, 이와 같이 제 1공정∼제 4공정에는, 고온열처리공정이 포함되어 있다. 인트린식 게터링(intrinsic gettering)공정은 이들 열처리공정을 이용하고 있고 제조프로세스중의 이용가능한 공정을 적극적으로 또한 유효하게 이용하고 있다. 이것에 의해 독립된 새로운 공정을 설치하는 일 없이, 인트린식 게터링 공정의 실용성·범용성을 실현하고 있는 것이다.
이상과 같이, 이 실시예 2에 관계되는 제조방법에 의하면, 고농도의 제 1 도전형(n형)의 반도체 기판상에, 제 1 도전형 에피택셜 성장층 및 제 2 도전형(p형)의 확산층이 형성되어, 상기 반도체 기판은 12E17 atoms/cm3이상, 20E17 atoms/cm3이하의 산소농도를 가지고, 그 비저항은 0.006Ω cm 이하가 되도록 설정되어 있기 때문에, 제조프로세스중의 열처리공정에서 인트린식 게터링효과를 충분히 발휘하여, 에피택셜 성장층내부에 생기는 금속오염이나 결정결함을 충분히 감소시키는 일이 가능하게 된다. 이에 따라, 에피택셜 성장층 내부에 생길 수 있는 리이크전류를 충분히 저감하고, 그 때문에 주내압의 열화를 방지할 수 있는 신규의 구조의 반도체 장치를 제조할 수 있다.
또한, 본 실시예 2에 관계되는 제조방법에 의하면, 상기 에피택셜 성장층을 갖는 상기 반도체 기판에 트렌치구조를 갖는 반도체 장치에 있어서, 상술의 효과와 동시에 산화막내압특성도 안정화시킬 수가 있고, 트렌치 게이트 구조의 이점을 최대한으로 발휘할 수 있는 구조의 반도체 장치를 제조할 수 있다.
또, 본 실시예 2에서는, 고농도 n형 실리콘기판상에 n형 에피택셜 성장층을 성장시키는 경우에 관해서 설명하였지만, 고농도 p형 실리콘기판에 p형 에피택셜 성장층을 성장시키는 경우에 관해서도 본 발명의 제조방법을 기본적으로 적용할 수 있는 것은 물론이고, 이 경우에도 동일한 효과를 얻는다.
(1) 본 발명에 의하면, 제 2 도전형 확산층과 제 1 도전형 제 1 에피택셜 성장층이 PN 접합을 형성하고 있고, 제 1 에피택셜 성장층은 제 1 도전형 반도체 기판의 주표면상에 형성되어 있기 때문에, 확산층과 반도체 기판과의 사이에 항복전압(주내압)미만의 역방향바이어스전압이 인가되어 있는 경우에는, 반도체 기판과 제 1 에피택셜 성장층 및 확산층으로 이루어지는 벌크내에 전류가 흐르지 않는다. 그러나, 에피택셜 성장층내에는, 해당 전력용 반도체 장치의 제조프로세스공정중에 있어서, (가) 제조장치의 먼지등에 의한 금속오염이나, (나) 드라이에칭등에 의한 손상에 기인하는 결정결함이 발생하여, 이것들이 리이크전류의 발생원이 된다. 즉, 상기 (나)에 기인하여 에피택셜 성장층이라는 벌크내에 결정결함이 생기면, 결정결함이 에너지밴드갭 사이에 깊은 에너지준위를 형성하게 되기 때문에, 재결합에 의한 리이크전류가 생긴다. 더구나, 상기 (가)에 기인하여 Fe나 Cu 등의 중금속의 불순물이 에피택셜 성장층내에 침입하면, 이들 불순물은 상기 결정결함에 의해 트랩되어 리이크전류가 생긴다. 이 때문에, ① 반도체 기판과 에피택셜 성장층과의 사이에 리이크전류가 발생하고, 이 리이크전류는 상기 역방향바이어스전압이 커짐에 따라서 증대하기 때문에, PN 접합을 갖는 해당 전력용 반도체 장치의 역방향 바이어스특성이 열화한다. ② 더구나, 상기 (가), (나)의 효과가 현저할 때는 리이크전류는 현저하게 커지기 때문에, 주내압자체가 저하한다고 하는 문제도 생긴다. 그러나, 본 발명에서는, 산소가 불순물로서 반도체 기판내에 포함되고 있기 때문에, 반도체 기판내에 결정결함이 생긴다. 이 때문에, 반도체 기판내의 결정결함에 의한 인트린식 게터링효과가 생겨, 에피택셜 성장층내의 리이크전류의 발생원인 금속오염이나 결정결함은 감소한다. 그런데, 반도체 기판내에 형성되는 결정결함은 산소농도에 비례하고 있기 때문에, 산소농도가 비교적 낮으면 반도체 기판내의 O2핵의 검출이 감소하기 때문에, 인트린식 게터링(intrinsic gettering) 효과가 저하한다. 그러나, 본 발명에서는, 산소농도가 12E17 atoms/cm3이상의 값으로 설정되어 있기 때문에, 반도체 기판내에 생기는 O2핵 석출량이 최적화되어, 인트린식 게터링효과의 저하가 방지된다. 이 때문에, 해당 게터링효과가 현저히 현출한 결과 에피택셜 성장층내의 결정결함등이 실효적으로 감소하고, 리이크전류의 발생이 억제되어 현저히 저하하는 결과, 주내압의 열화도 방지된다고 하는 효과를 얻을 수 있다.
(2) 본 발명에서는, 에피택셜 성장층내에 트렌치구조가 형성되어 있기 때문에, 산화막과 에피택셜 성장층과의 계면에 결정결함이 발생하기 쉽고, 해당 계면부분에 강한 응력이 인가되면, 산화막의 막질(절연성)이 열화한다고 하는 새로운 문제점이 발생한다. 그 때문에, 산화막을 수직형 MOSFET의 트렌치 게이트용 산화막으로 사용할 때에는, 게이트 산화막 내압특성이 열화한다고 하는 문제점을 야기한다. 그러나, 본 발명에 의하면, 반도체 기판내에 함유되는 산소농도가 12E17 atoms/cm3이상으로 설정되어 있기 때문에, 반도체 기판내에 생기는 결정결함을 최적의 양으로 제어할 수 있어, 이에 의해 인트린식 게터링(intrinsic gettering) 효과가 충분히 발휘되는 결과, 산화막과 에피택셜 성장층과의 계면근방에 생기는 결정결함이 충분히 감소되어, 게이트 산화막의 내압이 비약적으로 증대된다고 하는 효과를 얻을 수 있다.
(3) 본 발명에 의하면, 반도체 기판내의 산소농도는 12E17atoms/cm3이상 20E17 atoms/cm3이내의 값으로 제어되어 있다. 이 때문에, 반도체 기판내에 생기는 결정결함에 의한 인트린식 게터링 효과를 충분히 발휘시키는 것이 가능해지고, 에피택셜 성장층의 벌크내에 생기는 결정결함등이나 산화막과 에피택셜 성장층의 계면근방에 생기는 결정결함을 현격하게 감소화하여, 리이크전류 불량율의 개선 및 산화막내압의 개선을 도모할 수 있다. 덧붙여서, 본 발명에 의하면, 반도체 기판내의 비저항을 0.006Ω·cm 이하의 범위내로 제어할 수가 있고, 해당 비저항의 증대화에 기인하는 소자의 ON저항의 증대화를 억제하여, ON 저항을 적정한 소정범위내로 제어할 수 있다고 하는 효과도 동시에 얻을 수 있다. 즉, 산소농도의 증대화에 의해서 인트린식 게터링 효과가 증대화하는 반면, 반도체 기판내의 제 1 도전형 불순물의 농도가 감소하기 때문에, 반도체 기판의 저항이 증가하여 벌크내를 흐르는 전류에 관한 ON 저항을 반대로 증가시켜버린다고 하는 문제점을 현재화시키고 만다. 그래서, 본 발명에서는, 산소농도의 상한치도 적정화하고 있는 것이고, 이것 의해, 반도체 기판의 저항의 증대화를 방지하면서 상기 인트린식 게터링 효과를 충분히 발휘시키는 것이 가능해진다.
(4) 본 발명에서는, 반도체 기판의 비저항이 0.006Ω·cm 이하가 되도록 반도체 기판내의 산소농도가 제어되어 있기 때문에, 극히 낮은 저항의 반도체 기판을 실현하면서, 해당 반도체 기판내에 효과적으로 결정결함을 발생시켜 인트린식 게터링 효과를 수직형 MOSFET 등의 디바이스에 충분히 발휘시키는 것이 가능해진다.
(5) 본 발명에 의하면, 실용적인 As를 불순물로 하고 있기 때문에, 비저항이 0.002Ωcm∼0.006Ω·cm의 범위내에 있는 반도체 기판을 실현할 수 있다.
(6) 본 발명에 의하면, 에피택셜 성장층의 두께를 20㎛ 이하로 설정하고 있기 때문에, 소자의 전저항에 대한 에피택셜 성장층내의 벌크저항의 비율을 현격하게 감소시켜, 채널저항에서 소자의 전저항의 값을 결정하는 것이 가능해진다. 따라서, 본 발명에서는 평면형게이트의 경우와 비교하여 ON저항을 더 한층 감소시킬 수 있다고 하는, 트렌치 게이트 구조의 이점을 충분히 발휘시키는것이 가능해진다.
(7) 본 발명에 의하면, 반도체 기판의 모재를 이루는 실리콘 웨이퍼의 오리엔테이션 플랫의 결정방위와 트렌치의 길이방향과의 관계를 적정하게 설정하고 있기 때문에, 트렌치의 벽면 및 저면에 형성되는 산화막의 막두께를 균일화 할 수 있어, 산화막의 내압특성을 향상시킬 수 있다고 하는 효과를 나타낸다.
(8) 본 발명에 의하면, i) 트렌치 게이트 구조의 이점을 유효하게 발휘시킬 수가 있다는, ii) 매우 낮은 저항의 반도체 기판을 실현하면서 인트린식 게터링 효과를 충분히 발휘시키고, 전력용 반도체 장치의 ON저항의 증대화를 방지하면서, 전력용 반도체 장치의 리이크전류불량율을 개선하여 주내압저하를 방지함과 동시에, 산화막내압특성을 향상할 수 있다고 하는 효과를 발휘한다.

Claims (3)

  1. 제 1 도전형 불순물과 산소를 구비한 반도체 기판(1)과,
    상기 반도체 기판의 주표면(1S2)과 제 1 계면을 이루는 제 1 주표면(2S1)과, 상기 제 1 주표면에 대향한 제 2 주표면(2S2)을 구비한 상기 제 1 도전형의 에피택셜 성장층(2)과,
    상기 에피택셜 성장층의 상기 제 2 주표면과 제 2 계면을 이루는 제 3 주표면(3S1)과, 상기 제 3 주표면에 대향한 제 4 주표면(3S2)을 구비한 제 2 도전형의 반도체층(3)을 구비하고,
    상기 산소의 농도는 12E17 atoms/cm3이상으로 설정되어 있는 것을 특징으로 하는 전력용 반도체 장치.
  2. 비소와 산소를 불순물로서 구비한 반도체 기판(1)과,
    상기 반도체 기판의 주표면(1S2) 상에 형성되고, 그것의 두께(t)가 20μm 이하인 에피택셜 성장층(10)과,
    상기 에피택셜 성장층의 표면에서 그 내부를 향해 형성된 트렌치(6)와,
    상기 트렌치의 저면(6B) 및 벽면(6W) 상에 전면적으로 형성된 산화막(5)을 구비하고,
    상기 에피택셜 성장층은,
    상기 반도체 기판의 상기 주표면 상에 형성된 제 1 도전형의 제 1 에피택셜 성장층(2)과,
    상기 제 1 에피택셜 성장층 내에 확산되어 형성된 제 2 도전형의 확산층을 구비하고,
    상기 산소의 농도는, 상기 반도체 기판의 비저항이 0.002Ω cm∼0.006Ω cm의 범위가 되도록 설정되어 있는 것을 특징으로 하는 전력용 반도체 장치.
  3. 12E17 atoms/cm3이상의 농도를 갖는 산소를 구비한 제 1 도전형의 반도체 기판(1)을 준비하는 제 1 공정과,
    상기 반도체 기판의 주표면(1S2) 상에 상기 제 1 도전형의 에피택셜 성장층(10)을 형성하는 제 2 공정과,
    상기 에피택셜 성장층의 표면에서 그 내부를 향해 제 2 도전형의 불순물층을 형성하고, 상기 제 1 도전형의 제 1 에피택셜 성장층과 상기 제 2 도전형의 확산층을 형성하는 제 3 공정과,
    상기 확산층의 표면 상에 막(8)을 형성하는 제 4 공정을 구비한 것을 특징으로 하는 전력용 반도체 장치의 제조방법.
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