JPH0321066A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0321066A JPH0321066A JP15622489A JP15622489A JPH0321066A JP H0321066 A JPH0321066 A JP H0321066A JP 15622489 A JP15622489 A JP 15622489A JP 15622489 A JP15622489 A JP 15622489A JP H0321066 A JPH0321066 A JP H0321066A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000003860 storage Methods 0.000 title abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体記憶装置の構造、特にα線対策を施した
半導体記憶装置の構造に関するものである。
半導体記憶装置の構造に関するものである。
（口）従来の技術
第３図は従来例に係るブレーナ型の１トランジスタダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）の構造断
面図である。図において、（１）はＰ型Ｓｉ基板、（３
）は１トランジスタＤＲＡＭのｎチ勺ンネル型トランジ
スタのゲート電極であってワードラインに接続している
。また（６）と（７）はそのトランジスタのソース・ド
レイン（Ｎ型領域）であり、（４〉はセルプレート，〈
５〉はビットラインである。（８〉は１トランジスタＤ
ＲＡＭに隣接する別の、例えばワード線選択用論理回路
を構成するトランジスタのゲートであり、（１１）と（
１２）はそのドレイン・ソース，（９）と（１０）はそ
れらの端子である。
ナミックランダムアクセスメモリ（ＤＲＡＭ）の構造断
面図である。図において、（１）はＰ型Ｓｉ基板、（３
）は１トランジスタＤＲＡＭのｎチ勺ンネル型トランジ
スタのゲート電極であってワードラインに接続している
。また（６）と（７）はそのトランジスタのソース・ド
レイン（Ｎ型領域）であり、（４〉はセルプレート，〈
５〉はビットラインである。（８〉は１トランジスタＤ
ＲＡＭに隣接する別の、例えばワード線選択用論理回路
を構成するトランジスタのゲートであり、（１１）と（
１２）はそのドレイン・ソース，（９）と（１０）はそ
れらの端子である。
次に、第３図に示すＤＲＡＭの動作について説明するが
、Ｓｉ基板（１）には−３Ｖ，セルプレート（４）にＬ
ｉ２ ． ５ Ｖが定電圧として印加されている。
、Ｓｉ基板（１）には−３Ｖ，セルプレート（４）にＬ
ｉ２ ． ５ Ｖが定電圧として印加されている。
まず「Ｈ」レベル情報を書込む場合には、ビットライン
（５〉を「Ｈ」レベル電圧を印加し、更にワードライン
（３）を５■に設定することにより、ソース・ドレイン
領域（６〉を「Ｈ」レベル電圧に引上げる。次いでワー
ドライン（３）をＯｖに設定してトランジスタをオフす
ることにより、ｒＨ」レベル情報を記憶する。
（５〉を「Ｈ」レベル電圧を印加し、更にワードライン
（３）を５■に設定することにより、ソース・ドレイン
領域（６〉を「Ｈ」レベル電圧に引上げる。次いでワー
ドライン（３）をＯｖに設定してトランジスタをオフす
ることにより、ｒＨ」レベル情報を記憶する。
また「Ｌ」レベル情報を書込む場合には、ビットライン
（５〉を「Ｌ」レベル電圧にし、前述と同様な動作によ
り書込むことができる。
（５〉を「Ｌ」レベル電圧にし、前述と同様な動作によ
り書込むことができる。
（ハ）発明が解決しようとする課題
ところで書込まれた情報は、少なくとも次のリフレッシ
ュ動作が行われるまでは、記憶されていることが要求さ
れる。
ュ動作が行われるまでは、記憶されていることが要求さ
れる。
しかし第３図に示す従来例の構造によれは、以下に説明
するように、情報が消えて正常な機能を果たせないとい
う問題がある。
するように、情報が消えて正常な機能を果たせないとい
う問題がある。
例えば、ゲート（８）に電圧が印加されてトランジスタ
が飽和動作するとき、ドレイン・ソースく１１） ，
（１２）のドレイン（１１）側のｐ−ｎ接合付近で正孔
・電子対が発生し、大部分の電子はドレイン側へまた犬
部分の正孔は基板（１〉へ流れる。しかし極く一部の電
子は基板（１〉中を拡散し、′Ｈ」レベル電圧のソース
・ドレイン領域（６）内に流入する。このため記憶して
いる「Ｈ」レベル電圧を低下させたり、あるいはｒ Ｌ
，レベルに変化させるという問題がある。
が飽和動作するとき、ドレイン・ソースく１１） ，
（１２）のドレイン（１１）側のｐ−ｎ接合付近で正孔
・電子対が発生し、大部分の電子はドレイン側へまた犬
部分の正孔は基板（１〉へ流れる。しかし極く一部の電
子は基板（１〉中を拡散し、′Ｈ」レベル電圧のソース
・ドレイン領域（６）内に流入する。このため記憶して
いる「Ｈ」レベル電圧を低下させたり、あるいはｒ Ｌ
，レベルに変化させるという問題がある。
またα線が突入して基板（１）内に正札・電子対が発生
すると、同様に電子がソース・ドレイン（６）内に流入
して記憶情報を反転させるという問題がある。
すると、同様に電子がソース・ドレイン（６）内に流入
して記憶情報を反転させるという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、記憶情報の保持能力を高めることのできる半導体記
憶装置の提供を目的とする。
り、記憶情報の保持能力を高めることのできる半導体記
憶装置の提供を目的とする。
（二）課題を解決するための手段
本発明は、第１導電型の半導体基板内に第２導電型のウ
ェルが形成され、該第２導電型のウェル内に第１導電型
のウェルが形成され、該第１導電型のウエル内に記憶素
子が形成されていることを特徴とする半導体記憶装置に
よって解決される。
ェルが形成され、該第２導電型のウェル内に第１導電型
のウェルが形成され、該第１導電型のウエル内に記憶素
子が形成されていることを特徴とする半導体記憶装置に
よって解決される。
（ホ〉作用
本発明によれば、第１導電型の半導体基板内に第２導電
型のウエルを形成し、またとのウェル内３ー −４− に第１導電型のウエルを形成し、この第１導電型のウエ
ル内に半導体記憶素子を形或している。
型のウエルを形成し、またとのウェル内３ー −４− に第１導電型のウエルを形成し、この第１導電型のウエ
ル内に半導体記憶素子を形或している。
このため、例えば半導体基板内で発生した第２導電型の
電荷を、前記第２導電型のウェルによって捕獲すること
ができる。これにより第１導電型のウェル内の半導体記
憶素子まで該第２導電型の電荷が到達するのを防止でき
る。従って半導体記憶素子に蓄積された情報としての電
荷を消滅させるのを防止することができる。
電荷を、前記第２導電型のウェルによって捕獲すること
ができる。これにより第１導電型のウェル内の半導体記
憶素子まで該第２導電型の電荷が到達するのを防止でき
る。従って半導体記憶素子に蓄積された情報としての電
荷を消滅させるのを防止することができる。
また、α線の突入により第１導電型のウェル内に発生し
た第２導電型の量荷が第２導電型のウェルによって捕獲
することができるので、半導体記憶素子の記憶情報とし
ての電荷が消滅するのを防止することができる。
た第２導電型の量荷が第２導電型のウェルによって捕獲
することができるので、半導体記憶素子の記憶情報とし
ての電荷が消滅するのを防止することができる。
（へ〉実施例
第１図および第２図を参照して木発明の一実施例を詳述
する。第１図は本発明に依る半導体記憶装置の構造を説
明する断面図であり、第２図Ａ乃至第２図Ｅはこの半導
体記憶装置の製造方法を説明する断面図である。
する。第１図は本発明に依る半導体記憶装置の構造を説
明する断面図であり、第２図Ａ乃至第２図Ｅはこの半導
体記憶装置の製造方法を説明する断面図である。
第２図Ａに示すように、Ｐ型Ｓｉ基板（２１〉上に熱酸
化により約７ ０ ０ ０ＡのＳｉｎ．膜（２２〉を形
成し、予定のウェル領域上のＳｉｎ，膜（２２〉をエッ
チング除去する。続いてこのＳｉｆｔ膜（２２）をマス
クとしてリンイ才ン（ＳＩＰ＋）を１ ５ ０ＫｅＶ，
６ Ｘ １ ０ ”ｃｍ−”でＳｉ基板（２１〉にイ
オン注入し、Ｎ，雰囲気で１２００°Ｃ， ５時間の
アニールをしてＮウエル（２３）を形成する。更に同じ
Ｓｉｎ．膜（２２）をマスクとしてボロンイ才ン（”Ｂ
”）を８０ＫｅＶ、８ Ｘ １ ０ ”ｃｍ−”でＮウ
ェル（２３）表面にイオン注入し、Ｎ，雰囲気で１１５
０℃、４時間のアニールをしてＰウェル（２４〉をＮウ
ェル（２３）内に形成する。従ってＰウェル（２４〉お
よびＮウェル（２３）は二重注入構造を有している。
化により約７ ０ ０ ０ＡのＳｉｎ．膜（２２〉を形
成し、予定のウェル領域上のＳｉｎ，膜（２２〉をエッ
チング除去する。続いてこのＳｉｆｔ膜（２２）をマス
クとしてリンイ才ン（ＳＩＰ＋）を１ ５ ０ＫｅＶ，
６ Ｘ １ ０ ”ｃｍ−”でＳｉ基板（２１〉にイ
オン注入し、Ｎ，雰囲気で１２００°Ｃ， ５時間の
アニールをしてＮウエル（２３）を形成する。更に同じ
Ｓｉｎ．膜（２２）をマスクとしてボロンイ才ン（”Ｂ
”）を８０ＫｅＶ、８ Ｘ １ ０ ”ｃｍ−”でＮウ
ェル（２３）表面にイオン注入し、Ｎ，雰囲気で１１５
０℃、４時間のアニールをしてＰウェル（２４〉をＮウ
ェル（２３）内に形成する。従ってＰウェル（２４〉お
よびＮウェル（２３）は二重注入構造を有している。
次に第２図Ｂに示す如く、Ｓｉｎ．膜（２２〉を除去し
た後所望のフィールド領域（２５）上に選択酸化法を用
いてＬＯＣＯＳ酸化膜（２６）を選択的に形戒する。選
択酸化法はＳｉＮ膜で素子形成領域（２７〉上を被覆し
た後、熱酸化法で厚いＬＯＧＯＳ酸化膜〈２６〉を形成
している。なおＬＯＧＯＳ酸化膜（２６）下には所望の
チヘ・ンネルストップ領域（図示せず）を形戒しておく
。
た後所望のフィールド領域（２５）上に選択酸化法を用
いてＬＯＣＯＳ酸化膜（２６）を選択的に形戒する。選
択酸化法はＳｉＮ膜で素子形成領域（２７〉上を被覆し
た後、熱酸化法で厚いＬＯＧＯＳ酸化膜〈２６〉を形成
している。なおＬＯＧＯＳ酸化膜（２６）下には所望の
チヘ・ンネルストップ領域（図示せず）を形戒しておく
。
次に第２図Ｃに示す如く、Ｐウェル（２４）上に蓄積容
量を形成する。基板（２１〉およびＰウェル（２４）の
素子形成領域（２７）表面をダミー酸化して、約５００
Ａのダミー酸化膜を形成し、レジスト層でＰウェル（２
４）の蓄積容量対向電極となる部分を残して被覆し、ヒ
素イ才ン（”ＡＳ”）を１ ２ ０ＫｅＶ， ２Ｘ Ｉ
Ｑ １４ｃｍ−’でイオン注入して蓄積容量対向電極
となるＮ＋型領域（２８）を形成する。続いてクミ酸化
膜を除去して、約１００Ａの容量絶縁膜（２９）を熱酸
化で形成する。更に減圧ＣＶＤ法により全面に第１のポ
リＳｉ膜を付着し、高濃度にリンドーブした後、Ｎ＋型
領域（２８）上のみに残して他をエッチング除去してセ
ルプレート電極（３０〉を形成する。なおセルプレート
電極（３０）表面は熱酸化して約２ ０ ０ ０Ａの酸
化膜（３１）で被覆する。
量を形成する。基板（２１〉およびＰウェル（２４）の
素子形成領域（２７）表面をダミー酸化して、約５００
Ａのダミー酸化膜を形成し、レジスト層でＰウェル（２
４）の蓄積容量対向電極となる部分を残して被覆し、ヒ
素イ才ン（”ＡＳ”）を１ ２ ０ＫｅＶ， ２Ｘ Ｉ
Ｑ １４ｃｍ−’でイオン注入して蓄積容量対向電極
となるＮ＋型領域（２８）を形成する。続いてクミ酸化
膜を除去して、約１００Ａの容量絶縁膜（２９）を熱酸
化で形成する。更に減圧ＣＶＤ法により全面に第１のポ
リＳｉ膜を付着し、高濃度にリンドーブした後、Ｎ＋型
領域（２８）上のみに残して他をエッチング除去してセ
ルプレート電極（３０〉を形成する。なおセルプレート
電極（３０）表面は熱酸化して約２ ０ ０ ０Ａの酸
化膜（３１）で被覆する。
次に第２図Ｄに示す如く、素子形成領域（２７）にＭＯ
Ｓトランジスタを形成するためにゲート電極（３２）を
形成する。先ず素子形成領域（２７）上の容量絶縁膜（
２９）を通してボロン（ＩＩＢ＋）を８０ＫｅＶ，６
Ｘ １ ０ ”ｃｍ一’でイオン注入して形成するＭＯ
Ｓトランジスタのしきい値電圧を調整した後、蓄積容量
部分を除いて容量絶縁膜（２９）をエッチング除去し、
ゲート酸化膜（３３）を約２５０Ａの厚みに熱酸化で形
成する。続いてゲート酸化膜（３３）上に第２のボリＳ
ｉ膜を減圧ＣＶＤ法により約３５００人の厚みに付着し
、高濃度にリンドープした後所望のパターンにエッチン
グしてＰウェル（２４）上および基板（２１）上のゲー
ト酸化膜（３３）上にゲート電極（３２）を形成してい
る。
Ｓトランジスタを形成するためにゲート電極（３２）を
形成する。先ず素子形成領域（２７）上の容量絶縁膜（
２９）を通してボロン（ＩＩＢ＋）を８０ＫｅＶ，６
Ｘ １ ０ ”ｃｍ一’でイオン注入して形成するＭＯ
Ｓトランジスタのしきい値電圧を調整した後、蓄積容量
部分を除いて容量絶縁膜（２９）をエッチング除去し、
ゲート酸化膜（３３）を約２５０Ａの厚みに熱酸化で形
成する。続いてゲート酸化膜（３３）上に第２のボリＳ
ｉ膜を減圧ＣＶＤ法により約３５００人の厚みに付着し
、高濃度にリンドープした後所望のパターンにエッチン
グしてＰウェル（２４）上および基板（２１）上のゲー
ト酸化膜（３３）上にゲート電極（３２）を形成してい
る。
更に第２図Ｅに示す如く、ゲート電極（３２〉をマスク
としてセルファラインによりリンイ才ン（ｓ１Ｐ”）を
６ ０ ＫｅＶ， ２ Ｘ １ ０ ”ｃｍ−’でイオ
ン注入してＮ一型のソース・ドレイン領域（３４）（３
５）（３６） （３７）を形成する。その後ゲート電極
（３２）の側面にサイドウ才−ル膜（３８）を形成し、
ヒ素イオン（７！Ａ，＋）を６０ＫｅＶ、５ Ｘ １
０ ”ｃｍ−”テイオン注入ｕてＮ＋型のソース・ドレ
イン領域（３９）（４０）（４１）（４２）を形成して
ＬＤＤ構造のＭＯＳトランジスタを形７ ８ 成ずる。Ｎウェル（２３）上のＮ＋型のコンタクト領域
（４３）は上述のヒ素イオン注入時に同時に形成し、Ｐ
ウェル（２４）上のＰ＋型のコンタクト領域（４４）ｕ
別工程のボロンイ才ン注入によって形成する。
としてセルファラインによりリンイ才ン（ｓ１Ｐ”）を
６ ０ ＫｅＶ， ２ Ｘ １ ０ ”ｃｍ−’でイオ
ン注入してＮ一型のソース・ドレイン領域（３４）（３
５）（３６） （３７）を形成する。その後ゲート電極
（３２）の側面にサイドウ才−ル膜（３８）を形成し、
ヒ素イオン（７！Ａ，＋）を６０ＫｅＶ、５ Ｘ １
０ ”ｃｍ−”テイオン注入ｕてＮ＋型のソース・ドレ
イン領域（３９）（４０）（４１）（４２）を形成して
ＬＤＤ構造のＭＯＳトランジスタを形７ ８ 成ずる。Ｎウェル（２３）上のＮ＋型のコンタクト領域
（４３）は上述のヒ素イオン注入時に同時に形成し、Ｐ
ウェル（２４）上のＰ＋型のコンタクト領域（４４）ｕ
別工程のボロンイ才ン注入によって形成する。
更にまた全面を減圧ＣＶＤ法により形戒した層間絶縁膜
（４５）を付着し、層間絶縁膜（４５〉をコンタクトエ
ッチングしてアルミニウｌ８あるいはボリザイド（ Ｗ
Ｓｉ． ， ＭＯＳｉ，等）により電極を形成する。
（４５）を付着し、層間絶縁膜（４５〉をコンタクトエ
ッチングしてアルミニウｌ８あるいはボリザイド（ Ｗ
Ｓｉ． ， ＭＯＳｉ，等）により電極を形成する。
即ち、Ｎウェル（２３）のコンタクト領域（４３）と接
触するＮウェルコンタクト電極（４６〉、Ｐウェル（２
４）のコンタクト領域（４４）と接触するＰウェルコン
タクト電極（４７）、メモリセルの転送用のＭＯＳＩ−
ランジスタのドレイン領域（４２）と接触するビット線
電極（４８）、基板（２１〉上のＭＯＳトランジスタの
ソース・ドレイン領域（３９）（４０）と接触ずるソー
ス・ドレイン電極（４９）（５０）を形成する。
触するＮウェルコンタクト電極（４６〉、Ｐウェル（２
４）のコンタクト領域（４４）と接触するＰウェルコン
タクト電極（４７）、メモリセルの転送用のＭＯＳＩ−
ランジスタのドレイン領域（４２）と接触するビット線
電極（４８）、基板（２１〉上のＭＯＳトランジスタの
ソース・ドレイン領域（３９）（４０）と接触ずるソー
ス・ドレイン電極（４９）（５０）を形成する。
次に第１図を参照して本発明の実施例に係る半導体記憶
装置の動作原理について説明する。
装置の動作原理について説明する。
基板（２１〉上のＭＯＳトランジスタのゲート電極（３
２）に印加する電圧によってＭＯＳ｝ランジスタがオン
・オフ動作するとき、ソース・ドレイン領域（３９）（
４０）のＰＮ接合付近で正孔・電子対が発生し、基板（
２１）内に拡散していく。しかし基板（２１）内を拡散
してメモリセルの形成されたＰウェル（２４）に侵入す
るとき、Ｎウェル（２３）を通過しなければならないが
、とのＮウェル（２３）は５Ｖに設定されているのでこ
こで電子が捕獲されて、電子はＰウェルク２４）に侵入
できない。このため蓄積容量に記憶された記憶情報に何
ら影響を与えない。
２）に印加する電圧によってＭＯＳ｝ランジスタがオン
・オフ動作するとき、ソース・ドレイン領域（３９）（
４０）のＰＮ接合付近で正孔・電子対が発生し、基板（
２１）内に拡散していく。しかし基板（２１）内を拡散
してメモリセルの形成されたＰウェル（２４）に侵入す
るとき、Ｎウェル（２３）を通過しなければならないが
、とのＮウェル（２３）は５Ｖに設定されているのでこ
こで電子が捕獲されて、電子はＰウェルク２４）に侵入
できない。このため蓄積容量に記憶された記憶情報に何
ら影響を与えない。
またα線の突入によってＰウェル（２４）に正孔・電子
対が発生した場合、この電子がメモリセルの蓄積容量に
記憶されたハイレベルの電圧を低下させるおそれがある
が、木発明ではＰウェル（２４〉を囲む様にＮウェル（
２３）を設けているので、α線により生成された電子は
Ｎウエル（２３）に捕獲される割合が高く、従来に比べ
て蓄積容量の電圧を低下させる可能性が大幅に低下する
。
対が発生した場合、この電子がメモリセルの蓄積容量に
記憶されたハイレベルの電圧を低下させるおそれがある
が、木発明ではＰウェル（２４〉を囲む様にＮウェル（
２３）を設けているので、α線により生成された電子は
Ｎウエル（２３）に捕獲される割合が高く、従来に比べ
て蓄積容量の電圧を低下させる可能性が大幅に低下する
。
（ト〉発明の効果
以上説明したように、本発明によれば半導体記憶素子を
形成している第１導電型のウェルの外側に、該第１導電
型ウェルを取囲むように第２導電型ウェルを設けること
により、第１導電型半導体基板内に発生した第２導電型
電荷や第１導電型ウェル内に発生した第２導電型電荷を
効果的に捕獲することができる。
形成している第１導電型のウェルの外側に、該第１導電
型ウェルを取囲むように第２導電型ウェルを設けること
により、第１導電型半導体基板内に発生した第２導電型
電荷や第１導電型ウェル内に発生した第２導電型電荷を
効果的に捕獲することができる。
このため半導体記憶素子が蓄積している情報を前記第２
導電型電荷から保護できるので、記憶機能を維持向上さ
せることが可能になり、従って半導体記憶装置の信頼性
の内上を図ることができる。
導電型電荷から保護できるので、記憶機能を維持向上さ
せることが可能になり、従って半導体記憶装置の信頼性
の内上を図ることができる。
第１図は本発明に依る半導体記憶装置を説明する断面図
、第２図Ａ乃至第２図Ｅは本発明に依る半導体記憶装置
の製造方法を説明する断面図、第３図は従来の半導体記
憶装置を説明する断面図である。
、第２図Ａ乃至第２図Ｅは本発明に依る半導体記憶装置
の製造方法を説明する断面図、第３図は従来の半導体記
憶装置を説明する断面図である。
Claims (3)
- （１）第１導電型の半導体基板内に第２導電型のウェル
が形成され、該第２導電型のウェル内に第１導電型のウ
ェルが形成され、該第１導電型のウェル内にメモリセル
が形成されていることを特徴とする半導体記憶装置。 - （２）第１導電型はＰ型であり、第２導電型はＮ型であ
ることを特徴とする請求項１記載の半導体記憶装置。 - （３）メモリセルはダイナミックランダムアクセスメモ
リ素子であることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15622489A JPH0321066A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15622489A JPH0321066A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321066A true JPH0321066A (ja) | 1991-01-29 |
Family
ID=15623073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15622489A Pending JPH0321066A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1989
- 1989-06-19 JP JP15622489A patent/JPH0321066A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
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