JPH07106432A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07106432A JPH07106432A JP5249008A JP24900893A JPH07106432A JP H07106432 A JPH07106432 A JP H07106432A JP 5249008 A JP5249008 A JP 5249008A JP 24900893 A JP24900893 A JP 24900893A JP H07106432 A JPH07106432 A JP H07106432A
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- JP
- Japan
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- film
- semiconductor device
- capacitor electrode
- memory cell
- ldd structure
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Abstract
(57)【要約】
【目的】 電荷保持時間が長く単位時間当りの記憶再書
き込み動作回数の少ない低消費電力の半導体装置とその
製造方法を提供する。 【構成】 シリコン基板11にゲート酸化膜13とゲート電
極14と低濃度拡散層19を形成した後、全面にエッチング
停止膜30を形成する。その後、容量電極コンタクト26と
容量電極20と容量絶縁膜21と対向電極22を形成する。こ
こでエッチング停止膜30を全面エッチングし、周辺回路
用のＭＯＳトランジスタにのみ高濃度拡散層18を形成す
る。メモリセル用トランジスタのＬＤＤ構造用の側壁保
護膜に起因する応力が発生せず、かつ、ＬＤＤ構造を形
成するためのドライエッチングのダメージが容量電極コ
ンタクト26に導入されないため、容量電極からシリコン
基板へ移動する電荷が少なくなる。
き込み動作回数の少ない低消費電力の半導体装置とその
製造方法を提供する。 【構成】 シリコン基板11にゲート酸化膜13とゲート電
極14と低濃度拡散層19を形成した後、全面にエッチング
停止膜30を形成する。その後、容量電極コンタクト26と
容量電極20と容量絶縁膜21と対向電極22を形成する。こ
こでエッチング停止膜30を全面エッチングし、周辺回路
用のＭＯＳトランジスタにのみ高濃度拡散層18を形成す
る。メモリセル用トランジスタのＬＤＤ構造用の側壁保
護膜に起因する応力が発生せず、かつ、ＬＤＤ構造を形
成するためのドライエッチングのダメージが容量電極コ
ンタクト26に導入されないため、容量電極からシリコン
基板へ移動する電荷が少なくなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に半導
体記憶装置の構造とその製造方法に関する。
体記憶装置の構造とその製造方法に関する。
【０００２】
【従来の技術】従来の技術を図を参照しながら説明す
る。
る。
【０００３】図２は、半導体装置の一種である随時記憶
保持動作の必要な読み出し書き込み可能な半導体記憶素
子（ＤＲＡＭ）の断面の一部を示している。
保持動作の必要な読み出し書き込み可能な半導体記憶素
子（ＤＲＡＭ）の断面の一部を示している。
【０００４】本半導体装置は、シリコン基板11と、シリ
コン基板11の表面の所定領域に選択酸化法（LOCOS）に
よって形成されたシリコン酸化膜12と、シリコン基板11
上のシリコン酸化膜12が形成されていない領域に形成さ
れたゲート酸化膜13と、ゲート酸化膜13上に形成された
ゲート電極14と、ゲート電極14上に形成された上部保護
膜15と、ゲート電極14の側部に形成された側壁保護膜16
と、MOSトランジスタ17のソースおよびドレインとなる
高濃度拡散層18と、MOSトランジスタ17のドレインの電
界を緩和する低濃度拡散層19と、容量電極20と、容量絶
縁膜21と、対向電極22と、容量電極20および対向電極22
形成時のエッチング停止膜23と、平坦化絶縁膜24と、ビ
ット線25と、容量電極コンタクト26と、ビット線コンタ
クト27により構成される。ＤＲＡＭの内部は回路の機能
上、情報を記憶しているメモリセル部28と、ＤＲＡＭの
外部とメモリセル部28と間で情報の受渡しを行う周辺回
路部29に区別される。
コン基板11の表面の所定領域に選択酸化法（LOCOS）に
よって形成されたシリコン酸化膜12と、シリコン基板11
上のシリコン酸化膜12が形成されていない領域に形成さ
れたゲート酸化膜13と、ゲート酸化膜13上に形成された
ゲート電極14と、ゲート電極14上に形成された上部保護
膜15と、ゲート電極14の側部に形成された側壁保護膜16
と、MOSトランジスタ17のソースおよびドレインとなる
高濃度拡散層18と、MOSトランジスタ17のドレインの電
界を緩和する低濃度拡散層19と、容量電極20と、容量絶
縁膜21と、対向電極22と、容量電極20および対向電極22
形成時のエッチング停止膜23と、平坦化絶縁膜24と、ビ
ット線25と、容量電極コンタクト26と、ビット線コンタ
クト27により構成される。ＤＲＡＭの内部は回路の機能
上、情報を記憶しているメモリセル部28と、ＤＲＡＭの
外部とメモリセル部28と間で情報の受渡しを行う周辺回
路部29に区別される。
【０００５】図２に示した従来の半導体装置の製造方法
は以下の通りである。シリコン基板11の所定の領域にシ
リコン酸化膜12が形成される。その後、シリコン酸化膜
12の形成されていない領域にゲート酸化膜13が形成さ
れ、その上にポリシリコン、ＨＴＯ（High Temperature
Oxide）が堆積され、フォトリソグラフィ法およびドラ
イエッチングによってゲート電極14および上部保護膜15
が形成される。ここでリンをイオン注入することにより
MOSトランジスタの低濃度拡散層19が形成される。さら
にＨＴＯが堆積され、マスクを用いずに全面をドライエ
ッチングによってエッチバックすることにより側壁保護
膜16が形成される。ここで、フォトリソグラフィ法によ
りメモリセル部28をレジストによりマスクし、砒素をイ
オン注入することにより周辺回路用のMOSトランジスタ1
7に高濃度拡散層18が形成される。この後、ＨＴＯが堆
積されエッチング停止膜23が形成される。フォトリシグ
ラフィ法およびドライエッチングによって容量電極コン
タクト26が形成される。ポリシリコンが堆積され、フォ
トリソグラフィ法およびドライエッチングによって容量
電極20が形成される。シリコン窒化膜が堆積され容量絶
縁膜21が形成される。再びポリシリコンが堆積されフォ
トリソグラフィ法およびドライエッチングによって対向
電極22が形成される。ＢＰＳＧが堆積され平坦化アニー
ルすることにより平坦化絶縁膜24が形成される。フォト
リソグラフィ法およびドライエッチングによってビット
線コンタクト27が形成される。ポリシリコンが堆積さ
れ、フォトリソグラフィ法およびドライエッチングによ
ってビット線25が形成される。
は以下の通りである。シリコン基板11の所定の領域にシ
リコン酸化膜12が形成される。その後、シリコン酸化膜
12の形成されていない領域にゲート酸化膜13が形成さ
れ、その上にポリシリコン、ＨＴＯ（High Temperature
Oxide）が堆積され、フォトリソグラフィ法およびドラ
イエッチングによってゲート電極14および上部保護膜15
が形成される。ここでリンをイオン注入することにより
MOSトランジスタの低濃度拡散層19が形成される。さら
にＨＴＯが堆積され、マスクを用いずに全面をドライエ
ッチングによってエッチバックすることにより側壁保護
膜16が形成される。ここで、フォトリソグラフィ法によ
りメモリセル部28をレジストによりマスクし、砒素をイ
オン注入することにより周辺回路用のMOSトランジスタ1
7に高濃度拡散層18が形成される。この後、ＨＴＯが堆
積されエッチング停止膜23が形成される。フォトリシグ
ラフィ法およびドライエッチングによって容量電極コン
タクト26が形成される。ポリシリコンが堆積され、フォ
トリソグラフィ法およびドライエッチングによって容量
電極20が形成される。シリコン窒化膜が堆積され容量絶
縁膜21が形成される。再びポリシリコンが堆積されフォ
トリソグラフィ法およびドライエッチングによって対向
電極22が形成される。ＢＰＳＧが堆積され平坦化アニー
ルすることにより平坦化絶縁膜24が形成される。フォト
リソグラフィ法およびドライエッチングによってビット
線コンタクト27が形成される。ポリシリコンが堆積さ
れ、フォトリソグラフィ法およびドライエッチングによ
ってビット線25が形成される。
【０００６】MOSトランジスタのゲート電極の幅が１μ
ｍよりも小さくなる場合において、低濃度拡散層がない
場合、MOSトランジスタを使用するとMOSトランジスタの
電気特性が劣化する。MOSトランジスタ17では低濃度拡
散層19を設けドレインの電界を緩和することによりMOS
トランジスタ17の特性劣化を防止している。MOSトラン
ジスタのドレインが低濃度と高濃度の拡散層から構成さ
れている構造をＬＤＤ（Lightly Doped Drain）構造と
いう。ＬＤＤ構造はゲート電極14に自己整合的に形成さ
れた側壁保護膜16をマスクとして高濃度拡散層18を形成
することによって実現される。
ｍよりも小さくなる場合において、低濃度拡散層がない
場合、MOSトランジスタを使用するとMOSトランジスタの
電気特性が劣化する。MOSトランジスタ17では低濃度拡
散層19を設けドレインの電界を緩和することによりMOS
トランジスタ17の特性劣化を防止している。MOSトラン
ジスタのドレインが低濃度と高濃度の拡散層から構成さ
れている構造をＬＤＤ（Lightly Doped Drain）構造と
いう。ＬＤＤ構造はゲート電極14に自己整合的に形成さ
れた側壁保護膜16をマスクとして高濃度拡散層18を形成
することによって実現される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
方法では、側壁保護膜16を形成するときに容量電極コン
タクト26が開口する位置の低濃度拡散層19にドライエッ
チングによるエッチングダメージが生じる。また側壁保
護膜16と低濃度拡散層19の接合点では応力が集中するた
め結晶欠陥が生じる。ドライエッチングによるダメージ
や応力集中による結晶欠陥は半導体の禁止帯中の局在準
位となりキャリアの発生中心および再結合中心として働
くため、容量電極20に蓄積された電荷が接合リーク電流
となってシリコン基板11に放出されやすい。容量電極20
に蓄積された電荷がシリコン基板11に放出されやすい場
合、電荷保持時間が短くなり単位時間当りの記憶情報の
再書き込み動作回数を減らすことができないため半導体
装置の消費電流を低減できない欠点があった。
方法では、側壁保護膜16を形成するときに容量電極コン
タクト26が開口する位置の低濃度拡散層19にドライエッ
チングによるエッチングダメージが生じる。また側壁保
護膜16と低濃度拡散層19の接合点では応力が集中するた
め結晶欠陥が生じる。ドライエッチングによるダメージ
や応力集中による結晶欠陥は半導体の禁止帯中の局在準
位となりキャリアの発生中心および再結合中心として働
くため、容量電極20に蓄積された電荷が接合リーク電流
となってシリコン基板11に放出されやすい。容量電極20
に蓄積された電荷がシリコン基板11に放出されやすい場
合、電荷保持時間が短くなり単位時間当りの記憶情報の
再書き込み動作回数を減らすことができないため半導体
装置の消費電流を低減できない欠点があった。
【０００８】前記欠点を解決する方法として、側壁保護
膜16の形成時にメモリセル部28にレジストによるマスク
を形成し、周辺回路部29のMOSトランジスタ17にのみ側
壁保護膜16を形成する方法が考えられるが、この場合フ
ォトリソグラフィ工程が増すため経済的に不利になる。
膜16の形成時にメモリセル部28にレジストによるマスク
を形成し、周辺回路部29のMOSトランジスタ17にのみ側
壁保護膜16を形成する方法が考えられるが、この場合フ
ォトリソグラフィ工程が増すため経済的に不利になる。
【０００９】本発明の目的は、半導体装置とその製造方
法に関し、従来のフォトリソグラフィ工程数を増すこと
なしに、電荷保持時間が長く単位時間当りの記憶再書き
込み動作回数を少なくできる半導体装置とその製造方法
を提供することにある。
法に関し、従来のフォトリソグラフィ工程数を増すこと
なしに、電荷保持時間が長く単位時間当りの記憶再書き
込み動作回数を少なくできる半導体装置とその製造方法
を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、上記従来の欠
点を解決するために、ＬＤＤ構造を有する周辺回路用の
トランジスタと、ＬＤＤ構造を有しないメモリセル用ト
ランジスタを有し、そのメモリセル用トランジスタの上
部に形成されたスタック型の容量を形成した後で、か
つ、そのスタック型の容量の上方に位置するビット線を
形成する前にＬＤＤ構造を有する周辺回路用のトランジ
スタの高濃度拡散層を形成することを特徴とする半導体
装置とその製造方法である
点を解決するために、ＬＤＤ構造を有する周辺回路用の
トランジスタと、ＬＤＤ構造を有しないメモリセル用ト
ランジスタを有し、そのメモリセル用トランジスタの上
部に形成されたスタック型の容量を形成した後で、か
つ、そのスタック型の容量の上方に位置するビット線を
形成する前にＬＤＤ構造を有する周辺回路用のトランジ
スタの高濃度拡散層を形成することを特徴とする半導体
装置とその製造方法である
【００１１】
【作用】本発明は上述の構成により、ＬＤＤ構造を形成
するための側壁保護膜の形成をメモリセル形成後に行う
ため、メモリセルの対向電極が自己整合的にマスクとな
りフォトリソグラフィ工程を用いずにメモリセル用トラ
ンジスタにＬＤＤ構造用の側壁保護膜が形成されない。
このため側壁保護膜とシリコン基板との接合点がなく、
この接合点に起因する応力が発生せず結晶欠陥が生成さ
れない。かつ、ＬＤＤ構造を形成するためのドライエッ
チングをメモリセル形成後に行うため、容量電極とシリ
コン基板との接合部がドライエッチング時の雰囲気に曝
されないため、容量電極とシリコン基板の接合部にドラ
イエッチングによるダメージが導入されない。応力によ
る結晶欠陥やドライエッチングによるダメージがないた
め、これらに起因する禁止帯中の局在準位が生成されず
容量電極からシリコン基板へ移動する電荷が少なくな
り、電荷保持時間が長く単位時間当りの記憶再書き込み
動作回数の少ない半導体装置をフォトリソグラフィ工程
を増すことなしに実現することができる。
するための側壁保護膜の形成をメモリセル形成後に行う
ため、メモリセルの対向電極が自己整合的にマスクとな
りフォトリソグラフィ工程を用いずにメモリセル用トラ
ンジスタにＬＤＤ構造用の側壁保護膜が形成されない。
このため側壁保護膜とシリコン基板との接合点がなく、
この接合点に起因する応力が発生せず結晶欠陥が生成さ
れない。かつ、ＬＤＤ構造を形成するためのドライエッ
チングをメモリセル形成後に行うため、容量電極とシリ
コン基板との接合部がドライエッチング時の雰囲気に曝
されないため、容量電極とシリコン基板の接合部にドラ
イエッチングによるダメージが導入されない。応力によ
る結晶欠陥やドライエッチングによるダメージがないた
め、これらに起因する禁止帯中の局在準位が生成されず
容量電極からシリコン基板へ移動する電荷が少なくな
り、電荷保持時間が長く単位時間当りの記憶再書き込み
動作回数の少ない半導体装置をフォトリソグラフィ工程
を増すことなしに実現することができる。
【００１２】
【実施例】以下本発明の一実施例における半導体装置及
びその製造方法について図面を参照しながら説明する。
びその製造方法について図面を参照しながら説明する。
【００１３】図１は、本発明の実施例における半導体装
置の製造方法の工程断面図である。図１（ａ）〜（ｄ）
において図２に示す従来例と同一箇所には同一符号を付
して説明を省略する。図１（ａ）に示すように、シリコ
ン基板11上にシリコン基板11の表面の所定領域にLOCOS
法によって形成した厚さ400nmのシリコン酸化膜12と、
膜厚12nmのゲート酸化膜13とを形成し、膜厚200nmの第
１のポリシリコン膜を堆積してこれにリンを拡散した
後、これの表面に膜厚250nmのＨＴＯを形成する。フォ
トレジスト（不図示）をマスクにしてＨＴＯと第１のポ
リシリコン膜を順次エッチングすることによりゲート電
極14および上部保護膜15を形成する。続いて、フォトレ
ジストを除去し、低濃度のｎ型の不純物のイオン注入を
行って低濃度拡散層19を形成した後、全面に膜厚230nm
のＨＴＯを堆積しエッチング停止膜30を形成する。
置の製造方法の工程断面図である。図１（ａ）〜（ｄ）
において図２に示す従来例と同一箇所には同一符号を付
して説明を省略する。図１（ａ）に示すように、シリコ
ン基板11上にシリコン基板11の表面の所定領域にLOCOS
法によって形成した厚さ400nmのシリコン酸化膜12と、
膜厚12nmのゲート酸化膜13とを形成し、膜厚200nmの第
１のポリシリコン膜を堆積してこれにリンを拡散した
後、これの表面に膜厚250nmのＨＴＯを形成する。フォ
トレジスト（不図示）をマスクにしてＨＴＯと第１のポ
リシリコン膜を順次エッチングすることによりゲート電
極14および上部保護膜15を形成する。続いて、フォトレ
ジストを除去し、低濃度のｎ型の不純物のイオン注入を
行って低濃度拡散層19を形成した後、全面に膜厚230nm
のＨＴＯを堆積しエッチング停止膜30を形成する。
【００１４】次に図１（ｂ）に示すように、フォトレジ
スト（不図示）をマスクにしてエッチング停止層30の一
部をエッチングし、容量電極コンタクト26を形成する。
膜厚400nmの第２のポリシリコン膜を堆積し、フォトレ
ジスト（不図示）をマスクにして容量電極20を形成した
後、全面に膜厚6nmのシリコン窒化膜を堆積し容量絶縁
膜21を形成する。さらに膜厚150nmの第３のポリシリコ
ン膜を堆積し、フォトレジスト（不図示）をマスクにし
て対向電極22を形成する。
スト（不図示）をマスクにしてエッチング停止層30の一
部をエッチングし、容量電極コンタクト26を形成する。
膜厚400nmの第２のポリシリコン膜を堆積し、フォトレ
ジスト（不図示）をマスクにして容量電極20を形成した
後、全面に膜厚6nmのシリコン窒化膜を堆積し容量絶縁
膜21を形成する。さらに膜厚150nmの第３のポリシリコ
ン膜を堆積し、フォトレジスト（不図示）をマスクにし
て対向電極22を形成する。
【００１５】次に図１（ｃ）に示すように、エッチング
停止膜30の全面を異方性エッチングし周辺回路用ＭＯＳ
トランジスタにＬＤＤ注入用スペーサとなる側壁保護膜
31を形成する。このとき対向電極22が自己整合的にマス
クとなり周辺回路の必要な部分だけ開口するようにフォ
トレジスト32を形成し、高濃度のｎ型のイオン注入を行
って高濃度拡散層18を形成する。
停止膜30の全面を異方性エッチングし周辺回路用ＭＯＳ
トランジスタにＬＤＤ注入用スペーサとなる側壁保護膜
31を形成する。このとき対向電極22が自己整合的にマス
クとなり周辺回路の必要な部分だけ開口するようにフォ
トレジスト32を形成し、高濃度のｎ型のイオン注入を行
って高濃度拡散層18を形成する。
【００１６】続いて図１（ｄ）に示すように、フォトレ
ジスト32を除去し全面に膜厚100nmのＮＳＧを堆積し層
間絶縁膜33を形成し、さらに全面に膜厚700nmのＢＰＳ
Ｇを堆積し900℃45分間の熱処理を行い平坦化絶縁膜24
を形成する。フォトレジスト（不図示）をマスクにして
平坦化絶縁膜24と層間絶縁膜33をエッチングすることに
より、ビット線コンタクト27を形成する。全面に膜厚30
0nmの第４のポリシリコン膜を堆積し、フォトレジスト
（不図示）をマスクにして第４のポリシリコン膜の不要
部分をエッチングすることによりビット線25を形成す
る。
ジスト32を除去し全面に膜厚100nmのＮＳＧを堆積し層
間絶縁膜33を形成し、さらに全面に膜厚700nmのＢＰＳ
Ｇを堆積し900℃45分間の熱処理を行い平坦化絶縁膜24
を形成する。フォトレジスト（不図示）をマスクにして
平坦化絶縁膜24と層間絶縁膜33をエッチングすることに
より、ビット線コンタクト27を形成する。全面に膜厚30
0nmの第４のポリシリコン膜を堆積し、フォトレジスト
（不図示）をマスクにして第４のポリシリコン膜の不要
部分をエッチングすることによりビット線25を形成す
る。
【００１７】こうして作製した半導体装置では、メモリ
セル用トランジスタのＬＤＤ構造用の側壁保護膜に起因
する応力が発生せず、かつ、ＬＤＤ構造を形成するため
のドライエッチングのダメージが容量電極とシリコン基
板の接合部に導入されないため、容量電極からシリコン
基板へ移動する電荷が少なくなり、電荷保持時間が長く
単位時間当りの記憶保持動作回数の少ない半導体装置を
実現することができた。
セル用トランジスタのＬＤＤ構造用の側壁保護膜に起因
する応力が発生せず、かつ、ＬＤＤ構造を形成するため
のドライエッチングのダメージが容量電極とシリコン基
板の接合部に導入されないため、容量電極からシリコン
基板へ移動する電荷が少なくなり、電荷保持時間が長く
単位時間当りの記憶保持動作回数の少ない半導体装置を
実現することができた。
【００１８】
【発明の効果】以上のように本発明によれば、随時記憶
保持動作が必要な半導体記憶装置において、従来よりも
容量電極からシリコン基板へ移動する電荷を少なくする
ことができ、電荷保持時間が長く単位時間当りの記憶保
持動作回数の少ない低消費電力の半導体装置を実現する
ことができる。
保持動作が必要な半導体記憶装置において、従来よりも
容量電極からシリコン基板へ移動する電荷を少なくする
ことができ、電荷保持時間が長く単位時間当りの記憶保
持動作回数の少ない低消費電力の半導体装置を実現する
ことができる。
【００１９】また、従来と同一のマスク枚数で本発明の
半導体装置を製造することができ、その経済的実用的効
果は極めて大きい。
半導体装置を製造することができ、その経済的実用的効
果は極めて大きい。
【図１】本発明の実施例における半導体装置とその製造
方法の工程断面図
方法の工程断面図
【図２】従来例における半導体装置の断面図
１１ シリコン基板 １２ シリコン酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ 上部保護膜 １６ 側壁保護膜 １７ ＭＯＳトランジスタ １８ 高濃度拡散層 １９ 低濃度拡散層 ２０ 容量電極 ２１ 容量絶縁膜 ２２ 対向電極 ２３ エッチング停止膜 ２４ 平坦化絶縁膜 ２５ ビット線 ２６ 容量電極コンタクト ２７ ビット線コンタクト ２８ メモリセル部 ２９ 周辺回路部 ３０ エッチング停止膜 ３１ 側壁保護膜 ３２ フォトレジスト ３３ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】半導体基板と、 その半導体基板上に形成されたＬＤＤ構造を有する周辺
回路用のトランジスタと、 ＬＤＤ構造を有しないメモリセル用トランジスタと、 そのメモリセル用トランジスタの上部に形成されたスタ
ック型の容量と、 そのスタック型の容量の上部に形成されたビット線とを
備えた半導体装置。 - 【請求項２】半導体基板と、その半導体基板上に形成さ
れたＬＤＤ構造を有する周辺回路用のトランジスタと、
ＬＤＤ構造を有しないメモリセル用トランジスタと、そ
のメモリセル用トランジスタの上部に形成されたスタッ
ク型の容量と、そのスタック型の容量の上部に形成され
たビット線を有することを特徴とする半導体装置であっ
て、 前記周辺回路用のトランジスタのソースおよびドレイン
となる高濃度不純物層を前記スタック型の容量を形成し
た後に、かつ、前記ビット線を形成する前に形成するこ
とを特徴とする半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249008A JPH07106432A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249008A JPH07106432A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106432A true JPH07106432A (ja) | 1995-04-21 |
Family
ID=17186642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249008A Pending JPH07106432A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
-
1993
- 1993-10-05 JP JP5249008A patent/JPH07106432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
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