JP2004296847A - 半導体ウェハ装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】ウェハレベル試験において同時に測定可能な半導体チップの数を増大する。
【解決手段】Ｙ方向に整列する半導体チップ（ＣＨ１１−ＣＨ３１，ＣＨ１２−ＣＨ３２，ＣＨ１３−ＣＨ３３）のチップセレクトパッド（ＰＹ１）を第１のテスト配線（Ｙ１１，Ｙ２１，Ｙ３１）で共通に接続し、また残りのパッド（ＰＸ１−ＰＸ７）をＸ方向に延在する第２のテスト配線（Ｘ１１−Ｘ１７，Ｘ２１−Ｘ２７，Ｘ３１−Ｘ３７）で共通に接続する。第１のテスト配線のチップセレクト信号を制御することにより、各列単位で半導体チップの動作を制御することができ、またＸ方向に整列する半導体チップ単位でその動作モードを設定することができる。
【選択図】 図３
【解決手段】Ｙ方向に整列する半導体チップ（ＣＨ１１−ＣＨ３１，ＣＨ１２−ＣＨ３２，ＣＨ１３−ＣＨ３３）のチップセレクトパッド（ＰＹ１）を第１のテスト配線（Ｙ１１，Ｙ２１，Ｙ３１）で共通に接続し、また残りのパッド（ＰＸ１−ＰＸ７）をＸ方向に延在する第２のテスト配線（Ｘ１１−Ｘ１７，Ｘ２１−Ｘ２７，Ｘ３１−Ｘ３７）で共通に接続する。第１のテスト配線のチップセレクト信号を制御することにより、各列単位で半導体チップの動作を制御することができ、またＸ方向に整列する半導体チップ単位でその動作モードを設定することができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置および半導体装置の製造方法に関し、特に、ウェハレベルの半導体集積回路装置（半導体ウェハ装置）の構成に関する。より特定的には、この発明は、ウェハレベルでの半導体集積回路装置のテストを一括して行なうための構成に関する。
【０００２】
【従来の技術】
半導体回路装置においては、製造後に製品の信頼性を確保するためにさまざまな試験が行なわれる。この製造後の試験においては、半導体ウェハの半導体チップ（半導体装置）へのダイシング前に、ウェハレベルで複数の半導体チップが同時に試験される。半導体チップにおいては所望の機能を実現する半導体装置が形成される。従って、試験対象は、半導体チップに形成されたデアル半導体装置であるが、以下では、単に半導体チップとして説明する。ダイシング工程によりチップに分離された半導体回路装置が不良品の場合、その不良品がパッケージに実装されるのを防止し、製品歩留まりを改善する。このようなウェハレベルでの試験テストにおいては、半導体チップに設けられたボンディングパッドにプロービングを行なうことにより試験が行なわれる。ここで、「プロービング」は、テスタ（試験装置）からのプローブをパッドに接触させて、チップとテスタとの間で信号／データ／電圧を送受する動作を示す。
【０００３】
半導体ウェハ上には複数の半導体チップが形成される。これらの半導体チップを個々に試験した場合、試験時間が長くなる。このため、複数の半導体チップに対して同時に試験が行なわれる。この同時に測定される（試験される）半導体チップの数をｍ、ウェハ上に形成される半導体チップの数をＭとすると、１ウェハ当りの測定回数は、ｍ／Ｍとなる。
【０００４】
近年の微細化技術の進展およびウェハの大口径化により、ウェハ当りのチップの数が増大し、ウェハ当りの測定回数が増大し、応じて試験時間が長くなる。このような試験時間を短縮するために、従来から、テストパターンの最適化によるウェハレベルテスト時間の短縮またはデータ入出力端子の縮退等による試験時間の短縮などの対策がとられていた。ここで、「データ入出力端子の縮退」は、半導体記憶装置において複数のメモリセルに対して同時にアクセスし、読出データの縮退または、読出データと期待値の判定結果の縮退を行なって、複数のメモリセルの良／不良を同時に識別する方法を示す。
【０００５】
しかしながら、ウェハ径の大口径化および半導体チップの微細化が進むにつれ、この１ウェハ当りの半導体チップ数が増大し、応じて測定回数が増大するため、このような対策を取っても、ウェハあたりの試験時間が増大する事は避けられない。
【０００６】
このようなウェハレベルでの試験時間を短縮するための構成が、特開平６−１４０４８６号公報（特許文献１）、特開平８−３３５６１６号公報（特許文献２）、および特開２０００−１２４２７８号公報（特許文献３）などにおいて示されている。これらの特許文献１から３においては、同時に測定する半導体チップ数を増大して、応じて試験時間の短縮を図る。
【０００７】
【特許文献１】
特開平６−１４０４８６号公報
【０００８】
【特許文献２】
特開平８−３３５６１６号公報
【０００９】
【特許文献３】
特開２０００−１２４２７８号公報
【００１０】
【発明が解決しようとする課題】
特許文献１においては、複数の半導体チップの対応するパッドを相互接続し、１つの半導体チップに対しプローブを接触させることにより、複数の半導体チップを同時に機能検査する。しかしながら、この構成の場合、複数の半導体チップの対応のパッドが相互接続され、同時にプロービングが行なわれる。したがって、たとえば半導体記憶装置の場合、データの書込を行なうような場合には同一データの書込を行なうことができるものの、データ読出時、読出データの衝突が生じ、これらの同時に測定される複数の半導体チップの良／不良を正確に識別することができないという問題が生じる。このデータの衝突はデータを入出力する一般のロジックなどの半導体集積回路においても生じる。
【００１１】
特に、出力データが期待値と異なる場合、同時に測定される半導体チップの対応のパッドが相互接続されているため、不良チップを特定する事ができないのみならず、不良が発生したチップを個別に試験することができない。したがって、この特許文献１の構成の場合、バーンインテストなどのエイジングテストにその用途が限定され、個々の半導体チップの良／不良を判定する機能試験に対しては、適用することができず、ウェハレベルでの試験時間の短縮を効果的に行なうことはできない。
【００１２】
特許文献２に示す構成においては、ウェハ上にテスト専用のパッドを設け、このテスト専用のパッドをダイシングライン領域に配設される配線を介してウェハ上の半導体チップの対応のパッドと接続する。この特許文献２の構成の場合、ウェハ一端にテスト専用パッドを配置しており、このための領域が必要となり、ウェハの面積利用効率が低下する。特に、スタティックなバーンインテストのように電源電圧レベルを変更する試験の場合には、テスト用パッドの数が少なく、ウェハ上でのテスト専用領域の占有面積の増加は抑制することができるものの、半導体チップの動作不良を識別するためにデータ入出力を行なう場合およびダイナミックなバーンインなどにおいて半導体チップを動作させる場合、テスト用パッドの数が多くなり、ウェハ上のテスト専用回路の占有面積が増大し、ウェハ面積利用効率が低下する。
【００１３】
また、テスト用のパッドがウェハ上の半導体チップに対し共通に設けられているため、このテスト用パッドを配置するためのマスクが余分に必要となり、製造工程が増大する。半導体チップおよびダイシングライン領域のパターンと異なるパターンを、テスト専用領域に形成する必要があるためである。
【００１４】
したがって、この特許文献２の構成においても、必要とされる信号の配線の数が少ないスタティックなバーンインなどのエイジング試験にその試験内容が限定され、種々の機能テストを複数の半導体チップに対し効率的に同時に行なうことができない。
【００１５】
特許文献３においては、ダイシングライン領域に、試験用パッドおよび試験用配線に加えて、測定半導体チップの良否を判定するための制御回路と、この制御回路を制御する信号を入力する制御用パッドが配置される。この特許文献３に示される構成においては、隣接半導体チップを同時に試験し、応じて、１つの半導体チップを中心として、４辺に配置される半導体チップを同時に試験することを図る。しかしながら、この特許文献３の構成の場合、ダイシングライン領域にテスト用の制御回路および制御回路の動作制御用の制御用パッドを、テスト用パッドに加えてさらに配置する必要があり、このダイシングライン領域の面積が増大し、ウェハ上に形成される半導体チップの数を増大することができず、ウェハ面積利用効率が低下するという問題が生じる。
【００１６】
【課題を解決するための手段】
それゆえ、この発明の目的は、半導体ウェハの面積利用効率を低下させることなくウェハレベルでの試験を短時間で行なうことのできる半導体集積回路装置を提供することである。
【００１７】
この発明の他の目的は、ウェハレベルでの試験時に同時に測定することのできる半導体チップ数を簡易な構成で大幅に増大させることのできる半導体集積回路装置を提供することである。
【００１８】
この発明の係る半導体ウェハ装置は、第１および第２の方向に沿って整列して配置される複数の半導体装置と、これらの半導体装置に対応して、それぞれ１つの半導体装置当り複数個配置されるパッドと、第１の方向に整列して配置される半導体装置のの対応するパッドを相互接続する複数の第１の配線と、第２の方向に整列して配置される半導体装置の対応するパッドをそれぞれ相互接続する複数の第２の配線とを含む。第１および第２の配線は、互いに分離される。
【００１９】
この発明に係る半導体装置の製造方法は、半導体ウェハ上に形成される複数の半導体装置を第１および第２の配線で相互接続する工程を含む。第１の配線は、第１の方向に整列する半導体装置の対応のパッドを相互接続する。第２の配線は、第１の配線と分離して配置されかつ第１の方向と異なる第２の方向に配置され、第２の方向に整列する半導体装置の対応のパッドを相互接続する。
【００２０】
この発明に係る半導体装置の製造方法は、さらに、第１および第２の配線に信号または電位を与えて各半導体装置を動作させる工程と、半導体ウェハ上の半導体装置を各半導体装置毎に切り離す工程とを備える。
【００２１】
半導体装置の対応のパッドを、第１および第２の方向に延在する互いに分離される第１および第２の配線で相互接続する。これらの第１および第２の配線を個別に駆動することにより、試験対象の半導体装置を正確にかつ選択的に動作させることができる。したがって、データ読出時において出力データが衝突するのを防止することができ、正確に半導体装置の機能試験を行なうことができる。
【００２２】
また、第１および第２の配線を選択的に駆動することにより、少ないプローブ端子数で試験対象の半導体チップを動作させることができ、応じて測定単位領域内の試験対象チップの数を増大させることができ、ウェハレベルでの試験に要する時間を短縮することができる。
【００２３】
また、単に配線を用いてチップの対応のパッドが相互接続されるだけであり、ダイシングライン領域のレイアウトが複雑化するのを防止することができ、また、テスト専用領域は不要であり、ウェハの面積利用効率の低下を防止することができる。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１（Ａ）および（Ｂ）は、この発明が対象とするウェハレベルの半導体集積回路装置、すなわち半導体ウェハ装置の配置を概略的に示す図である。図１（Ａ）において、半導体ウェハ１上に、半導体チップＣＨがＸ方向およびＹ方向に配置される。Ｙ方向およびＸ方向が、それぞれ、第１の方向および第２の方向に対応する。ＸおよびＹ方向は、互いに直行し、これらの方向に沿って半導体チップが整列して配置されればよい。これらのＸおよびＹ方向は説明の便宜上、命名されており、半導体チップが半導体メモリチップの場合に、そのチップ内のメモリアレイのＸおよびＹ方向とは特に関係しない。
【００２５】
これらの半導体チップＣＨは、ダイシングライン２によりその領域が規定される。このダイシングライン２に沿って切断（ダイシング）が行なわれ、半導体チップＣＨが個別の半導体ダイに分離される。通常、「半導体チップ」は、１つの個別のダイシング後のチップを示すが、本明細書においては、半導体チップＣＨ１は、ウェハ上に形成された状態の、ダイシングライン２によりその領域が規定された半導体回路装置の領域を示す。
【００２６】
このウェハ１において、各半導体チップＣＨに同一パターンの半導体回路装置が製造される。この半導体回路装置の製造工程完了後、ウェハ１上に形成された半導体チップＣＨの試験が行なわれる。この半導体チップＣＨの試験時においては、複数の半導体チップＣＨを１つのテスト単位（１ショット）３として、試験が行なわれる。すなわち、テスト単位３に含まれる半導体チップに対し同時に試験（測定）が行なわれる。図１（Ａ）においては、一例として、１ショット３において、９個の半導体チップＣＨが含まれ、９個の半導体チップＣＨに対し同時に試験（測定）が行なわれる構成を、一例として示す。ここで、測定は、１ショット３の半導体チップに対して実行される試験内容全体を示し、この測定時において、種々の個別試験が実行される。
【００２７】
図１（Ｂ）は、図１（Ａ）に示す１ショット内の半導体チップのボンディングパッドの配置を概略的に示す図である。図１（Ｂ）において、半導体チップＣＨは、ＸＹ方向およびＹ方向にそれぞれ延在するダイシング領域２ａおよび２ｂによりその領域が分離される。このダイシング領域２ａおよび２ｂは、図１（Ａ）に示すダイシングラインに相当する。
【００２８】
半導体チップＣＨ上には、ボンディングパッド群ＰＤＧが形成される。このボンディングパッド群ＰＤＧにおいては、ウェハレベルの試験時に使用されるボンディングパッド（以下、単にパッドと称す）ＰＤｕと、ウェハレベルでの試験時において使用されない未使用パッドＰＤｅを含む。未使用パッドＰＤｅは、ウェハレベルでの試験時、たとえば、この半導体チップＣＨが半導体メモリチップの場合、マルチビットテストより、入出力データの縮退が行なわれる場合に使用されないパッドであり、パッケージ実装時には、対応のリード端子にボンディングパッドを介して接続される。図１（Ｂ）において矢印で示す使用パッドＰＤｕに対し、ウェハレベルでの試験時、信号またはデータまたは電圧が印加される。
【００２９】
図１（Ａ）および（Ｂ）に示すように、１ショット３内に９個の半導体チップＣＨが含まれ、これらの９個の半導体チップＣＨを同時に測定する場合、使用パッドＰＤｕに並行して、信号、データまたは電圧を供給する必要がある。従来は、使用パッドＰＤｕ個々にテスタからのプローブ端子を接触させる。この場合、図１（Ｂ）に示すように１つの半導体チップＣＨにおいて使用パッドＰＤｕが８個存在する場合、合計７２個のプローブ端子が必要となる。実際には、この半導体チップＣＨがたとえば半導体メモリチップの場合、アドレス信号および制御信号を入力または出力するパッドが存在し、ウェハレベルでの試験時において使用されるパッドＰＤｕの数は、より多くなり、さらに、必要とされるプローブ端子の数が増大する。このような場合、また、微細化によりパッド間ピッチが小さくなった場合、プローブ端子を正確に、使用パッドＰＤｕに接触させることが困難となる。
【００３０】
本発明においては、これらの１ショット３の半導体チップＣＨを、半導体チップＣＨの対応のパッドをウェハ１上ですべて相互接続することにより、１ショット３の半導体チップを、少ないプローブ端子で同時に試験する。これにより、テスタの許容プローブ端子数を利用して同時に測定される半導体チップの数を増大させ、ウェハレベルでの試験時間を短縮する。この全半導体チップの試験完了後、不良救済のためのレーザトリミング等が行なわれた後に、半導体チップがダイシングラインに沿って切り離される。
【００３１】
すなわち、チップレベルの半導体装置の製造時においては、まず、半導体ウェハ上に形成される複数の半導体装置を互いに異なる方向に延在して配置される第１および第２のテスト配線で相互接続する。これらの第１のテスト配線で、第１の方向に整列する半導体装置の対応のパッドを相互接続し、第２のテスト配線で第１の方向と異なる第２の方向に整列して配置される半導体装置の対応のパッドを相互接続する。この近く配線に信号または電位を供給して各半導体装置を動作させる。動作結果に従って不良を判定する。全半導体装置の動作および必要な処置の後、半導体ウェハを半導体装置毎に切り離す。
【００３２】
図２は、この発明に従う半導体集積回路装置の構成を概略的に示す図である。この図２においては、図１に示す構成と同様、半導体ウェハ１上に、Ｘ方向およびＹ方向に整列して複数の半導体チップＣＨが配列される。半導体チップＣＨは、ダイシングライン２により、その領域が分離される。
【００３３】
Ｘ方向に整列して配置される半導体チップＣＨの対応のパッドは、テスト配線ＬＸにより相互接続され、またＹ方向に沿って整列する半導体チップＣＨの対応のパッドが、テスト配線ＰＹにより相互接続される。図２においては、Ｘ方向に延在するテスト配線ＬＸａ、ＬＸｂおよびＬＸｃと、Ｙ方向に延在するテスト配線ＬＹａ、ＬＹｂおよびＬＹｃを代表的に示す。テスト配線ＬＸａ−ＬＸｃは、それぞれ、対応の半導体チップＣＨにおける同一機能を有するパッドＰｘをそれぞれ相互接続し、テスト配線ＬＹａ−ＬＹｃの各々は、対応の半導体チップの同一機能のパッドＰｙを相互接続する。
【００３４】
図２に示す配置の場合、Ｘ方向に延在するテスト配線ＬＸに接続するパッドとＹ方向に延在するテスト配線ＬＹに接続するパッドにプローブ端子を接触させることにより、ウェハ１上の半導体チップＣＨに対し同時にプロービングを行なうことができる。したがって、半導体ウェハ１上の半導体チップＣＨに対し試験を一括して行なうことができ、ウェハレベルでの試験に要する時間を大幅に短縮することができる。また、単に、Ｘ方向に整列する半導体チップおよびＹ方向に整列する半導体チップ（１行の半導体チップと１列の半導体チップ）に対しプローブ端子を接触させることが要求されるだけであり、全半導体チップに対しプローブ端子を接触させる必要はない。したがって、プローブ端子の増大を抑制して、一括して半導体チップのウェハレベルでの測定を行なうことができる。
【００３５】
また、各半導体チップのパッドに対してプローブを接触させる場合、多数回にわたるプローブ端子の使用等のために、プローブ端子の高さがばらつくことがある。このようなプローブ端子の高さにばらつきが生じた場合、各半導体チップのパッドとプローブ端子との接触抵抗などのパッドに対する影響が半導体チップ毎に異なり、正確な試験を保証することができなくなる恐れがある。これを避けるためには、プローブ端子を強くパッドに接触させる必要が生じ、パッドによっては、プローブ端子が強く当てられダメージを受けることが考えられる。このようなダメージが生じた場合、ダメージを受けたパッドを有する半導体チップが動作不良を起こす原因となり、製造歩留まりを低下させる。テスト配線を配置することにより、プローブ端子数を低減することができ、上述の歩留まりの問題を解消することができる。
【００３６】
図３は、この発明に従う半導体集積回路装置の構成をより詳細に示す図である。図３においては、図１（Ａ）に示す１ショット３の領域に配置される９個の半導体チップＣＨ１１−ＣＨ３３のパッド配置およびテスト配線を一例として示す。
【００３７】
これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、ＸおよびＹ方向に整列して配置され、Ｙ方向に延在するダイシング領域２ａおよびＸ方向に延在するダイシング領域２ｂにより、それぞれの領域が分離される。
【００３８】
Ｘ方向に整列する半導体チップＣＨ１１−ＣＨ１３に対し、Ｘ方向に延在するテスト配線Ｘ１１−Ｘ１７が配設される。これらのテスト配線Ｘ１１−Ｘ１７は、半導体チップＣＨ１１−ＣＨ１３と同じ機能を有するパッドＰＸ１−ＰＸ７にそれぞれ結合される。
【００３９】
同様、半導体チップＣＨ２１−ＣＨ２３がＸ方向に整列して配置され、また半導体チップＣＨ３１−ＣＨ３３がＸ方向に整列して配置される。半導体チップＣＨ２１−２３に対しては、テスト配線Ｘ２１−Ｘ２７が配設され、これらのテスト配線Ｘ２１−Ｘ２７は、半導体チップＣＨ２１−ＣＨ２３の対応のパッドＰＸ１−ＰＸ７をそれぞれ相互接続する。
【００４０】
半導体チップＣＨ３１−ＣＨ３３に対して、テスト配線Ｘ３１−Ｘ３７がＸ方向に延在して配置される。これらのテスト配線Ｘ３１−Ｘ３７は、それぞれ、半導体チップＣＨ３１−ＣＨ３３のパッドＰＸ１−ＰＸ７を相互接続する。
【００４１】
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、一例として、半導体メモリチップである。したがって、パッドＰＸ１−ＰＸ７は、動作モードを指定する制御信号入力パッド、アドレス信号入力パッド、およびデータ入出力パッド、および電源電圧および接地電圧を受ける電源パッドを含む。
【００４２】
テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７は、それぞれ、図２に示すテスト配線ＬＸに対応し、テスト配線Ｙ１１、Ｙ２１およびＹ３１は、それぞれ、図２に示すテスト配線ＬＹに対応する。
【００４３】
この半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、また、半導体メモリチップであるため、この半導体メモリチップを選択状態、すなわちアクセス状態に置くためのチップセレクト信号／ＣＳを受けるチップセレクトパッドＰＹ１を含む。
【００４４】
Ｙ方向に整列する半導体チップＣＨ１１−ＣＨ３１に対して、テスト配線Ｙ１１がＹ方向に連続的に延在して配置され、テスト配線Ｙ１１が、それぞれ半導体チップＣＨ１１−ＣＨ３１のチップセレクトパッドＰＹ１に接続される。
【００４５】
同様、Ｙ方向に整列する半導体チップＣＨ１２−ＣＨ３２に対して、テスト配線Ｙ２１が配設され、また、半導体チップＣＨ１３−ＣＨ３３に対し、テスト配線Ｙ３１が、それぞれ、Ｙ方向に延在して配置される。これらのテスト用配設Ｙ２１およびＹ３１は、対応の半導体チップのチップセレクトパッドに接続される。
【００４６】
［プロービング方法］
ウェハレベルでの試験工程において、いま、９個の半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し同時に測定を行なうことを考える。プローブ端子の接触が、半導体チップＣＨ１２−ＣＨ３２のパッドＰＸ１−ＰＸ７と、半導体チップＣＨ２１−ＣＨ２３のチップセレクトパッドＰＹ１に対して行なわれる。半導体チップＣＨ１２に対するプローブ端子の接触により、テスト配線Ｘ１１−Ｘ１７により、この半導体チップＣＨ１２とＸ方向に整列する半導体チップＣＨ１１およびＣＨ１３およびそれらの外部に整列して配置される半導体チップに対してプローブ端子が接触された状態が実現される。同様、半導体チップＣＨ２２に対して、プローブ端子を接触することにより、テスト配線Ｘ２１−Ｘ２７を介して、このＸ方向に半導体チップＣＨ２２と整列して配置される半導体チップＣＨ２１、ＣＨ２３、…に対し、共通にプローブ端子の接触が行なわれた状態が実現される。また、半導体チップＣＨ３２のパッドＰＸ１−ＰＸ７へのプローブ端子の接触により、テスト配線Ｘ３１−Ｘ３７が、Ｘ方向に整列する半導体チップＣＨ３１、ＣＨ３３、…に対し、共通に、信号／データを伝達する。
【００４７】
また、テスト配線Ｙ１１、Ｙ２１、Ｙ３１が、半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１に接続されており、それぞれ、Ｙ方向に整列する半導体チップのチップセレクトパッドＰＹ１へ、チップセレクト信号／ＣＳを共通に伝達する。
【００４８】
したがって、半導体チップＣＨ１２、ＣＨ２２およびＣＨ３２のパッドＰＸ１−ＰＸ７と半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１に対するプローブ端子の接触だけで、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し、すべてプローブ端子を接触させた状態を実現でき、これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し同時に測定を行なうことができる。この場合、プローブ端子の数は、７・３＋３＝２４であり、１ショット内の９個の半導体チップを同時に測定する際に要求されるプローブ端子数を大幅に低減することができる。
【００４９】
なお、当然、テスタからは、電源電圧および接地電圧も供給される。したがって、パッドＰＸ１−ＰＸ７は、電源パッドおよび接地パッドを含む。
【００５０】
［試験動作の信号の状態］
（１） 書込動作時の信号の状態：
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３が、それぞれ、半導体メモリチップであり、機能試験時においては、データの書込および読出を行ない、図示しないテスタにより、読出データにしたがって半導体チップの量／不良が判定される。図示しないテスタにおいて読み出されたメモリセルデータと期待値との比較が行なわれて、パス／フェイルの判定が行われても良い。半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３それぞれにおいてマルチビットテストが行なわれ、そのマルチビット判定結果が出力されてもよい。半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の実際の入出力信号／データは、これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の具体的構成に応じて適宜定められる。
【００５１】
また、半導体チップＣＨ２１−ＣＨ２３のチップセレクトパッドＰＹ１をＬレベルに設定する。応じて、テスト配線Ｙ１１−Ｙ３１がＬレベルに設定され、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３のチップセレクトパッドＰＹ１が、すべてＬレベルに設定される。この半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、半導体メモリチップであり、チップセレクト信号／ＣＳがＬレベルとなると、外部から与えられるコマンドを受付け、コマンドが指定される動作を実行する。チップセレクト信号／ＣＳがＨレベルのときには、非選択状態であり、コマンドの受付は禁止されるため、動作はしない。
【００５２】
したがって、図３に示す配置においては、テスト配線Ｙ１１、Ｙ２１およびＹ３１がすべてＬレベルに設定され、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３がすべて選択状態に設定される。また、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７には、書込動作を指定するライトコマンドを印加させるように、それぞれ各テスト配線に組において同じ状態の信号を印加する。したがって、この状態においては、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し、同じデータを書込むことができる。
【００５３】
［データ読出時の動作］
半導体チップＣＨ２１−ＣＨ２３のうちの特定のチップセレクトパッドＰＹ１をＬレベルに設定し、残りのチップセレクトパッドＰＹ１にＨレベルの信号を印加する。すなわち、テスト配線Ｙ１１−Ｙ３１のいずれかはＬレベルに設定され、残りのテスト配線が、Ｈレベルに設定される。この状態では、Ｌレベルに設定されたテスト配線に接続する半導体チップが選択状態（アクセス可能状態）に設定され、残りの半導体チップは非選択状態に維持される。たとえば、半導体チップＣＨ２１のチップセレクトパッドＰＹ１をＬレベルに設定し、半導体チップＣＨ２２およびＣＨ２３のチップセレクトパッドをＨレベルに設定した場合、半導体チップＣＨ１１、ＣＨ２１およびＣＨ３１がアクセス可能状態に設定され、残りの半導体チップＣＨ１２−ＣＨ３２およびＣＨ１３−ＣＨ３３はスタンバイ状態に維持される。この状態で、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７に、データ読出を指示するリードコマンドおよびメモリセル指定用のアドレス信号等のデータ読出に必要な信号／電圧を与える。
【００５４】
この状態では、半導体チップＣＨ１１からのデータは、テスト配線Ｘ１１−Ｘ１７のうちのデータ出力パッドに接続されるテスト配線に読出され、半導体チップＣＨ２１からの読出データは、テスト配線Ｘ２１−Ｘ２７のうちのデータ出力パッドに接続されるテスト配線に読出され、また半導体チップＣＨ３１からの読出データは、テスト配線Ｘ３１−Ｘ３７のうちのデータ出力パッドに接続されるテスト配線に読出される。これらのテスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７の組それぞれにおけるデータ出力パッドに対応するテスト配線上のデータを、図示しないテスタで読出す。したがって、半導体チップＣＨ１１、ＣＨ２１およびＣＨ３１からの読出データは、異なるパッドに転送されるため、読出データの衝突は生じず、正確に、半導体チップのパス／フェイル（良／不良）判定を正常に行なうことができる。
【００５５】
この動作を、Ｙ方向に整列する半導体チップにおいて各列単位で実行する。すなわち、テスト配線Ｙ２１およびＹ３１を、順次、Ｌレベルに設定して、データ読出を行なうようにテスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７に必要な信号／電圧を印加する。
【００５６】
上述のように、半導体チップの同一機能のパッドをテスト配線で相互接続することにより、少ないプローブ端子数で多数の半導体チップを同時に測定することができる。たとえば、この図３に示す配置において、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３個々に、プローブ端子を接触させる場合、１つの半導体チップ当り８個のプローブ端子が必要であるため、合計７２個のプローブ端子が必要となる。一方、図３に示すようにテスト配線を利用して同一機能のパッドをＸ方向およびＹ方向それぞれにおいて共通接続する場合、テスト配線の数に対応して、７・３＋３＝２４個のプローブ端子が必要となるだけである。したがって、７２−２４＝４８個のプローブ端子が余るため、さらに、Ｘ方向およびＹ方向にプローブ端子数を増大させることができ、測定範囲を拡張することができ、同時に測定することのできる半導体チップの数を増大させることができる。
【００５７】
これにより、１ショット当りの半導体チップの数を増加させることができ、応じてウェハレベルでの試験に要する時間を短縮することができる。
【００５８】
図４は、このテスト時におけるウェハ上のチップの状態を概略的に示す図である。テスト対象の１ショット３には、半導体チップＣＨａが含まれる。この半導体チップＣＨａとＸ方向に整列して半導体チップＣＨｂが配置され、半導体チップＣＨａとＹ方向に整列して半導体チップＣＨｃが配置される。この半導体チップＣＨｃとＸ方向に整列して半導体チップＣＨｄが配置される。
【００５９】
半導体チップＣＨａおよびＣＨｂにはテスト配線ＬＸａが共通に配設され、半導体チップＣＨａおよびＣＨｂのパッドＰＸが、このテスト配線ＬＸａに共通に接続される。半導体チップＣＨｃおよびＣＨｄに対しては共通にテスト配線ＬＸｂが配設され、これらの半導体チップＣＨｃおよびＣＨｄのパッドＰＸが共通に、テスト配線ＬＸｂに接続される。
【００６０】
半導体チップＣＨａおよびＣＨｃに対しては共通に、テスト配線Ｙａが共通に接続され、これらの半導体チップＣＨａおよびＣＨｃのチップセレクトパッドＰＹ１が共通に接続される。同様、半導体チップＣＨｂおよびＣＨｄに対して、テスト配線Ｙｂが配設され、それぞれの、チップセレクトパッドＰＹ１が共通にこのテスト配線Ｙｂに接続される。
【００６１】
試験動作時においては、テスト配線ＬＸａに、試験動作に必要な信号／データ／電圧が供給される。テスト配線Ｙａには、この試験動作時に、チップセレクト信号がＨレベルまたはＬレベルに設定される。
【００６２】
テスト配線ＹｂおよびＬＸｂは、半導体チップＣＨｂ−ＣＨｄがテスト対象外であり、プローブ端子が接触されないため、フローティング状態となる。ワンショット３においてはテスト実行時において、テスト配線Ｙａのチップセレクト信号／ＣＳがＬレベルに設定された場合、テスト対象外の半導体チップＣＨｃも動作状態となる。この場合、テスト配線ＬＸｂに対しては、プローブ端子の接触が行なわれていないため、その状態は変化せず、接地電圧レベルに維持される。たとえこの半導体チップＣＨｃにおいてテスト配線ＬＸｂ上の電圧の浮き上がりが生じ半導体チップＣＨｂが動作しても、その動作結果は、何らテスト状態の１ショット３内の半導体チップＣＨａに対して影響は及ぼさない。
【００６３】
テスト配線Ｙｂもフローティング状態である。Ｘ方向に整列する半導体チップが全てテスト対象であり、全てのチップセレクト信号の状態をテスタにより設定することができる場合には、特に問題は生じない。しかしながら、プローブ端子数などの制約により、Ｘ方向に整列する半導体チップのうちの一部がテスト対象とされ、残りがテスト対象外とされてプローブ端子の接触がＹ方向配線Ｙｂに対して行なわれない場合、以下に説明するような問題が生じる可能性がある。
【００６４】
この場合、フローティング状態のテスト配線Ｙｂ上のチップセレクト信号／ＣＳがＬレベルと判定された場合、半導体チップＣＨｂにおいては、テスト配線ＬＸａ上の信号／データ／電圧に従って動作が行なわれ、テスト状態の半導体チップＣＨａに半導体チップＣＨｂの動作が影響を及ぼすことが考えられる。すなわち、データ読出時、半導体チップＣＨａおよびＣＨｂが同時にデータ読出状態となると、半導体チップＣＨａの読出データに影響を及ぼすことが考えられる。この誤動作の可能性を防止するために、以下の構成をとることが考えられる。すなわち、Ｙ方向に延在するテスト配線ＹａおよびＹｂ（図３のＹ１１−Ｙ３１）を、電源電圧に終端する。この終端は、単に、ダイシング領域内に高抵抗を介して対応の半導体チップの電源パッドに接続する事により実現する。この場合、非テスト対象の半導体チップＣＨｂおよびＣＨｄに対するテスト配線Ｙｂを確実にＨレベルに維持することができる。したがって、半導体チップＣＨｂを、非動作状態に設定することができ、確実にテスト対象の１ショット３の半導体チップの測定を正確に行なうことができる。
【００６５】
これに代えて、チップセレクト信号／ＣＳを伝達するテスト配線ＹａおよびＹｂと平行に、電源パッドに接続されるテスト配線を配設する。テスト対象の半導体チップに対してのみ、電源パッドに対しプローブ端子を接触する。たとえ、チップセレクト信号／ＣＳを伝達するテスト配線が終端されず、接地電圧レベルに維持される場合においても、このＹ方向に延在するテスト用電源線（ＶＣＣ線）への電源電圧供給を停止する（電源電圧を伝達するプローブ端子の接触を行わない）ことにより、半導体チップＣＨｂは非動作状態に設定することができる。これにより、終端抵抗を配置することなく、正確にテスト対象の半導体チップの測定を行なうことができる。
【００６６】
［変更例］
図５は、この発明の実施の形態１の変更例の配置を概略的に示す図である。図５において、一例として、半導体チップＣＨ１−ＣＨ４が、２行２列に配置される。これらの半導体チップＣＨ１−ＣＨ４それぞれにおいては、パッドＰＸ１−ＰＸ７およびＰＹ１が配置される。これらの半導体チップＣＨ１−ＣＨ４を分離するためのダイシング領域２ａおよび２ｂに、テスト用パッドが配置される。図５においては、Ｘ方向に延在するダイシング領域２ｂにおいて、テストパッドＴＹ１が半導体チップＣＨ１−ＣＨ４それぞれに対応して配置される。また、Ｙ方向に延在するダイシング領域２ａにおいては、半導体チップＣＨ１−ＣＨ４にそれぞれ対応して、テストパッドＴＸ１−ＴＸ６の組が配置される。
【００６７】
半導体チップＣＨ１およびＣＨ２に対応して配置されるテストパッドＴＸ１−ＴＸ６は、Ｘ方向に延在するテスト配線Ｘ１ａ−Ｘ７ａにより相互接続される。半導体チップＣＨ３およびＣＨ４に対応して配置されるテストパッドＴＸ１−ＴＸ７は、テスト配線Ｘ１ｂ−Ｘ７ｂにより相互接続される。
【００６８】
テストパッドＴＹ１は、図５において破線で示す配線を介して、対応の半導体チップのチップセレクトパッドＰＹ１に電気的に接続される。テストパッドＴＸ１−ＴＸ７は、対応の半導体チップのパッドＰＸ１−ＰＸ７に、破線で示す配線により電気的に接続される。
【００６９】
ダイシング領域２ａおよび２ｂにテスト用パッドを配置し、各テスト配線によりＸ方向およびＹ方向において同一の機能を有するテストパッドを相互接続する。これにより、実施の形態１と同様のプロービングを実現することができる。また、ダイシング領域２ａおよび２ｂは、ダイシング工程において切断される。したがって、テストパッドＴＸ１−ＴＸ７およびＴＹ１は、何ら、半導体チップＣＨ１−ＣＨ４のパッケージ実装に影響は及ぼさない。
【００７０】
また、テスト配線Ｘ１ａ−Ｘ７ａおよびＸ１ｂ−Ｘ７ｂは、テスト用パッドに接続される。したがって、ダイシング工程完了後、半導体チップＣＨ１−ＣＨ４それぞれにおけるパッドＰＸ１−ＰＸ７には、対応のテストパッドとの間の接続用の配線が接続されるだけであり、テスト配線がＸ１ａ−Ｘ７ａおよびＸ１ｂ−Ｘ７ｂが直接、パッドＰＸ１−ＰＸ７に接続される場合に比べて、このパッドの寄生容量を低減することができる。これは、テストパッドＴＹ１についても同様である。
【００７１】
なお、ダイシング領域２ｂにテストパッドＴＸ１−ＴＸ７が配置され、ダイシング領域２ａに、テストパッドＴＹ１が配置されてもよい。
【００７２】
［チップ内テスト配線の配置］
図６は、この発明に従う半導体集積回路装置の半導体チップ内のテスト配線の配置を概略的に示す図である。図６において、半導体チップＣＨは、中央領域に配置されるパッド領域１０と、このパッド領域１０のＸ方向についての両側に配置される内部回路１１ａおよび１１ｂを含む。この半導体チップＣＨにおいては、いわゆるＬＯＣ（リード・オン・チップ）構造が用いられる。この半導体チップＣＨの内部回路１１ａおよび１１ｂは、たとえば、メモリアレイおよびその周辺回路を含む。内部回路１１ａおよび１１ｂにおいては、配線の空き領域が存在する。このような配線空き領域を利用して、内部回路１１ａおよび１１ｂの形成時に用いられる内部配線と同一配線層の配線を用いて、テスト配線Ｘａ−ＸｎおよびＹを配設する。このテスト配線Ｘａ−Ｘｎとテスト配線Ｙは、別の配線層の配線である。このテスト配線Ｘａ−ＸｎおよびＹを、内部配線と同一配線層の配線を用いて形成することにより、半導体チップＣＨ製造工程と同一製造工程で、テスト配線Ｘａ−ＸｎおよびＹを配設することができ、製造工程数（マスク数）を増大させることなく、ウェハ上の半導体チップの対応のパッドを相互接続するテスト配線を配設することができる。
【００７３】
テスト配線Ｘａ−Ｘｎは、ダイシング工程におけるダイシング領域の切断により切断される。テスト配線Ｘａ−ＸｎおよびＹは、パッド領域１０に含まれるパッドに接続されてもよく、またダイシング領域内に形成されるパッドに接続され、このダイシング領域内のパッドからパッド領域１０への内部配線が配設されてもよい。
【００７４】
［チップ内テスト配線の配置２］
図７は、この発明の実施の形態１に従う半導体集積回路装置のチップ内テスト配線の配置の変更例を示す図である。図７において、半導体チップＣＨの周辺に沿ってパッドＰＸおよびＰＹが配置される。これらのパッドＰＸおよびＰＹが配置される領域内部に、内部回路１５が配設される。この図７に示す半導体チップＣＨにおいては、いわゆる「周辺パッド配置」が用いられている。この場合においても、内部回路１５の空き領域を利用して、この内部回路１５を形成するのに用いられる内部配線と同一配線層の配線を用いてテスト配線群ＬＸＧの各テスト配線Ｘおよびテスト配線Ｙを配設する。テスト配線群ＬＸＧの各テスト配線Ｘは、対応のパッドＰＸに接続され、テスト配線Ｙが、パッドＰＹに接続される。このような周辺パッド配置においても、同様、内部回路１５の配線空き領域を利用して、内部回路の内部配線と同一配線層の配線をテスト配線として利用することにより、半導体チップＣＨの内部回路製造工程と同一製造工程で、テスト配線ＸおよびＹを形成することができる。
【００７５】
この図７に示す周辺パッド配置の場合、Ｘ方向およびＹ方向に、テスト配線を分散させ、チップセレクト信号以外のパッドに対しても、Ｙ方向に延在するテスト配線を配置することにより、効率的にテスト配線を配置することができる。この場合、たとえば、半導体チップＣＨの左側に配置されるパッドＰＸに対してはＸ方向に延在するテスト配線を利用し、パッドＰＹおよび半導体チップＣＨの右側に配設されるパッドＰＸに対しては、Ｙ方向に延在するテスト配線を配設することにより、テスト配線を効率的に内部回路１５の配線空き領域を利用して配設することができる。
【００７６】
また、この図７に示す配置においても、テストパッドはダイシング領域に配設されてもよい。
【００７７】
以上のように、この発明の実施の形態１に従えば、Ｘ方向およびＹ方向にテスト配線を配置し、それぞれ各半導体チップの対応のパッドを電気的に接続している。したがって、少ないプローブ端子数で数多くの半導体チップを同時に測定することができ、応じて１回に測定することのできる半導体チップの数を増大させることができ、ウェハテスト時間を短縮することができる。
【００７８】
なお、上述の説明において、半導体チップは、半導体メモリチップであり、チップセレクト信号／ＣＳを用いて、動作制御を行なっている。しかしながら、この半導体チップとしては、半導体メモリチップに限定されず、ロジック回路等の演算処理を行なう回路装置であってもよい。このような演算処理回路装置の場合にはデータ入力モードとデータ出力モードとが別々に設定することができることが要求される。バウンダリスキャンパスを内蔵するようなロジック回路であればこのような条件は満たされる。また、このようなロジック回路の場合、チップセレクト信号のような選択信号を用いられないため、電源電圧ＶＣＣを、チップセレクト信号／ＣＳに代えて利用することができる。
【００７９】
また、Ｙ方向のテスト配線の数は１本に限定されず、テスト配線のレイアウトを考慮して、テスト配線は、Ｘ方向およびＹ方向それぞれに分散して、適当な数が配置されてもよい。テスト配線のレイアウトを、半導体チップの内部の配線のレイアウトに応じて効率的に行なうことができる。
【００８０】
また、このテスト配線は、テスタのプローブ端子の配置に応じて、その配置が定められてもよい。
【００８１】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体集積回路装置の配置を概略的に示す図である。図８においては、Ｘ方向に沿って２行に配列される半導体チップＣＨＡ１−ＣＨＡｎおよびＣＨＢ１−ＣＨＢｎを代表的に示す。半導体チップＣＨＡ１−ＣＨＡｎに共通に、テスト配線ＸＡおよびテスト配線ＬＸＡが配置される。テスト配線ＸＡは、予備チップセレクト信号／ＣＳ２を伝達する。テスト配線ＬＸＡは、実施の形態１と同様、データ、電源電圧、または信号を伝達する。複数のテスト配線を１本のテスト配線ＬＸＡにより代表的に示す。
【００８２】
半導体チップＣＨＢ１−ＣＨＢｎに対し、共通に、同様、テスト配線ＸＢおよびテスト配線ＬＸＢが配置される。このテスト配線ＸＢは、同様、予備チップセレクト信号／ＣＳ２を伝達し、テスト配線ＬＸＢは、テスト配線ＬＸＡと同様の信号または電圧を伝達する。したがって、このテスト配線ＬＸＢも、複数のテスト配線を代表的に示す。
【００８３】
このテスト配線ＬＸＡおよびＬＸＢは、ダイシング領域２ａにより、Ｙ方向に延在する配線ＤＬＸにより相互接続される。テスト配線ＸＡおよびＸＢは、それぞれ、互いに分離してＸ方向に延在し、個々に、予備チップセレクト信号／ＣＳ２を伝達する。
【００８４】
Ｙ方向に、チップセレクト信号／ＣＳを伝達するテスト配線Ｙが、各半導体チップ列に対応して配設される。テスト配線Ｙは、Ｙ方向に整列する半導体チップＣＨＡ１、…、ＣＨＢ１の組、ＣＨＡ２、…、ＣＨＢ２の組、およびＣＨＡｎ、…、ＣＨＢｎの組それぞれに対応して配置され、対応の半導体チップの組のチップのチップセレクトパッドに接続される。
【００８５】
この図８に示す配置の場合、テスト配線ＬＸＡの信号は、Ｙ方向に延在する補助配線ＤＬＸを介してテスト配線ＬＸＢに伝達される。したがって、テスト配線ＸＡおよびＸＢおよびＹとテスト配線ＬＸＡとを、所定状態に設定した場合、このテスト配線ＬＸＢもテスト配線ＬＸＡと同様の状態に設定され、ウェハ上の全チップを選択状態に設定することができる。したがって、より少ないプローブ端子数で、より多くの半導体チップを選択状態に設定して、測定を行なうことができる。
【００８６】
半導体チップＣＨＡ１−ＣＨＡｎおよびＣＨＢ１−ＣＨＢｎが、半導体メモリチップの場合、同時にデータ読出を行なった場合、データの衝突が生じる。したがって、チップセレクト信号／ＣＳと予備チップセレクト信号／ＣＳ２を用いて１つの半導体チップを選択し、データ読出を、半導体チップ単位で実行する。これにより、データ書込時においては、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２で規定される領域の半導体チップに対し同時にデータ書込を行ない、かつデータ読出時においては、このテスト対象の領域内の半導体チップを１つずつ読出すことにより、より少ないプローブ数で、テストを行なうことができる。
【００８７】
また、後に説明するように、必要とされるプローブ端子の数がさらに低減されるため、ウェハ上の全半導体チップを同時に測定することもできる。
【００８８】
図９は、この発明の実施の形態２に従う半導体集積回路装置のより詳細な構成を示す図である。図９においては、３行３列に配置される半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３を代表的に示す。
【００８９】
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の各々は同一構成を有し、それぞれ、パッドＰＸ１−ＰＸ７およびチップセレクトパッドＰＹ１に加えて、さらに、予備セレクト信号／ＣＳ２を受けるパッドＰＺ１を含む。このチップセレクト信号／ＣＳと予備チップセレクト信号／ＣＳ２により、半導体チップを動作状態に設定するために、各半導体チップにおいて、パッドＰＺ１上の予備チップセレクト信号／ＣＳ２とパッドＰＹ１上のチップセレクト信号／ＣＳを受けるゲートＧ１と、ゲートＧ１の出力信号に従って内部チップセレクト信号を生成するチップセレクトゲートＧ２とが設けられる。図９においては、図面の煩雑さを防止するために、ゲートＧ１およびＧ２は、チップＣＨ１２に対してのみそれらの符号を示す。
【００９０】
すなわち、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともにＬレベルに設定されたときに、ゲートＧ１の出力信号がＬレベルとなり、チップセレクトゲートＧ２からの内部チップセレクト信号がＬレベルとなり、対応の半導体チップが、選択状態に設定される。
【００９１】
半導体チップＣＨ１１−ＣＨ１３に対し、Ｘ方向に延在するテスト配線Ｘ１１−Ｘ１８が配置され、これらのテスト配線は、それぞれ対応の半導体チップのパッドＰＸ１−ＰＸ７およびＰＺ１に接続される。半導体チップＣＨ２１−ＣＨ２３に対し、Ｘ方向に延在するテスト配線Ｘ２１−Ｘ２８が設けられ、同様、対応の半導体チップのパッドＰＸ１−ＰＸ７およびＰＺ１に接続される。
【００９２】
半導体チップＣＨ３１−ＣＨ３３に対し、Ｘ方向に延在するテスト配線Ｘ３１−Ｘ３８が設けられ、同様、対応の半導体チップのパッドＰＸ１−ＰＸ３およびＰＺ１にそれぞれ接続される。
【００９３】
Ｙ方向に整列する半導体チップＣＨ１１−ＣＨ３１に対し、チップセレクト信号ＣＳを伝達するテスト配線Ｙ１１が配置され、半導体チップＣＨ１２−ＣＨ３２に対しては、同様、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ２１が配置され、半導体チップＣＨ１３−ＣＨ３３に対しては、Ｙ方向に延在して、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ３１が設けられる。
【００９４】
Ｙ方向に延在するダイシング領域２ａにおいて、補助テスト配線ＡＸ１１−ＡＸ１４の組およびＡＸ１５−ＡＸ１７の組が交互に配設される。これらの補助テスト配線ＡＸ１１−ＡＸ１７は、それぞれ対応のダイシング領域において、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７にそれぞれ接続される。ダイシング領域２ａの補助テスト配線ＡＸ１１−ＡＸ１７を利用することにより、半導体チップ上の配線を錯綜させることなく、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７を、それぞれ、相互接続することができる。
【００９５】
［プローブ端子の接触］
ウェハレベルの試験実行時において、プローブ端子とパッドＰＸ１−ＰＸ７との接触については、１つの半導体チップに対してのみプローブ端子を接触する。予備チップセレクト信号／ＣＳ２については、Ｙ方向に整列する半導体チップの各パッドＰＺ１に対しプローブ端子を接触する。
【００９６】
チップセレクト信号／ＣＳを伝達するテスト配線Ｙについては、テスト対象範囲の領域のチップセレクト信号を選択状態に設定するためのプローブ端子接触を行なう。したがって、たとえば、図９において、半導体チップＣＨ２２において、パッドＰＸ１−ＰＸ７に対し、信号、データおよび電圧を伝達するプローブ端子の接触が行なわれる。半導体チップＣＨ２２とパッドＰＸ１−ＰＸ７のプローブ端子の接触により、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７が、補助テスト配線ＡＸ１１−ＡＸ１７により、それぞれ、相互接続されるため、すべての半導体チップに、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７に伝達された信号／電圧が伝達される。
【００９７】
また、Ｙ方向に整列する半導体チップＣＨ１２、ＣＨ２２およびＣＨ３２のパッドＰＺ１に対しプローブ端子を接触する。したがって、テスト配線Ｘ１８、Ｘ２８およびＸ３８にそれぞれ接続される半導体チップに、予備チップセレクト信号／ＣＳ２がそれぞれ伝達される。チップセレクト信号／ＣＳについては、Ｘ方向に整列する半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３にプローブ端子を接触する。したがって、テスト配線Ｙ１１、Ｙ２１およびＹ３１にチップセレクト信号／ＣＳが伝達され、これらのテスト配線Ｙ１１、Ｙ２１およびＹ３１に接続される半導体チップにチップセレクト信号／ＣＳが伝達される。半導体チップは、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともに選択状態のＬレベルとなったときに、与えられたコマンドを受付けて指定された動作を実行する。
【００９８】
上述の場合、用いられるプローブ端子の数は、７＋３＋３＝１３である。したがって、実施の形態１に比べてさらに少ないプローブ端子数で、半導体チップの同時測定を行なうことができる。
【００９９】
［テストデータ書込動作］
試験対象の半導体チップのチップセレクトパッドおよびＰＹ１および予備チップセレクトパッドＰＺ１にＬレベルの信号を印加する。したがって、テスト配線Ｘ１８、Ｘ２８、Ｘ３８およびＹ１１、Ｙ２１およびＹ３１がすべてＬレベルとなり、これらのテスト配線の交点に存在する半導体チップが、動作状態に設定される。
【０１００】
この状態で、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７にデータ書込に必要な信号およびデータを伝達する。
【０１０１】
Ｘ方向に整列する半導体チップに共通に、信号／データが伝達されるため、チップセレクト信号／ＣＳについては、全列のチップセレクト信号／ＣＳを同時に選択状態に設定することにより、ウェハ上の全半導体チップを選択状態に設定してデータの書込を行なうことができる。
【０１０２】
［テストデータ読出動作］
特定の半導体チップの１つのチップセレクトパッドＰＹ１をＬレベルに設定し、残りの半導体チップのチップセレクトパッドＰＹ１にＨレベルの信号を印加する。たとえば、半導体チップＣＨ２１のチップセレクトパッドＰＹ１をＬレベルに設定し、残りの半導体チップＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１をＨレベルに設定する。これにより、テスト配線Ｙ１１に接続される半導体チップに対してアクセス可能となる。
【０１０３】
また、予備チップセレクト信号／ＣＳ２について、１つの半導体チップのパッドＰＺ１をＬレベルに、残りの半導体チップのパッドＰＺ１をＨレベルに設定する。たとえば、半導体チップＣＨ１２のパッドＰＺ１をＬレベルに設定し、残りの半導体チップＣＨ２２およびＣＨ３２のパッドＰＺ１をＨレベルに設定する。この場合、テスト配線Ｘ１８上の予備チップセレクト信号／ＣＳ２がＬレベル、テスト配線Ｘ２８およびＸ３８の予備チップセレクト信号／ＣＳ２がＨレベルとなる。したがって、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともにＬレベルである半導体チップＣＨ１１において、そのゲートＧ２からの内部チップセレクト信号がＬレベルとなり、残りの半導体チップにおいては、内部チップセレクト信号がすべてＨレベルである。したがって、半導体チップＣＨ１１に対してのみアクセス可能となる。
【０１０４】
この状態で、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７を介してデータ読出に必要な信号を印加する。この場合、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７の信号は、データ読出を行なう状態に設定される。しかしながら、半導体チップＣＨ１１のみが内部チップセレクト信号が活性状態であり、データ読出を指示するリードコマンドを受付けてデータの読出動作を実行する。これにより、読出データの衝突を生じることなく正確に、半導体チップＣＨ１１からの読出データを、半導体チップＣＨ２２に接触されたプローブを介してテスタへ伝達することができる。
【０１０５】
ついで、予備チップセレクト信号／ＣＳ２について、テスト配線Ｘ２８およびＸ３８を順次Ｌレベルとし、半導体チップＣＨ２１およびＣＨ３１に対しデータの読出を実行する。この後、テスト配線Ｙ２１およびＹ３１を順次Ｌレベルに設定した後、同様に、テスト配線Ｘ１８、Ｘ２８およびＸ３８を順次Ｌレベルに設定する。このように、テスト対象の半導体チップからのデータを読出して、半導体チップの良／不良判定を半導体チップ単位で行なうことができる。
【０１０６】
［従来との比較］
９個の半導体チップを１ショットとして測定を行ない、各パッドにプローブを接触させる場合、前述のように、７２個のプローブ端子が必要となる。しかしながら、図９に示す構成の場合、７＋３＋３＝１３のプローブ端子が要求されるだけであり、５９個のプローブ端子は余分となる。したがって、これらの５９個のプローブ端子を用いてさらにＸ方向およびＹ方向の半導体チップに試験を行なうことができる。特に、Ｘ方向に沿ってチップセレクト信号／ＣＳの設定可能範囲を多くすることにより、ウェハ上の全半導体チップに対し同時に測定を行なうことができる。
【０１０７】
また、より少ないプローブ端子数で試験を行うことができ、パッドのピッチ条件が厳しくなる場合においても、プローブ端子をパッドのピッチ条件よりもゆるい条件で配置することができ、プローブ端子を余裕を持ってプローブカードに配置することができる。
【０１０８】
ここで、Ｘ方向に沿って整列する半導体チップのうちの一部の半導体チップが同時に測定される場合、先の実施の形態１と同様、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ１１、Ｙ２１、Ｙ３１を、プルアップ抵抗を介して電源に接続する、または電源電圧を伝達するテスト電源線をＹ方向に沿って配置することにより、正確に、測定対象外の半導体チップを非動作状態に設定して、半導体チップ単位でデータの読出を行なって試験を行なうことができる。
【０１０９】
図８および図９に示す配置の場合、より少ないプローブ端子数で、従来と同数の１ショットの半導体チップを同時に測定することができ、応じて、従来と同数のプローブ端子数のプローブカードを利用することにより、より多くの半導体チップを同時に測定でき、ウェハ試験に要する時間を短縮することができる。
【０１１０】
図１０は、図９に示すゲートＧ１およびＧ２の構成の一例を示す図である。図１０において、ゲートＧ１は、パッドＰＺ１からの予備チップセレクト信号／ＣＳ２とパッドＰＹ１からのチップセレクト信号／ＣＳを受けるＯＲゲート２０で構成される。
【０１１１】
ゲートＧ２は、このＯＲゲート２０の出力信号を受けるバッファ２１で構成される。ゲートＧ２からの内部チップセレクト信号ｉｎｔ／ＣＳが内部回路のたとえばコマンドデコーダへ与えられ、クロック信号等に同期してコマンドの状態がデコードされる。このバッファ２１は、従来の半導体メモリチップにおけるパッドに接続されるチップセレクト入力初段のバッファ回路に対応する。
【０１１２】
したがって、試験時において予備チップセレクト信号／ＣＳ２およびチップセレクト信号／ＣＳをともにＬレベルに設定することにより、内部チップセレクト信号ｉｎｔ／ＣＳをＬレベルに設定することができる。
【０１１３】
ダイシング後のチップのパッケージ実装時、予備チップセレクト信号／ＣＳ２は、チップセレクト信号／ＣＳに従って内部チップセレクト信号ｉｎｔ／ＣＳが生成される状態に設定される。たとえば、パッドＰＺ１が接地端子にボンディングワイヤを介して接続される。または、パッドＰＺ１が、チップセレクト入力端子にボンディングされる。
【０１１４】
なお、この実施の形態２において、ダイシング領域２ａに、補助テスト配線ＡＸ１１−ＡＸ１７が配設されている。しかしながら、半導体チップ上に配線空き領域が存在する場合には、これらの補助テスト配線ＡＸ１１−ＡＸ１７のすべてまたは一部が、半導体チップ上に配設されてもよい。
【０１１５】
また、補助テスト配線ＡＸ１１−ＡＸ１７は、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７、Ｘ３１−Ｘ３７およびＹ１１、Ｙ２１およびＹ３１と同様、半導体チップ内の内部配線と同一の配線層の配線を用いて形成される。
【０１１６】
なお、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ１１、Ｙ２１およびＹ３１と並行に、電源電圧ＶＣＣを伝達する電源線が配設されてもよい。テスト対象の半導体チップに対してのみ電源電圧を供給する。これにより、Ｘ方向に整列する１行の半導体チップのうち所定数の半導体チップのみにテストが行なわれる場合、テスト対象外の半導体チップを確実に非動作状態に維持して、正確にテスト対象の半導体チップのデータの読出を行なうことができる。
【０１１７】
以上のように、この発明の実施の形態２に従えば、半導体チップに対する信号／データを伝達するビット配線を相互接続しており、より少ないプローブ端子数で、数多くの半導体チップを同時に測定することができ、応じて、１回に測定することのできる半導体チップの数を増大させることができ、ウェハレベルの試験の時間を短縮することができる。
【０１１８】
なお、上述の説明において、半導体チップとしては、半導体メモリチップが示されている。しかしながら、通常のロジック処理を行なう半導体集積回路であっても、チップセレクト信号に代えて電源電圧を伝達するテスト配線を利用することにより、データ入力とデータ出力を行う動作モードを個別に設定することができる場合には、同様の効果を得ることができる。
【０１１９】
【発明の効果】
以上のように、この発明に従えば、Ｘ方向に配列される半導体チップの特定のパッド以外のパッドを相互接続し、またＹ方向に配列される半導体チップのこの特定のパッドを相互接続しており、プローブ端子数が同じ場合、同時に特定することのできる半導体チップの数を増大させることができ、応じて、ウェハレベルの試験に要する時間を大幅に短縮することができる。
【０１２０】
また、少ない数のプローブ端子で、従来と同程度の数の半導体チップを同時に測定することができ、半導体チップが微細化され、そのパッドのピッチが小さくなっても、余裕を持ってプローブ端子を配置することができる。
【図面の簡単な説明】
【図１】（Ａ）は、この発明に従う半導体集積回路装置の全体の構成を概略的に示し、（Ｂ）は、図１（Ａ）の測定単位領域の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体集積回路装置のテスト配線のレイアウトを概略的に示す図である。
【図３】この発明の実施の形態１に従う半導体集積回路装置の要部の構成をより具体的に示す図である。
【図４】この発明の実施の形態１における半導体集積回路装置のテスト時の信号印加状態を概略的に示す図である。
【図５】この発明の実施の形態１の変更例の構成を概略的に示す図である。
【図６】この発明の実施の形態１における半導体集積回路装置のチップ上テスト配線の配置を概略的に示す図である。
【図７】この発明の実施の形態１における半導体集積回路装置のテスト配線の配置の変更例を概略的に示す図である。
【図８】この発明の実施の形態２に従う半導体集積回路装置のテスト配線の接続を概略的に示す図である。
【図９】この発明の実施の形態２に従う半導体集積回路装置の要部の構成を具体的に示す図である。
【図１０】図９に示すゲートの構成の一例を示す図である。
【符号の説明】
１ 半導体ウェハ、２ ダイシングライン、２ａ，２ｂ ダイシング領域、３１ショット、ＣＨ 半導体チップ、ＬＸａ−ＬＸｃ，ＬＹａ−ＬＹｃ テスト配線、Ｐｘ，Ｐｙ パッド、ＣＨ１１−ＣＨ１３，ＣＨ２１−ＣＨ２３，ＣＨ３１−ＣＨ３３ 半導体チップ、ＰＸ１−ＰＸ７ パッド、ＰＹ１ チップセレクトパッド、Ｘ１１−Ｘ１８，Ｘ２１−Ｘ２８，Ｘ３１−Ｘ３８，Ｙ１１，Ｙ２１，Ｙ３１ テスト配線、ＡＸ１１−ＡＸ１７ 補助テスト配線、Ｇ１，Ｇ２ ゲート。
【発明の属する技術分野】
この発明は、半導体集積回路装置および半導体装置の製造方法に関し、特に、ウェハレベルの半導体集積回路装置（半導体ウェハ装置）の構成に関する。より特定的には、この発明は、ウェハレベルでの半導体集積回路装置のテストを一括して行なうための構成に関する。
【０００２】
【従来の技術】
半導体回路装置においては、製造後に製品の信頼性を確保するためにさまざまな試験が行なわれる。この製造後の試験においては、半導体ウェハの半導体チップ（半導体装置）へのダイシング前に、ウェハレベルで複数の半導体チップが同時に試験される。半導体チップにおいては所望の機能を実現する半導体装置が形成される。従って、試験対象は、半導体チップに形成されたデアル半導体装置であるが、以下では、単に半導体チップとして説明する。ダイシング工程によりチップに分離された半導体回路装置が不良品の場合、その不良品がパッケージに実装されるのを防止し、製品歩留まりを改善する。このようなウェハレベルでの試験テストにおいては、半導体チップに設けられたボンディングパッドにプロービングを行なうことにより試験が行なわれる。ここで、「プロービング」は、テスタ（試験装置）からのプローブをパッドに接触させて、チップとテスタとの間で信号／データ／電圧を送受する動作を示す。
【０００３】
半導体ウェハ上には複数の半導体チップが形成される。これらの半導体チップを個々に試験した場合、試験時間が長くなる。このため、複数の半導体チップに対して同時に試験が行なわれる。この同時に測定される（試験される）半導体チップの数をｍ、ウェハ上に形成される半導体チップの数をＭとすると、１ウェハ当りの測定回数は、ｍ／Ｍとなる。
【０００４】
近年の微細化技術の進展およびウェハの大口径化により、ウェハ当りのチップの数が増大し、ウェハ当りの測定回数が増大し、応じて試験時間が長くなる。このような試験時間を短縮するために、従来から、テストパターンの最適化によるウェハレベルテスト時間の短縮またはデータ入出力端子の縮退等による試験時間の短縮などの対策がとられていた。ここで、「データ入出力端子の縮退」は、半導体記憶装置において複数のメモリセルに対して同時にアクセスし、読出データの縮退または、読出データと期待値の判定結果の縮退を行なって、複数のメモリセルの良／不良を同時に識別する方法を示す。
【０００５】
しかしながら、ウェハ径の大口径化および半導体チップの微細化が進むにつれ、この１ウェハ当りの半導体チップ数が増大し、応じて測定回数が増大するため、このような対策を取っても、ウェハあたりの試験時間が増大する事は避けられない。
【０００６】
このようなウェハレベルでの試験時間を短縮するための構成が、特開平６−１４０４８６号公報（特許文献１）、特開平８−３３５６１６号公報（特許文献２）、および特開２０００−１２４２７８号公報（特許文献３）などにおいて示されている。これらの特許文献１から３においては、同時に測定する半導体チップ数を増大して、応じて試験時間の短縮を図る。
【０００７】
【特許文献１】
特開平６−１４０４８６号公報
【０００８】
【特許文献２】
特開平８−３３５６１６号公報
【０００９】
【特許文献３】
特開２０００−１２４２７８号公報
【００１０】
【発明が解決しようとする課題】
特許文献１においては、複数の半導体チップの対応するパッドを相互接続し、１つの半導体チップに対しプローブを接触させることにより、複数の半導体チップを同時に機能検査する。しかしながら、この構成の場合、複数の半導体チップの対応のパッドが相互接続され、同時にプロービングが行なわれる。したがって、たとえば半導体記憶装置の場合、データの書込を行なうような場合には同一データの書込を行なうことができるものの、データ読出時、読出データの衝突が生じ、これらの同時に測定される複数の半導体チップの良／不良を正確に識別することができないという問題が生じる。このデータの衝突はデータを入出力する一般のロジックなどの半導体集積回路においても生じる。
【００１１】
特に、出力データが期待値と異なる場合、同時に測定される半導体チップの対応のパッドが相互接続されているため、不良チップを特定する事ができないのみならず、不良が発生したチップを個別に試験することができない。したがって、この特許文献１の構成の場合、バーンインテストなどのエイジングテストにその用途が限定され、個々の半導体チップの良／不良を判定する機能試験に対しては、適用することができず、ウェハレベルでの試験時間の短縮を効果的に行なうことはできない。
【００１２】
特許文献２に示す構成においては、ウェハ上にテスト専用のパッドを設け、このテスト専用のパッドをダイシングライン領域に配設される配線を介してウェハ上の半導体チップの対応のパッドと接続する。この特許文献２の構成の場合、ウェハ一端にテスト専用パッドを配置しており、このための領域が必要となり、ウェハの面積利用効率が低下する。特に、スタティックなバーンインテストのように電源電圧レベルを変更する試験の場合には、テスト用パッドの数が少なく、ウェハ上でのテスト専用領域の占有面積の増加は抑制することができるものの、半導体チップの動作不良を識別するためにデータ入出力を行なう場合およびダイナミックなバーンインなどにおいて半導体チップを動作させる場合、テスト用パッドの数が多くなり、ウェハ上のテスト専用回路の占有面積が増大し、ウェハ面積利用効率が低下する。
【００１３】
また、テスト用のパッドがウェハ上の半導体チップに対し共通に設けられているため、このテスト用パッドを配置するためのマスクが余分に必要となり、製造工程が増大する。半導体チップおよびダイシングライン領域のパターンと異なるパターンを、テスト専用領域に形成する必要があるためである。
【００１４】
したがって、この特許文献２の構成においても、必要とされる信号の配線の数が少ないスタティックなバーンインなどのエイジング試験にその試験内容が限定され、種々の機能テストを複数の半導体チップに対し効率的に同時に行なうことができない。
【００１５】
特許文献３においては、ダイシングライン領域に、試験用パッドおよび試験用配線に加えて、測定半導体チップの良否を判定するための制御回路と、この制御回路を制御する信号を入力する制御用パッドが配置される。この特許文献３に示される構成においては、隣接半導体チップを同時に試験し、応じて、１つの半導体チップを中心として、４辺に配置される半導体チップを同時に試験することを図る。しかしながら、この特許文献３の構成の場合、ダイシングライン領域にテスト用の制御回路および制御回路の動作制御用の制御用パッドを、テスト用パッドに加えてさらに配置する必要があり、このダイシングライン領域の面積が増大し、ウェハ上に形成される半導体チップの数を増大することができず、ウェハ面積利用効率が低下するという問題が生じる。
【００１６】
【課題を解決するための手段】
それゆえ、この発明の目的は、半導体ウェハの面積利用効率を低下させることなくウェハレベルでの試験を短時間で行なうことのできる半導体集積回路装置を提供することである。
【００１７】
この発明の他の目的は、ウェハレベルでの試験時に同時に測定することのできる半導体チップ数を簡易な構成で大幅に増大させることのできる半導体集積回路装置を提供することである。
【００１８】
この発明の係る半導体ウェハ装置は、第１および第２の方向に沿って整列して配置される複数の半導体装置と、これらの半導体装置に対応して、それぞれ１つの半導体装置当り複数個配置されるパッドと、第１の方向に整列して配置される半導体装置のの対応するパッドを相互接続する複数の第１の配線と、第２の方向に整列して配置される半導体装置の対応するパッドをそれぞれ相互接続する複数の第２の配線とを含む。第１および第２の配線は、互いに分離される。
【００１９】
この発明に係る半導体装置の製造方法は、半導体ウェハ上に形成される複数の半導体装置を第１および第２の配線で相互接続する工程を含む。第１の配線は、第１の方向に整列する半導体装置の対応のパッドを相互接続する。第２の配線は、第１の配線と分離して配置されかつ第１の方向と異なる第２の方向に配置され、第２の方向に整列する半導体装置の対応のパッドを相互接続する。
【００２０】
この発明に係る半導体装置の製造方法は、さらに、第１および第２の配線に信号または電位を与えて各半導体装置を動作させる工程と、半導体ウェハ上の半導体装置を各半導体装置毎に切り離す工程とを備える。
【００２１】
半導体装置の対応のパッドを、第１および第２の方向に延在する互いに分離される第１および第２の配線で相互接続する。これらの第１および第２の配線を個別に駆動することにより、試験対象の半導体装置を正確にかつ選択的に動作させることができる。したがって、データ読出時において出力データが衝突するのを防止することができ、正確に半導体装置の機能試験を行なうことができる。
【００２２】
また、第１および第２の配線を選択的に駆動することにより、少ないプローブ端子数で試験対象の半導体チップを動作させることができ、応じて測定単位領域内の試験対象チップの数を増大させることができ、ウェハレベルでの試験に要する時間を短縮することができる。
【００２３】
また、単に配線を用いてチップの対応のパッドが相互接続されるだけであり、ダイシングライン領域のレイアウトが複雑化するのを防止することができ、また、テスト専用領域は不要であり、ウェハの面積利用効率の低下を防止することができる。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１（Ａ）および（Ｂ）は、この発明が対象とするウェハレベルの半導体集積回路装置、すなわち半導体ウェハ装置の配置を概略的に示す図である。図１（Ａ）において、半導体ウェハ１上に、半導体チップＣＨがＸ方向およびＹ方向に配置される。Ｙ方向およびＸ方向が、それぞれ、第１の方向および第２の方向に対応する。ＸおよびＹ方向は、互いに直行し、これらの方向に沿って半導体チップが整列して配置されればよい。これらのＸおよびＹ方向は説明の便宜上、命名されており、半導体チップが半導体メモリチップの場合に、そのチップ内のメモリアレイのＸおよびＹ方向とは特に関係しない。
【００２５】
これらの半導体チップＣＨは、ダイシングライン２によりその領域が規定される。このダイシングライン２に沿って切断（ダイシング）が行なわれ、半導体チップＣＨが個別の半導体ダイに分離される。通常、「半導体チップ」は、１つの個別のダイシング後のチップを示すが、本明細書においては、半導体チップＣＨ１は、ウェハ上に形成された状態の、ダイシングライン２によりその領域が規定された半導体回路装置の領域を示す。
【００２６】
このウェハ１において、各半導体チップＣＨに同一パターンの半導体回路装置が製造される。この半導体回路装置の製造工程完了後、ウェハ１上に形成された半導体チップＣＨの試験が行なわれる。この半導体チップＣＨの試験時においては、複数の半導体チップＣＨを１つのテスト単位（１ショット）３として、試験が行なわれる。すなわち、テスト単位３に含まれる半導体チップに対し同時に試験（測定）が行なわれる。図１（Ａ）においては、一例として、１ショット３において、９個の半導体チップＣＨが含まれ、９個の半導体チップＣＨに対し同時に試験（測定）が行なわれる構成を、一例として示す。ここで、測定は、１ショット３の半導体チップに対して実行される試験内容全体を示し、この測定時において、種々の個別試験が実行される。
【００２７】
図１（Ｂ）は、図１（Ａ）に示す１ショット内の半導体チップのボンディングパッドの配置を概略的に示す図である。図１（Ｂ）において、半導体チップＣＨは、ＸＹ方向およびＹ方向にそれぞれ延在するダイシング領域２ａおよび２ｂによりその領域が分離される。このダイシング領域２ａおよび２ｂは、図１（Ａ）に示すダイシングラインに相当する。
【００２８】
半導体チップＣＨ上には、ボンディングパッド群ＰＤＧが形成される。このボンディングパッド群ＰＤＧにおいては、ウェハレベルの試験時に使用されるボンディングパッド（以下、単にパッドと称す）ＰＤｕと、ウェハレベルでの試験時において使用されない未使用パッドＰＤｅを含む。未使用パッドＰＤｅは、ウェハレベルでの試験時、たとえば、この半導体チップＣＨが半導体メモリチップの場合、マルチビットテストより、入出力データの縮退が行なわれる場合に使用されないパッドであり、パッケージ実装時には、対応のリード端子にボンディングパッドを介して接続される。図１（Ｂ）において矢印で示す使用パッドＰＤｕに対し、ウェハレベルでの試験時、信号またはデータまたは電圧が印加される。
【００２９】
図１（Ａ）および（Ｂ）に示すように、１ショット３内に９個の半導体チップＣＨが含まれ、これらの９個の半導体チップＣＨを同時に測定する場合、使用パッドＰＤｕに並行して、信号、データまたは電圧を供給する必要がある。従来は、使用パッドＰＤｕ個々にテスタからのプローブ端子を接触させる。この場合、図１（Ｂ）に示すように１つの半導体チップＣＨにおいて使用パッドＰＤｕが８個存在する場合、合計７２個のプローブ端子が必要となる。実際には、この半導体チップＣＨがたとえば半導体メモリチップの場合、アドレス信号および制御信号を入力または出力するパッドが存在し、ウェハレベルでの試験時において使用されるパッドＰＤｕの数は、より多くなり、さらに、必要とされるプローブ端子の数が増大する。このような場合、また、微細化によりパッド間ピッチが小さくなった場合、プローブ端子を正確に、使用パッドＰＤｕに接触させることが困難となる。
【００３０】
本発明においては、これらの１ショット３の半導体チップＣＨを、半導体チップＣＨの対応のパッドをウェハ１上ですべて相互接続することにより、１ショット３の半導体チップを、少ないプローブ端子で同時に試験する。これにより、テスタの許容プローブ端子数を利用して同時に測定される半導体チップの数を増大させ、ウェハレベルでの試験時間を短縮する。この全半導体チップの試験完了後、不良救済のためのレーザトリミング等が行なわれた後に、半導体チップがダイシングラインに沿って切り離される。
【００３１】
すなわち、チップレベルの半導体装置の製造時においては、まず、半導体ウェハ上に形成される複数の半導体装置を互いに異なる方向に延在して配置される第１および第２のテスト配線で相互接続する。これらの第１のテスト配線で、第１の方向に整列する半導体装置の対応のパッドを相互接続し、第２のテスト配線で第１の方向と異なる第２の方向に整列して配置される半導体装置の対応のパッドを相互接続する。この近く配線に信号または電位を供給して各半導体装置を動作させる。動作結果に従って不良を判定する。全半導体装置の動作および必要な処置の後、半導体ウェハを半導体装置毎に切り離す。
【００３２】
図２は、この発明に従う半導体集積回路装置の構成を概略的に示す図である。この図２においては、図１に示す構成と同様、半導体ウェハ１上に、Ｘ方向およびＹ方向に整列して複数の半導体チップＣＨが配列される。半導体チップＣＨは、ダイシングライン２により、その領域が分離される。
【００３３】
Ｘ方向に整列して配置される半導体チップＣＨの対応のパッドは、テスト配線ＬＸにより相互接続され、またＹ方向に沿って整列する半導体チップＣＨの対応のパッドが、テスト配線ＰＹにより相互接続される。図２においては、Ｘ方向に延在するテスト配線ＬＸａ、ＬＸｂおよびＬＸｃと、Ｙ方向に延在するテスト配線ＬＹａ、ＬＹｂおよびＬＹｃを代表的に示す。テスト配線ＬＸａ−ＬＸｃは、それぞれ、対応の半導体チップＣＨにおける同一機能を有するパッドＰｘをそれぞれ相互接続し、テスト配線ＬＹａ−ＬＹｃの各々は、対応の半導体チップの同一機能のパッドＰｙを相互接続する。
【００３４】
図２に示す配置の場合、Ｘ方向に延在するテスト配線ＬＸに接続するパッドとＹ方向に延在するテスト配線ＬＹに接続するパッドにプローブ端子を接触させることにより、ウェハ１上の半導体チップＣＨに対し同時にプロービングを行なうことができる。したがって、半導体ウェハ１上の半導体チップＣＨに対し試験を一括して行なうことができ、ウェハレベルでの試験に要する時間を大幅に短縮することができる。また、単に、Ｘ方向に整列する半導体チップおよびＹ方向に整列する半導体チップ（１行の半導体チップと１列の半導体チップ）に対しプローブ端子を接触させることが要求されるだけであり、全半導体チップに対しプローブ端子を接触させる必要はない。したがって、プローブ端子の増大を抑制して、一括して半導体チップのウェハレベルでの測定を行なうことができる。
【００３５】
また、各半導体チップのパッドに対してプローブを接触させる場合、多数回にわたるプローブ端子の使用等のために、プローブ端子の高さがばらつくことがある。このようなプローブ端子の高さにばらつきが生じた場合、各半導体チップのパッドとプローブ端子との接触抵抗などのパッドに対する影響が半導体チップ毎に異なり、正確な試験を保証することができなくなる恐れがある。これを避けるためには、プローブ端子を強くパッドに接触させる必要が生じ、パッドによっては、プローブ端子が強く当てられダメージを受けることが考えられる。このようなダメージが生じた場合、ダメージを受けたパッドを有する半導体チップが動作不良を起こす原因となり、製造歩留まりを低下させる。テスト配線を配置することにより、プローブ端子数を低減することができ、上述の歩留まりの問題を解消することができる。
【００３６】
図３は、この発明に従う半導体集積回路装置の構成をより詳細に示す図である。図３においては、図１（Ａ）に示す１ショット３の領域に配置される９個の半導体チップＣＨ１１−ＣＨ３３のパッド配置およびテスト配線を一例として示す。
【００３７】
これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、ＸおよびＹ方向に整列して配置され、Ｙ方向に延在するダイシング領域２ａおよびＸ方向に延在するダイシング領域２ｂにより、それぞれの領域が分離される。
【００３８】
Ｘ方向に整列する半導体チップＣＨ１１−ＣＨ１３に対し、Ｘ方向に延在するテスト配線Ｘ１１−Ｘ１７が配設される。これらのテスト配線Ｘ１１−Ｘ１７は、半導体チップＣＨ１１−ＣＨ１３と同じ機能を有するパッドＰＸ１−ＰＸ７にそれぞれ結合される。
【００３９】
同様、半導体チップＣＨ２１−ＣＨ２３がＸ方向に整列して配置され、また半導体チップＣＨ３１−ＣＨ３３がＸ方向に整列して配置される。半導体チップＣＨ２１−２３に対しては、テスト配線Ｘ２１−Ｘ２７が配設され、これらのテスト配線Ｘ２１−Ｘ２７は、半導体チップＣＨ２１−ＣＨ２３の対応のパッドＰＸ１−ＰＸ７をそれぞれ相互接続する。
【００４０】
半導体チップＣＨ３１−ＣＨ３３に対して、テスト配線Ｘ３１−Ｘ３７がＸ方向に延在して配置される。これらのテスト配線Ｘ３１−Ｘ３７は、それぞれ、半導体チップＣＨ３１−ＣＨ３３のパッドＰＸ１−ＰＸ７を相互接続する。
【００４１】
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、一例として、半導体メモリチップである。したがって、パッドＰＸ１−ＰＸ７は、動作モードを指定する制御信号入力パッド、アドレス信号入力パッド、およびデータ入出力パッド、および電源電圧および接地電圧を受ける電源パッドを含む。
【００４２】
テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７は、それぞれ、図２に示すテスト配線ＬＸに対応し、テスト配線Ｙ１１、Ｙ２１およびＹ３１は、それぞれ、図２に示すテスト配線ＬＹに対応する。
【００４３】
この半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、また、半導体メモリチップであるため、この半導体メモリチップを選択状態、すなわちアクセス状態に置くためのチップセレクト信号／ＣＳを受けるチップセレクトパッドＰＹ１を含む。
【００４４】
Ｙ方向に整列する半導体チップＣＨ１１−ＣＨ３１に対して、テスト配線Ｙ１１がＹ方向に連続的に延在して配置され、テスト配線Ｙ１１が、それぞれ半導体チップＣＨ１１−ＣＨ３１のチップセレクトパッドＰＹ１に接続される。
【００４５】
同様、Ｙ方向に整列する半導体チップＣＨ１２−ＣＨ３２に対して、テスト配線Ｙ２１が配設され、また、半導体チップＣＨ１３−ＣＨ３３に対し、テスト配線Ｙ３１が、それぞれ、Ｙ方向に延在して配置される。これらのテスト用配設Ｙ２１およびＹ３１は、対応の半導体チップのチップセレクトパッドに接続される。
【００４６】
［プロービング方法］
ウェハレベルでの試験工程において、いま、９個の半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し同時に測定を行なうことを考える。プローブ端子の接触が、半導体チップＣＨ１２−ＣＨ３２のパッドＰＸ１−ＰＸ７と、半導体チップＣＨ２１−ＣＨ２３のチップセレクトパッドＰＹ１に対して行なわれる。半導体チップＣＨ１２に対するプローブ端子の接触により、テスト配線Ｘ１１−Ｘ１７により、この半導体チップＣＨ１２とＸ方向に整列する半導体チップＣＨ１１およびＣＨ１３およびそれらの外部に整列して配置される半導体チップに対してプローブ端子が接触された状態が実現される。同様、半導体チップＣＨ２２に対して、プローブ端子を接触することにより、テスト配線Ｘ２１−Ｘ２７を介して、このＸ方向に半導体チップＣＨ２２と整列して配置される半導体チップＣＨ２１、ＣＨ２３、…に対し、共通にプローブ端子の接触が行なわれた状態が実現される。また、半導体チップＣＨ３２のパッドＰＸ１−ＰＸ７へのプローブ端子の接触により、テスト配線Ｘ３１−Ｘ３７が、Ｘ方向に整列する半導体チップＣＨ３１、ＣＨ３３、…に対し、共通に、信号／データを伝達する。
【００４７】
また、テスト配線Ｙ１１、Ｙ２１、Ｙ３１が、半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１に接続されており、それぞれ、Ｙ方向に整列する半導体チップのチップセレクトパッドＰＹ１へ、チップセレクト信号／ＣＳを共通に伝達する。
【００４８】
したがって、半導体チップＣＨ１２、ＣＨ２２およびＣＨ３２のパッドＰＸ１−ＰＸ７と半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１に対するプローブ端子の接触だけで、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し、すべてプローブ端子を接触させた状態を実現でき、これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し同時に測定を行なうことができる。この場合、プローブ端子の数は、７・３＋３＝２４であり、１ショット内の９個の半導体チップを同時に測定する際に要求されるプローブ端子数を大幅に低減することができる。
【００４９】
なお、当然、テスタからは、電源電圧および接地電圧も供給される。したがって、パッドＰＸ１−ＰＸ７は、電源パッドおよび接地パッドを含む。
【００５０】
［試験動作の信号の状態］
（１） 書込動作時の信号の状態：
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３が、それぞれ、半導体メモリチップであり、機能試験時においては、データの書込および読出を行ない、図示しないテスタにより、読出データにしたがって半導体チップの量／不良が判定される。図示しないテスタにおいて読み出されたメモリセルデータと期待値との比較が行なわれて、パス／フェイルの判定が行われても良い。半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３それぞれにおいてマルチビットテストが行なわれ、そのマルチビット判定結果が出力されてもよい。半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の実際の入出力信号／データは、これらの半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の具体的構成に応じて適宜定められる。
【００５１】
また、半導体チップＣＨ２１−ＣＨ２３のチップセレクトパッドＰＹ１をＬレベルに設定する。応じて、テスト配線Ｙ１１−Ｙ３１がＬレベルに設定され、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３のチップセレクトパッドＰＹ１が、すべてＬレベルに設定される。この半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３は、半導体メモリチップであり、チップセレクト信号／ＣＳがＬレベルとなると、外部から与えられるコマンドを受付け、コマンドが指定される動作を実行する。チップセレクト信号／ＣＳがＨレベルのときには、非選択状態であり、コマンドの受付は禁止されるため、動作はしない。
【００５２】
したがって、図３に示す配置においては、テスト配線Ｙ１１、Ｙ２１およびＹ３１がすべてＬレベルに設定され、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３がすべて選択状態に設定される。また、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７には、書込動作を指定するライトコマンドを印加させるように、それぞれ各テスト配線に組において同じ状態の信号を印加する。したがって、この状態においては、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３に対し、同じデータを書込むことができる。
【００５３】
［データ読出時の動作］
半導体チップＣＨ２１−ＣＨ２３のうちの特定のチップセレクトパッドＰＹ１をＬレベルに設定し、残りのチップセレクトパッドＰＹ１にＨレベルの信号を印加する。すなわち、テスト配線Ｙ１１−Ｙ３１のいずれかはＬレベルに設定され、残りのテスト配線が、Ｈレベルに設定される。この状態では、Ｌレベルに設定されたテスト配線に接続する半導体チップが選択状態（アクセス可能状態）に設定され、残りの半導体チップは非選択状態に維持される。たとえば、半導体チップＣＨ２１のチップセレクトパッドＰＹ１をＬレベルに設定し、半導体チップＣＨ２２およびＣＨ２３のチップセレクトパッドをＨレベルに設定した場合、半導体チップＣＨ１１、ＣＨ２１およびＣＨ３１がアクセス可能状態に設定され、残りの半導体チップＣＨ１２−ＣＨ３２およびＣＨ１３−ＣＨ３３はスタンバイ状態に維持される。この状態で、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７に、データ読出を指示するリードコマンドおよびメモリセル指定用のアドレス信号等のデータ読出に必要な信号／電圧を与える。
【００５４】
この状態では、半導体チップＣＨ１１からのデータは、テスト配線Ｘ１１−Ｘ１７のうちのデータ出力パッドに接続されるテスト配線に読出され、半導体チップＣＨ２１からの読出データは、テスト配線Ｘ２１−Ｘ２７のうちのデータ出力パッドに接続されるテスト配線に読出され、また半導体チップＣＨ３１からの読出データは、テスト配線Ｘ３１−Ｘ３７のうちのデータ出力パッドに接続されるテスト配線に読出される。これらのテスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７の組それぞれにおけるデータ出力パッドに対応するテスト配線上のデータを、図示しないテスタで読出す。したがって、半導体チップＣＨ１１、ＣＨ２１およびＣＨ３１からの読出データは、異なるパッドに転送されるため、読出データの衝突は生じず、正確に、半導体チップのパス／フェイル（良／不良）判定を正常に行なうことができる。
【００５５】
この動作を、Ｙ方向に整列する半導体チップにおいて各列単位で実行する。すなわち、テスト配線Ｙ２１およびＹ３１を、順次、Ｌレベルに設定して、データ読出を行なうようにテスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７に必要な信号／電圧を印加する。
【００５６】
上述のように、半導体チップの同一機能のパッドをテスト配線で相互接続することにより、少ないプローブ端子数で多数の半導体チップを同時に測定することができる。たとえば、この図３に示す配置において、半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３個々に、プローブ端子を接触させる場合、１つの半導体チップ当り８個のプローブ端子が必要であるため、合計７２個のプローブ端子が必要となる。一方、図３に示すようにテスト配線を利用して同一機能のパッドをＸ方向およびＹ方向それぞれにおいて共通接続する場合、テスト配線の数に対応して、７・３＋３＝２４個のプローブ端子が必要となるだけである。したがって、７２−２４＝４８個のプローブ端子が余るため、さらに、Ｘ方向およびＹ方向にプローブ端子数を増大させることができ、測定範囲を拡張することができ、同時に測定することのできる半導体チップの数を増大させることができる。
【００５７】
これにより、１ショット当りの半導体チップの数を増加させることができ、応じてウェハレベルでの試験に要する時間を短縮することができる。
【００５８】
図４は、このテスト時におけるウェハ上のチップの状態を概略的に示す図である。テスト対象の１ショット３には、半導体チップＣＨａが含まれる。この半導体チップＣＨａとＸ方向に整列して半導体チップＣＨｂが配置され、半導体チップＣＨａとＹ方向に整列して半導体チップＣＨｃが配置される。この半導体チップＣＨｃとＸ方向に整列して半導体チップＣＨｄが配置される。
【００５９】
半導体チップＣＨａおよびＣＨｂにはテスト配線ＬＸａが共通に配設され、半導体チップＣＨａおよびＣＨｂのパッドＰＸが、このテスト配線ＬＸａに共通に接続される。半導体チップＣＨｃおよびＣＨｄに対しては共通にテスト配線ＬＸｂが配設され、これらの半導体チップＣＨｃおよびＣＨｄのパッドＰＸが共通に、テスト配線ＬＸｂに接続される。
【００６０】
半導体チップＣＨａおよびＣＨｃに対しては共通に、テスト配線Ｙａが共通に接続され、これらの半導体チップＣＨａおよびＣＨｃのチップセレクトパッドＰＹ１が共通に接続される。同様、半導体チップＣＨｂおよびＣＨｄに対して、テスト配線Ｙｂが配設され、それぞれの、チップセレクトパッドＰＹ１が共通にこのテスト配線Ｙｂに接続される。
【００６１】
試験動作時においては、テスト配線ＬＸａに、試験動作に必要な信号／データ／電圧が供給される。テスト配線Ｙａには、この試験動作時に、チップセレクト信号がＨレベルまたはＬレベルに設定される。
【００６２】
テスト配線ＹｂおよびＬＸｂは、半導体チップＣＨｂ−ＣＨｄがテスト対象外であり、プローブ端子が接触されないため、フローティング状態となる。ワンショット３においてはテスト実行時において、テスト配線Ｙａのチップセレクト信号／ＣＳがＬレベルに設定された場合、テスト対象外の半導体チップＣＨｃも動作状態となる。この場合、テスト配線ＬＸｂに対しては、プローブ端子の接触が行なわれていないため、その状態は変化せず、接地電圧レベルに維持される。たとえこの半導体チップＣＨｃにおいてテスト配線ＬＸｂ上の電圧の浮き上がりが生じ半導体チップＣＨｂが動作しても、その動作結果は、何らテスト状態の１ショット３内の半導体チップＣＨａに対して影響は及ぼさない。
【００６３】
テスト配線Ｙｂもフローティング状態である。Ｘ方向に整列する半導体チップが全てテスト対象であり、全てのチップセレクト信号の状態をテスタにより設定することができる場合には、特に問題は生じない。しかしながら、プローブ端子数などの制約により、Ｘ方向に整列する半導体チップのうちの一部がテスト対象とされ、残りがテスト対象外とされてプローブ端子の接触がＹ方向配線Ｙｂに対して行なわれない場合、以下に説明するような問題が生じる可能性がある。
【００６４】
この場合、フローティング状態のテスト配線Ｙｂ上のチップセレクト信号／ＣＳがＬレベルと判定された場合、半導体チップＣＨｂにおいては、テスト配線ＬＸａ上の信号／データ／電圧に従って動作が行なわれ、テスト状態の半導体チップＣＨａに半導体チップＣＨｂの動作が影響を及ぼすことが考えられる。すなわち、データ読出時、半導体チップＣＨａおよびＣＨｂが同時にデータ読出状態となると、半導体チップＣＨａの読出データに影響を及ぼすことが考えられる。この誤動作の可能性を防止するために、以下の構成をとることが考えられる。すなわち、Ｙ方向に延在するテスト配線ＹａおよびＹｂ（図３のＹ１１−Ｙ３１）を、電源電圧に終端する。この終端は、単に、ダイシング領域内に高抵抗を介して対応の半導体チップの電源パッドに接続する事により実現する。この場合、非テスト対象の半導体チップＣＨｂおよびＣＨｄに対するテスト配線Ｙｂを確実にＨレベルに維持することができる。したがって、半導体チップＣＨｂを、非動作状態に設定することができ、確実にテスト対象の１ショット３の半導体チップの測定を正確に行なうことができる。
【００６５】
これに代えて、チップセレクト信号／ＣＳを伝達するテスト配線ＹａおよびＹｂと平行に、電源パッドに接続されるテスト配線を配設する。テスト対象の半導体チップに対してのみ、電源パッドに対しプローブ端子を接触する。たとえ、チップセレクト信号／ＣＳを伝達するテスト配線が終端されず、接地電圧レベルに維持される場合においても、このＹ方向に延在するテスト用電源線（ＶＣＣ線）への電源電圧供給を停止する（電源電圧を伝達するプローブ端子の接触を行わない）ことにより、半導体チップＣＨｂは非動作状態に設定することができる。これにより、終端抵抗を配置することなく、正確にテスト対象の半導体チップの測定を行なうことができる。
【００６６】
［変更例］
図５は、この発明の実施の形態１の変更例の配置を概略的に示す図である。図５において、一例として、半導体チップＣＨ１−ＣＨ４が、２行２列に配置される。これらの半導体チップＣＨ１−ＣＨ４それぞれにおいては、パッドＰＸ１−ＰＸ７およびＰＹ１が配置される。これらの半導体チップＣＨ１−ＣＨ４を分離するためのダイシング領域２ａおよび２ｂに、テスト用パッドが配置される。図５においては、Ｘ方向に延在するダイシング領域２ｂにおいて、テストパッドＴＹ１が半導体チップＣＨ１−ＣＨ４それぞれに対応して配置される。また、Ｙ方向に延在するダイシング領域２ａにおいては、半導体チップＣＨ１−ＣＨ４にそれぞれ対応して、テストパッドＴＸ１−ＴＸ６の組が配置される。
【００６７】
半導体チップＣＨ１およびＣＨ２に対応して配置されるテストパッドＴＸ１−ＴＸ６は、Ｘ方向に延在するテスト配線Ｘ１ａ−Ｘ７ａにより相互接続される。半導体チップＣＨ３およびＣＨ４に対応して配置されるテストパッドＴＸ１−ＴＸ７は、テスト配線Ｘ１ｂ−Ｘ７ｂにより相互接続される。
【００６８】
テストパッドＴＹ１は、図５において破線で示す配線を介して、対応の半導体チップのチップセレクトパッドＰＹ１に電気的に接続される。テストパッドＴＸ１−ＴＸ７は、対応の半導体チップのパッドＰＸ１−ＰＸ７に、破線で示す配線により電気的に接続される。
【００６９】
ダイシング領域２ａおよび２ｂにテスト用パッドを配置し、各テスト配線によりＸ方向およびＹ方向において同一の機能を有するテストパッドを相互接続する。これにより、実施の形態１と同様のプロービングを実現することができる。また、ダイシング領域２ａおよび２ｂは、ダイシング工程において切断される。したがって、テストパッドＴＸ１−ＴＸ７およびＴＹ１は、何ら、半導体チップＣＨ１−ＣＨ４のパッケージ実装に影響は及ぼさない。
【００７０】
また、テスト配線Ｘ１ａ−Ｘ７ａおよびＸ１ｂ−Ｘ７ｂは、テスト用パッドに接続される。したがって、ダイシング工程完了後、半導体チップＣＨ１−ＣＨ４それぞれにおけるパッドＰＸ１−ＰＸ７には、対応のテストパッドとの間の接続用の配線が接続されるだけであり、テスト配線がＸ１ａ−Ｘ７ａおよびＸ１ｂ−Ｘ７ｂが直接、パッドＰＸ１−ＰＸ７に接続される場合に比べて、このパッドの寄生容量を低減することができる。これは、テストパッドＴＹ１についても同様である。
【００７１】
なお、ダイシング領域２ｂにテストパッドＴＸ１−ＴＸ７が配置され、ダイシング領域２ａに、テストパッドＴＹ１が配置されてもよい。
【００７２】
［チップ内テスト配線の配置］
図６は、この発明に従う半導体集積回路装置の半導体チップ内のテスト配線の配置を概略的に示す図である。図６において、半導体チップＣＨは、中央領域に配置されるパッド領域１０と、このパッド領域１０のＸ方向についての両側に配置される内部回路１１ａおよび１１ｂを含む。この半導体チップＣＨにおいては、いわゆるＬＯＣ（リード・オン・チップ）構造が用いられる。この半導体チップＣＨの内部回路１１ａおよび１１ｂは、たとえば、メモリアレイおよびその周辺回路を含む。内部回路１１ａおよび１１ｂにおいては、配線の空き領域が存在する。このような配線空き領域を利用して、内部回路１１ａおよび１１ｂの形成時に用いられる内部配線と同一配線層の配線を用いて、テスト配線Ｘａ−ＸｎおよびＹを配設する。このテスト配線Ｘａ−Ｘｎとテスト配線Ｙは、別の配線層の配線である。このテスト配線Ｘａ−ＸｎおよびＹを、内部配線と同一配線層の配線を用いて形成することにより、半導体チップＣＨ製造工程と同一製造工程で、テスト配線Ｘａ−ＸｎおよびＹを配設することができ、製造工程数（マスク数）を増大させることなく、ウェハ上の半導体チップの対応のパッドを相互接続するテスト配線を配設することができる。
【００７３】
テスト配線Ｘａ−Ｘｎは、ダイシング工程におけるダイシング領域の切断により切断される。テスト配線Ｘａ−ＸｎおよびＹは、パッド領域１０に含まれるパッドに接続されてもよく、またダイシング領域内に形成されるパッドに接続され、このダイシング領域内のパッドからパッド領域１０への内部配線が配設されてもよい。
【００７４】
［チップ内テスト配線の配置２］
図７は、この発明の実施の形態１に従う半導体集積回路装置のチップ内テスト配線の配置の変更例を示す図である。図７において、半導体チップＣＨの周辺に沿ってパッドＰＸおよびＰＹが配置される。これらのパッドＰＸおよびＰＹが配置される領域内部に、内部回路１５が配設される。この図７に示す半導体チップＣＨにおいては、いわゆる「周辺パッド配置」が用いられている。この場合においても、内部回路１５の空き領域を利用して、この内部回路１５を形成するのに用いられる内部配線と同一配線層の配線を用いてテスト配線群ＬＸＧの各テスト配線Ｘおよびテスト配線Ｙを配設する。テスト配線群ＬＸＧの各テスト配線Ｘは、対応のパッドＰＸに接続され、テスト配線Ｙが、パッドＰＹに接続される。このような周辺パッド配置においても、同様、内部回路１５の配線空き領域を利用して、内部回路の内部配線と同一配線層の配線をテスト配線として利用することにより、半導体チップＣＨの内部回路製造工程と同一製造工程で、テスト配線ＸおよびＹを形成することができる。
【００７５】
この図７に示す周辺パッド配置の場合、Ｘ方向およびＹ方向に、テスト配線を分散させ、チップセレクト信号以外のパッドに対しても、Ｙ方向に延在するテスト配線を配置することにより、効率的にテスト配線を配置することができる。この場合、たとえば、半導体チップＣＨの左側に配置されるパッドＰＸに対してはＸ方向に延在するテスト配線を利用し、パッドＰＹおよび半導体チップＣＨの右側に配設されるパッドＰＸに対しては、Ｙ方向に延在するテスト配線を配設することにより、テスト配線を効率的に内部回路１５の配線空き領域を利用して配設することができる。
【００７６】
また、この図７に示す配置においても、テストパッドはダイシング領域に配設されてもよい。
【００７７】
以上のように、この発明の実施の形態１に従えば、Ｘ方向およびＹ方向にテスト配線を配置し、それぞれ各半導体チップの対応のパッドを電気的に接続している。したがって、少ないプローブ端子数で数多くの半導体チップを同時に測定することができ、応じて１回に測定することのできる半導体チップの数を増大させることができ、ウェハテスト時間を短縮することができる。
【００７８】
なお、上述の説明において、半導体チップは、半導体メモリチップであり、チップセレクト信号／ＣＳを用いて、動作制御を行なっている。しかしながら、この半導体チップとしては、半導体メモリチップに限定されず、ロジック回路等の演算処理を行なう回路装置であってもよい。このような演算処理回路装置の場合にはデータ入力モードとデータ出力モードとが別々に設定することができることが要求される。バウンダリスキャンパスを内蔵するようなロジック回路であればこのような条件は満たされる。また、このようなロジック回路の場合、チップセレクト信号のような選択信号を用いられないため、電源電圧ＶＣＣを、チップセレクト信号／ＣＳに代えて利用することができる。
【００７９】
また、Ｙ方向のテスト配線の数は１本に限定されず、テスト配線のレイアウトを考慮して、テスト配線は、Ｘ方向およびＹ方向それぞれに分散して、適当な数が配置されてもよい。テスト配線のレイアウトを、半導体チップの内部の配線のレイアウトに応じて効率的に行なうことができる。
【００８０】
また、このテスト配線は、テスタのプローブ端子の配置に応じて、その配置が定められてもよい。
【００８１】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体集積回路装置の配置を概略的に示す図である。図８においては、Ｘ方向に沿って２行に配列される半導体チップＣＨＡ１−ＣＨＡｎおよびＣＨＢ１−ＣＨＢｎを代表的に示す。半導体チップＣＨＡ１−ＣＨＡｎに共通に、テスト配線ＸＡおよびテスト配線ＬＸＡが配置される。テスト配線ＸＡは、予備チップセレクト信号／ＣＳ２を伝達する。テスト配線ＬＸＡは、実施の形態１と同様、データ、電源電圧、または信号を伝達する。複数のテスト配線を１本のテスト配線ＬＸＡにより代表的に示す。
【００８２】
半導体チップＣＨＢ１−ＣＨＢｎに対し、共通に、同様、テスト配線ＸＢおよびテスト配線ＬＸＢが配置される。このテスト配線ＸＢは、同様、予備チップセレクト信号／ＣＳ２を伝達し、テスト配線ＬＸＢは、テスト配線ＬＸＡと同様の信号または電圧を伝達する。したがって、このテスト配線ＬＸＢも、複数のテスト配線を代表的に示す。
【００８３】
このテスト配線ＬＸＡおよびＬＸＢは、ダイシング領域２ａにより、Ｙ方向に延在する配線ＤＬＸにより相互接続される。テスト配線ＸＡおよびＸＢは、それぞれ、互いに分離してＸ方向に延在し、個々に、予備チップセレクト信号／ＣＳ２を伝達する。
【００８４】
Ｙ方向に、チップセレクト信号／ＣＳを伝達するテスト配線Ｙが、各半導体チップ列に対応して配設される。テスト配線Ｙは、Ｙ方向に整列する半導体チップＣＨＡ１、…、ＣＨＢ１の組、ＣＨＡ２、…、ＣＨＢ２の組、およびＣＨＡｎ、…、ＣＨＢｎの組それぞれに対応して配置され、対応の半導体チップの組のチップのチップセレクトパッドに接続される。
【００８５】
この図８に示す配置の場合、テスト配線ＬＸＡの信号は、Ｙ方向に延在する補助配線ＤＬＸを介してテスト配線ＬＸＢに伝達される。したがって、テスト配線ＸＡおよびＸＢおよびＹとテスト配線ＬＸＡとを、所定状態に設定した場合、このテスト配線ＬＸＢもテスト配線ＬＸＡと同様の状態に設定され、ウェハ上の全チップを選択状態に設定することができる。したがって、より少ないプローブ端子数で、より多くの半導体チップを選択状態に設定して、測定を行なうことができる。
【００８６】
半導体チップＣＨＡ１−ＣＨＡｎおよびＣＨＢ１−ＣＨＢｎが、半導体メモリチップの場合、同時にデータ読出を行なった場合、データの衝突が生じる。したがって、チップセレクト信号／ＣＳと予備チップセレクト信号／ＣＳ２を用いて１つの半導体チップを選択し、データ読出を、半導体チップ単位で実行する。これにより、データ書込時においては、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２で規定される領域の半導体チップに対し同時にデータ書込を行ない、かつデータ読出時においては、このテスト対象の領域内の半導体チップを１つずつ読出すことにより、より少ないプローブ数で、テストを行なうことができる。
【００８７】
また、後に説明するように、必要とされるプローブ端子の数がさらに低減されるため、ウェハ上の全半導体チップを同時に測定することもできる。
【００８８】
図９は、この発明の実施の形態２に従う半導体集積回路装置のより詳細な構成を示す図である。図９においては、３行３列に配置される半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３を代表的に示す。
【００８９】
半導体チップＣＨ１１−ＣＨ１３からＣＨ３１−ＣＨ３３の各々は同一構成を有し、それぞれ、パッドＰＸ１−ＰＸ７およびチップセレクトパッドＰＹ１に加えて、さらに、予備セレクト信号／ＣＳ２を受けるパッドＰＺ１を含む。このチップセレクト信号／ＣＳと予備チップセレクト信号／ＣＳ２により、半導体チップを動作状態に設定するために、各半導体チップにおいて、パッドＰＺ１上の予備チップセレクト信号／ＣＳ２とパッドＰＹ１上のチップセレクト信号／ＣＳを受けるゲートＧ１と、ゲートＧ１の出力信号に従って内部チップセレクト信号を生成するチップセレクトゲートＧ２とが設けられる。図９においては、図面の煩雑さを防止するために、ゲートＧ１およびＧ２は、チップＣＨ１２に対してのみそれらの符号を示す。
【００９０】
すなわち、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともにＬレベルに設定されたときに、ゲートＧ１の出力信号がＬレベルとなり、チップセレクトゲートＧ２からの内部チップセレクト信号がＬレベルとなり、対応の半導体チップが、選択状態に設定される。
【００９１】
半導体チップＣＨ１１−ＣＨ１３に対し、Ｘ方向に延在するテスト配線Ｘ１１−Ｘ１８が配置され、これらのテスト配線は、それぞれ対応の半導体チップのパッドＰＸ１−ＰＸ７およびＰＺ１に接続される。半導体チップＣＨ２１−ＣＨ２３に対し、Ｘ方向に延在するテスト配線Ｘ２１−Ｘ２８が設けられ、同様、対応の半導体チップのパッドＰＸ１−ＰＸ７およびＰＺ１に接続される。
【００９２】
半導体チップＣＨ３１−ＣＨ３３に対し、Ｘ方向に延在するテスト配線Ｘ３１−Ｘ３８が設けられ、同様、対応の半導体チップのパッドＰＸ１−ＰＸ３およびＰＺ１にそれぞれ接続される。
【００９３】
Ｙ方向に整列する半導体チップＣＨ１１−ＣＨ３１に対し、チップセレクト信号ＣＳを伝達するテスト配線Ｙ１１が配置され、半導体チップＣＨ１２−ＣＨ３２に対しては、同様、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ２１が配置され、半導体チップＣＨ１３−ＣＨ３３に対しては、Ｙ方向に延在して、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ３１が設けられる。
【００９４】
Ｙ方向に延在するダイシング領域２ａにおいて、補助テスト配線ＡＸ１１−ＡＸ１４の組およびＡＸ１５−ＡＸ１７の組が交互に配設される。これらの補助テスト配線ＡＸ１１−ＡＸ１７は、それぞれ対応のダイシング領域において、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７にそれぞれ接続される。ダイシング領域２ａの補助テスト配線ＡＸ１１−ＡＸ１７を利用することにより、半導体チップ上の配線を錯綜させることなく、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７を、それぞれ、相互接続することができる。
【００９５】
［プローブ端子の接触］
ウェハレベルの試験実行時において、プローブ端子とパッドＰＸ１−ＰＸ７との接触については、１つの半導体チップに対してのみプローブ端子を接触する。予備チップセレクト信号／ＣＳ２については、Ｙ方向に整列する半導体チップの各パッドＰＺ１に対しプローブ端子を接触する。
【００９６】
チップセレクト信号／ＣＳを伝達するテスト配線Ｙについては、テスト対象範囲の領域のチップセレクト信号を選択状態に設定するためのプローブ端子接触を行なう。したがって、たとえば、図９において、半導体チップＣＨ２２において、パッドＰＸ１−ＰＸ７に対し、信号、データおよび電圧を伝達するプローブ端子の接触が行なわれる。半導体チップＣＨ２２とパッドＰＸ１−ＰＸ７のプローブ端子の接触により、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７が、補助テスト配線ＡＸ１１−ＡＸ１７により、それぞれ、相互接続されるため、すべての半導体チップに、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７に伝達された信号／電圧が伝達される。
【００９７】
また、Ｙ方向に整列する半導体チップＣＨ１２、ＣＨ２２およびＣＨ３２のパッドＰＺ１に対しプローブ端子を接触する。したがって、テスト配線Ｘ１８、Ｘ２８およびＸ３８にそれぞれ接続される半導体チップに、予備チップセレクト信号／ＣＳ２がそれぞれ伝達される。チップセレクト信号／ＣＳについては、Ｘ方向に整列する半導体チップＣＨ２１、ＣＨ２２およびＣＨ２３にプローブ端子を接触する。したがって、テスト配線Ｙ１１、Ｙ２１およびＹ３１にチップセレクト信号／ＣＳが伝達され、これらのテスト配線Ｙ１１、Ｙ２１およびＹ３１に接続される半導体チップにチップセレクト信号／ＣＳが伝達される。半導体チップは、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともに選択状態のＬレベルとなったときに、与えられたコマンドを受付けて指定された動作を実行する。
【００９８】
上述の場合、用いられるプローブ端子の数は、７＋３＋３＝１３である。したがって、実施の形態１に比べてさらに少ないプローブ端子数で、半導体チップの同時測定を行なうことができる。
【００９９】
［テストデータ書込動作］
試験対象の半導体チップのチップセレクトパッドおよびＰＹ１および予備チップセレクトパッドＰＺ１にＬレベルの信号を印加する。したがって、テスト配線Ｘ１８、Ｘ２８、Ｘ３８およびＹ１１、Ｙ２１およびＹ３１がすべてＬレベルとなり、これらのテスト配線の交点に存在する半導体チップが、動作状態に設定される。
【０１００】
この状態で、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７にデータ書込に必要な信号およびデータを伝達する。
【０１０１】
Ｘ方向に整列する半導体チップに共通に、信号／データが伝達されるため、チップセレクト信号／ＣＳについては、全列のチップセレクト信号／ＣＳを同時に選択状態に設定することにより、ウェハ上の全半導体チップを選択状態に設定してデータの書込を行なうことができる。
【０１０２】
［テストデータ読出動作］
特定の半導体チップの１つのチップセレクトパッドＰＹ１をＬレベルに設定し、残りの半導体チップのチップセレクトパッドＰＹ１にＨレベルの信号を印加する。たとえば、半導体チップＣＨ２１のチップセレクトパッドＰＹ１をＬレベルに設定し、残りの半導体チップＣＨ２２およびＣＨ２３のチップセレクトパッドＰＹ１をＨレベルに設定する。これにより、テスト配線Ｙ１１に接続される半導体チップに対してアクセス可能となる。
【０１０３】
また、予備チップセレクト信号／ＣＳ２について、１つの半導体チップのパッドＰＺ１をＬレベルに、残りの半導体チップのパッドＰＺ１をＨレベルに設定する。たとえば、半導体チップＣＨ１２のパッドＰＺ１をＬレベルに設定し、残りの半導体チップＣＨ２２およびＣＨ３２のパッドＰＺ１をＨレベルに設定する。この場合、テスト配線Ｘ１８上の予備チップセレクト信号／ＣＳ２がＬレベル、テスト配線Ｘ２８およびＸ３８の予備チップセレクト信号／ＣＳ２がＨレベルとなる。したがって、チップセレクト信号／ＣＳおよび予備チップセレクト信号／ＣＳ２がともにＬレベルである半導体チップＣＨ１１において、そのゲートＧ２からの内部チップセレクト信号がＬレベルとなり、残りの半導体チップにおいては、内部チップセレクト信号がすべてＨレベルである。したがって、半導体チップＣＨ１１に対してのみアクセス可能となる。
【０１０４】
この状態で、半導体チップＣＨ２２のパッドＰＸ１−ＰＸ７を介してデータ読出に必要な信号を印加する。この場合、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７およびＸ３１−Ｘ３７の信号は、データ読出を行なう状態に設定される。しかしながら、半導体チップＣＨ１１のみが内部チップセレクト信号が活性状態であり、データ読出を指示するリードコマンドを受付けてデータの読出動作を実行する。これにより、読出データの衝突を生じることなく正確に、半導体チップＣＨ１１からの読出データを、半導体チップＣＨ２２に接触されたプローブを介してテスタへ伝達することができる。
【０１０５】
ついで、予備チップセレクト信号／ＣＳ２について、テスト配線Ｘ２８およびＸ３８を順次Ｌレベルとし、半導体チップＣＨ２１およびＣＨ３１に対しデータの読出を実行する。この後、テスト配線Ｙ２１およびＹ３１を順次Ｌレベルに設定した後、同様に、テスト配線Ｘ１８、Ｘ２８およびＸ３８を順次Ｌレベルに設定する。このように、テスト対象の半導体チップからのデータを読出して、半導体チップの良／不良判定を半導体チップ単位で行なうことができる。
【０１０６】
［従来との比較］
９個の半導体チップを１ショットとして測定を行ない、各パッドにプローブを接触させる場合、前述のように、７２個のプローブ端子が必要となる。しかしながら、図９に示す構成の場合、７＋３＋３＝１３のプローブ端子が要求されるだけであり、５９個のプローブ端子は余分となる。したがって、これらの５９個のプローブ端子を用いてさらにＸ方向およびＹ方向の半導体チップに試験を行なうことができる。特に、Ｘ方向に沿ってチップセレクト信号／ＣＳの設定可能範囲を多くすることにより、ウェハ上の全半導体チップに対し同時に測定を行なうことができる。
【０１０７】
また、より少ないプローブ端子数で試験を行うことができ、パッドのピッチ条件が厳しくなる場合においても、プローブ端子をパッドのピッチ条件よりもゆるい条件で配置することができ、プローブ端子を余裕を持ってプローブカードに配置することができる。
【０１０８】
ここで、Ｘ方向に沿って整列する半導体チップのうちの一部の半導体チップが同時に測定される場合、先の実施の形態１と同様、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ１１、Ｙ２１、Ｙ３１を、プルアップ抵抗を介して電源に接続する、または電源電圧を伝達するテスト電源線をＹ方向に沿って配置することにより、正確に、測定対象外の半導体チップを非動作状態に設定して、半導体チップ単位でデータの読出を行なって試験を行なうことができる。
【０１０９】
図８および図９に示す配置の場合、より少ないプローブ端子数で、従来と同数の１ショットの半導体チップを同時に測定することができ、応じて、従来と同数のプローブ端子数のプローブカードを利用することにより、より多くの半導体チップを同時に測定でき、ウェハ試験に要する時間を短縮することができる。
【０１１０】
図１０は、図９に示すゲートＧ１およびＧ２の構成の一例を示す図である。図１０において、ゲートＧ１は、パッドＰＺ１からの予備チップセレクト信号／ＣＳ２とパッドＰＹ１からのチップセレクト信号／ＣＳを受けるＯＲゲート２０で構成される。
【０１１１】
ゲートＧ２は、このＯＲゲート２０の出力信号を受けるバッファ２１で構成される。ゲートＧ２からの内部チップセレクト信号ｉｎｔ／ＣＳが内部回路のたとえばコマンドデコーダへ与えられ、クロック信号等に同期してコマンドの状態がデコードされる。このバッファ２１は、従来の半導体メモリチップにおけるパッドに接続されるチップセレクト入力初段のバッファ回路に対応する。
【０１１２】
したがって、試験時において予備チップセレクト信号／ＣＳ２およびチップセレクト信号／ＣＳをともにＬレベルに設定することにより、内部チップセレクト信号ｉｎｔ／ＣＳをＬレベルに設定することができる。
【０１１３】
ダイシング後のチップのパッケージ実装時、予備チップセレクト信号／ＣＳ２は、チップセレクト信号／ＣＳに従って内部チップセレクト信号ｉｎｔ／ＣＳが生成される状態に設定される。たとえば、パッドＰＺ１が接地端子にボンディングワイヤを介して接続される。または、パッドＰＺ１が、チップセレクト入力端子にボンディングされる。
【０１１４】
なお、この実施の形態２において、ダイシング領域２ａに、補助テスト配線ＡＸ１１−ＡＸ１７が配設されている。しかしながら、半導体チップ上に配線空き領域が存在する場合には、これらの補助テスト配線ＡＸ１１−ＡＸ１７のすべてまたは一部が、半導体チップ上に配設されてもよい。
【０１１５】
また、補助テスト配線ＡＸ１１−ＡＸ１７は、テスト配線Ｘ１１−Ｘ１７、Ｘ２１−Ｘ２７、Ｘ３１−Ｘ３７およびＹ１１、Ｙ２１およびＹ３１と同様、半導体チップ内の内部配線と同一の配線層の配線を用いて形成される。
【０１１６】
なお、チップセレクト信号／ＣＳを伝達するテスト配線Ｙ１１、Ｙ２１およびＹ３１と並行に、電源電圧ＶＣＣを伝達する電源線が配設されてもよい。テスト対象の半導体チップに対してのみ電源電圧を供給する。これにより、Ｘ方向に整列する１行の半導体チップのうち所定数の半導体チップのみにテストが行なわれる場合、テスト対象外の半導体チップを確実に非動作状態に維持して、正確にテスト対象の半導体チップのデータの読出を行なうことができる。
【０１１７】
以上のように、この発明の実施の形態２に従えば、半導体チップに対する信号／データを伝達するビット配線を相互接続しており、より少ないプローブ端子数で、数多くの半導体チップを同時に測定することができ、応じて、１回に測定することのできる半導体チップの数を増大させることができ、ウェハレベルの試験の時間を短縮することができる。
【０１１８】
なお、上述の説明において、半導体チップとしては、半導体メモリチップが示されている。しかしながら、通常のロジック処理を行なう半導体集積回路であっても、チップセレクト信号に代えて電源電圧を伝達するテスト配線を利用することにより、データ入力とデータ出力を行う動作モードを個別に設定することができる場合には、同様の効果を得ることができる。
【０１１９】
【発明の効果】
以上のように、この発明に従えば、Ｘ方向に配列される半導体チップの特定のパッド以外のパッドを相互接続し、またＹ方向に配列される半導体チップのこの特定のパッドを相互接続しており、プローブ端子数が同じ場合、同時に特定することのできる半導体チップの数を増大させることができ、応じて、ウェハレベルの試験に要する時間を大幅に短縮することができる。
【０１２０】
また、少ない数のプローブ端子で、従来と同程度の数の半導体チップを同時に測定することができ、半導体チップが微細化され、そのパッドのピッチが小さくなっても、余裕を持ってプローブ端子を配置することができる。
【図面の簡単な説明】
【図１】（Ａ）は、この発明に従う半導体集積回路装置の全体の構成を概略的に示し、（Ｂ）は、図１（Ａ）の測定単位領域の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体集積回路装置のテスト配線のレイアウトを概略的に示す図である。
【図３】この発明の実施の形態１に従う半導体集積回路装置の要部の構成をより具体的に示す図である。
【図４】この発明の実施の形態１における半導体集積回路装置のテスト時の信号印加状態を概略的に示す図である。
【図５】この発明の実施の形態１の変更例の構成を概略的に示す図である。
【図６】この発明の実施の形態１における半導体集積回路装置のチップ上テスト配線の配置を概略的に示す図である。
【図７】この発明の実施の形態１における半導体集積回路装置のテスト配線の配置の変更例を概略的に示す図である。
【図８】この発明の実施の形態２に従う半導体集積回路装置のテスト配線の接続を概略的に示す図である。
【図９】この発明の実施の形態２に従う半導体集積回路装置の要部の構成を具体的に示す図である。
【図１０】図９に示すゲートの構成の一例を示す図である。
【符号の説明】
１ 半導体ウェハ、２ ダイシングライン、２ａ，２ｂ ダイシング領域、３１ショット、ＣＨ 半導体チップ、ＬＸａ−ＬＸｃ，ＬＹａ−ＬＹｃ テスト配線、Ｐｘ，Ｐｙ パッド、ＣＨ１１−ＣＨ１３，ＣＨ２１−ＣＨ２３，ＣＨ３１−ＣＨ３３ 半導体チップ、ＰＸ１−ＰＸ７ パッド、ＰＹ１ チップセレクトパッド、Ｘ１１−Ｘ１８，Ｘ２１−Ｘ２８，Ｘ３１−Ｘ３８，Ｙ１１，Ｙ２１，Ｙ３１ テスト配線、ＡＸ１１−ＡＸ１７ 補助テスト配線、Ｇ１，Ｇ２ ゲート。
Claims (8)
- 第１および第２の方向に沿って整列して配置される複数の半導体装置、および
前記複数の半導体装置に対応して配置されるパッドを備え、前記パッドは１つの半導体装置当り複数個配置され、
前記第１の方向に整列して配置される半導体装置の対応するパッドを相互接続する複数の第１の配線、および
前記複数の第１の配線と分離して配置され、各々が前記第２の方向に整列して配置される半導体装置の対応するパッドを相互接続する複数の第２の配線を備える、半導体ウェハ装置。 - 前記１つの半導体装置当り配置される複数のパッドは、対応の半導体装置を動作指示受付可能状態とする制御信号を入力する第１のパッドと、対応の半導体装置の動作モードを指定する信号およびデータを転送する複数の第２のパッドとを含み、
前記第１の配線は、それぞれ、対応の半導体装置の第１のパッドを相互接続し、
前記第２の配線は、対応の半導体装置の第２のパッドの対応のパッドを相互接続する、請求項１記載の半導体ウェハ装置。 - 前記複数の半導体装置を分離するダイシング領域と、
前記ダイシング領域において前記第１の方向に沿って配置される複数の第３の配線をさらに備え、
前記複数の第３の配線の各々は、対応のダイシング領域において、前記複数の第２の配線の互いに対応する第２の配線と相互接続される、請求項２記載の半導体ウェハ装置。 - 前記半導体装置に対応して配置される第３のパッドと、
各々が、前記第２の方向に沿って配置され、対応の半導体装置の第３のパッドに接続される第４の配線をさらに備え、
各前記半導体装置は、前記第１の配線および第４の配線の信号を合成して内部信号を生成するゲート回路を含む、請求項２記載の半導体ウェハ装置。 - 前記パッドは、対応の半導体装置に配置される、請求項１記載の半導体ウェハ装置。
- 前記複数の半導体装置を分離するダイシング領域をさらに備え、
前記パッドは、前記ダイシング領域に配置される、請求項１記載の半導体ウェハ装置。 - 前記複数の第１の配線は、前記第２の方向に沿って、前記第１の方向に沿って整列して配置される半導体チップの列に対応して繰り返し配置される信号配線を備え、
前記第２の配線は、前記第２の方向に沿って整列して配置される半導体装置の行に対応してそれぞれ配置される複数の配線の組を備え、各前記第２の配線の組は、同一の機能の信号を伝達する、請求項１記載の半導体ウェハ装置。 - 半導体ウェハ上に形成される複数の半導体装置を相互接続する様に第１および第２の配線を形成する工程を備え、前記第１の配線は、第１の方向に整列する半導体装置の対応のパッドを相互接続し、かつ前記第２の配線は、前記第１の配線と分離して配置されかつ前記第１の方向と異なる第２の方向に配置されて半導体装置の第２の方向に整列する対応のパッドを相互接続し、
前記第１および第２の配線の一端に信号または電位を与えて前記半導体ウェハ上の半導体装置を動作させる工程と、
前記半導体ウェハ上の半導体装置を各半導体装置毎に切り離す工程とを備える、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003088187A JP2004296847A (ja) | 2003-03-27 | 2003-03-27 | 半導体ウェハ装置および半導体装置の製造方法 |
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| JP2003088187A JP2004296847A (ja) | 2003-03-27 | 2003-03-27 | 半導体ウェハ装置および半導体装置の製造方法 |
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| JP2004296847A true JP2004296847A (ja) | 2004-10-21 |
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| JP2003088187A Withdrawn JP2004296847A (ja) | 2003-03-27 | 2003-03-27 | 半導体ウェハ装置および半導体装置の製造方法 |
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| JP (1) | JP2004296847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593117A (zh) * | 2011-01-14 | 2012-07-18 | 上海华虹Nec电子有限公司 | 一种芯片衬垫的设计方法 |
-
2003
- 2003-03-27 JP JP2003088187A patent/JP2004296847A/ja not_active Withdrawn
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