DE2901233C2 - Dynamischer Lese-Auffrischdetektor - Google Patents

Dynamischer Lese-Auffrischdetektor

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DE2901233C2
DE2901233C2 DE2901233A DE2901233A DE2901233C2 DE 2901233 C2 DE2901233 C2 DE 2901233C2 DE 2901233 A DE2901233 A DE 2901233A DE 2901233 A DE2901233 A DE 2901233A DE 2901233 C2 DE2901233 C2 DE 2901233C2
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transistors
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Howard Clayton Emmaus Pa. Kirsch
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Description

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Die Erfindung betrifft einen Lese-Auffrischdetektor mit einem ersten und zweiten Schaltelement, die je eine Steuerelektrode und eine erste und zweite Hauptelektrode besitzen, mit einem ersten und zweiten Eingangs/ Ausgangsanschluß, wobei die erste Hauptelektrode des ersten Schaltelements und die Steuerelektrode des zweiten Schaltelements mit dem ersten Eingangs/Ausgangsanschluß und die erste Hauptelektrode des zweiten Schaltelements und die Steuerelektrode des ersten Schaltelements mit einem zweiten Eingangs/Ausgangsanschluß verbunden sind, mit Schaltmitteln, die mit der zweiten Hauptelektrode des ersten und zweiten Schaltelementes verbunden sind und selektiv die Stromleitung über das erste und/oder zweite Schaltelement ermöglichen, und mit einer ersten und einer im wesentlichen identischen zweiten Nachladeschaltung, die je einen Kondensator mit einem ersten und zweiten Anschluß sowie ein drittes, viertes und fünftes Schaltelement mit je einer Steuerelektrode und einer ersten und zweiten Hauptelektrode aufweisen, wobei die Steuerelektrode des dritten Schaltelement jeder Nachladeschaltung mit der ersten Hauptelektrode des vierten Schaltelements, der zweiten Hauptelektrode des fünften Schaltelements und einem Anschluß des Kondensators verbunden ist, die zweiten Hauptelektroden des dritten und vierten Schaltelements miteinander und mit einem Eingangs/Ausgangsanschluß verbunden sind und die erste Hauptelektrode des dritten und fünften Schaltelements an eine Spannungsquelle anschaltbar sind und der andere Anschluß des Kondensators jeder Nachladesciialtung an eine Impulsspannungsquelle anschaltbar ist.
Es ist auch bereits ein dynamischer Lese-Auffrischdetektor bekannt (DE-OS 27 22 757 entsprechend US-PS 40 28 557), der durch verhältnismäßig niedrigen Leistungsverbrauch, eine verhältnismäßig hohe Störgrenze im Betrieb sowie die Fähigkeit gekennzeichnet ist, logische Informationen auf den vollen 1- und O-Pegel aufzufrischen. Unter gewissen Bedingungen kann bei dem bekannten Lese-Auffrischdetektor jedoch die Schwierigkeit auftreten, daß bei der Auffrischoperation ein Teil des zum Auffrischen benutzten Signals verloren geht und dann der volle 1-Pegel nicht erreicht wird. Diese Schwierigkeiten können sich dann ergeben, wenn das vierte Schaltelement der ersten Nachladeschaltung beim Einspeichern einer 1 nicht vollständig sperrt. Ursache hierfür ist eine anfängliche Stromleitung sowohl des ersten als auch des zweiten Schaltelementes, die u. a. durch unterschiedliche Schwellwertspannungen der Schaltelemente hervorgerufen wird.
Die Erfindung hat sich demgemäß die Aufgabe gestellt, bei niedrigem Leistungsverbrauch eine volle Auffrischung auf die vollen Pegel auch bei Auftreten von Herstellungstoleranzen sicherzustellen.
Zur Lösung der Aufgabe geht die Erfindung aus von einem Lese-Auffrischdetektor der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Steuerelektrode des vierten Schaltelements der ersten Nachladeschaltung mit dem zweiten Eingangs/Ausgangsanschluß und die Steuerelektrode des vierten Schaltelements der zweiten Nachladeschaltung mit dem ersten Eingangs/ Ausgangsanschluß verbunden ist.
Nachfolgend soll die Erfindung anhand der Zeichnung näher beschrieben werden. Es zeigt
F i g. 1 einen Lese-Auffrischdetektorverstärker entsprechend einem Ausführungsbeispiel der Erfindung und
Fig.2 graphisch typische Kurvenformen, die beim Ausführungsbeispiel gemäß F i g. 1 benutzt werden.
In Fig. 1 ist ein dynamischer Lese-Auffrischdetektor 10 dargestellt, der die Transistoren Q 1 bis Q15 enthält. Zur Erläuterung wird angenommen, daß alle Transistoren n-Kanal-MOS-Transistoren sind. Ein MOS-Transistor wird als betätigt oder eingeschaltet angegeben, wenn das Potential seines Gate-Anschlusses mit Bezug auf den Source-Anschluß eine solche Amplitude und Polarität besitzt, daß eine Stromleitung zwischen dem Source- und Drain-Anschluß stattfindet. Dagegen ist ein MOS-Transistor abgeschaltet, wenn das Potential seines Gate-Anschlusses nicht ausreicht oder die falsche Polarität besitzt, um eine Stromleitung zwischen seinem
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Source- und Drain-Anschluß zu ermöglichen.
Die Drain Anschlüsse der Transistoren ζ>3, Q 4, Q 6, QS, Q 9, Q 12 und Q13 sind alle an eine Versorgungsapannung VDD (typisch +12V) angeschlossen. Der Source-Anschluß des Transistors Q7 ist mit einer Versorgungsspannung VSS (typisch 0 V) verbunden. Die Gate-Anschlüsse der Transistoren Q 3, Q 4, Q 5, <?6, QS und <? 13 sind alle mit einer Sp^inungsimpulsquelle PC verbunden. Der Gate-Anschluß des Transistors Q 7 ist mit einer Spannungsimpulsquelle Sl gekoppelt. Die Gate-Anschlüsse der Transistoren QiO und Q15 sind alle mit einer Spannungsimpulsquelle 52 verbunden. Die Source-Anschlüsse der Transistoren <?3, Q 9 und QU sowie die Drain-Anschlüsse der Transistoren Qi, Q5 und der Gate-Anschluß des Transistors Q 2 liegen an einem Eingangs/Ausgangsanschluß A. Ein parasitärer Kondensator CA ist zwischen den Eingangs/Ausgangsanschluß A und die Versorgungsspannung VBB (typisch —5 V) geschaltet. Die Source-Anschlüsse der Transistoren Q 4, Q 5 und Q12 sowie der Gate-Anschluß des Transistors Q1 sind an den Eingangs/Ausgangsanschluß B angeschaltet Ein parasitäter Kondensator CB liegt zwischen dem Eingangs/Ausgangsanschluß B und der Versorgungsspannung VBB. Die Source-Anschlüsse der Transistoren Qi, Q2 und <?6 sowie der Drain-Anschluß des Transistors Q 7 sind mit dem Knotenpunkt C verbunden. Der Source-Anschluß des Transistors QS, die Gate-Anschlüsse der Transistoren ζ>9, QlO und der Drain-Anschluß des Transistors QU sind an den Knotenpunkt D angeschlossen. Der Transistor Q10 ist als Kondensator geschaltet Die Gate-Anschlüsse der Transistoren Q12, Q15, der Source-Anschluß des Transistors Q13 und der Drain-Anschluß des Transistors Q 14 sind mit dem Knotenpunkt £ verbunden. Der Transistor Q15 ist als Kondensator geschaltet und sein Source- und Drain-Anschluß liegen an 52.
Eine Speicherzelle, beispielsweise die in dem strichpunktiert dargestellten Rechteck 12 enthaltene Speicherzelle ist eine von einer Anordnung von Speicherzellen eines RAM (nicht gezeigt) und ist über eine Bitleitung mit dem Eingangs/Ausgangsanschluß A verbunden. Eine Bezugszelle, beispielsweise in dem strichpunktiert dargestellten Rechteck 14 enthaltene Zelle ist mit dem Eingangs/Ausgangsanschluß B gekoppelt. Die in dem strichpunktiert dargestellten Rechteck 12 enthaltene Speicherzelle wird üblicherweise als geschaltete Kondensator-Speicherzelle bezeichnet. Sie enthält den Transistor Q18 und einen Kondensator CC. Der Gate-Anschluß des Transistors ζ) 18 ist mit einer Wortleitung WL gekoppelt. Ein Anschluß des Kondensators CC liegt am Source-Anschluß des Transistors QiS und der andere Anschluß des Kondensators ist mit der Versorgungsspannung VDD verbunden. Der Drain-Anschluß des Transistors ζ) 18 liegt am Eingangs/Ausgangsanschluß A. Die in dem strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle weist die Transistoren Q 16, Q 17 auf. Ein Anschluß des Kondensators CD ist mit dem Source-Anschluß des Transistors Q17 verbunden. Der zweite Anschluß des Kondensators CD ist mit der Versorgungsspannung VDD und der Gate-Anschluß des Transistors Q17 ist mit der Versorgungsspannung PC verbunden. Der Drain-Anschluß des Transistors ζ) 17 liegt an einer Impulsspannungsquelle VMR.
Die in dem Rechteck 12 gezeigte Zelle und ihre Betriebsweise sind bekannt. Wenn der Transistor ζ) 18 eingeschaltet wird, so wird das Potential des Eingangs/ Ausgangsanschlusses A an den Kondensator CC übertragen. Eine in der Speicherzelle gespeicherte 1 bewirkt daß deren Kondensator auf ein Potential von etwa VDD abzüglich einer Schwellenwertspannung aufgeladen wird. Eine in der Speicherzelle gespeicherte 0 bewirkt daß deren Kondensator auf ein Potential von etwa VSS geladen wird. Eine 1 wird in die Speicherzelle 12 durch Einschalten des Transistors C? 18 und Anlegen eines Potentials von VDD zuzüglich einer Schwellenwertspannung an den Drain-Anschluß des Transistors Q18 (Eingangs/Ausgangsanschluß A) geschrieben. Das Auslesen von Informationen aus der Speicherzelle 12 wird dadurch erreicht daß der Transistor QiS eingeschaltet wird, so daß dessen Drain-Anschluß (Eingangs/Ausgangsanschluß A) sein Potential in Abhängigkeit von der gespeicherten Information (der Spannung des Kondensators CC) ändern kann. Das Auslesen erfolgt zerstörend, so daß die ursprünglich gespeicherte Information aufgefrischt (zurückgeschrieben) werden muß. Andernfalls geht sie verloren.
Die im strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle beinhaltet im wesentlichen die gleiche Speicherzelle wie die im Rechteck 12. Es ist jedoch der Knotenpunkt zwischen dem Transistor Q16 und dem Kondensator CD ebenso wie über den Transistor Q16 auch über den Transistor ζ) 17 zugänglich. Eine Information wird in die Bezugszelle 14 in Abhängigkeit von der Spannung des Kondensators CD geschrieben. In typischer Weise wird dieser ■W Kondensator auf eine Spannung aufgeladen, deren Wert in der Mitte zwischen einer 1 und einer 0 liegt, und zwar durch Abschalten des Transistors Q16 und Einschalten des Transistors <?17 sowie Anlegen des richtigen Potentials (VMR) an den Drain-Anschluß des Transits stors Q 17. Das Auslesen wird durch Einschalten des Transistors Q16 bewirkt, so daß sich das Potential des Drain-Anschlusses des Transistors Q 16 (Eingangs/Ausgangsanschluß B) in Abhängigkeit von der in der Bezugszelle 14 gespeicherten Information ändern kann. Die Information in der Speicherstelle 14 wird beim Auslesen zerstört und dadurch wieder hergestellt, daß der Transistor Q\7 erneut eingeschaltet und ein geeignetes Potential angelegt wird. Dieses Potential mittleren Wertes sorgt für eine symmetrische Störgren-5 ze, d. h., die Differenzspannung zwischen einem an den Eingangs/Ausgangsanschluß A angelegten Signal 1 und der an den Eingangs/Ausgangsanschluß B angelegten Bezugsspannung ist im wesentlichen die gleiche wie zwischen einem an den Eingangs/Ausgangsanschluß A 5» angelegten Signal 0 und der an den Eingangs/Ausgangsanschluß B angelegten Bezugsspannung. CA und CB stellen die parasitäre Kapazität der Schaltungsanordnung 10 zuzüglich der der gesamten zugeordneten Bitleitung eines RAM (nicht dargestellt) und der an sie angekoppelten Speicherzellen dar. In typischer Weise sind CA und CB wesentlich größer als CC und CD. Demgemäß beträgt bei Einschalten der Transistoren Q16 und Q18 die Änderung der Potentialdifferenzen der Eingangs/Ausgangsanschlüsse A und B in typischer bo Weise nur mehrere hundert Millivolt.
Die Schaltungsanordnung 10 arbeitet wie folgt: zu Anfang wird PC auf dem Pegel 1 und WL, WR, 51 und werden auf dem Pegel 0 gehalten. Der Anschluß VMR wird auf einem Potential zwischen den Pegeln 1 " und 0 gehalten. Dadurch werden die Transistoren Q 3, (?4. QS, Qf,, QS und Q 13 eingeschaltet. Unter diesen Umständen werden der Knotenpunkt D bzw. E auf VDD abzüglich der Schwellenwertspannung des Transi-
stors QS bzw. Q13 und der Knotenpunkt C auf VDD abzüglich der Schwellenwertspannung des Transistors Q6 aufgeladen. In typischer Weise haben die Transistoren Q3 und Q4 praktisch die gleiche Schwellenwertspannung, da sie so ausgewählt werden, daß sie die > gleiche Geometrie besitzen, und zusammen auf einem einzigen Halbleiterplättchen einer integrierten Schaltung erzeugt werden. Jeder Unterschied in der Schwellenwertspannung der Transistoren Q 3 und Q 4 kann bewirken, daß die Eingangs/Ausgangsanschlüsse in A und Äauf unterschiedliche Potentialwerte eingestellt werden. Der Transistor Q5 stellt sicher, daß die Eingangs/Ausgangsanschlüsse A und B praktisch auf das gleiche Potential eingestellt werden und zwar dadurch, daß die Eingangs/Ausgangsanschlüsse A und B 11J direkt miteinander verbunden werden, wenn der Transistor Q 5 eingeschaltet wird.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung ist die Geometrie des Transistors Q 5 so gewählt, daß seine Schwellenwertspannung kleiner als die der Transistoren Q 3 und Q 4 ist. Dadurch wird sichergestellt, daß der Transistor Q 5 vor den Transistoren Q3 und Q4 eingeschaltet wird und daß, selbst nachdem die Anschlüsse A und ö das Potential VDD abzüglich der Schwellenwertspannung des Transistors Q 3 bzw. Q Λ erreicht haben, der Transistor Q 5 eingeschaltet bleibt. Selbst kleine Unterschiede in der Schwellenwertspannung der Transistoren Q 3 und QA werden also beseitigt, weil der Transistor Q 5 sicherstellt, daß die Eingangs/Ausgangsanschlüsse A jo und B in ihrem Potential angeglichen werden. Wenn demgemäß die Transistoren Q 3, Q 4 und Q 5 eingeschaltet sind, werden die Eingangs/Ausgangsanschlüsse A und B auf ein Potential von etwa VDD abzüglich der Schwellenwertspannung der Transistoren Q3 oder Q 4 (welche von ihnen jeweils niedriger ist) eingestellt. Der Transistor Q5 erhöht demgemäß die Empfindlichkeit des Lese-Auffrischdetektorverstärkers 10 dadurch, daß die Eingangssignale etwas kleiner sein können als sie bei NichtVerwendung des Transistors QS zulässig wären. Für viele Anwendungen ist jedoch der Transistor Q 5 unnötig und kann weggelassen werden.
Typische Spannungskurven zur Verwendung bei der Schaltung nach F i g. 1 sind in F i g. 2 gezeigt. Zu Anfang werden PC auf VDD(Pegel l)und IVL, WR1Si und S2 auf VSS (Pegel 0) gehalten. Wie oben angegeben, beträgt VDD typisch 4-12 V und VSS typisch 0 V. PC wird dann impulsförmig auf VSS gebracht. Dadurch verbleiben die Eingangs/Ausgangsanschlüsse A und B sowie die Knotenpunkte C, D und E schwimmend auf einem Potential von etwa VDD abzüglich einer Schwcücnwerispannung. Wie oben bereits erläutert., ist der Wert der Schwellenwertspannung eine Funktion des bzw. der an den jeweiligen Eingangs/Ausgangsanschluß oder Schaltungsknoten angekoppelten Transistören. Eine typische Schwellenwertspannung beträgt 1 bis 2 V. Wenn fCauf VSSist werden die Potentiale WL und WR impulsförmig von VSS auf VDD gebracht Dadurch werden die Transistoren Q16 und Q18 eingeschaltet, so daß die Eingangs/Ausgangsanschlüsse ω A und B ihr Potential entsprechend der in der Speicherzelle 12 bzw. der Bezugszelle 14 gespeicherten Information ändern.
Nimmt man an, daß die Speicherzelle eine 1 (VDD abzüglich einer Schwellenwertspannung) und die οϊ Bezugszelle ein Potential in der Mitte zwischen 1 und 0 gespeichert hat, so bleibt der Eingangs/Ausgangsanschluß A auf im wesentlichen VDD abzüglich einer Schwellenwertspannung und der Eingangs/Ausgangsanschluß B wird entladen auf eine Spannung etwas unterhalb von VDD abzüglich einer Schwellenwertspannung. Demgemäß wird also eine Spannungsdifferenz zwischen den Eingangs/Ausgangsanschlüssen A und B erzeugt. ·,
S1 wird dann impulsförmig von VSS auf VDD gebracht. Dadurch schaltet der Transistor Ql ein, wodurch der Knotenpunkt C sich von VDD abzüglich einer Schwellenwertspannung in Richtung auf VSS >' entlädt. Dadurch wird zu Anfang bewirkt, daß die Transistoren Ql und Q 2 leiten und das Potential der j Anschlüsse A und B auf etwa VDD abzüglich zwei f Schwellenwertspannungen abfällt. Wenn der Knoten- I punkt C sich auf VDD abzüglich von zwei Schwellen- | wertspannungen entladen hat, wird der Transistor Q 2 i eingeschaltet. Dann beginnt der Eingangs/Ausgangsan- | Schluß B sich in Richtung auf VSS zu entladen. Der ! Transistor Q1 bleibt abgeschaltet, so daß der ;' Eingangs/Ausgangsanschluß A auf VDD abzüglich einer Schwellenwertspannung bleibt. Zu diesem Zeitpunkt ist der Transistor Q 12 eingeschaltet, so daß ein Strom von VDD über die eingeschalteten Transistoren Qi2, Q2 und Q7 nach VSS fließt. Das Verhältnis zwischen den geometrischen Abmessungen der Transistoren Q12 und Q 2 ist so gewählt, daß der Verstärkungsfaktor von Q 2 wesentlich größer als der von Qi2 ist. Dadurch wird sichergestellt, daß der Eingangs/Ausgangsanschluß Sin seinem Potential etwa um eine Schwellenwertspannung oberhalb von VSS liegt. Diese Bedingung hält den Transistor Q1 abgeschaltet, so daß der Eingangs/Ausgangsanschluß A schwimmend auf einem Potential von VDD abzüglich einer Schwellenwertspannung bleibt.
Die Querverbindung der Gate-Anschlüsse der Transistoren QIl und Q14 mit den Anschlüssen B bzw. A bewirkt, daß das Potential der Gate-Anschlüsse der Transistoren Q11 und Q14 zusammen mit dem Potential der Eingangs/Ausgangsanschlüsse A und B abfällt. Dadurch bleiben die Transistoren QIl und Q 12 ausgeschaltet und es wird sichergestellt, daß die Knotenpunkte D und £ nicht aufgrund des anfänglichen Potentialabfalls der Anschlüsse A und B entladen werden. Da der Anschluß A ursprünglich etwas positiveres Potential als der Anschluß B hatte, wird der Transistor Q 2 stärker eingeschaltet als der Transistor Q 1, und der Anschluß B wird schnell in Richtung auf das Richtung VSS gezogen. Dadurch wird sichergestellt, daß der Transistor QIl abgeschaltet ist, bevor S2 impulsförmig von VSS auf VDD abzüglich einer Schwellenwertspannung gebracht wird. Außerdem wird sichergestellt daß der Transistor während der impuls- : förmigen Änderung von S2 abgeschaltet bleibt. \ Dadurch wird erreicht, daß die am Knotenpunkt D \ gespeicherte Ladung sich nicht über den Transistor QIl entladen kann, wodurch sichergestellt ist, daß das Potential des Knotenpunktes D ausreichend positiv ist, so daß es durch kapazitive »Bootstrap-Wirkung« aufgrund des Spannungsimpulses yon S 2 einen ausreichenden Wert erreicht, um eine Übertragung des vollen VDD-Potentials über den Transistor Q 9 zum Eingangs/Ausgangsanschluß A zu ermöglichen. Der Transistor Q14 wird eingeschaltet und entlädt den Knotenpunkt £ über die Transistoren Q 2 und Q 7 in Richtung auf VSS.
Nach einer gewissen Verzögerung (typisch 15 ns) wird S 2 impulsförmig von VSS auf VDD abzüglich einer Schwellenwertspannung gebracht S 2 ist mit den
Transistoren ζ) 10 und ζ) 15 verbunden. Die Transistoren ζ) 10 und Q15 sind beide vorher eingeschaltet worden und wirken demgemäß zu diesem Zeitpunkt als Kondensatoren. Das Potential am Gate-Anschluß des Transistors Q 14 hat dann einen Wert wenigstens gleich dem Potential des Eingangs/Ausgangsanschlusses B zuzüglich einer Schwellenwertspannung und der Transistor Q14 wird eingeschaltet. Das Potential des Gate-Anschlusses des Transistors Q 12 (Knotenpunkt E) beginnt über den eingeschalteten Transistor Q 14 in Richtung auf das Potential des Eingangs/Ausgangsanschlusses B abzusinken. Der Transistor Q12 wird dann ausgeschaltet und der Eingangs/Ausgangsanschluß B entlädt sich vollständig auf VSS. Der Transistor ζ) 11, der abgeschaltet worden war, bleibt abgeschaltet, und das Potential des Knotenpunktes D wird auf einen Wert von wenigstens VDD zuzüglich einer Schwellenwertspannung erhöht. Wenn das Potential des Knotenpunktes D auf einen Wert von wenigstens einer Schwellenwertspannung oberhalb von VDD ansteigt, so erhöht sich das Potential des Eingangs/Ausgangsanschlusses A (Source-Anschluß des Transistors ζ>9) von einem anfänglichen Potential VDD abzüglich einer Schwellenwertspannung auf den Wert VDD. Die endgültigen Potentiale der Eingangs/Ausgangsanschlüsse A und B betragen daher VDD bzw. VSS. Dadurch wird das Auslesen einer 1 aus der Speicherzelle 12 angegeben. Es werden jetzt die Potentiale der Eingangs/Ausgangsanschlüsse A und/oder B abgefühlt. Der Transistor Q 18 ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß liegt auf dem Potential VDD. Dadurch wird die Speicherzelle 12 aufgefrischt (rückgeschrieben), und zwar durch Aufladen des Kondensators CC auf VDD abzüglich einer Schwellenwertspannung, d. h. auf eine 1.
Es sei darauf hingewiesen, daß zu diesem Zeitpunkt keine Gleichstromwege zwischen VDD und KSS vorhanden sind. Demgemäß wird der Gleichstromverbrauch verhältnismäßig niedrig gehalten. Außerdem wird die Störgrenze hoch gehalten, da die Speicherzelle auf VDD abzüglich einer Schwellenwertspannung aufgefrischt wird, weil der Eingangs/Ausgangsanschluß A auf VDD aufgeladen wird, obwohl die aus der Speicherzelle zum Eingangs/Ausgangsanschluß A gelesene Information auf VDD abzüglich einer Schwellenwertspannung war.
Es werden jetzt PQ WL, WR, Si und 52 impulsförmig zurück auf die ursprünglichen Pegel gebracht, und es kann ein neuer Zyklus der Schaltungsanordnung 10 beginnen.
Wenn die in der Speicherzelle 12 gespeicherte Information eine 0 statt einer 1 ist. so wird der Transistor Qi eingeschaltet und der Eingangs/Ausgangsanschluß A entlädt sich in Richtung auf VSS. Dadurch wird der Transistor QU eingeschaltet und entlädt dann den Gate-Anschluß des Transistors <?9, wodurch dieser Transistor ausschalteL Dann kann sich der Eingangs/Ausgangsanschluß A auf VSS entladen. Der Transistor QiS ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß liegt auf dem Potential VSS. Auf diese Weise wird die Speicherzelle aufgefrischt, weil der Kondensator CC auf das ursprüngliche Potential VSS zurückgebracht wird, eine 0. Der Eingangs/Ausgangsanschluß B wird auf VDD aufgeladen, da der Transistor Q12 eingeschaltet bleibt und der Knotenpunkt E auf wenigstens VDD zuzüglich einer Schwellenwertspannung aufgeladen wird. Wenn die Speicherzelle 12 eine 1 enthält, wird der Eingangs/Ausgangsanschluß A auf VDD gebracht. Wenn eine 0 gespeichert ist, so wird der Eingangs/Ausgangsanschluß A auf KSSgebracht. In beiden Fällen ist die Arbeitsweise der Schaltungsanordnung 10 so, daß alle möglichen Gleichstromwege zwischen VDD und KSS am Anfang und Ende eines Zyklus unterbrochen werden. Ein Gleichstromweg zwischen VDD und KSS besteht praktisch nur während der vorübergehenden Stromleitung über den Transistor Qi und/oder Q 2 sowie die angekoppelten Last-Auffrischschaltungen.
Die Transistoren Q 19 und Q20, die im wesentlichen als Dioden geschaltet sind, verhindern, daß das Potential der Knotenpunkte D und E um mehr als eine Schwellenwertspannung über VDD ansteigt. Zu Anfang wird das Potential der Knotenpunkte D und E auf VDD abzüglich einer Schwellenwertspannung eingestellt. Durch kapazitive Kopplung eines positiv gerichteten Impulses an S2 könnte das Potential der Knotenpunkte D und E positiver als VDD zuzüglich einer Schwellenwertspannung werden, wenn die Transistoren Q 19 und Q 20 nicht vorhanden wären. Ein solcher Anstieg würde zwar die richtige Betriebsweise der Transistoren Q 9 und ζ) 12 ermöglichen, aber das Potential der Knotenpunkte D und £ könnte unter Umständen am Ende Spannungsimpulse von S2 nicht auf den Anfangswert zurückkehren. Das könnte bedeuten, daß die Knotenpunkte D oder E nicht auf KOD abzüglich einer Schwellenwertspannung eingestellt werden, da ihr Potential bereits oberhalb dieses Potentials liegt. Auf
}0 diese Weise könnte die Störgrenzen verschlechtert werden. Die Hinzufügung der Transistoren bzw. Dioden <?19 und <?20 verbessert demgemäß die Störgrenzen. Bei einem weiteren Ausführungsbeispiel der Erfindung werden die Transistoren ζ) 19 und Q 20 nicht
r> benutzt und die Drain-Anschlüsse der Transistoren QS und Q13 sind (wie durch die gestrichelten Linien dargestellt) mit den Eingangs/Ausgangsanschlüssen B bzw. A statt mit der Spannung VDD verbunden. Diese Schaltung dient im wesentlichen dem gleichen Zweck
4n wie die vorstehend beschriebene Schaltung, da sie bewirkt, daß die Knotenpunkte D und/oder E sich am Ende des Spannungsimpulses von S2 auf einen Wert von wenigstens KOD abzüglich der Schwellenwertspannung entlädt.
*'> Es wurden vierundsechzig der oben beschriebenen Lese-Auffrischdetektorverstärker 10 als Teil eines dynamischen n-Kanal-RAM-Speichersystems mit 4096 Bits hergestellt, das auf einem einzigen Siliziumplättchen einer integrierten Schaltung erzeugt wurde. Jeder
'·" Abfühl-Auffrischverstärker wurde auf einer Halbleiterflache von etwa 0,017 mm2 hergestellt. Das Potential VBB (typisch -5 V) wird an das Halbleitersubstrat angelegt. Der Speicher ist in zwei Anordnungen von 32 · 64 Speicherzellen unterteilt, die durch die 64 Lese-Auffrischverstärker getrennt sind. Die Spannungen PC, Si, S2, WL WR und VMR werden von der Schaltungsanordnung des RAM geliefert. Die Spannung PC die im allgemeinen als Vorauflade-Spannungsimpuls bezeichnet wird, wird benutzt, um die Potentiale der Schaltungen des RAM außer denen des Lese-Auffrischdetektorverstärkers 10 einzustellen.
Zwei der oben beschriebenen Verstärker 10 sind als Teil eines dynamischen n-Kanal-RAM-Systems mit 16 384 Bit auf einem einzigen Siliziumplättchen einer
integrierten Schaltung hergestellt worden. Diese Verstärker werden als Lesepuffer benutzt
Der Leistungsverbrauch des Lese-Auffrischdetektorverstärkers von MOS-Speichern hoher Kapazität stellt
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gegenwärtig einen verhältnismäßig großen Teil des Gesamtleistungsverbrauchs dar. Der dynamische Betrieb des vorgestellten Lese-Auffrischdetektorverstärkers ermöglicht einen verhältnismäßig niedrigen Leistungsverbrauch des gesamten RAM.
Hierzu 1 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Lese-Auffrischdetektor mit einem ersten und zweiten Schaltelement (Qi, Q2), die je eine Steuerelektrode und eine erste und zweite Hauptelektrode besitzen,
    mit einem ersten und zweiten Eingangs/Ausgangsanschluß (A, B), wobei die erste Hauptelektrode des ersten Schaltelements und die Steuerelektrode des zweiten Schaitelements mit dem ersten Eingangs/ Ausgangsanschluß und die erste Hauptelektrode des zweiten Schaltelements und die Steuerelektrode des ersten Schaltelements mit einem zweiten Eingangs/ Ausgangsanschluß verbunden sind,
    mit Schaltmitteln (Ql), die mit der zweiten Hauptelektrode des ersten und zweiten Schaltelementes (Qi, Q2) verbunden sind und selektiv die Stromleitung über das erste una/ode;· zweite Schaltelement (Qi,Q2) ermöglichen,
    und mit einer ersten und einer im wesentlichen identischen zweiten Nachladeschaltung (QS-Q U, Q i2-Q 15), die je einen Kondensator (Q 10, Q15) mit einem ersten und zweiten Anschluß sowie ein drittes (Q9, Qi2), viertes (QU, <?14) und fünftes (QS, Q13) Schaltelement mit je einer Steuerelektrode und einer ersten und zweiten Hauptelektrode aufweisen, wobei die Steuerelektrode des dritten Schaltelements (Q9, Q 12) jeder Nachladeschaltung (Qi-QU; QX2—QX5) mit der ersten Hauptelektrode des vierten Schaltelements (QU, <?14), der zweiten Hauptelektrode des fünften Schaltelements (QS, <?13) und einem Anschluß des Kondensators (Q 10, Q 15) verbunden ist, die zweiten Hauptelektroden des dritten und vierten Schaltelements (Q% ζ) 12; QU, <?14) miteinander und mit einem J5 Eingangs/Ausgangsanschluß (A, B) verbunden sind und die erste Hauptelektrode des dritten und fünften Schaltelements (Q% Q 12; QS, ζ» 13) an eine Spannungsquelle (VDD) anschaltbar sind und der andere Anschluß des Kondensators (Q 10, Q15) jeder Nachladeschaltung an eine Impulsspannungsquelle (S 2) anschaltbar ist, dadurch gekennzeichnet,
    daß die Steuerelektrode des vierten Schaltelements (<?11) der ersten Nachladeschaltung (QS-QU) mit dem zweiten Eingangs/Ausgangsanschluß (B) und
    die Steuerelektrode des vierten Schaltelementes (Q 14) der zweiten Nachladeschaltung (Q 12— Q15) mit dem ersten Eingangs/Ausgangsanschluß (A) verbunden ist.
DE2901233A 1978-01-16 1979-01-13 Dynamischer Lese-Auffrischdetektor Expired DE2901233C2 (de)

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