JPS59157884A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59157884A JPS59157884A JP58030288A JP3028883A JPS59157884A JP S59157884 A JPS59157884 A JP S59157884A JP 58030288 A JP58030288 A JP 58030288A JP 3028883 A JP3028883 A JP 3028883A JP S59157884 A JPS59157884 A JP S59157884A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- address
- signal
- power consumption
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に係シ、特に半導体メモリ回
路に関する。
路に関する。
第１図に従来の半導体メモリの概略レイアウト図を示す
。第２図はメモリセルアレイ部１を４分割し、Ｘデコー
ダ２を２列設けた場合のレイアウト図である。第１図、
第２図を従来方式でそれぞれ論理図化したものが、第３
図、第４図である。
。第２図はメモリセルアレイ部１を４分割し、Ｘデコー
ダ２を２列設けた場合のレイアウト図である。第１図、
第２図を従来方式でそれぞれ論理図化したものが、第３
図、第４図である。
第３図、第４図において破線で囲んだ部分がＸデコーダ
部２，２１．２２である。図中のＡｉ’ 、 Ａｉ’は
ｘアドレスバッファの出力で、アドレス出力のＮＯＲ論
理出力と、チップセレクト信号（ａＳ）の逆相信号（デ
コーダ活性化信号）とＡＮＤ論理をとシ、その出力がバ
ッファ部を通して、ワード線が選択される。そこで、第
４図において、注目しているメモリセルが、セルブロッ
ク１ａにあるとすると、Ｃ８信号から得られるＣ８信号
と逆相のデコーダ活性化信号によって、両列のデコーダ
を活性化するのは、消費電力のむだになる。しかも、デ
コーダにおける消費電力はかシでなく、ワード線が選択
されるとディジット線のロードトランジスタからメモリ
セルのドライバートランジスタを通じて、ＤＣ電流を消
費してしまう。
部２，２１．２２である。図中のＡｉ’ 、 Ａｉ’は
ｘアドレスバッファの出力で、アドレス出力のＮＯＲ論
理出力と、チップセレクト信号（ａＳ）の逆相信号（デ
コーダ活性化信号）とＡＮＤ論理をとシ、その出力がバ
ッファ部を通して、ワード線が選択される。そこで、第
４図において、注目しているメモリセルが、セルブロッ
ク１ａにあるとすると、Ｃ８信号から得られるＣ８信号
と逆相のデコーダ活性化信号によって、両列のデコーダ
を活性化するのは、消費電力のむだになる。しかも、デ
コーダにおける消費電力はかシでなく、ワード線が選択
されるとディジット線のロードトランジスタからメモリ
セルのドライバートランジスタを通じて、ＤＣ電流を消
費してしまう。
従来のＸデコーダの回路を第６図に示す。図中、Ａｔ’
、ＡＩ’は、Ｘアドレスバッファ出力、ｃｓ’はデコ
ーダ活性化信号、Ｗｏはワード線へつながる。
、ＡＩ’は、Ｘアドレスバッファ出力、ｃｓ’はデコ
ーダ活性化信号、Ｗｏはワード線へつながる。
今、選択状態にあるＸデコーダは、アドレス出力ＡＩ’
、 Ａｔ’がすべて１０′のレベルとなシ、ノードＮ
はＨｉｇｈレベルになシ、ワード線Ｗｉが辿択される。
、 Ａｔ’がすべて１０′のレベルとなシ、ノードＮ
はＨｉｇｈレベルになシ、ワード線Ｗｉが辿択される。
しかし、非選択状態のＸデコーダは、アドレス出力Ａｉ
’、Ａｉ’のうち少なくとも１つは′１１のレベルで、
当然Ｃ８′はチップが選択状態ならば、Ｈｉｇｈレベル
でおるので、破線矢印のパスでＤＣ電流が流れる。メモ
リ回路の高密度化が進み、メモリ容量が大きくなると、
デコーダの数返当然増えてくる。しかも、選択状態と非
選択状態のデコーダの比は大きくなる一方である。その
非選択デコーダにおける消費電力は、全消費電力のうち
のかなシの部分を占める。
’、Ａｉ’のうち少なくとも１つは′１１のレベルで、
当然Ｃ８′はチップが選択状態ならば、Ｈｉｇｈレベル
でおるので、破線矢印のパスでＤＣ電流が流れる。メモ
リ回路の高密度化が進み、メモリ容量が大きくなると、
デコーダの数返当然増えてくる。しかも、選択状態と非
選択状態のデコーダの比は大きくなる一方である。その
非選択デコーダにおける消費電力は、全消費電力のうち
のかなシの部分を占める。
本発明は、この非選択側のデコーダおよび、ディジット
線で消費される電力の全消費電力に占める割合が大きい
のに注目した。
線で消費される電力の全消費電力に占める割合が大きい
のに注目した。
すなわち、デコーダの活性化信号とアドレス信号との論
理をとシ非選択側のデコーダで消費される電力が低減さ
れることを特徴とする。
理をとシ非選択側のデコーダで消費される電力が低減さ
れることを特徴とする。
第５図は本発明の一例を論理図で表わしたものである。
チップセレクト信号Ｃ８から得られる、これを逆相の信
号とＸアドレス系の最上位ビット信号と論理をとシ（こ
の場合はＮＯＲ論理）、その出力をデコーダ活性化信号
にあてる。すなわち、Ｙアドレスによって非選択側にな
るデコーダに入′る活性化信号はＬｏｗレベルになシ、
非選択側のデコーダで消費される電力を低減する。
号とＸアドレス系の最上位ビット信号と論理をとシ（こ
の場合はＮＯＲ論理）、その出力をデコーダ活性化信号
にあてる。すなわち、Ｙアドレスによって非選択側にな
るデコーダに入′る活性化信号はＬｏｗレベルになシ、
非選択側のデコーダで消費される電力を低減する。
第７図は、第５図の論理図をＮチャンネルＭＯ８ＥＦＴ
を用いて実現した回路図である。図中のＤＰＩ、ＤＰ２
がＸアドレス系の信号と論理をとったデコーダ活性化信
号である。例えばワード、ｉ＋ｊｌＷ１１を選択したい
場合、ＤＰＩはＨ１ｇｈレベルとなｐ％ＤＰ２はＬｏｗ
レベルになる。それによって非選択側の 。
を用いて実現した回路図である。図中のＤＰＩ、ＤＰ２
がＸアドレス系の信号と論理をとったデコーダ活性化信
号である。例えばワード、ｉ＋ｊｌＷ１１を選択したい
場合、ＤＰＩはＨ１ｇｈレベルとなｐ％ＤＰ２はＬｏｗ
レベルになる。それによって非選択側の 。
デコーダでＤＣ消費電流パスをなくシュ。消費電力を低
減できる。更に、このデコーダ活性化信号をＸアドレス
系の信号と論理をとると、選択側の列にある、非選択デ
コーダにおける消費電力も低減できる。
減できる。更に、このデコーダ活性化信号をＸアドレス
系の信号と論理をとると、選択側の列にある、非選択デ
コーダにおける消費電力も低減できる。
また、第８図に示すように、デコーダＮＯＲ節点に抑え
の機能を入れる改良を加えると本発明の効果を一層あけ
ることができる。
の機能を入れる改良を加えると本発明の効果を一層あけ
ることができる。
なお、Ｘデコーダに限らすＸデコーダに関しても、本発
明が利用できることは、発明の主旨からみても明白であ
る。
明が利用できることは、発明の主旨からみても明白であ
る。
′ 第１図、第２図は各々半導体メモリの概略レイア
ウト図、第３図、第４図はそれぞれ第１図、第２図に対
応する従来方式のＸデコーダ部の論理図、第５図は本発
明実施例によるＸデコーダ部の論理図、第６図は従来の
Ｘデコーダ部９回路例、第７図、第８図は各々本発明実
施例によるＸデコーダ部の回路例である。 なお図において、１．ｌａ、Ｉｂ、ｌｃ、ｌｄ・・・・
・・メモリセルアレイ、２，２１，２２・・・・・・Ｘ
デコーダ、である０ Ｚ ／ 図 ２名？図 ／ ／ダ ４図 Ｚ ５図 ＡＨ，７１１′／Ｊ１’ 、 、４２ ’篤ワ図 篤 〃 ρＰＩ Ａ、’、 １ｑｉ’ 図
ウト図、第３図、第４図はそれぞれ第１図、第２図に対
応する従来方式のＸデコーダ部の論理図、第５図は本発
明実施例によるＸデコーダ部の論理図、第６図は従来の
Ｘデコーダ部９回路例、第７図、第８図は各々本発明実
施例によるＸデコーダ部の回路例である。 なお図において、１．ｌａ、Ｉｂ、ｌｃ、ｌｄ・・・・
・・メモリセルアレイ、２，２１，２２・・・・・・Ｘ
デコーダ、である０ Ｚ ／ 図 ２名？図 ／ ／ダ ４図 Ｚ ５図 ＡＨ，７１１′／Ｊ１’ 、 、４２ ’篤ワ図 篤 〃 ρＰＩ Ａ、’、 １ｑｉ’ 図
Claims (2)
- （１）スタティックメモリ回路において、メモリセルア
レイが４分割され、該メモリセルアレイの２グループ毎
にＸデコーダが設けられ、該Ｘデコーダの活性化信号が
Ｙアドレスの最上位ビットで制御されることを特徴とす
る半導体メモリ装置。 - （２）Ｘデコーダの活性化信号が更に、Ｘアドレス系の
信号によっても制御されることを特徴とする特許請求の
範囲第（１）項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030288A JPS59157884A (ja) | 1983-02-25 | 1983-02-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030288A JPS59157884A (ja) | 1983-02-25 | 1983-02-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59157884A true JPS59157884A (ja) | 1984-09-07 |
Family
ID=12299530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030288A Pending JPS59157884A (ja) | 1983-02-25 | 1983-02-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143289A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS57113481A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Decoding circuit |
-
1983
- 1983-02-25 JP JP58030288A patent/JPS59157884A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS57113481A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Decoding circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143289A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 半導体記憶装置 |
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