CN110998825A - 利用外部端子进行写入 - Google Patents

利用外部端子进行写入 Download PDF

Info

Publication number
CN110998825A
CN110998825A CN201880050880.XA CN201880050880A CN110998825A CN 110998825 A CN110998825 A CN 110998825A CN 201880050880 A CN201880050880 A CN 201880050880A CN 110998825 A CN110998825 A CN 110998825A
Authority
CN
China
Prior art keywords
scrc
pad
line
metal
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880050880.XA
Other languages
English (en)
Other versions
CN110998825B (zh
Inventor
佐藤敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110998825A publication Critical patent/CN110998825A/zh
Application granted granted Critical
Publication of CN110998825B publication Critical patent/CN110998825B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明描述用于提供半导体器件的外部端子的装置。一种实例装置包含：衬垫，其包含于衬垫形成区域中，接收电力电压；亚阈值电流减小电路SCRC，其包含于外围电路区域中，包含安置于所述外围电路区域的第一侧上的通孔；及布线，其将所述衬垫耦合到所述通孔。所述SCRC进一步包含：电压线，其耦合到所述通孔；逻辑门电路，其传播信号；SCRC电压线，其耦合到所述逻辑门电路；及SCRC开关，其安置成接近于所述通孔且将所述SCRC电压线耦合到所述电压线。

Description

利用外部端子进行写入
背景技术
高数据可靠性、高存储器存取速度、经减小芯片大小及经减小电力消耗是半导体存储器所需求的特征。
举例来说，在用于半导体器件的常规外围电路中，衬垫及数据队列电路(或数据输入/输出电路)是跨越层以对应的方式布置。数据队列电路或数据输入/输出电路在下文中统称作“DQ电路”。亚阈值电流减小电路(SCRC)已被引入到常规半导体器件中来保护电路在芯片(裸片)处于关断状态中时免受关断状态电流(Ioff)进入关键路径中的影响。图1A及1B是常规半导体器件中的亚阈值电流减小电路(SCRC)的电路图。在SCRC中，高电力供应电压VOL(Hi)及低电力供应电压VOL(Lo)指示从外部施加到半导体器件的电力供应电压，且高SCRC电压VOLSCRC(Hi)及低SCRC电压VOLSCRC(Lo)指示通过SCRC的开关(VOLSCRC SW)施加到逻辑电路(例如反相器)的内部SCRC电力电压。
图2A是常规半导体器件中的SCRC的多个开关(VOLSCRC SW)的布局图。图2B是图2A的常规半导体器件中的SCRC的多个开关(VOLSCRC SW)的电路图。SCRC的开关(VOLSCRC SW)位于逻辑电路附近(无论逻辑电路的操作类型如何)，且经配置以将具有电力供应电压VOL的VOL线耦合到具有SCRC电压VOLSCRC的VOLSRCS线以便产生SCRC电压VOLSCRC。在常规半导体芯片中，电力供应电压VOL可从包含衬垫的最上部层级导电层(例如，线内重布层(iRDL))提供到金属3层级层上的M3衬垫，此可遍及芯片提供VOL线上的电力供应电压VOL，且SCRC的开关(VOLSCRC SW)位于逻辑电路附近以提供SCRC电压VOLSCRC。SCRC的每一开关(VOLSCRCSW)的大小为由VOLSCRC SW驱动的逻辑电路中的每一晶体管的大小的大约三倍到五倍以防止由于逻辑电路不规则地操作而在局部发生的电压(IR)降。SCRC的每一开关(VOLSCRC SW)还将VOL线上的IR降传播到VOLSCRC线，此致使芯片中的局域相依性导致时间迟滞且需要将VOLSCRC SW区域设计为足够大以防止此IR降传播。
发明内容
根据本发明的一实施例的实例装置可包含半导体裸片，所述半导体裸片可包含：区域，其包含第一侧及与所述第一侧相对的第二侧；第一通孔，其安置于所述区域的所述第一侧上；第二通孔，其安置于所述区域的所述第二侧上；第一衬垫，其安置于衬垫形成区域中，可接收第一电压；第一分布导体，其从所述第一衬垫延伸到所述第一及第二通孔，可将所述第一衬垫耦合到所述第一及第二通孔；第一导电线，其耦合到所述第一通孔；第二导电线，其耦合到所述第二通孔；第三导电线，其可耦合到所述第一导电线；第四导电线，其可耦合到所述第二导电线；第一开关，其安置于所述第一与第三导电线之间，可将所述第一导电线耦合到所述第三导电线；及第二开关，其安置于所述第二与第四导电线之间，可将所述第二导电线耦合到所述第四导电线。
根据本发明的一实施例的另一实例装置可包含：第一衬垫，其包含于衬垫形成区域中，可接收第一电压；亚阈值电流减小电路(SCRC)，其在外围电路区域中包含第一通孔；及第一布线，其可将所述第一衬垫耦合到安置于所述外围电路区域的第一侧上的所述第一通孔。所述亚阈值电流减小电路(SCRC)可进一步包含：电压线，其可耦合到所述第一通孔；逻辑门电路，其可传播信号；SCRC电压线，其可耦合到所述逻辑门电路；及SCRC开关，其安置成接近于所述第一通孔，可将所述SCRC电压线耦合到所述电压线。
根据本发明的一实施例的另一实例装置可包含：衬垫，其可接收电压；亚阈值电流减小电路(SCRC)，其包含第一金属通孔；及第一金属布线，其可将所述衬垫耦合到所述第一金属通孔。所述亚阈值电流减小电路(SCRC)可进一步包含：第一金属线，其可耦合到所述第一金属通孔；逻辑门电路，其可传播信号；第二金属线，其可耦合到所述逻辑门电路；及第一SCRC开关，其可将所述第一金属线耦合到所述第二金属线。
附图说明
图1A及1B是常规半导体器件中的亚阈值电流减小电路(SCRC)的电路图。
图2A是常规半导体器件中的SCRC的多个开关(VOLSCRC SW)的布局图。
图2B是图2A的常规半导体器件中的SCRC的多个开关(VOLSCRC SW)的电路图。
图3是根据本发明的半导体器件的框图。
图4是根据本发明的一实施例的半导体器件的布局图。
图5是根据本发明的一实施例的半导体器件中的数据接口块的示意图。
图6是根据本发明的一实施例的在外围电路区域中包含多个逻辑门电路的SCRC的一部分的电路图。
图7是根据本发明的一实施例的SCRC的电路图。
图8是根据本发明的一实施例的半导体器件中的位于衬垫与SCRC之间的电路的示意图。
图9A及9B是根据本发明的一实施例的亚阈值电流减小电路(SCRC)中的开关的示意图。
图10是根据本发明的一实施例的半导体器件中的数据接口块的示意图。
具体实施方式
下文将参考所附图式更详细地解释本发明的各种实施例。以下详细说明参考以图解说明的方式展示其中可实践本发明的特定方面及实施例的所附图式。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图3是根据本发明的半导体器件10的框图。举例来说，半导体器件10可为集成到单个半导体芯片(例如，半导体裸片)中的SDRAM。半导体器件10可安装于外部衬底上，所述外部衬底是存储器模块衬底、母板等等。如图3中所展示，半导体器件10包含存储器单元阵列11。存储器单元阵列11包含多个库，每一库包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器/驱动器12执行，且位线BL的选择由列解码器/驱动器13执行。感测放大器18耦合到对应位线BL且连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作开关的传送门TG 19连接到主要IO线对MIOT/B。
转向对半导体器件10中所包含的多个外部端子的解释，所述多个外部端子包含地址端子21、命令端子22、时钟端子23、时钟启用端子23’、数据端子24、数据选通端子24’、电力供应端子25及26。数据端子24可耦合到输出缓冲器以用于存储器的读取操作。或者，数据端子24可耦合到输入缓冲器以响应于数据选通端子24’处提供的数据选通信号而用于存储器的读取/写入存取。图3展示动态随机存取存储器(DRAM)的实例，然而，具有用于信号输入/输出的外部端子的任何器件可包含为本发明的实施例的外部端子。
地址端子21被供应地址信号ADD及库地址信号BADD。供应到地址端子21的地址信号ADD及库地址信号BADD经由地址输入电路31传送到地址解码器32。地址解码器32接收地址信号ADD并将经解码行地址信号XADD供应到行解码器/驱动器12且将经解码列地址信号YADD供应到列解码器/驱动器13。地址解码器32还接收库地址信号BADD且将库地址信号BADD供应到行解码器/驱动器12、列解码器/驱动器13。在自刷新模式中，自刷新电路38可将行地址信号提供到行/解码器驱动器12以用于自刷新操作。
命令端子22被供应命令信号COM。命令信号COM可包含一或多个单独信号。输入到命令端子22的命令信号COM经由命令输入电路33提供到命令解码器34。命令解码器34将命令信号COM解码且提供经解码命令，且内部控制信号产生器37可响应于来自命令解码器34的经解码命令而产生各种内部命令信号。举例来说，内部命令可包含用以选择字线的行命令信号及用以选择位线的列命令信号，例如读取命令或写入命令。
因此，当发布读取命令且向行地址及列地址实时供应读取命令时，从存储器单元阵列11中由这些行地址及列地址指定的存储器单元MC对读取数据进行读取。读取数据DQ经由读取/写入放大器15及输入/输出电路17在外部从数据端子24输出。类似地，当发布写入命令且向行地址及列地址实时供应此命令并且接着将写入数据DQ供应到数据端子24时，写入数据DQ经由输入/输出电路17及读取/写入放大器15供应到存储器单元阵列11且写入由所述行地址及所述列地址指定的存储器单元MC中。
时钟端子23分别被供应外部时钟信号CK及/CK。这些外部时钟信号CK及/CK是彼此互补的，且被供应到时钟输入电路35，其中在时钟启用端子23’处接收时钟启用信号CKE。时钟输入电路35接收外部时钟信号CK及/CK以及时钟启用信号CKE且产生内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟与时序产生器36，且因此基于所接收内部时钟信号ICLK而产生相控内部时钟信号LCLK。尽管不限于此，但DLL电路可用作内部时钟与时序产生器36。相控内部时钟信号LCLK被供应到输入/输出电路17且用作用于确定读取数据DQ的输出时序的时序信号。内部时钟与时序产生器36可进一步产生各种内部时钟信号。
电力供应端子25被供应电力供应电位VDD及VSS。这些电力供应电位VDD及VSS被供应到电力电路39。电力电路39产生各种内部电位VPP、VOD、VARY、VPERI等等。内部电位VPP主要用于行解码器/驱动器12中，内部电位VOD及VARY主要用于存储器单元阵列11中所包含的感测放大器18中，且内部电位VPERI用于许多其它电路块中。电力供应端子26被供应电力供应电位VDDQ及VSSQ。这些电力供应电位VDDQ及VSSQ被供应到输入/输出电路17。电力供应电位VDDQ及VSSQ可分别为与供应到电力供应端子25的电力供应电位VDD及VSS相同的电位。然而，电力供应电位VDDQ及VSSQ可用于输入/输出电路17，使得输入/输出电路17所产生的电力供应噪声不会传播到其它电路块。
图4是根据本发明的一个实施例的半导体器件10的布局图。半导体器件10可具有边缘50a、50b、50c及50d，其界定半导体器件10的端部。边缘50b及50d可沿着第一方向57a延伸，且边缘50a及50c可沿着基本上垂直于第一方向57a的第二方向57b延伸。举例来说，图3可为从垂直于第一方向57a及第二方向57b的第三方向(未展示)看包含电路及阵列区域的半导体器件10的布局的平面图。半导体器件10可包含跨越衬垫形成区域51及外围电路区域(逻辑门电路区域)52安置的数据接口块42及安置于存储器单元阵列区域53中的多个存储器单元。衬垫形成区域51、外围电路区域(逻辑门电路区域)52及存储器单元阵列区域53可以此次序沿第一方向57a对准，且外围电路区域52可安置于衬垫形成区域51与存储器单元阵列区域53之间。衬垫形成区域51可包含沿着边缘50a安置的多个衬垫54。举例来说，多个衬垫54可包含图3中的外部端子24及电力供应端子26。举例来说，存储器单元阵列区域53可包含图3中的存储器单元阵列11。
图5是根据本发明的一个实施例的半导体器件10中的数据接口块42的示意图。举例来说，图5可为从所述第三方向(未展示)看的数据接口块42的平面图。数据接口块42可沿第一方向57a包含衬垫形成区域51及外围电路区域52。衬垫形成区域51上的多个衬垫54可沿着边缘50a安置，边缘50a沿基本上垂直于第一方向57a的第二方向57b延伸。多个衬垫54可包含但不限于用于接收第一电力供应电压(VDD)的多个VDD衬垫54a及用于接收第二电力供应电压(VSS，例如，接地电压)的多个VSS衬垫54b。外围电路区域52可包含多个布线56。举例来说，多个布线56当中的每一布线56可由导电层(例如，金属的iRDL)制成且可跨越沿第一方向57a对准的衬垫形成区域51及外围电路区域52沿第一方向57a及第二方向57b的对角线方向安置。多个布线56中的每一布线56可将多个衬垫54中的衬垫耦合到沿着外围电路区域52邻近于衬垫形成区域51的第一侧安置的第一多个通孔55当中的第一通孔及沿着外围电路区域52的与外围电路区域52的第一侧相对且远离衬垫54的第二侧安置的第二多个通孔55’当中的第二通孔。第一多个通孔55及第二多个通孔55’可包含用于提供第一电力供应电压的多个第一电力供应电压通孔(VOL(Hi)通孔)55a及用于提供第二电力供应电压的多个第二电力供应电压通孔(VOL(Lo)通孔)55b。外围电路区域52可包含经配置以分别提供第一电力供应电压VOL(Hi)(例如，VDD)及第二电力供应电压VOL(Lo)(例如，VSS)的多个第一电压线63a及多个第二电压线63b。举例来说，多个第一电压线63a及第二电压线63b可由不同于布线56的导电层的导电层(例如，金属3层)制成，且可沿第一方向57a或沿第二方向57b延伸，或者沿第一方向57a及第二方向57b两者延伸以形成网状结构式电路。外围电路区域52可还包含经配置以分别提供第一SCRC电压(VOLSCRC(Hi))及第二SCRC电压(VOLSCRC(Lo))的多个第一SCRC电压线59a及多个第二SCRC电压线59b。举例来说，多个第一SCRC电压线59a及第二SCRC电压线59b可由不同于布线56的导电层的导电层(例如，金属3层)制成，且可沿第一方向57a或沿第二方向57b延伸，或者沿第一方向57a及第二方向57b两者延伸以形成网状结构式电路。外围电路区域52可包含多个第一SCRC开关(SCRC_SWP)58a或多个第二SCRC开关(SCRC_SWN)58b。举例来说，多个第一SCRC开关(SCRC_SWP)58a中的每一第一SCRC开关(SCRC_SWP)58a安置成接近于对应的第一电力供应电压通孔(VOL(Hi)通孔)55a，且可经配置以将对应的第一SCRC电压线59a耦合到对应的第一电力供应电压通孔(VOL(Hi)通孔)55a，对应的第一电力供应电压通孔(VOL(Hi)通孔)55a耦合到对应的第一电压线63a。多个第二SCRC开关(SCRC_SWN)58b中的每一第二SCRC开关(SCRC_SWN)58b安置成接近于对应的第二电力供应电压通孔(VOL(Lo)通孔)55b，且可经配置以将多个对应的第二SCRC电压线59b耦合到对应的第二电力供应电压通孔(VOL(Lo)通孔)55b，对应的第二电力供应电压通孔(VOL(Lo)通孔)55b耦合到对应的第二电压线63b。举例来说，多个第一SCRC开关(SCRC_SWP)58a及多个第二SCRC开关(SCRC_SWN)58b的至少一部分可沿着外围电路区域52邻近于衬垫形成区域51的一侧及沿着外围电路区域52的相对于外围电路区域52与所述侧相对的另一侧安置。稍后将参考图8详细地论述VDD衬垫54a与耦合到VDD衬垫54a的通孔55a之间沿着线A–A’的横截面图。
图6是根据本发明的一实施例在外围电路区域52中包含多个逻辑门电路60的SCRC70的一部分的电路图。图6是描述为晶体管层级概念说明的SCRC 70的电路图。多个逻辑门电路60当中的每一逻辑门电路60可包含第一多个反相器61a及第二多个反相器61b。举例来说，第一多个反相器61a可具有耦合到第一SCRC电压线59a的第一节点及耦合到第二电压线63b的第二节点。第二多个反相器61b可具有耦合到第一电压线63a的第一节点及耦合到第二SCRC电压线59b的第二节点。第一多个反相器61a及第二多个反相器61b交替地串联耦合以提供可用于关键路径(例如，具有最长传播延迟的逻辑路径)的路径。举例来说，第一多个反相器61a中的第一反相器61a可具有经配置以接收输入信号的输入节点611a及经配置以提供输出信号的输出节点611b。第二多个反相器61b中的第一反相器61b可具有耦合到第一多个反相器61a中的第一反相器61a的输出节点611b的输入节点611c及耦合到第一多个反相器61a中的第二反相器61a的输入节点611e的输出节点611d。第一多个反相器61a中的第二反相器61a可具有耦合到第二多个反相器61b中的第一反相器61b的输出节点611d的输入节点611e及耦合到第二多个反相器61b中的第二反相器61b的输入节点611g的输出节点611f。第二多个反相器61b中的第二反相器61b可在输入节点611g处接收输入信号且在输出节点611h上提供输出信号。
SCRC 70可还包含第一电压线63a及第二电压线63b、第一SCRC电压线59a及第二SCRC电压线59b以及多个第一SCRC开关58a及多个第二SCRC开关58b。多个第一SCRC开关58a中的每一第一SCRC开关(SCRC_SWP)58a可为第一晶体管(例如，p沟道场效应晶体管(pFET))，其具有可接收SCRC控制信号(SCRCCtrl)的第一节点(例如，栅极节点)、耦合到第一电力供应电压通孔(VOL(Hi)通孔)55a(其耦合到第一电压线63a)的第二节点(例如，源极节点)及耦合到第一SCRC电压线59a的第三节点(例如，漏极节点)。每一第一SCRC开关(SCRC_SWP)58a的第三节点耦合到第一多个反相器61a。举例来说，每一第一SCRC开关(SCRC_SWP)58a的第二节点可接近(例如，邻近)于第一电力供应电压通孔(VOL(Hi)通孔)55a。多个第二SCRC开关58b中的每一第二SCRC开关(SCRC_SWN)58b可为第二晶体管(例如，n沟道场效应晶体管(nFET))，其具有可接收反相SCRC控制信号(/SCRCCtrl)的第一节点(例如，栅极节点)、耦合到第一电力供应电压通孔(VOL(Lo)通孔)55b(其耦合到第二电压线63b)的第二节点(例如，源极节点)及耦合到第二SCRC电压线59b的第三节点(例如，漏极节点)。每一第二SCRC开关(SCRC_SWN)58b的第三节点耦合到第二多个反相器61b。举例来说，每一第二SCRC开关(SCRC_SWN)58b的第二节点可接近(例如，邻近)于第二电力供应电压通孔(VOL(Lo)通孔)55b。
当SCRC控制信号(SCRCCtrl)处于非现用状态(例如，逻辑低状态)中且反相SCRC控制信号(/SCRCCtrl)处于现用状态(例如，逻辑高状态)中时，第一电力供应电压通孔(VOL(Hi)通孔)55a通过第一SCRC开关(SCRC_SWP)58a耦合到第一SCRC电压线59a(其耦合到第一多个反相器61a)，且第二电力供应电压通孔(VOL(Lo)通孔)55b通过第二SCRC开关(SCRC_SWN)58b耦合到第二SCRC电压线59b(其耦合到第二多个反相器61b)。当SCRC控制信号(SCRCCtrl)处于现用状态(例如，逻辑高状态)中且反相SCRC控制信号(/SCRCCtrl)处于非现用状态(例如，逻辑低状态)中时，第一电力供应电压通孔(VOL(Hi)通孔)55a通过第一SCRC开关(SCRC_SWP)58a与第一多个反相器61a解耦，且第二电力供应电压通孔(VOL(Lo)通孔)55b通过第二SCRC开关(SCRC_SWN)58b与第二多个反相器61b解耦。
图7是根据本发明的一实施例的SCRC 70的电路图。图7是描述为阻抗层级概念说明的SCRC的电路图。布线56a可将VDD衬垫54a耦合到第一电力供应电压通孔(VOL(Hi)通孔)55a，且布线56b可将VSS衬垫54b耦合到第二电力供应电压通孔(VOL(Lo)通孔)55b。布线56a及56b跨越衬垫形成区域51及外围电路区域52由第一导电层(例如，金属的iRDL)制成。第一SCRC开关(SCRC_SWP)58a安置成接近于第一电力供应电压通孔(VOL(Hi)通孔)55a，且第二SCRC开关(SCRC_SWN)58b安置成接近于第二电力供应电压通孔(VOL(Lo)通孔)55b。第一电力供应电压通孔(VOL(Hi)通孔)55a及第二电力供应电压通孔(SCRC_SWN)58b由不同于第一导电层的第二导电层(例如，金属3层)制成。
图8是根据本发明的一实施例的半导体器件中的SCRC 70的示意图。举例来说，图8可为SCRC 70沿着图5中的线A-A’的截面图。SCRC可跨越半导体衬底89、使半导体衬底89与包含第一层级布线层81到第四层级布线层84的多层级布线结构中的多个布线层绝缘的绝缘材料87、由覆盖有环绕电力供应衬垫54(例如，VDD衬垫54a)的钝化层86的导电层制成的导体85而安置。在此实例中，图解说明包含VDD衬垫54a的SCRC 70，然而，SCRC 70可包含VSS衬垫54b。第一层级布线层81到第四层级布线层84中的每一层可包含用以形成导电布线的金属层及作为用以隔离所述金属层与其它布线层的金属层的绝缘体的层间绝缘膜。所述金属层中的电路组件与另一布线层的金属层中的另一组件可通过接触插塞及/或导电通孔而耦合。SCRC 70可通过第一层级布线层81到第四层级布线层84提供。
表1展示布线层的材料及厚度的实例。
表1
布线层层级 材料 厚度(um)
第1层级布线层 金属0：钨 0.02
第2层级布线层 金属1：铜 0.2
第3层级布线层 金属2：铜 0.3
第4层级布线层 金属3：铝 0.7
举例来说，SCRC 70中的第一SCRC开关(SCRC_SWP)58a的晶体管的栅极91a可安置于绝缘材料87中。第一SCRC开关(SCRC_SWP)58a的晶体管的源极/漏极扩散部(源极或漏极区)91b可安置于半导体衬底89中。源极/漏极扩散部91b中的一者可经由绝缘材料87中的接触插塞880(低电导率金属层(低电导率材料的金属0，例如钨)的组件)及第一层级布线层81中的导电插塞881而耦合到第二层级布线层82中由高电导率金属层(高电导率材料的金属1，例如铜)制成的电路组件。举例来说，安置于第一层级布线层81中的低导电金属层(金属0)通常非常薄，由高阻抗材料(例如钨)制成。第二层级布线层82中由金属层(金属1)制成的电路组件可通过导电通孔882耦合到第三层级布线层83中由高电导率金属层(高电导率材料的金属2，例如铜)制成的电路组件。第三层级布线层83中的第三层间绝缘膜可覆盖由金属层(金属2)制成的电路组件。所述电路组件可耦合到第四层级布线层84中由中等电导率金属层(中等电导率材料的金属3，例如铝)制成的第一电力供应电压通孔(VOL(Hi)通孔)55a。第四层级布线层84中的第四层间绝缘膜84b可覆盖第一电力供应电压通孔(VOL(Hi)通孔)55a。以此方式，半导体衬底89中的第一SCRC开关(SCRC_SWP)58a的晶体管的源极或漏极区91b可经由接触插塞880及881以及导电通孔882通过第一层级布线层81到第四层级布线层84而耦合到第四层级布线层84中的第一电力供应电压通孔(VOL(Hi)通孔)55a。尽管未展示，但图6的SCRC 70中的由第四层级布线层84中的金属层(金属3)84a制成的第二电力供应电压通孔(VOL(Lo)通孔)55b可经由导电插塞及导电通孔耦合到半导体衬底89中的晶体管。
第四层级布线层84中的第四层间绝缘膜84b可通常非常厚，从而覆盖第四层级布线层84中的金属层(金属3)。第四层间绝缘膜84b可具有孔，且由金属层(金属3)84a制成的第一电力供应电压通孔(VOL(Hi)通孔)55a可在所述孔处与导体85接触。导体85可由形成于第四层级布线层84处的层间绝缘膜84b上的分布导电层(例如，线内重布层[iRDL])制成。举例来说，分布导电层可由中等电导率材料(例如具有大约4.5um的厚度的铝)制成。举例来说，导体85可具有大约8um的宽度以便减小导体85的阻抗。衬垫54(例如，VDD衬垫54a或VSS衬垫54b)可安置于导体85上，由钝化层86环绕。举例来说，钝化层86可由聚酰亚胺(PI)制成。因此，最长导体85(例如VDD衬垫54a(如在图4中)与SCRC 70的第一电力供应电压通孔(VOL(Hi)通孔)55a之间的布线56)的阻抗可减小。
虽然外围电路区域52内部的逻辑电路(例如，图6中的逻辑门电路60)的结构可由于电路设计改变而改变，但当第一SCRC开关(SCRC_SWP)58a与第一电力供应电压通孔(VOL(Hi)通孔)55a可形成为彼此接近时，可能控制第一电力供应电压通孔(VOL(Hi)通孔)55a与第一SCRC开关(SCRC_SWP)58a之间的阻抗。举例来说，导体85的厚度可为第四层级布线层84中的金属层(金属3)的多倍(例如，至少5倍)或更多。由于导体85可形成为具有经增加厚度(如上文所论述)，独立于用于形成包含包括多个SCRC开关58的第一层级布线层81到第四层级布线层84的多个布线层的过程的机器而使用专用于iRDL形成过程的制造机器来形成分布导电层的导体85可为合意的。因此，可控制由导体85制成的布线56(例如，图5中的多个布线56)的阻抗，且第一电力供应电压通孔(VOL(Hi)通孔)55a与第一SCRC开关(SCRC_SWP)58a的阻抗及第二电力供应电压通孔(VOL(Lo)通孔)55b与第二SCRC开关(SCRC_SWN)58b的阻抗可控制在大体上较低的电平内。
图9A及9B是根据本发明的一实施例的亚阈值电流减小电路(SCRC)中的开关的示意图。举例来说，图6及7中表示为第一晶体管(例如，p沟道场效应晶体管(pFET))的第一SCRC开关(SCRC_SWP)58a可为并联耦合的多个第三晶体管580a(例如，p沟道场效应晶体管(pFET))如图9A中所展示。多个第三晶体管580a中的每一第三晶体管580a具有共同耦合到可接收SCRC控制信号(SCRCCtrl)的节点的第一节点(例如，栅极节点)、共同耦合到第一电力供应电压通孔(VOL(Hi)通孔)55a的第二节点(例如，源极节点)及共同耦合到第一多个反相器61a的第三节点。举例来说，第三晶体管580a可安置成接近(例如，邻近)于第一电力供应电压通孔(VOL(Hi)通孔)55a。举例来说，图6及7中表示为第二晶体管(例如，n沟道场效应晶体管(nFET))的第二SCRC开关(SCRC_SWN)58b可为如图9B中所展示耦合的多个第四晶体管580b(例如，n沟道场效应晶体管(nFET))，。多个第四晶体管580b中的每一第四晶体管580b具有共同耦合到可接收反相SCRC控制信号(/SCRCCtrl)的节点的第一节点(例如，栅极节点)、共同耦合到第一电力供应电压通孔(VOL(Lo)通孔)55b(其耦合到第二电压线63b)的第二节点(例如，源极节点)及共同耦合到第二SCRC电压线59b的第三节点(例如，漏极节点)。举例来说，每一第四晶体管580b的第三节点耦合到第二多个反相器61b。举例来说，第四晶体管580b可安置成接近(例如，邻近)于第二电力供应电压通孔(VOL(Lo)通孔)55b。
图10是根据本发明的一个实施例的半导体器件10中的数据接口块42’的示意图。举例来说，图10可为此所述第三方向(未展示)看的数据接口块42’的平面图。数据接口块42’可包含类似于图5的数据接口块42的组件，且使用共同参考编号来引用先前描述的元件。如此，为了简洁起见，针对图10将不重复对数据接口块42’中的组件的功能性的详细说明。数据接口块42’可沿第一方向57a包含衬垫形成区域51及外围电路区域52。外围电路区域52可包含多个布线56。举例来说，多个布线56当中的每一布线56可由导电层(例如，金属的iRDL)制成且可跨越沿第一方向57a对准的衬垫形成区域51及外围电路区域52沿第一方向57a安置。多个布线56中的每一布线56可将多个衬垫54(例如，VDD衬垫54a或VSS衬垫54b)中的一衬垫耦合到沿着外围电路区域52邻近于衬垫形成区域51的沿第二方向57b延伸的第一侧沿第二方向57b对准的第一多个通孔55当中的第一通孔及沿着外围电路区域52的沿第二方向57b延伸的相对于外围电路区域52与外围电路区域52的第一侧相对且远离衬垫54的第二侧沿第二方向57b对准的第二多个通孔55’当中的第二通孔。
尽管已在某些优选实施例及实例的上下文中揭示本发明，但所属领域的技术人员将理解，本发明超出特定揭示实施例延伸到其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，所属领域的技术人员基于本发明将容易地明了在本发明的范围内的其它修改。还预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示发明的不同模式。因此，打算本文中所揭示的本发明的至少一些的范围不应由上文所描述的特定揭示的实施例限制。

Claims (29)

1.一种包括半导体裸片的装置，其中所述半导体裸片包括：
区域，其包含第一侧及与所述第一侧相对的第二侧；
第一通孔，其安置于所述区域的所述第一侧上；
第二通孔，其安置于所述区域的所述第二侧上；
第一衬垫，其安置于衬垫形成区域中且经配置以接收第一电压；
第一分布导体，其从所述第一衬垫延伸到所述第一及第二通孔且经配置以将所述第一衬垫耦合到所述第一及第二通孔；
第一导电线，其耦合到所述第一通孔；
第二导电线，其耦合到所述第二通孔；
第三导电线，其经配置以耦合到所述第一导电线；
第四导电线，其经配置以耦合到所述第二导电线；
第一开关，其安置于所述第一与第三导电线之间且经配置以将所述第一导电线耦合到所述第三导电线；及
第二开关，其安置于所述第二与第四导电线之间且经配置以将所述第二导电线耦合到所述第四导电线。
2.根据权利要求1所述的装置，其进一步包括：
第三通孔，其安置于所述区域的所述第一侧上；
第四通孔，其安置于所述区域的所述第二侧上；
第二衬垫，其安置于所述衬垫形成区域中且经配置以接收不同于所述第一电压的第二电压；
第二分布导体，其从所述第二衬垫延伸到所述第三及第四通孔且经配置以将所述第二衬垫耦合到所述第三及第四通孔；
第五导电线，其耦合到所述第三通孔；
第六导电线，其耦合到所述第四通孔；
第七导电线，其经配置以耦合到所述第五导电线；
第八导电线，其经配置以耦合到所述第六导电线；
第三开关，其安置于所述第五与第七导电线之间且经配置以将所述第五导电线耦合到所述第七导电线；及
第四开关，其安置于所述第六与第八导电线之间且经配置以将所述第六导电线耦合到所述第八导电线。
3.根据权利要求2所述的装置，其中所述区域的所述第一侧位于所述区域的所述第二侧与所述衬垫形成区域之间。
4.根据权利要求3所述的装置，
其中所述第一及第二侧中的每一者沿第一方向延伸；且
其中所述第一及第二分布导体中的每一者沿基本上垂直于所述第一方向的第二方向延伸。
5.根据权利要求1所述的装置，
其中所述第一分布导体的厚度大于所述第一到第四导电线中的每一者的厚度。
6.根据权利要求5所述的装置，
其中所述第一分布导体的所述厚度是所述第一到第四导电线中的每一者的所述厚度的至少五倍厚。
7.根据权利要求1所述的装置，
其中所述第一开关接近于所述第一通孔且所述第二开关接近于所述第二通孔。
8.根据权利要求2所述的装置，其进一步包括耦合到第一到第八导电线的逻辑门电路，
其中所述第一电压是第一电力电压且所述第二电压是第二电力电压，且
其中所述第一到第四开关经配置以在所述逻辑门电路处于现用状态中时为导电的且进一步经配置以在所述逻辑门电路处于非现用状态中时为非导电的。
9.根据权利要求1所述的装置，
其中所述第一及第二开关中的每一者包括一或多个第一晶体管，且
其中所述一或多个第一晶体管安置成接近于所述第一通孔。
10.根据权利要求1所述的装置，其中所述衬垫及所述导体由分布导电层制成。
11.根据权利要求10所述的装置，其中所述分布导电层是由中等电导率材料制成。
12.一种装置，其包括：
第一衬垫，其包含于衬垫形成区域中，所述第一衬垫经配置以接收第一电压；
亚阈值电流减小电路SCRC，其包含于外围电路区域中，包括：
第一通孔，其安置于所述外围电路区域的第一侧上；
电压线，其耦合到所述第一通孔；
逻辑门电路，其经配置以传播信号；
SCRC电压线，其耦合到所述逻辑门电路；及
第一SCRC开关，其安置成接近于所述第一通孔且经配置以将所述SCRC电压线耦合到所述电压线；及
第一布线，其经配置以将所述第一衬垫耦合到所述第一通孔。
13.根据权利要求12所述的装置，其中所述逻辑门电路包括耦合到所述SCRC电压线的多个逻辑电路，且
其中所述第一SCRC开关安置于所述第一通孔与第一逻辑门电路之间，所述第一逻辑门电路是所述多个逻辑电路当中最靠近所述第一通孔的逻辑门电路。
14.根据权利要求12所述的装置，其进一步包括：
分布导电层，其包括所述第一布线；及
第一布线层，其包括包含所述第一通孔、所述电压线及所述SCRC电压线的第一金属层。
15.根据权利要求14所述的装置，其中所述分布导电层的厚度大于所述第一布线层的厚度。
16.根据权利要求14所述的装置，其中所述分布层的电导率基本上等于所述第一布线层的电导率。
17.根据权利要求14所述的装置，其进一步包括半导体衬底，其中所述第一布线位于所述分布导电层与所述半导体衬底之间，
其中所述第一SCRC开关包括至少部分地由所述半导体衬底制成的至少一个晶体管。
18.根据权利要求12所述的装置，其进一步包括：
第二衬垫，其包含于所述衬垫形成区域中，所述第二衬垫经配置以接收所述第一电压，
其中所述SCRC进一步包括：
第二通孔，其安置于所述外围电路区域的所述第一侧上；及
第二SCRC开关，其安置成接近于所述第二通孔且经配置以将所述SCRC电压线耦合到所述电压线；及
第二布线，其经配置以将所述第二衬垫耦合到所述第二通孔。
19.根据权利要求18所述的装置，其中所述衬垫形成区域与所述外围电路区域沿第一方向对准，且所述第一侧沿垂直于所述第一方向的第二方向延伸，
其中所述第一侧邻近于所述衬垫形成区域，
其中所述外围电路区域包括与所述第一侧相对的第二侧，
其中所述SCRC进一步包括位于所述第二侧上且耦合所述衬垫的第三通孔，且
其中所述第一布线进一步经配置以将所述第一衬垫耦合到所述第三通孔。
20.根据权利要求19所述的装置，其中所述SCRC进一步包括位于所述第二侧上且耦合所述衬垫的第四通孔，且
其中所述第二布线进一步经配置以将所述第二衬垫耦合到所述第四通孔。
21.一种装置，其包括：
衬垫，其经配置以接收电压；
亚阈值电流减小电路SCRC，其包括：
第一金属通孔；
第一金属线，其耦合到所述第一金属通孔；
逻辑门电路，其经配置以传播信号；
第二金属线，其耦合到所述逻辑门电路；及
第一SCRC开关，其经配置以将所述第一金属线耦合到所述第二金属线；及
第一金属布线，其经配置以将所述衬垫耦合到所述第一金属通孔。
22.根据权利要求21所述的装置，其中所述装置包括包含上部层级布线层及位于所述上部层级布线层下方的下部层级布线层的多层级布线结构，
其中所述第一金属布线形成为所述上部层级布线层。
23.根据权利要求22所述的装置，其中所述第一金属通孔形成为所述下部层级布线层。
24.根据权利要求23所述的装置，其中所述第一金属线形成为所述下部层级布线层。
25.根据权利要求24所述的装置，其中所述第二金属线形成为所述下部层级布线层。
26.根据权利要求21所述的装置，其中所述SCRC进一步包括：
第二金属通孔；
第三金属线，其耦合到所述第二金属通孔，所述逻辑门电路位于所述第一金属线与所述第三之间；及
第二SCRC开关，其经配置以将所述第三金属线耦合到所述第二金属线，
其中所述装置进一步包括经配置以将所述衬垫耦合到所述第二金属通孔的第二金属布线。
27.根据权利要求26所述的装置，其中所述装置包括包含上部层级布线层及位于所述上部层级布线层下方的下部层级布线层的多层级布线结构，
其中所述第一金属布线及所述第二金属布线中的每一者形成为所述上部层级布线层，且
其中所述第一金属通孔及所述第二金属通孔中的每一者形成为所述下部层级布线层。
28.根据权利要求27所述的装置，其中所述第一金属线、所述第二金属线及所述第三金属线中的每一者形成为所述下部层级布线层。
29.根据权利要求28所述的装置，其中所述多层级布线结构进一步包含位于所述下部层级布线层下方的额外下部层级布线层。
CN201880050880.XA 2017-08-04 2018-07-31 利用外部端子进行写入 Active CN110998825B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/669,801 2017-08-04
US15/669,801 US10141932B1 (en) 2017-08-04 2017-08-04 Wiring with external terminal
PCT/US2018/044695 WO2019028074A1 (en) 2017-08-04 2018-07-31 EXTERNAL TERMINAL WIRING

Publications (2)

Publication Number Publication Date
CN110998825A true CN110998825A (zh) 2020-04-10
CN110998825B CN110998825B (zh) 2023-10-20

Family

ID=64315509

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880050880.XA Active CN110998825B (zh) 2017-08-04 2018-07-31 利用外部端子进行写入

Country Status (3)

Country Link
US (2) US10141932B1 (zh)
CN (1) CN110998825B (zh)
WO (1) WO2019028074A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
US11158640B2 (en) 2019-04-22 2021-10-26 Micron Technology, Inc. Apparatus comprising compensation capacitors and related memory devices and electronic systems
JP7282699B2 (ja) * 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
US11251148B2 (en) 2020-01-28 2022-02-15 Micron Technology, Inc. Semiconductor devices including array power pads, and associated semiconductor device packages and systems
US12033945B2 (en) * 2020-03-27 2024-07-09 Micron Technology, Inc. Microelectronic device interface configurations, and associated methods, devices, and systems
US11176985B1 (en) 2020-07-09 2021-11-16 Micron Technology, Inc. Boundary protection in memory
US11303274B1 (en) * 2020-11-16 2022-04-12 Micron Technology, Inc. Sub-threshold current reduction circuit switches and related apparatuses and methods
US11621238B2 (en) 2021-04-20 2023-04-04 Nanya Technology Corporation Semiconductor device with redistribution pattern and method for fabricating the same
US11783886B2 (en) * 2021-10-06 2023-10-10 Micron Technology, Inc. Semiconductor device capable of switching operation voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131385A (ja) * 1997-07-08 1999-02-02 Hitachi Ltd 半導体装置
US6278148B1 (en) * 1997-03-19 2001-08-21 Hitachi, Ltd. Semiconductor device having a shielding conductor
US6292015B1 (en) * 1998-05-26 2001-09-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including logic gate that attains reduction of power consumption and high-speed operation
CN103094293A (zh) * 2011-11-03 2013-05-08 全视科技有限公司 用于半导体装置中的衬垫下电路的衬垫设计

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0690510B1 (en) * 1994-06-28 1998-05-06 Nippon Telegraph And Telephone Corporation Low voltage SOI (silicon on insulator) logic circuit
JP4056107B2 (ja) * 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
JP3187019B2 (ja) * 1998-12-10 2001-07-11 沖電気工業株式会社 半導体集積回路及びその試験方法
JP4632107B2 (ja) 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP4216825B2 (ja) * 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
JP4071782B2 (ja) 2005-05-30 2008-04-02 松下電器産業株式会社 半導体装置
US7391107B2 (en) 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
KR100690922B1 (ko) 2005-08-26 2007-03-09 삼성전자주식회사 반도체 소자 패키지
US7940500B2 (en) 2008-05-23 2011-05-10 Sae Magnetics (H.K.) Ltd. Multi-chip module package including external and internal electrostatic discharge protection circuits, and/or method of making the same
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP5510862B2 (ja) 2009-03-10 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
US8269348B2 (en) 2010-02-22 2012-09-18 Texas Instruments Incorporated IC die including RDL capture pads with notch having bonding connectors or its UBM pad over the notch
JP2011222919A (ja) * 2010-04-14 2011-11-04 Elpida Memory Inc 半導体装置
JP2012216590A (ja) 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
WO2012155115A1 (en) 2011-05-12 2012-11-15 Rambus Inc. Stacked dram device and method of manufacture
JP2013229455A (ja) 2012-04-26 2013-11-07 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2014010845A (ja) 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
JP2015032651A (ja) * 2013-08-01 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
JP2015109408A (ja) 2013-10-22 2015-06-11 マイクロン テクノロジー， インク． 複合チップ、半導体装置、及び半導体装置の製造方法
US9577025B2 (en) 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
KR102026979B1 (ko) 2014-04-18 2019-09-30 에스케이하이닉스 주식회사 반도체 칩 적층 패키지
KR20170045554A (ko) 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR20170045553A (ko) 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278148B1 (en) * 1997-03-19 2001-08-21 Hitachi, Ltd. Semiconductor device having a shielding conductor
JPH1131385A (ja) * 1997-07-08 1999-02-02 Hitachi Ltd 半導体装置
US6292015B1 (en) * 1998-05-26 2001-09-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including logic gate that attains reduction of power consumption and high-speed operation
CN103094293A (zh) * 2011-11-03 2013-05-08 全视科技有限公司 用于半导体装置中的衬垫下电路的衬垫设计

Also Published As

Publication number Publication date
US10608635B2 (en) 2020-03-31
US20190074834A1 (en) 2019-03-07
US10141932B1 (en) 2018-11-27
CN110998825B (zh) 2023-10-20
WO2019028074A1 (en) 2019-02-07

Similar Documents

Publication Publication Date Title
CN110998825B (zh) 利用外部端子进行写入
US10347577B2 (en) Wiring with external terminal
US10804225B2 (en) Power gate circuits for semiconductor devices
US10438681B2 (en) Test structures and test pads in scribe lane of semiconductor integrated circuit
US11398272B2 (en) Semiconductor memory device
US20020008254A1 (en) Semiconductor device
US9362908B2 (en) Semiconductor apparatus including output buffer
US11837580B2 (en) Apparatuses and methods for coupling a plurality of semiconductor devices
US11527508B2 (en) Apparatuses and methods for coupling a plurality of semiconductor devices
US11296047B2 (en) Wiring with external terminal
US10937865B2 (en) Semiconductor device having transistors in which source/drain regions are shared
US10734359B2 (en) Wiring with external terminal
US11475940B2 (en) Semiconductor device layout for a plurality of pads and a plurality of data queue circuits
CN112309442B (zh) 包含导电结构的设备和其布局
US20220319580A1 (en) Signal buffer circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant