JPS62128148A - マスタスライス型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳマスタスライス型半導体集積装置に係
り、特に、ＲＯＭマクロセルを実装効率よく、小型に形
成でき、低消費電力特性をもつ全面敷き詰め型マスタス
ライスに好適なＲＯＭビットセルの構成に関する。

〔従来の技術〕

マスタスライス型ＬＳＩ　（半導体集積回路装Ｍ）とは
、あらかじめ、共通の下地の工程を経たウェハを製造し
ておき、種々の論理回路に対応して数枚の配線マスクの
みを変更して全工程を完了し、ＬＳＩチップを完成させ
るものである。そのため、開発期間が短かく、安価であ
る特徴がある。

第２図に従来の固定チャンネル方式ゲートアレイのチッ
プ構成を示す、第２図において、５０はチップ、５１は
人出力バツファセルを含む外部セルやパッドなどを配置
するための周辺領域、５２は内部領域である。内部領域
５２には、基本セル５３がＸ方向に並設された基本セル
列５４が、間に配線チャンネル領域５５を狭んで、Ｙ方
向に並設されている。このように、配線チャンネル領域
５５が固定されており、ゲートの実装密度は低い。

特に、マクロセル５６を構成した場合、領域５５が無駄
になってしまう。

基本セル５３の構成は、たとえば、第４図で示される。

本例において、６０はＰ十拡散層、６１はＮ＋拡散層、
６２はＰ　−ＷＥ　Ｌ　Ｌ層、　ＶＤＤ１＃Ｖｓｓｚは
、それぞれ、電源線、接地電位線である。

ＶＤＤＩ及びＶＳＳＩは一層目アルミ膜（以後ＡＬＬと
略す）で形成される。６３．６３’はそれぞれ拡散層上
、ポリシリコン膜（以後Ｐｏ１ｙＳｉ膜と記す）上のコ
ンタクト孔である。通常、下地チップにコンタクト、Ａ
ＬＬ、スルー・ホール、ＡＬ２マスクで配線工程を施こ
し、所望の論理回路をＬＳＩチップに実現する。矢印６
４は配線チャンネル領域上のＡＬ２配線格子線を示すも
ので、基本セル幅は４格子間隔（ピッチ）である。通常
、このような基本セルを数個から十五個程度使って配線
パターンを施こすことにより一つの論理機能をもつ論理
ブロックを形成する。論理ブロック内配線は大部分がＡ
ＬＬで行なねれる。第４図の例では、ドレイン、或いは
、ソース電極が接続された二連のＰＭＯＳトランジスタ
及び二連のＮＭＯＳトランジスタが対抗配置されている
。各トランジスタ・ペアのゲート電極は分割されている
が、基本ゲートを構成する場合、ＡＬＬで電気的につな
ぐことが多い。本基本セルでは、三入力ＮＡＮＤゲート
が一個構成でき、三入力を効率よく形成できる。

第５図にもう一つの例を示すが、本基本セルは四速のＰ
ＭＯ５及び四速のＮＭＯＳトランジスタの対抗配置構成
となっており、凹入カゲートを効率よく形成できる特徴
がある。なお、６４′はＡＬ２の配線格子線方向を示す
もので、基本セル幅が五ピッチであることがわかる。

近年、固定チャンネル領域をなくシ、内部領域５２全面
に基本セル素子を敷き詰めた全面敷き詰め方式ゲートア
レイが発表されている。第３図に。

全面敷き詰め方式ゲートアレイのチップ構成を示す。な
お、固定チャンネルゲートアレイと違う所は、内部領域
５２の全面に基本セル５３を敷き詰め、固定チャンネル
領域５５をなくした点である。

この場合、チャンネル領域が、基本セルの高さＨを単位
として可変であるので、ゲートの実装密度が著しく向上
する。例えば、プロシーデイングズ・オブ、アイ・イー
・イー・１９８５・シー・アイ・シー・シー（１９８５
年）第１５頁から第１７頁（Ｐｒｏｃｅｅｄｉｎｇｓ　
ｏｆ　Ｉ　Ｅ　Ｅ　Ｅ　１９８５　ＣＩ　ＣＧ。

ｐｐ１５−１７）では、ＰＭＯＳ、ＮＭＯＳペアを対称
にした基本セルを使い、基本セル高さの半分を単位とし
てチャンネル領域幅を変えている。

全面敷き詰めゲートアレイでは、マクロセルの構成のし
易さと小型化がキー・ポイントとなる。

しかし、前述の文献をはじめ全面敷き詰めゲートアレイ
記載の特開昭５８−１３７２３０号、特開昭５８−１４
２５４５号公報でもＲＯＭマクロセルの構成の点につい
ては配慮されていなかった。

ＲＯＭ内蔵ゲートアレイは、１９８５・アイ・イー・イ
ー・イー、アイ・ニス・ニス・シー・シー。

ダイジェスト、第１２６頁から第１２７頁（ＩＥＥＥ１
９８５　ｌ５ＳＣＣＤｉｇ、Ｔｅｃｈ、　Ｐａｐｅｒｓ
　（１９８５）　ｐ　ｐ１２６−１２７）において論じ
られている。本論文では、ＰＭＯＳとＮＭＯ８）−、ラ
ンジスタのペアを多数並設した基本セル列で、ＮＭＯＳ
ＬかＲＯＭのビットセルに使っていない。したがって、
ＰＭＯＳも有効に使って集積度の高いＲＯＭを構成する
必要がある。また、ＰＭＯＳトランジスタを負荷ＭＯ８
としてビット線につなぐ方式であるので。

電源電圧端子と接地端子の間に直流パスができ、消費電
力が増加する傾向がある。これを防止するため、二相ク
ロックを使い、ビット線のプリチャージタイミングと、
論理を取ってビットデータを出力するタイミングを分け
る方式がある。しかし、ダイナミック型回路が複雑にな
る欠点があり、ゲートアレイには不向きである。

〔発明が解決しようとする問題点〕

上記従来技術は、ゲートアレイに適したＲＯＭの構成に
ついて配慮がされておらず、配線が容易で、任意容量の
ＲＯＭを効率よく、小型↓こ形成する上で問題があった
。本発明の目的は、ゲートアレイ、特に全面敷き詰め方
式ゲートアレイにおいて、配線が容易で、小型、低消費
電力のＲＯＭマクロセルを提供することにある。

〔問題点を解決するための手段〕

上記目的は、基本セル列がＰＭＯＳ、ＮＭＯＳトランジ
スタのペアを基本セル列方向に多数個並設したことに鑑
み、ＰＭＯＳ、ＮＭＯＳトランジスタのソース電極をそ
れぞれ電源線、接地線に電気的につなぎ、ドレイン電極
をそれぞれビット線につなぐ構造とし、ＰＭＯＳ、ＮＭ
ＯＳトランジスタのゲート電極をそれぞれ負論理のワー
ド線、正論理のワード線に配線層により接続することに
よって、それぞれ′１′、″０′を書込む構成にするこ
とによって達成される。

さらに、基本セルにおける隣接ＰＭＯＳ、ＮＭＯＳトラ
ンジスタ・ペアのドレイン電極を共に同一ビット線につ
なぎ、隣接ＰＭＯＳペア及びＮＭＯＳペアのゲート電極
接続用ワード線のアドレスを違えるようにし、同一ビッ
ト数には違ったワード位置のＭＱＳトランジスタがつな
がるようにする。

これによって、−個のＰＭＯＳ、ＮＭＯ８）−ランジス
タペアで一ビットセルを形成することができる。これは
、０．８ビツト／（ＡＬ２ピッチ）　に相当する。

〔作用〕

第６図は一般のＲＯＭの回路構成を示す。ＲＯＭは、ア
ドレスデコーダ７０．ＲＯＭマトリックス７１及び出力
バッファを構成するインバータ７２〜７５から成る。第
６図は、簡単化のため四ワード×四ビット容量の場合を
示し、ＲＯＭマトリックス７１は４×４のビットセル７
６〜９１から成る。アドレス入力信号Ａｏｔ　Ａｓはア
ドレスデコーダ７０に入力され、ワード線９２〜９５上
にワードアドレス信号Ｗｏ　”Ｗｓを発生させる。ＲＯ
Ｍマトリックス７１は、アクティブ論理レベルになった
一本のワード線に対応するビットデータＢ。

〜Ｂ３をビット線９６〜９９上に出力する。

この手段を反映したＲＯＭマトリックス回路を第１図に
示す。第１図において、１００〜１０３はワードアドレ
ス信号の反転用インバータであり。

相補的ワードアドレス信号がのるワード線ペア９２と９
２’、９３と９３’　、９４と９４′。

９５と９５′とビット線群９６〜９９との交叉する位置
には、ＰＭＯＳ、ＮＭＯ８トランジスタ・ペアが存在す
る。これらのトランジスタ・ペアは第６図のビット・セ
ル７６〜９１に相当する。なお、第１図では便宜上ビッ
ト・セル７６．７９゜９１のみが破線で表示されている
。

ワード線をＡＬＬとすれば、ビット線はＡＩ２で形成さ
れる。ＰＭＯＳ、ＮＭＯ８トランジスタペアのゲート電
極は、Ｐｏ１ｙ　Ｓ　ｉ　＠　Ｓ　Ｄでワード線と交叉
するように形成される。′０′を書き込む時は、ＮＭＯ
Ｓトランジスタのゲート電極を。

Ｐｏ１ｙＳｉ膜上にコンタクト孔Ｃ０ＮＴを打つことに
より正論理ワードアドレス信号線９２′〜９５′につな
ぐことで行なう。また、　′１′を書き込む時は、ＰＭ
ＯＳトランジスタのゲート電極を同様の手法により、負
論理ワードアドレス信号線９２〜９５につなぐことで行
なう。なお、未使用のゲート電極は、電源線Ｖｏｏｒか
接地線ＶＳＳＩにつなぎ、ＰＭＯＳ、ＮＭＯ８をカット
オフ状態にしておけばよい。たとえば、ワードアドレス
信号Ｗｏが′１′になれば、ビット数ペア９２゜９２′
はそれぞれ′１１．（Ｑｌ　になり、ビット信号（Ｂｏ
　＝Ｂａ　）　、すなわち、ワード・データとして（′
１’　、’Ｏ’　、’Ｏ’　、’ｌ’　）が出力される
。第７図において、他のワード線が選択されたときのビ
ット信号をＰＭＯＳ、ＮＭＯ３トランジスタ・ペアの右
わきに示しである。

以上の構成、動作から明らかなように、１ビットセルが
基本セル構造に適したＰＭＯＳ、ＮＭＯＳトランジスタ
・ペアから成っているため、ワード方向、ビット方向に
ＲＯＭマトリックスを展開し易く、同時に、小型化が可
能である。

また、同一ビット線上につながれたＰＭＯ８゜ＮＭＯＳ
トランジスタのうち、唯一個のＰＭＯＳ、または、ＮＭ
ＯＳトランジスタしかＯＮにならないので、電源と接地
線の間に直流パスができず、消費電力を低減することが
できる。

アドレスデコーダ７０は、第７図の回路で形成される。

アドレスデコーダ７０は、ソース、或いは、ドレインが
接続された四速のＰＭＯＳ、ＮＭＯＳトランジスタ・ペ
ア１１０〜１１３、ワードアドレス信号反転用インバー
タ１１４，１１５及びインバータ１１６〜１１９から構
成される。ここで、Ｘ印はコンタクト孔Ｃ０ＮＴ、太い
実線はＡＬＬ配線、Ｖｏｏｔ＋　Ｖｓｓｚはそれぞれ電
源線、接地電位線である。

第７図から明らかなように、１１０〜１１３は二人力Ｎ
ＡＮＤゲートを形成している（出力側のインバータ１１
６〜１１９を含めれば二人力ＡＮＤゲートを形成）。す
なわち、アドレス信号Ａｏ。

Ａｏ　ｔ　Ａｔ　ｖ　Ａｔの四本のうち、論理を取るＮ
阿ＯＳの他のＮＭＯ５のドレイン、ソース間をＡＬＬで
ショートし、同様のＰＭＯ８を電源線ｖＤＤｌ　と出力
線との間に並列に接続する。ワードアドレス信号Ｗｏ　
”Ｗｇは１次式の論理式で表わされ、真理値表は表１に
まとめられる。

Ｗｏ＝Ａｏ−ＡＩ Ｗ　ｌ　＝　Ａ　ｏ−Ａ　Ｉ Ｗｚ＝Ａｏ會Ａｓ Ｗ　ａ　＝Ａ　ｏ　’　ＡＩ 表　　１ 第５図に示した四入力基本セルを使えば、四個の基本セ
ルで形成される。−ワード線は基本セル列一段で形成さ
れるので、アドレスデコーダをＲＯＭマトリックスの真
横に置けば、両者でピッチが合うので面積効率が向上す
る利点がある。

〔実施例〕

以下、本発明の一実施例を第８図、第９図により説明す
る。第８図は、第１図のＲＯＭマトリックス構成を、ソ
ース、或いは、ドレインが直列接続された二連のＰＭＯ
Ｓ、ＮＭＯＳトランジスタ・ペアから成る三入力型基本
セルを使った全面敷き詰め方式ゲートアレイで実現した
構成を示す。

三入力型基本セルは、たとえば、第４図に示した構成で
よく、第８図では、簡単化のため、それをトランジスタ
・イメージで象徴化して示しである。

以後もこの表示法に従う。ＲＯＭマトリックス７１は、
八個の三入力型基本セル１２２、インバータ１００〜１
０３から成る。配線パターンの約束について再度述べる
。太い実線はＡＬＩ、点線ＳＤはＰｏ１ｙＳｉ膜、Ｃ０
ＮＴ　（Ｎ印）は拡散層、または、Ｐｏ１ｙ　Ｓ　ｉ膜
とＡＬＬ接続用のコンタクト孔、破線はＡＬ２である。

また、Δ印の所は。

Ｃ０ＮＴと、層間絶縁膜にあけられたＡＬＬとＡＬ２接
続用スルー・ホールが近接して打っであることを示し、
拡散層−ＣＯＮＴ−ＡＬＬ−スルー・ホール−ＡＬ２を
介して拡散層とＡＬ２がつながっている。

ワード線は、ＡＬＬで基本セル列方向（Ｘ方向）、基本
セル列内に一本の割合で、ビット線はＡＬ２でＹ方向に
ニビツチ間隔で走っている。また、本実施例では、隣接
ビットセル間を電気的に分離するため、−ビットセルに
一個の割でＭＯＳトランジスタをオフにする。たとえば
、ビットセルフ９でＰＭＯ８１２０，ＮＭＯ８１２１の
ゲート電極は、それぞれＶｏｏｒ　ｒ　Ｖｓｓｔ線にＡ
ＬＬでつながれる。

本実施例では、−基本セルは二ビットＮ−ワードを形成
でき、−ビットあたりニピツチ幅で実現できるので、小
型である。さらに、横方向、縦方向のＲＯＭビットセル
展開の規則性が強＜、　ＤＡによる展開が容易である。

第９図は、第７図のアドレスデコーダ７０を三入力型基
本セルで実現したもので、構成、動作は第７図のそれら
と同じであるので省略する。本実施例では、同一基本セ
ル列中の二個の基本セルの一部にインバータ１１６〜１
１９を形成して、ワード線のピッチをＲＯＭマトリック
スのワード線のピッチ、すなわち、基本セル一段分の高
さと等しくして、ＲＯＭマトリックスとアドレスデコー
ダを配線領域を介することなく接続でき、小型化が得ら
れる特徴がある。

他の実施例を第１０図に示す。本実施例のＲＯＭマクロ
セルは、アドレスデコーダ７０、ＲＯＭマトリックス７
１．コラムデコーダ１３０及び八個のチャンネルセレク
タ１３１〜１３８から成る。

ＲＯＭ容量は４０９６ビツト、ワードフォーマットは８
ビツトＮ５１２ワードである。これを第６図の構成で実
現しようとすると、三入力型基本セルを使う場合、ＲＯ
Ｍマトリックスは、Ｘ方向が四基本セル幅、Ｙ方向が５
１２基本セル列で成り１通常アレイ構成は百列×四百個
程度であるので、Ｙ方向の列数不足となり、非常に細長
い形になって配置、配線上問題がある。

そこで、本実施例では、第１０図に示すように、アドレ
ス信号Ａ　ｏ　”　Ａ　ａのうち、上位五本ＡＯ〜Ａ４
をアドレスデコーダ７０に入力し、３２ワードＸ１２８
ビツト構成のＲＯＭマトリックスのワード線Ｗｏ＝Ｗ　
８ｓのうち一本をアクティブ論理にする。

同時に、コラムデコーダ１３０は、上位アドレス信号Ａ
６〜Ａ６の四本を入力とし、十六本のコラムデコード信
号１３９を発生する。チャンネルセレクタ１３１〜１３
８は、それぞれ各十六本からなるビットデータ信号線群
１４０〜１４７を入力とし、それぞれ一本を選択し、ビ
ット信号ＢＯ〜Ｂ７として出力する。

チャンネルセレクタ１３２〜１３８の回路は、第１１図
に示される。第１１図で、１８２〜１９７はＣＭＯＳス
イッチ、１５０〜１６５及び１６６〜１８１はＣＭＯＳ
スイッチの駆動信号をつくるためのインバータである。

動作について、セレクタ１３１の例をとって説明する。

デコード信号１３９−０〜１３９−１５のうち一本のみ
がアクティブ論理‘１’になりＣＭＯＳスイッチの一個
がオンになる。すなわち、ビット信号１４０−０〜１４
０−１５のうち一本が選択され、ビット信号Ｂｏ　とし
てビット数９６へ伝えられる。

本実施例では、ＲＯＭマトリックスが３２ワード×１２
８ビツトでよく、基本セルが３２列×６４個の構成で済
む。１８μｍＮ７２μｍの基本セルを使えば１．ＩＮ２
．３１Ｉ１ｍ”程度にコンパクトに形成できる。

他の実施例を第１２図に示す。この場合は、二人刃型基
本セルを使ってＲＯＭ単位セルを形成した結線図を示す
。下地パターンの構成は、二人カヤである点を除いては
前出のものと同じである。

ワード線２００〜２０３はＡＬ２でＹ方向に、ビット線
２０４〜２０５はＸ方向にＡＬＬで走っている。本実施
例では、基本セル内の二連のＰｕＯ９。

ＮＭＯＳトランジスタはソース電極がそれぞれＶＤＤＩ
　＋　Ｖｓｓｚ電位に固定され、ドレイン電極が共通の
ビット線につながれている。ＭｏＳトランジスタを無駄
なく使うため、ビット線、ワード線の配線に工夫が施こ
されている。すなわち、ビット線２０４にはＰＭＯＳＭ
ｏＳトランジスタＰ１のドレイン電極、ＮＭＯＳＭｏＳ
トランジスタＮｌの”ドレイン電極が結線されている。

また、ビット線２０５にはＰＭＯＳＭｏＳトランジスタ
Ｐ３のドレイン電極、ＮＭＯＳトランジスタＮ３とＮ４
のゲート電極がつながれている。一方、ワードアドレス
信号Ｗｏの反転信号Ｗｏのワード線２００はスルーホー
ルを介してＡＬ２からＡＬＬへ変換され、ＰＭＯＳＭｏ
ＳトランジスタＰＬのゲート電極接続用端子ＤＢの位置
まで配線される。

ワードアドレス信号ＷＯのワード線２０３は同様にＮＭ
ｏ５トランジスタＮｌ、Ｎ４のゲート電極のＤＢまで配
線される。ワード信号Ｗ１の反転信号Ｗ１のワード線２
０１は同様にＰＭＯＳＭｏＳトランジスタＰ２のゲート
電極のＤＢまで配線され、ワード信号Ｗ１のワード線２
０２は同様にＮＭｏ５トランジスタＮ２．Ｎ３に配線さ
れる。

以上の構成で、ｔｌｒ、ｉ□ｐの書込みは、前述の場合
と同様に、ＰＭＯＳトランジスタとＮＭＯｓトランジス
タペアＰ１とＮｌ、Ｐ２とＮ２．Ｐ３とＮ３．Ｐ４とＮ
４のそれぞれにおいて、゛１′書込みの場合、ＰｕＯ８
側を負論理ワード信号につなぐか、′Ｏ′書込みの場合
ＮＭＯ８側を正論理ワード信号につないで行なう。この
書込みはゲート電極のＤＢ上にＣ０ＮＴを打つことによ
ってできる。また、未使用のゲート電極はｖｏｏｔまた
はＶｓｓｚ電位に短絡すればよい。

この説明から明らかなように、本実施例では同一ビット
線につながるＰＭＯＳペア、または。

ＮＭＯＳペアのゲート電極には違ったワードアドレス信
号を印加しておくので、ビット線をペア間で共通にでき
、高密度実装が可能となる。本実施例では一個のＰｕＯ
２，ＮＭＯ８のペアでＲＯＭ−ビットを構成できる。

同様の高密度実装が得られるもう一つの実施例を第１３
図に示す。本実施例は四入力型基本セルに適用した場合
で、西入力型の点を除けば下地の構成は前出のものと同
様である。第１２図の場合と同様に、二連のＰｕＯ２，
ＮＭＯ８はそれぞれソース電極がＶｏｏｚ　、　Ｖｓｓ
ｔ電位につながり、各ＰＭＯＳペア、ＮＭＯＳペアのド
レイン電極は、ビット線が共通になっている。しかし、
四本のワード線９２．９２’　、９３．９３’は基本セ
ル内をＸ方向に、二本のビット線９６．９７はＡＬ２で
Ｙ方向に走っている。以上の構成から明らかなように、
ビットセルの構成は第１２図の場合と同じであり、−基
本セルは２ワードＮ２ビツトの容量を形成できる。しか
し、ビット線、ワード線の配列が違う。すなわち、ビッ
ト配列方向が基本セル列方向、ワード配列方向が同列に
直角の方向となる。本実施例では、アドレスデコーダの
セルの配列ピッチをＲＯＭマトリックスのワード配列ピ
ッチと合わせることが比較的簡単である特徴を持つ。

また、電源、接地線間に直流パスができないので消費電
力が著しく低減できる。

たとえば、２５μｍ×７５μｍのサイズの基本セルを使
った場合、４にビットを２１１１１１２内に収納するこ
とができる。

［発明の効果］ 本発明によれば、ＲＯＭワード・フォーマットに応じて
基本セルを展開、配線し易く、小型にＲＯＭを形成でき
る。

【図面の簡単な説明】 第１図は本発明の一実施例を示すＲＯＭマトリックス回
路図、第２図は従来例を示すマスタチップの平面図、第
３図は全面敷詰め方式マスタチップの平面図、第４図、
第５図は基本セルの構成を示す平面図、第６図はＲＯＭ
のマクロセル構成を示すブロック図、第７図はアドレス
デコーダの回路図、第８図、第９図は本発明の第二の実
施例の回路結線図、第１０図は本発明の第三の実施のブ
路結線図である。 ７０・・・アドレスデコーダ、７１・・・ＲＯＭマトリ
ックス、７２〜７５・・・インバータ。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面側に、ソース或いはドレイン電極
   を直列接続した複数のＰチャンネル型ＭＯＳトランジス
   タと、前記ソース、或いは、前記ドレイン電極を直列接
   続した複数のＮチャンネル型ＭＯＳトランジスタを相対
   配置した基本セルをチップ内部領域に横方向、及び縦方
   向に並設したマスタスライス型半導体集積回路装置にお
   いて、ＲＯＭマクロセルの一ビットセルが、前記Ｐチャ
   ンネル型ＭＯＳ、前記Ｎチャンネル型ＭＯＳトランジス
   タの一ペアから成り、前記Ｐチャンネル型ＭＯＳ、前記
   Ｎチャンネル型ＭＯＳトランジスタのソース電極がそれ
   ぞれ電源電位、接地電位につながれ、かつ、前記ドレイ
   ン電極がともに同一ビット線につながれ、前記Ｐチャン
   ネルＭＯＳトランジスタの前記ゲート電極を負論理のワ
   ード信号線にショートすることによつて‘１’を、ある
   いは、前記Ｎチャンネル型ＭＯＳトランジスタの前記ゲ
   ート電極を正論理の前記ワード信号線にショートするこ
   とによつて‘０’を書き込むことを特徴とするマスタス
   ライス型半導体集積回路装置。 ２、特許請求の範囲第１項において、 前記正論理ワード信号線に前記Ｎチャンネル型ＭＯＳト
   ランジスタの前記ゲート電極を、前記負論理ワード信号
   線に前記Ｐチャンネル型ＭＯＳトランジスタの前記ゲー
   ト電極を接続しておき、前記Ｐチャンネル型ＭＯＳ、ま
   たは前記Ｎチャンネル型ＭＯＳトランジスタの前記ドレ
   イン電極を前記ビット線につなぐか、つながないかによ
   り論理データを書込むことを特徴とするマスタスライス
   型半導体集積回路装置。 ３、特許請求の範囲第１項または第２項において、相補
   的ワード信号線ペアを前記基本セル列に沿つて前記Ｐチ
   ャンネル型ＭＯＳ、前記Ｎチャンネル型ＭＯＳトランジ
   スタ・ペアの前記ゲート電極に対抗するよう配置し、か
   つ前記は、前記基本セル列と直角方向に設けられ、前記
   同一ビット線上の前記Ｐチャンネル型ＭＯＳ、前記Ｎチ
   ャンネル型ＭＯＳトランジスタ・ペアの前記ドレイン電
   極とコンタクト孔を介して電気的に接続したことを特徴
   とするマスタスライス型半導体集積回路装置。 ４、特許請求の範囲第１項または第２項において、前記
   Ｐチャンネル型ＭＯＳ、前記Ｎチャンネル型ＭＯＳトラ
   ンジスタ・ペアと隣接の前記Ｐチャンネル型ＭＯＳ、前
   記Ｎチャンネル型ＭＯＳトランジスタ・ペアがドレイン
   電極を同一ビット線につながれ、かつ隣接した前記Ｐチ
   ャンネル型ＭＯＳ、前記Ｎチャンネル型ＭＯＳトランジ
   スタ・ペアの前記ゲート電極が、互いに違うアドレスの
   前記ワード線信号線につながれたことを特徴とするマス
   タスライス型半導体集積回路装置。 ５、特許請求の範囲第１項または第２項において、前記
   ビット線が前記基本セル列内、同列に沿つて所定の前記
   Ｐチャンネル型ＭＯＳ、前記Ｎチャンネル型ＭＯＳペア
   の前記ドレイン電極をつなぐよう配線され、かつ、前記
   ワード線が前記基本セル列に直角方向に配設され、隣接
   する前記ビットセル内の前記Ｎチャンネル型ＭＯＳ、前
   記Ｐチャンネル型ＭＯＳトランジスタペアの前記ゲート
   電極に配線層の変更のみで短絡することが可能なように
   配線したことを特徴とするマスタスライス型半導体集積
   回路装置。