JP2008547152A - ロジックプロセスで埋め込まれたdramのためのワード線ドライバ - Google Patents

ロジックプロセスで埋め込まれたdramのためのワード線ドライバ Download PDF

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Abstract

【課題】慣用のロジックプロセスによる埋込みDRAMセルのデータ保持性能を改善できるアクセス用オンチップ高精度電圧発生の可能なワード線ドライバを提供する。
【解決手段】慣用のロジックプロセスで埋め込まれたDRAMセルにアクセスするためのワード線ドライバであって、セルキャパシタに接続したpチャネルアクセストランジスタを含むワード線ドライバを提供する。このワード線ドライバは、深いn型ウェル領域の中に配置したp型ウェル領域に設けたnチャネルトランジスタを含む。その深いn型ウェルはp型基板の中に配置する。ワード線は上記nチャネルトランジスタのドレーンをpチャネルアクセストランジスタのゲートに接続する。負極性のブーストずみ電圧供給源からp型ウェルおよびnチャネルトランジスタのソースに負極性ブーストずみ電圧を供給する。この負極性ブーストずみ電圧は、pチャネルアクセストランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い。深いn型ウェルおよびp型基板は接地電位点に接続する。別の実施例では上述の導電型は逆にすることができる。
【選択図】図3

Description

関連出願
この出願はウィンギュ リュン名義の米国特許第6,028,804号「1−T SRAM互換性メモリのための方法および装置」、ウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第6,573,548号「空胴内に一部を形成したキャパシタ構造を有するDRAMセルおよびそれを動作させる方法」、ウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第6,147,914号「ロジックプロセスで埋め込まれたDRAMのためのオンチップワード線電圧発生器」、並びにウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第6,075,720号「ロジック中の埋込みDRAMのためのメモリセル」に関連する。これら特許をここに参照してそれら特許の記載内容をこの明細書に組み入れる。
この発明はDRAMに適用できる。より詳細に述べると、この発明はロジック互換性プロセスを用いて製造したDRAMに関する。また、この発明は慣用のロジックプロセスと互換性のあるプロセスを用いて製造した埋込みDRAMの動作のために高精度の電圧をチップ上で発生させることに関する。
図1は従来慣用のロジックプロセスを用いて製造したDRAMセル100の概略図である。この明細書に用いるロジックプロセスという文言は、単一の導電性ゲート材料層を用いるプロセスを意味する。
DRAMセル100はパスゲートpチャネルMOSトランジスタ101と蓄積用キャパシタ102とを含む。トランジスタ101のソースはビット線103に接続し、トランジスタ101のゲートはワード線104に接続し、トランジスタ101のドレーンは蓄積用キャパシタ102の電極に接続する。蓄積用トランジスタ102の対向電極はプレート電圧VPLATEを受けるように接続する。トランジスタ101は制御電圧VNWELLを受けるように接続を施したn型ウェル領域の中に形成してある。このn型ウェル領域はp型基板の中に形成する。
DRAM100の中では、セルキャパシタ102に蓄積された電荷がデータを表す。メモリアクセスの期間中にキャパシタ102に蓄積ずみの電荷がビット線103に放電される。したがって、メモリアクセスの最後に電荷をキャパシタ102に再蓄積しなければならない。DRAMセル100への電荷すなわちデータの再蓄積の動作をチャージまたはデータリストアという。
蓄積キャパシタ102は、例えばクォ−チ トゥほか名義の米国特許出願第US2005/0082586号「MIMキャパシタ構造およびその製造方法」などに記載されている金属層−絶縁層−金属層(MIM)構造で構成できる。また、蓄積キャパシタ102は例えば米国特許第6,075,720号などに記載されているプレーナーMOSデバイスで構成することもできる。さらに、蓄積キャパシタ102は例えば米国特許第6,573,548号などに記載の折畳みMOSデバイスで構成することもできる。
上述のMIMキャパシタ構造、プレーナーMOSキャパシタ構造、および折畳みMOSキャパシタ構造はいずれも従来慣用のロジックプロセスを用いて製造できる。これらのキャパシタ構造に共通の特徴は次に述べるとおりである。まず第1に、キャパシタ電極とその対向電極との間の絶縁層が一つだけであることである。第2に、これらキャパシタ構造のもたらすキャパシタンスは約1.5乃至10フェムトファラッド(fF)であって、標準DRAMセルのキャパシタンスよりも著しく小さいことである。
なお、DRAMセル101とは異なる標準DRAMセルの製造には慣用のロジックプロセスは用いていない。すなわち、標準DRAMセルの製造には、DRAMセルのキャパシタ構造の形成に複数ポリシリコン層や深いトレンチを用いて特殊化したプロセスを用いているのである。これらの特殊化したプロセスのために、蓄積キャパシタのキャパシタンスが20fF以上になる。
キャパシタ構成102の容量は標準DRAMセルのキャパシタの容量よりも小さくなるので、DRAMセル100からの電荷の漏洩を最小にすることが極めて重要である。キャパシタ102に蓄積された電荷は、サブスレッショルド漏洩のために、パスゲートトランジスタ101を通じて漏洩し得る。また、キャパシタ102に蓄積された電荷はトランジスタ101のゲート酸化物膜を通じて漏洩し得る。さらに、キャパシタ102の蓄積電荷はトランジスタ101のp型ドレーン(キャパシタ102のp型電極と連続している)とn型ウェル領域との間にあるpn接合を通じて漏洩し得る。
ゲート酸化物膜からの漏洩は、トランジスタ101のゲート酸化物膜の厚さが22オングストローム(Å)以下になると大きくなる。パスゲートトランジスタ101のゲート酸化物膜または蓄積キャパシタ102を通じた漏洩の増加を抑えるために、厚さ22Å以上のゲート酸化物膜を用いる。上記接合経由の漏洩またはゲート酸化物膜経由の漏洩に比べてサブスレッショルド漏洩はずっと大きい。パスゲートトランジスタ101のスレッショルド電圧Vthが0.6ボルト以下になる特徴形状寸法0.13ミクロン以下である場合に上述の点は特に著しい。サブスレッショルド漏洩電流はパスゲートトランジスタ101に逆バイアスをかけることによって最小化できる。その種の構成は米国特許第6,075,720号に記載してある。その構成では、ワード線電圧(すなわち、パスゲートトランジスタ101のゲートにかける電圧)を正極性の電源電圧VDDとVdelta、すなわちpチャネルパスゲートトランジスタ101のスレッショルド電圧の絶対値よりも小さいVdeltaとの和の電圧までブーストする。パスゲートトランジスタ101がnチャネルトランジスタである場合は、ワード線電圧を負極性の電圧Vdelta、すなわち上記パスゲートトランジスタのスレッショルド電圧よりも小さい絶対値を有する負極性の電圧Vdeltaにブーストする。いずれの場合も、Vdeltaはパスゲートトランジスタ101のゲートに印加されてサブスレッショルド漏洩削減のために上記トランジスタをより急速にオフ状態にする逆バイアス電圧の大きさを表す。
図2は上記米国特許第6,075,720号に記載してあるワード線ドライバ回路200の回路図である。ワード線ドライバ回路200はpチャネルトランジスタ201−202と、nチャネルトランジスタ203−205と、行アドレスデコーダ210とを含む。ワード線ドライバ200は、ブーストずみの正極性の供給電圧VCCB(すなわちVDD+Vdelta)またはブーストずみの負極性の供給電圧VSSB(すなわち−Vdelta)を、行アドレスデコーダの受けたアドレスに応答して、ワード線104に選択的に経路づけする。
メモリセル100のデータ保持時間はキャパシタ102の蓄積電荷に左右される。蓄積キャパシタ102の両端子間にかかる電圧が大きいほどキャパシタの蓄積電荷の量は大きくなり、したがって電荷が漏洩で失われるまでの時間が長くなる。メモリセル101がアクセスされると、ワード線104の電圧が接地電位以下の負電圧(VSSB)にブーストされる。しかし、この負電圧(VSSB)は接合電圧以下の値だけ接地電位よりも低い値に限られる。すなわちNMOSワード線ドライバトランジスタ203の基板が接地電位点(VSS)に接続されているからである。この場合、接地電位をp−n接合電圧以上の値だけ下回る任意のVSSB電圧値により、NMOSトランジスタ203のソースのpn接合がオン状態になり、VSSB電圧値を接地電位よりもp−n接合電圧だけ低い値にクランプする。
したがって、上記パスゲートトランジスタのスレッショルド電圧の絶対値がpn接合電圧よりも大きい場合は、データリストア期間中に、接地電位をpn接合電圧だけ下回る値以下にワード線104をドライブし、それによってDRAMセル100における蓄積電荷を増加させることのできるワード線ドライバ回路が求められている。
PMOSパスゲートトランジスタ付きの標準DRAMセルでもデータリストアの期間中には接地電位以下の電圧までワード線をブーストする。その種のデバイスは、IEEE JSSC, vol.23, no.5 所載の Nicky C. C. Lu ほか著の論文 "A 20-ns 128 kbit x 4 High-Speed DRAM with 330-mbit/s Data Rate" に記載されている。その構成では、メモリデバイスの基板をpn接合のオン切換防止のために−2.5ボルトにバイアスしている。ワード線活性化のあとメモリアクセスの期間中にワード線負極性ブースト電圧を発生する。この多段ワード線活性化によりメモリサイクル時間は増加する。
また、このワード線ブースト電圧発生器は基板バイアス電圧発生器とは別になっている。接合のオン切換を避けるために、基板バイアス電圧をワード線負極性ブースト電圧に近い値までブーストする必要がある。しかし、この構成は一般のロジック回路には適用できない。すなわち、ロジック回路は一般に基板接地の形で設計されているからである。
USP 6 028 804 USP 6 573 548 USP 6 147 914 USP 6 075 720 USP 5 920 225 USP 6 031 779
したがって、この発明の一つの目的は慣用のロジックプロセスで埋め込まれたDRAM内のワード線ドライバであって、負極性供給電圧(接地電圧)よりもパスゲートトランジスタのスレッショルド電圧絶対値以上の値だけ低い値の負極性ブーストずみ電圧をワード線に供給できるワード線ドライバを提供することである。この発明のもう一つの目的は、パスゲートトランジスタのGIDL漏洩とサブスレッショルド漏洩との合計が実質的に最小になるように供給電圧VDD以上の正極性の値の正極性ブーストずみ電圧をワード線に供給するワード線ドライバを提供することである。
この発明は慣用のロジックプロセスで埋め込まれたメモリセルにアクセスするためのワード線ドライバ回路を提供する。一つの実施例では、メモリセルはセルキャパシタに接続したpチャネルパスゲートトランジスタを含む。このワード線ドライバは、pチャネルパスゲートトランジスタのゲートにワード線で接続された出力ドライバを含む。この出力ドライバはp型ウェル領域に形成したnチャネルトランジスタを含む。そのp型ウェル領域は深いn型ウェル領域に配置してある。一方、その深いn型ウェル領域はp型半導体基板の中に配置してある。その深いn型ウェル領域を接地電位以上の電圧の供給源に接続する。一方、p型基板を接地電位点に接続する。
上記nチャネルトランジスタのドレーンをpチャネルアクセストランジスタのゲートにワード線で接続する。一方、nチャネルトランジスタのソースおよびp型ウェル領域に負極性のブーストずみ電圧を供給する。上記の負極性ブーストずみ電圧は、pチャネルパスゲートトランジスタのスレッショルド電圧以上の値だけ接地電位よりも低い。
上記nチャネルトランジスタが(正極性ブーストずみ電圧に応答して)オン状態に切り換わると、負極性ブーストずみ電圧がそのままワード線およびpチャネルパスゲートトランジスタのゲートに印加される。その結果、pチャネルパスゲートトランジスタは正極性供給電圧(VCC)をセルキャパシタにそのまま供給することができて有利である。上記深いn型ウェル領域がp型基板と負極性ブーストずみ電圧供給源との間の漏洩電流を阻止する。また、この深いn型ウェル領域はnチャネルトランジスタのバルク(すなわちp型ウェル領域)がp型基板への接地電位よりも低い電圧にバイアスされることを可能にし、それによって、接地電位をトランジスタスレッショルド電圧だけ下回る負極性電圧をそのnチャネルトランジスタがワード線に供給できるようにする。
また、上記出力ドライバはn型ウェル領域の中に形成したpチャネルトランジスタを備える。このpチャネルトランジスタのドレーンをpチャネルアクセストランジスタのゲートにワード線で接続する。pチャネルトランジスタのソースおよびn型ウェル領域には正極性のブーストずみ電圧を印加する。この正極性のブーストずみ電圧は、正極性の供給電圧VCCよりもVΔ、すなわちpチャネルパスゲートトランジスタのサブスレッショルド電圧よりも通常小さい値のVΔだけ大きい。
pチャネルトランジスタが(負極性のブーストずみ電圧に応答して)オン状態になると、正極性のブーストずみ電圧がワード線およびpチャネルパスゲートトランジスタのゲートに印加される。この条件の下では、pチャネルパスゲートトランジスタはオフ状態になる。正極性のブーストずみ電圧を、pチャネルパスゲートトランジスタのサブスレッショルド漏洩とゲート誘導ドレーン降下(GIDL)漏洩との合計を最小にするように選ぶ。一つの実施例では、VΔの値を0.2ボルトとpチャネルパスゲートトランジスタのスレッショルド電圧の絶対値VTHとの間の値とする。
代わりの実施例では、pチャネルトランジスタを深いn型ウェル領域の上のn型ウェル領域の中に形成する。この実施例では、その深いn型ウェル領域と上記n型ウェル領域は電気的には共通であり、正極性のブーストずみ電圧を受けるように接続を施す。
この発明のもう一つの実施例では、多様な回路素子の導電型を逆にして、正極性および負極性のブーストずみ電圧の特性を互いに逆にすることができる。
次に掲げる図面および明細書の記載をみればこの発明はより一層明確に理解されよう。
メモリサイクルタイムを短くでき、データ保持性能を改善でき、単純な回路構成をオンチップアクセス用電圧の発生が可能なDRAM内ワード線ドライバを提供できる。
図3はこの発明の一つの実施例によるワード線ドライバ300の回路図である。この実施例において、ワード線ドライバ300は行アドレスデコーダ330からの制御信号YおよびYI#に応答して埋込みDRAMセル100(図1)のワード線104を駆動する。
図1との関連で述べたとおり、DRAMセル100は慣用のロジックプロセスを用いて製造する。DRAMセル100はPMOSパスゲートトランジスタ101とセルキャパシタ102とを備える。セルキャパシタ102は上記米国特許出願公開第US2005/0082586号記載のとおり例えば金属層−絶縁層−金属層(MIM)構造で形成でき、上記米国特許第6,075,720号記載のプレーナMOSデバイスの形に形成でき、または上記米国特許第6,573,548号記載の折畳みMOSデバイスの形に形成できる。他の実施例では、慣用のロジックプロセスと互換性のある上記以外のキャパシタ構成をセルキャパシタ102の形成に用いることもできる。
図1との関連で述べたとおり、DRAMセル100はロジックプロセスで埋め込まれたDRAMを具体化する構成を備える。したがって、セルキャパシタ102の静電容量は標準DRAMセルの容量(20fF以上)よりも著しく小さい(約1.5乃至10fF)。セルキャパシタ102の容量を小さくするにはビット線(例えばビット線103)を短くする必要がある。ビット線を短くするとビット線容量性負荷が最小になり、メモリアクセスの期間中(読出し、書込み、またはリフレッシュ動作の期間中)にデータ検出に十分な大きさのビット線信号の発生が可能になる。この発明の一つの実施例によると、DRAMアレーの行数は64以下であり、ビット線の長さは限定される。PMOSトランジスタ101のゲートを、ワード線ドライバ300がワード線104に供給するワード線信号WLを受けるように接続する。
ワード線ドライバ300は出力ドライバ310と電圧変換回路320とを備える。出力ドライバ310はpチャネルトランジスタ303およびnチャネルトランジスタ313を含むインバータで構成する。pチャネルトランジスタ303のソースおよびバルクを、正極性のブーストずみ電圧供給源からの正極性ブーストずみ電圧VCCB1を受けるように接続する。nチャネルトランジスタ313のソースおよびバルクを、負極性のブーストずみ電圧供給源からの負極性ブーストずみ電圧VSSB1を受けるように接続する。これらトランジスタ303および313のドレーンは出力ドライバ301の出力端子を形成するように共通接続する。この出力端子をワード線104に接続してワード線電圧WLをpチャネルパスゲートトランジスタ101のゲートに供給する。これらトランジスタ303および313のゲートは共通接続して出力ドライバ301の入力端子を構成する。
電圧変換回路320はインバータ315、nチャネルトランジスタ311並びにpチャネルトランジスタ301および304を含む。pチャネルトランジスタ302およびnチャネルトランジスタ312で構成したインバータ315は出力ドライバ310と同じ構成を備える。インバータ315の出力が出力ドライバ310の入力端子およびpチャネルトランジスタ304のゲートへのワード線制御信号YWLとなる。
pチャネルトランジスタ301および304を正極性ブーストずみ電圧供給源とインバータ315の入力との間に並列に接続する。pチャネルトランジスタ301および304のバルクを正極性ブーストずみ電圧供給源に接続する。pチャネルトランジスタ301のゲートは行アドレスデコーダ330からの制御信号Yを受けるように接続する。
nチャネルトランジスタ311のゲートおよびソースは行アドレスデコーダ330から制御信号YおよびYI#をそれぞれ受けるように接続する。nチャネルトランジスタ311のバルクは接地電位点(VSS)に接続する。
図4Aはpチャネルトランジスタ303およびnチャネルトランジスタ313の断面図である。図4では図示の明確化のためにフィールド絶縁膜領域は示してない。nチャネルトランジスタ313は深いp型ウェル領域403、すなわち深いn型ウェル領域402の中に配置した深いp型ウェル領域403に形成してある。その深いn型ウェル領域402はp型基板401の中に設けてある。pチャネルトランジスタ303はn型基板401の中に設けたn型ウェル領域404に形成してある。p型コンタクト領域401Cおよび403Cはp型基板401およびp型ウェル領域403にそれぞれ形成してある。n型コンタクト領域402Cおよび404Cは深いn型ウェル領域402およびn型ウェル領域404にそれぞれ形成してある。n型コンタクト領域402Cは、深いn型ウェル402を接地電位VSS以上の電圧にバイアスするように、接地電位以上の電圧の供給源に接続する。同様に、p型コンタクト領域401Cは、p型基板401を接地電位VSSにバイアスするように、接地電位供給点に接続する。
一つの実施例では、nチャネルトランジスタ312はp型ウェル領域403の中に形成できる。もう一つの実施例では、深いn型ウェル領域402の中に配置したもう一つのp型ウェル領域(図示してない)の中にnチャネルトランジスタ312を形成できる。さらにもう一つの実施例では、別の深いn型ウェル領域(図示してない)であって接地電位VSSにバイアスした別の深いn型ウェル領域に配置したp型ウェル領域(図示してない)の中にnチャネルトランジスタ312を形成できる。
なお、nチャネルトランジスタ311はp型ウェル領域403には形成してない。このトランジスタ311は、p型基板401の中に配置した(しかし、深いn型ウェル領域には配置してない)別のp型ウェル領域(図示してない)の中に形成する。トランジスタ311を内包するそのp型ウェル領域を接地電位VSS供給源に接続する。もう一つの実施例では、トランジスタ311もp型ウェル領域403の中に形成してそのp型ウェル領域を電圧VSSB1にバイアスする。代わりに、トランジスタ311を深いn型ウェル402の上に重なった別のp型ウェル領域に形成することもできる。ワード線ドライバ300と同じチップに形成したnチャネルロジックトランジスタは、通常は、n型ウェル領域内にはないp型ウェル領域中に形成する。
一つの実施例では、pチャネルトランジスタ301、302および304をすべてn型ウェル領域404の中に形成できる。代わりに、これらpチャネルトランジスタ301、302および304をすべて異なるn型ウェル領域の中に形成することもできる。
図4Bはこの発明の代替実施例によるpチャネルトランジスタ303およびnチャネルトランジスタ313の断面図を示す。この実施例では、n型ウェル領域404を深いn型ウェル領域402と一体化してある。この場合は、深いn型ウェル領域402を正極性ブーストずみ電圧VCCB1を受けるように接続してある。これによって、深いn型ウェル領域と上記n型ウェル領域との間の分離が不要になるので、pチャネルトランジスタの専有面積が小さくなる。その効果を図4Bに示す。
後述のとおり、ワード線ドライバ300は、DRAMセル100の非アクセス時には、正極性のブーストずみ電圧VCCB1をワード線104に印加する。逆に、DRAMセル100のアクセス時にはワード線ドライバ300は負極性のブーストずみ電圧VSSB1をワード線104に印加する。
上述の実施例において、上記正極性のブーストずみ電圧VCCB1は正極性電源電圧VCCとVΔ、すなわちパスゲートトランジスタ101のサブスレッショルド漏洩を抑止するゲート逆バイアスVΔとの和の電圧に等しい。概括的にいうと、このゲート逆バイアスが高いほどトランジスタ101のサブスレッショルド漏洩は小さい。しかし、ゲート逆バイアスが高くなり過ぎると、ゲート誘発ドレーン低下(GIDL)によりかなりの大きさの漏洩が生ずる。したがって、VΔの値を、パスゲートトランジスタ101のサブスレッショルド漏洩およびGIDL漏洩の合計を実質的に最小にするような値にするのが望ましい。この実施例では、VΔの値を、0.2ボルトとVTH、すなわちパスゲートトランジスタ101のスレッショルド電圧の絶対値VTHとの間の値に選んである。
この実施例では、負極性のブーストずみ電圧VSSB1は、接地電位をスレッショルド電圧(VTH)だけ下回る値よりも深い負の電圧である。上述の実施例では、上記正極性のブーストずみ電圧VCCB1および負極性のブーストずみ電圧VSSB1の両方をチップ上で発生する。これら電圧VCCB1およびVSSB1は、リュン(Leung)ほか名義の米国特許第6,147,914号「ロジックプロセスで埋め込まれたDRAMのためのオンチップワード線電圧発生」の図8、図9Bおよび図10に示したものと同様の電荷ポンプ回路を用いることによって発生できる。
ワード線ドライバ300のトランジスタ301−304および311−313の各々は、メモリセル100のパスゲートトランジスタ101のゲート絶縁膜の厚さと同等の厚さのゲート絶縁膜を備える。このゲート絶縁膜の厚さは、同じチップ上に形成したロジックトランジスタ、とくに特徴形状サイズ0.13ミクロン以下のプロセスで同じチップ上に形成したロジックトランジスタのゲート絶縁膜の厚さよりも一般に大きい。一つの実施例では、トランジスタ101、301−304および311−314のゲート絶縁膜の厚さは約27Å以上であり、ロジックトランジスタのゲート絶縁膜の厚さは約22Åである。なお、慣用のロジックプロセスでも厚さのより大きいゲート絶縁膜を用いることはでき、その種の厚いゲート絶縁膜はチップの入出力(I/O)領域のトランジスタに通常用いる。膜厚の大きいゲート絶縁膜は、ワード線ドライバ300およびメモリセル100のトランジスタが、正極性のブーストずみ電圧VCCB1および負極性のブーストずみ電圧VSSB1に起因する高い電圧に対処できるようにする。
メモリセル100がアクセスを受けていないときはPMOSトランジスタ303がオン状態になり、オンチップ発生の正極性ブーストずみ電圧VCCB1をワード線104に供給する。メモリセル100がアクセスを受けているときはNMOSトランジスタ313がオン状態になり、オンチップ発生の負極性ブーストずみ電圧VSSB1をワード線104に供給する。
電圧変換回路320は、行アドレスデコーダ330からの変動幅の小さい信号Y−YI#を受けるように接続してある。接地電位(VSS)の低い値から上記VCCの高い値まで変動する上記小変動幅信号Y−YI#はVCCに等しい信号変動幅を有する。上述のとおり出力ドライバ310は比較的大きい出力電圧変動幅VCCB1乃至VSSB1を有する。電圧変換回路320は行アドレスデコーダ330からの小変動幅信号Y−YI#を大変動幅信号YWL、すなわちVCCB1とVSSB1との間で変動する大変動幅信号YWLに変換する。この大変動幅信号YWLを出力ドライバ310の入力端子に供給する。大変動幅信号YWLの出力ドライバ310への印加は出力ドライバ310にDC電流が流れるのを防ぐので有利である。
ワード線ドライバ300の動作を次に述べる。メモリセル100の非アクセス時には行アドレスデコーダ330がY端子を接地電位(VSS)供給源に接続する。このY信号の接地電位によりNMOSトランジスタ311がオフ状態になるとともに、PMOSトランジスタ301がオン状態になり、それによって正極性のブーストずみ電圧VCCB1をPMOSトランジスタ302とNMOSトランジスタ312とから成るインバータ315の入力端に加える。この正極性ブーストずみ電圧VCCB1に応答してNMOSトランジスタ312はオン状態になり、電圧変換回路320の出力に生ずるYWL信号を負極性のブーストずみ電圧VSSB1までプルダウンする。一方、PMOSトランジスタ302は上記正極性ブーストずみ電圧VCCB1に応答して急速にオフ状態になり、トランジスタ302および312から成るインバータ315を通じたDC電流がサブスレッショルド漏洩電流を除き流れないようにする。
出力ドライバ310の中では、端子YWLに印加された負極性のブーストずみ電圧VSSB1に応答して、NMOSトランジスタ313がオフ状態になる。その結果、出力ドライバ310を通じて流れるDC電流はサブスレッショルド漏洩電流だけとなる。一方、端子YWLへの負極性ブーストずみ電圧VSSB1に応答してPMOSトランジスタ303はオン状態になる。その結果、ワード線104はPMOSトランジスタ303によって正極性のブーストずみ電圧VCCB1にプルアップされる。ワード線104へのこの正極性ブーストずみ電圧VCCB1はメモリセル100の中のPMOSアクセストランジスタ101のゲートに印加され、そのトランジスタ101をオフ状態にする。上述のとおり、正極性のブーストずみ電圧VCCB1はキャパシタ102からの電荷漏洩を最小にするように選択する。
PMOSトランジスタ304はYWL端子への負極性ブーストずみ電圧VSSB1に応答してオン状態になり、インバータ315の入力端子電圧を電圧VCCB1にプルアップするのを助長する。
メモリセル100の非アクセス時には、行アドレスデコーダ330はYI#端子に接地電位(VSS)供給源の電圧以上の電圧を供給する。その結果、NMOSトランジスタ311はオフ状態になり、トランジスタ311を流れるDC電流はなくなる。したがって、メモリセル100の非アクセス時には、サブスレッショルド漏洩電流または接合漏洩電流を除き、ワード線300を流れるDC成分はなくなる。この状態では消費電力が節約できて有利である。
メモリセル100のアクセス時(すなわち、読出し、書込みまたはリフレッシュ動作時)には、行アドレスデコーダ330がY端子を電圧VCC供給源に接続するとともに、YI#端子を接地電位(VSS)供給源に接続する。PMOSトランジスタ301のソースへの正極性ブーストずみ電圧VCCB1は、そのPMOSトランジスタ301のスレッショルド電圧VTH以下の値の電圧だけ同トランジスタ301のゲートへの正極性電源電圧VCCよりも高い。その結果、PMOSトランジスタ301はこの状態でオフになる。
NMOSトランジスタ311はY端子への正極性電源電圧VCCに応答して急速にオン状態になる。その結果、インバータ315の入力端子はNMOSトランジスタ311経由で接地電位(VSS)供給源の電圧に向けてプルダウンされる。なお、PMOSトランジスタ304は、トランジスタ301−303および311−313についてのドライブを比較的弱くするよう設計されている。ドライブの強弱の差は、PMOSトランジスタ304のチャネル幅をトランジスタ301−303および311−313のチャネル幅よりも小さく設定することにより実現する。一つの実施例では、PMOSトランジスタ304を、NMOSトランジスタ311のドライブ能力の少なくとも3分の1の強さのドライブ能力を備えるように設計する。その結果、NMOSトランジスタ311は、インバータ315の入力端子の電圧を論理ロウ状態の電圧までプルダウンする。このプルダウン動作は、PMOSトランジスタ304が同時にこの電圧を上記正極性ブーストずみ電圧VCCB1にプルアップしようとするにも拘わらず行われる。
インバータ315の入力端子への論理ロウ電圧に応答してPMOSトランジスタ302はオン状態になり(一方、NMOSトランジスタ312はオフ状態になり)、それによってYWL端子を正極性ブーストずみ電圧VCCB1供給源に接続する。その結果、正極性ブーストずみ電圧VCCB1がPMOSトランジスタ304のゲートに印加され、このトランジスタをオフ状態にし、インバータ315の入力端子が接地電位までプルダウンされるようにする。
WL端子への正極性ブーストずみ電圧VCCB1は出力ドライバ310の入力端子(すなわち、トランジスタ303および313のゲート)にも供給する。その結果、NMOSトランジスタ313はオン状態になり、PMOSトランジスタ303はオフ状態になり、ワード線104はNMOSトランジスタ313により負極性ブーストずみ電圧VSSB1にプルダウンされる。ワード線104への負極性ブーストずみ電圧VSSB1はメモリセル100の中のPMOSパスゲートトランジスタ101のゲートに加えられてこのトランジスタ101をオン状態にし、メモリセル100へのアクセスを可能にする。
なお、ワード線104の電圧は、NMOSトランジスタ313のバルク(すなわち、図4のp型ウェル領域403)が深いn型ウェル402によりp型基板から分離されているので、負極性ブーストずみ電圧VSSB1までプルダウンできる。したがって、p型ウェル403は負極性ブーストずみ電圧VSSB1までバイアスをかけられる。深いn型ウェル402は接地電位以上の電圧の供給源に接続されており、一方p型基板401は接地電位VSS供給源に接続されているので、p型ウェル403が区画するpn接合、深いn型ウェル402およびp型基板401のいずれも順方向バイアスは受けておらず、それによって基板電流を制限している。この点は、図4Bに示した代替実施例、すなわち深いn型ウェル402でn型ウェル404を置換し(または一体化し)正極性ブーストずみ電圧VCCB1を受けるように接続を施した代替実施例では一層著しい。負極性ブーストずみ電圧VSSB1そのままをパスゲートトランジスタ101のゲートに印加すると、ビット線103にかけられたその電圧VSSB1はセルキャパシタ102の電極にも印加され、そのキャパシタ102の蓄積電荷を最大にする。これによってメモリセル100のデータ保持力が改善され有利である。
メモリセル100のアクセス中はトランジスタ301−304および311−313にはDC電流は流れない。したがって、メモリセル100のアクセス中は、サブスレッショルド漏洩または接合漏洩を除き、ワード線ドライバ300を通ずるDC電流はない。この状態では電力消費が避けられるので有利である。
図5はこの発明の代替の実施例によるワード線ドライバ600の回路図である。この実施例においては、メモリセル100(pチャネルパスゲートトランジスタ101を含む)は、nチャネルパスゲートトランジスタ501を備えるメモリセル500で置換してある。メモリセル500はセルキャパシタ502、ビット線503およびワード線504を備える。ワード線ドライバ600は、行アドレスデコーダ630からの制御信号ZおよびZI#に応答して埋込みDRAMセル500のワード線504をドライブする。
メモリセル100用に供給された正極性および負極性のブーストずみ電圧VCCB1およびVSSB1はこの実施例では変形してある。これら変形は、メモリセル500のパスゲートトランジスタ501がnチャネルデバイスであるために必要となる。この実施例で用いた正極性のブーストずみ電圧は符号VCCB2で、負極性のブーストずみ電圧はVSSB2でそれぞれ示してある。
この実施例では、正極性のブーストずみ電圧VCCB2は、少なくともnチャネルパスゲートトランジスタ501のスレッショルド電圧(VTHN)だけ正極性電源電圧VCCよりも高い。したがって、その正極性ブーストずみ電圧VCCB2をnチャネルパスゲートトランジスタ501のゲートに印加すると、電源電圧VCCがそのままキャパシタ502の電極に印加される。
上述の実施例では、負極性のブーストずみ電圧VSSB2は接地電位VSSと電圧VΔ2、すなわちパスゲートトランジスタ501のサブスレッショルド漏洩を抑止するゲート逆バイアス電圧VΔ2との差に等しい。概括的にいうと、このゲート逆バイアス電圧が低いほどトランジスタ501のサブスレッショルド漏洩電流は小さくなる。しかし、ゲート逆バイアスが小さくなりすぎると、著しいGIDL漏洩が生ずる。したがって、パスゲートトランジスタ501のサブスレッショルド漏洩電流とGIDL漏洩電流との合計を最小にする値に電圧VΔ2を設定するのが望ましい。この実施例では、電圧VΔ2を0.2ボルトとパスゲートトランジスタ501のスレッショルド電圧VTHNとの間の値に設定してある。
上述の実施例では、正極性ブーストずみ電圧VCCB2および負極性ブーストずみ電圧VSSB2の両方をチップ上で発生している。これらの電圧VCCB2およびVSSB2は、両方とも、例えばリュン(Leung)ほか名義の米国特許第6,147,914号「ロジックプロセスで埋め込んだDRAMのためのオンチップワード線電圧発生」の図8、図9Bおよび10に示した回路と同等の電荷ポンプ回路を用いて発生できる。
ワード線ドライバ600は出力ドライバ610および電圧変換回路620を含む。出力ドライバ610は、出力ドライバ310(図3、図4Aおよび図4B)のpチャネルトランジスタ303およびnチャネルトランジスタ313と同様のpチャネルトランジスタ603およびnチャネルトランジスタ613を含む。しかし、図4Aおよび図4Bの深いn型ウェル402はワード線ドライバ600には不要である。代わりに、nチャネルトランジスタ613は、接地電位VSSを受けるように接続したp型ウェル領域に形成する。
電圧変換回路620はpチャネルトランジスタ601と、nチャネルトランジスタ611および614と、インバータ615とを含む。インバータ615は、インバータ315(図3)のpチャネルトランジスタ302およびnチャネルトランジスタ312と同様のpチャネルトランジスタ602およびnチャネルトランジスタ612を含む。しかし、ワード線ドライバ600には図4Aおよび図4Bの深いn型ウェル402は用いていない。すなわち、nチャネルトランジスタ611−612および614は接地電位VSSを受けるように接続したp型ウェル領域(または複数のp型n領域)の中に形成する。
インバータ615の出力端子はnチャネルトランジスタ614のゲートに接続する。nチャネルトランジスタ611および614をインバータ615の入力端子と負極性ブーストずみ電圧(VSSB2)端子との間に並列に接続する。nチャネルトランジスタ611のゲートを行アドレスデコーダ630からのZI#信号を受けるように接続する。p型基板は接地電位点に接続する。
pチャネルトランジスタ601のソースおよびゲートはZ信号およびZI#信号をそれぞれ受けるように接続する。pチャネルトランジスタ601のドレーンはインバータ615の入力端子に接続する。
ワード線ドライバ600のトランジスタ601−603および611−614の各々のゲート絶縁膜の厚さはメモリセル500のパスゲートトランジスタ501のゲート絶縁膜と同等である(すなわち、チップのI/O回路に通常用いられる厚い方のゲート絶縁膜厚)。ワード線ドライバ600およびメモリセル500のトランジスタのゲート絶縁膜を厚くすると、正極性ブーストずみ電圧VCCB2および負極性ブーストずみ電圧VSSB2に起因する高い電圧値にこれらトランジスタが対処できるようになる。
上述の電圧変換回路620は電圧変換回路320(図3)と同様に機能する。すなわち、電圧変換回路620は行アドレスデコーダ630からの小変動幅信号ZおよびZI#を出力ドライバ610駆動用の大変動幅信号に変換する。
より詳しく後述するとおり、ワード線ドライバ600は、メモリセル500のアクセス時(読出し、書込みおよびリフレッシュ時)にワード線504を正極性ブーストずみ電圧VCCB2に供給源に接続する。逆に、メモリセル500の非アクセス時には、ワード線ドライバ600はワード線504を負極性ブーストずみ電圧VSSB2供給源に接続する。
次に、ワード線ドライバ600の動作を説明する。メモリセル500の非アクセス時には、行アドレスデコーダ630はZI#端子を正極性電源電圧(VCC)供給源に接続する。ZI#信号の電圧VCCによりNMOSトランジスタ611がオン状態になるとともにPMOSトランジスタ601がオフ状態になり、それによって負極性のブーストずみ電圧VSSB2をインバータ615の入力端子に印加する。インバータ615の中では、PMOSトランジスタ602が負極性ブーストずみ電圧VSSB2に応答してオン状態になり、それによって電圧変換回路620の出力へのZWL信号を正極性ブーストずみ電圧VCCB2にプルアップする。印加された負極性ブーストずみ電圧VSSB2に応答してNMOSトランジスタ612は急速にオフ状態になり、トランジスタ602および612から成るインバータ615にはDC電流は流れなくなる。
出力ドライバ610の中では、PMOSトランジスタ603が端子ZWLへの正極性ブーストずみ電圧VCCB2に応答してオフ状態になる。その結果、出力ドライバ610を流れるDC電流は零になる。一方、端子ZWLへの正極性ブーストずみ電圧VCCB2に応答してNMOSトランジスタ613はオフ状態になる。その結果、ワード線504はNMOSトランジスタ613により負極性ブーストずみ電圧VSSB2にプルダウンされる。ワード線504への負極性ブーストずみ電圧VSSB2はメモリセル500の中のNMOSアクセストランジスタ501のゲートに印加され、それによってトランジスタ501はオフ状態になる。上述のとおり、負極性ブーストずみ電圧VSSB2はパスゲートトランジスタ501のチャネル経由の電荷漏洩を最小にするように設定する。
NMOSトランジスタ614も端子ZWLへの正極性ブーストずみ電圧VCCB2に応答してオン状態になり、インバータ615の入力端子の電圧を電圧VSSB2にプルダウンするのを助長する。
メモリセル500の非アクセス時には、行アドレスデコーダ630が端子Zを正極性電源電圧VCC以下の電圧を受けるように接続する。端子ZI#は正極性電源電圧VCC供給源に接続されるので、PMOSトランジスタ601はオフ状態になり、このトランジスタ601経由のDC電流は零になる。したがって、メモリセル500の非アクセス時には、サブスレッショルド漏洩または接合漏洩以外はワード線ドライバ600を流れる直流電流はない。この状態では電力消費が避けられるので有利である。
メモリセル500へのアクセス時(すなわち、読出し、書込みまたはリフレッシュ動作の期間中)には、行アドレスデコーダ630が端子ZI#を接地電位(VSS)を受けるように接続するとともに、端子Zを正極性電源電圧(VCC)を受けるように接続する。NMOSトランジスタ611のソースへの負極性ブーストずみ電圧VSSB2はNMOSトランジスタ611のスレッショルド電圧VTHN以下の電圧だけNMOSトランジスタ611のゲートへの接地電位VSSよりも低い。その結果、この状態ではNMOSトランジスタ611はオフになる。
端子ZI#への接地電位VSSに応答してPMOSトランジスタ601は急速にオン状態になる。その結果、インバータ615の入力端子はPMOSトランジスタ601経由で正極性電源電圧VCCに向けてプルアップされる。なお、NMOSトランジスタ614はトランジスタ601−603および611−613に対するドライブが比較的弱くなるように設計してある。一つの実施例では、NMOSトランジスタ614は、PMOSトランジスタ601のドライブ強度の少なくとも3分の1のドライブ強度を示すように設計してある。その結果、PMOSトランジスタ601はインバータ615の入力端子を論理ハイの状態までプルアップする。このプルアップ動作は、NMOSトランジスタ614がこの電圧を負極性ブーストずみ電圧VSSB2に向けて同時にプルダウンしようとするにも関わらず行われる。
インバータ615の入力端子への論理ハイの電圧に応答して、NMOSトランジスタ612はオン状態になり(一方、PMOSトランジスタ602はオフ状態になり)、それによって端子ZWLには負極性ブーストずみ電圧VSSB2が供給される。その結果、負極性ブーストずみ電圧VSSB2がNMOSトランジスタ614のゲートに印加され、それによってこのトランジスタがオフ状態になり、インバータ615の入力端子が正極性の電源電圧VCCまでプルアップされ得るようにする。
端子ZWLへの負極性ブーストずみ電圧VSSB2は出力ドライバ610の入力端子(すなわち、トランジスタ603および613のゲート)にも供給される。その結果、PMOSトランジスタ603はオン状態になり、NMOSトランジスタ613はオフ状態になり、ワード線504はPMOSトランジスタ603により正極性ブーストずみ電圧VCCB2にプルアップされる。ワード線504への正極性ブーストずみ電圧VCCB2をメモリセル500の中のNMOSパスゲートトランジスタ501のゲートに加え、このトランジスタ501をオン状態にするとともにメモリ500へのアクセスを可能にする。
メモリセル500がアクセスを受けている間は、トランジスタ601−603および611−614にはDC電流は流れない。したがって、メモリセル500のアクセス期間中は、サブスレッショルド漏洩または接合漏洩を除き、ワード線ドライバ600にはDC電流は流れない。この状態では電力消費がないので電力節約が達成でき、有利である。
なお、図5の回路をn型基板上に形成した場合は、深いp型ウェル領域を形成でき、その場合はpチャネルトランジスタ602および603をn型ウェル領域に形成し、そのn型ウェル領域を上記深いp型領域に形成する。n型基板および多様なウェル領域へのバイアス電圧供給は上述の説明に従って行うことができよう。
いくつかの実施と関連づけてこの発明を上に説明してきたが、この発明がこれら実施例に限定されることはなく、当業者に自明の多様な変形が可能であることは認識されよう。したがって、この発明は特許請求の範囲の各請求項のみによって限定されるものである。
費用効率性能をさらに改善したDRAMの製造に利用できる。
慣用のロジックプロセスを用いて製造したDRAMセルの概略図。 慣用のワード線ドライバ回路の回路図。 この発明の一つの実施例によるワード線ドライバの回路図。 この発明の一つの実施例による図3のワード線ドライバの中のpチャネルトランジスタおよびnチャネルトランジスタの断面図。 この発明のもう一つの実施例による図3のワード線ドライバの中のpチャネルトランジスタおよびnチャネルトランジスタの断面図。 この発明の代替実施例によるワード線ドライバの回路図。
符号の説明
100,500 DRAMセル
101,501 pチャネルMOSトランジスタ
102,502 セルキャパシタ
103,503 ビット線
104,504 ワード線
110 ワード線ドライバ
300,600 ワード線ドライバ
310,610 出力ドライバ
315,615 インバータ
320,620 電圧変換回路
330,630 行アドレスデコーダ
311,611 nチャネルトランジスタ
301,304 pチャネルトランジスタ
303,302 pチャネルトランジスタ
313,312 nチャネルトランジスタ

Claims (25)

  1. メモリセルをドライブするためのワード線ドライバ回路であって、
    正極性ブーストずみ電圧、すなわち前記メモリセルのパスゲートトランジスタを通じたサブスレッショルド漏洩およびゲート誘発ドレーン低下(GIDL)漏洩の合計値を最小にするように選んだ第1の電圧だけ正極性電源電圧よりも高い正極性ブーストずみ電圧を受けるように構成した正極性ブーストずみ電圧端子と、
    負極性電源電圧よりもトランジスタスレッショルド電圧以上の電圧値だけ深い負極性の電圧値を有する負極性ブーストずみ電圧を受けるように構成した負極性ブーストずみ電圧端子と
    を含むワード線ドライバ回路。
  2. 前記第1の電圧が、0.2ボルトと、前記メモリセルの前記パスゲートトランジスタの前記スレッショルド電圧の絶対値との間の値を有する請求項1記載のワード線ドライバ回路。
  3. 前記負極性ブーストずみ電圧端子と前記メモリセルの前記パスゲートトランジスタとの間に接続したnチャネルトランジスタであって、n型ウェル領域の中に配置したp型ウェル領域に形成したnチャネルトランジスタ
    をさらに含む請求項1記載のワード線ドライバ回路。
  4. 前記正極性ブーストずみ電圧端子と前記メモリセルの前記パスゲートトランジスタとの間に接続したpチャネルトランジスタ
    をさらに含む請求項3記載のワード線ドライバ回路。
  5. 前記メモリセルが慣用のロジックプロセスで埋め込まれたDRAMセルを含む請求項1記載のワード線ドライバ回路。
  6. 前記DRAMセルが約10フェムトファラッド(fF)以下の静電容量のキャパシタを含む請求項5記載のワード線ドライバ回路。
  7. 前記メモリセルが慣用のロジックプロセスで埋め込まれた単一トランジスタスタティックランダムアクセスメモリ(1T SRAM)セルを含む請求項1記載のワード線ドライバ回路。
  8. 前記正極性ブーストずみ電圧端子および前記負極性ブーストずみ電圧端子に接続され、前記メモリセルの前記パスゲートトランジスタのゲートに接続した出力端子を有する出力ドライバを含む請求項1記載のワード線ドライバ回路。
  9. 前記出力ドライバの入力端子に接続した電圧変換回路をさらに含む請求項8記載のワード線ドライバ回路。
  10. 前記パスゲートトランジスタ並びに前記出力ドライバおよび電圧変換回路の中のすべてのトランジスタが同じ厚さのゲート絶縁膜を有する請求項9記載のワード線ドライバ回路。
  11. セルキャパシタに接続したpチャネルパスゲートトランジスタを含むメモリセルと、
    深いn型ウェル領域の中に配置したp型ウェル領域に形成したnチャネルトランジスタを含むワード線ドライバと、
    前記nチャネルトランジスタのドレーンを前記pチャネルパスゲートトランジスタのゲートに接続するワード線と
    を含む回路。
  12. 前記p型ウェル領域および前記nチャネルトランジスタのソースに負極性ブーストずみ電圧を供給するように構成した負極性ブーストずみ電圧供給源をさらに含む請求項11記載の回路。
  13. 前記負極性ブーストずみ電圧が、前記pチャネルパスゲートトランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い請求項12記載の回路。
  14. 接地電位以上の電圧を前記深いn型領域に供給するように構成した電圧供給源をさらに含む請求項12記載の回路。
  15. 前記深いn型ウェル領域がp型基板の中に形成されており、前記接地電位供給源が前記p型基板に接続されている請求項14記載の回路。
  16. 正極性のブーストずみ電圧を前記深いn型ウェル領域に供給するように構成した正極性ブーストずみ電圧供給源をさらに含む請求項12記載の回路。
  17. 前記ワード線ドライバが、n型ウェル領域内に形成され前記ワード線に接続したドレーンを有するpチャネルトランジスタをさらに含む請求項12記載の回路。
  18. 前記n型ウェル領域および前記pチャネルトランジスタのソースに正極性ブーストずみ電圧を供給するように構成した正極性ブーストずみ電圧供給源をさらに含む請求項17記載の回路。
  19. 前記正極性ブーストずみ電圧が正極性電源電圧よりも高く、前記pチャネルパスゲートトランジスタを通じたサブスレッショルド漏洩およびGIDL漏洩の合計値を最小にするように選んだ値を有する請求項18記載の回路。
  20. 前記pチャネルトランジスタのゲートおよび前記nチャネルトランジスタのゲートに接続した出力端子を有し、前記正極性ブーストずみ電圧および前記負極性ブーストずみ電圧を受けるように接続したインバータをさらに含む請求項18記載の回路。
  21. 前記正極性ブーストずみ電圧供給源と前記インバータの入力との間に接続したpチャネルトランジスタをさらに含む請求項20記載の回路。
  22. 前記インバータの入力を前記正極性ブーストずみ電圧供給源または接地電位供給源に接続する手段をさらに含む請求項21記載の回路。
  23. 前記メモリセルおよび前記ワード線ドライバと同じチップの上に形成した複数のロジックトランジスタをさらに含む請求項11記載の回路。
  24. 前記セルキャパシタの静電容量が約10フェムトファラッド(fF)以下である請求項11記載の回路。
  25. 前記パスゲートトランジスタおよび前記nチャネルトランジスタのゲート絶縁膜の厚さが互いに等しい請求項11記載の回路。
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