JP2008547152A - ロジックプロセスで埋め込まれたｄｒａｍのためのワード線ドライバ - Google Patents

Abstract

【課題】慣用のロジックプロセスによる埋込みＤＲＡＭセルのデータ保持性能を改善できるアクセス用オンチップ高精度電圧発生の可能なワード線ドライバを提供する。
【解決手段】慣用のロジックプロセスで埋め込まれたＤＲＡＭセルにアクセスするためのワード線ドライバであって、セルキャパシタに接続したｐチャネルアクセストランジスタを含むワード線ドライバを提供する。このワード線ドライバは、深いｎ型ウェル領域の中に配置したｐ型ウェル領域に設けたｎチャネルトランジスタを含む。その深いｎ型ウェルはｐ型基板の中に配置する。ワード線は上記ｎチャネルトランジスタのドレーンをｐチャネルアクセストランジスタのゲートに接続する。負極性のブーストずみ電圧供給源からｐ型ウェルおよびｎチャネルトランジスタのソースに負極性ブーストずみ電圧を供給する。この負極性ブーストずみ電圧は、ｐチャネルアクセストランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い。深いｎ型ウェルおよびｐ型基板は接地電位点に接続する。別の実施例では上述の導電型は逆にすることができる。
【選択図】図３

Description

関連出願

この出願はウィンギュ リュン名義の米国特許第６，０２８，８０４号「１−Ｔ ＳＲＡＭ互換性メモリのための方法および装置」、ウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第６，５７３，５４８号「空胴内に一部を形成したキャパシタ構造を有するＤＲＡＭセルおよびそれを動作させる方法」、ウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第６，１４７，９１４号「ロジックプロセスで埋め込まれたＤＲＡＭのためのオンチップワード線電圧発生器」、並びにウィンギュ リュンおよびフ−チェ シュウ名義の米国特許第６，０７５，７２０号「ロジック中の埋込みＤＲＡＭのためのメモリセル」に関連する。これら特許をここに参照してそれら特許の記載内容をこの明細書に組み入れる。

この発明はＤＲＡＭに適用できる。より詳細に述べると、この発明はロジック互換性プロセスを用いて製造したＤＲＡＭに関する。また、この発明は慣用のロジックプロセスと互換性のあるプロセスを用いて製造した埋込みＤＲＡＭの動作のために高精度の電圧をチップ上で発生させることに関する。

図１は従来慣用のロジックプロセスを用いて製造したＤＲＡＭセル１００の概略図である。この明細書に用いるロジックプロセスという文言は、単一の導電性ゲート材料層を用いるプロセスを意味する。

ＤＲＡＭセル１００はパスゲートｐチャネルＭＯＳトランジスタ１０１と蓄積用キャパシタ１０２とを含む。トランジスタ１０１のソースはビット線１０３に接続し、トランジスタ１０１のゲートはワード線１０４に接続し、トランジスタ１０１のドレーンは蓄積用キャパシタ１０２の電極に接続する。蓄積用トランジスタ１０２の対向電極はプレート電圧Ｖ_{ＰＬＡＴＥ}を受けるように接続する。トランジスタ１０１は制御電圧Ｖ_{ＮＷＥＬＬ}を受けるように接続を施したｎ型ウェル領域の中に形成してある。このｎ型ウェル領域はｐ型基板の中に形成する。

ＤＲＡＭ１００の中では、セルキャパシタ１０２に蓄積された電荷がデータを表す。メモリアクセスの期間中にキャパシタ１０２に蓄積ずみの電荷がビット線１０３に放電される。したがって、メモリアクセスの最後に電荷をキャパシタ１０２に再蓄積しなければならない。ＤＲＡＭセル１００への電荷すなわちデータの再蓄積の動作をチャージまたはデータリストアという。

蓄積キャパシタ１０２は、例えばクォ−チ トゥほか名義の米国特許出願第ＵＳ２００５／００８２５８６号「ＭＩＭキャパシタ構造およびその製造方法」などに記載されている金属層−絶縁層−金属層（ＭＩＭ）構造で構成できる。また、蓄積キャパシタ１０２は例えば米国特許第６，０７５，７２０号などに記載されているプレーナーＭＯＳデバイスで構成することもできる。さらに、蓄積キャパシタ１０２は例えば米国特許第６，５７３，５４８号などに記載の折畳みＭＯＳデバイスで構成することもできる。

上述のＭＩＭキャパシタ構造、プレーナーＭＯＳキャパシタ構造、および折畳みＭＯＳキャパシタ構造はいずれも従来慣用のロジックプロセスを用いて製造できる。これらのキャパシタ構造に共通の特徴は次に述べるとおりである。まず第１に、キャパシタ電極とその対向電極との間の絶縁層が一つだけであることである。第２に、これらキャパシタ構造のもたらすキャパシタンスは約１．５乃至１０フェムトファラッド（ｆＦ）であって、標準ＤＲＡＭセルのキャパシタンスよりも著しく小さいことである。

なお、ＤＲＡＭセル１０１とは異なる標準ＤＲＡＭセルの製造には慣用のロジックプロセスは用いていない。すなわち、標準ＤＲＡＭセルの製造には、ＤＲＡＭセルのキャパシタ構造の形成に複数ポリシリコン層や深いトレンチを用いて特殊化したプロセスを用いているのである。これらの特殊化したプロセスのために、蓄積キャパシタのキャパシタンスが２０ｆＦ以上になる。

キャパシタ構成１０２の容量は標準ＤＲＡＭセルのキャパシタの容量よりも小さくなるので、ＤＲＡＭセル１００からの電荷の漏洩を最小にすることが極めて重要である。キャパシタ１０２に蓄積された電荷は、サブスレッショルド漏洩のために、パスゲートトランジスタ１０１を通じて漏洩し得る。また、キャパシタ１０２に蓄積された電荷はトランジスタ１０１のゲート酸化物膜を通じて漏洩し得る。さらに、キャパシタ１０２の蓄積電荷はトランジスタ１０１のｐ型ドレーン（キャパシタ１０２のｐ型電極と連続している）とｎ型ウェル領域との間にあるｐｎ接合を通じて漏洩し得る。

ゲート酸化物膜からの漏洩は、トランジスタ１０１のゲート酸化物膜の厚さが２２オングストローム（Å）以下になると大きくなる。パスゲートトランジスタ１０１のゲート酸化物膜または蓄積キャパシタ１０２を通じた漏洩の増加を抑えるために、厚さ２２Å以上のゲート酸化物膜を用いる。上記接合経由の漏洩またはゲート酸化物膜経由の漏洩に比べてサブスレッショルド漏洩はずっと大きい。パスゲートトランジスタ１０１のスレッショルド電圧Ｖｔｈが０．６ボルト以下になる特徴形状寸法０．１３ミクロン以下である場合に上述の点は特に著しい。サブスレッショルド漏洩電流はパスゲートトランジスタ１０１に逆バイアスをかけることによって最小化できる。その種の構成は米国特許第６，０７５，７２０号に記載してある。その構成では、ワード線電圧（すなわち、パスゲートトランジスタ１０１のゲートにかける電圧）を正極性の電源電圧Ｖ_ＤＤとＶ_{ｄｅｌｔａ}、すなわちｐチャネルパスゲートトランジスタ１０１のスレッショルド電圧の絶対値よりも小さいＶ_{ｄｅｌｔａ}との和の電圧までブーストする。パスゲートトランジスタ１０１がｎチャネルトランジスタである場合は、ワード線電圧を負極性の電圧Ｖ_{ｄｅｌｔａ}、すなわち上記パスゲートトランジスタのスレッショルド電圧よりも小さい絶対値を有する負極性の電圧Ｖ_{ｄｅｌｔａ}にブーストする。いずれの場合も、Ｖ_{ｄｅｌｔａ}はパスゲートトランジスタ１０１のゲートに印加されてサブスレッショルド漏洩削減のために上記トランジスタをより急速にオフ状態にする逆バイアス電圧の大きさを表す。

図２は上記米国特許第６，０７５，７２０号に記載してあるワード線ドライバ回路２００の回路図である。ワード線ドライバ回路２００はｐチャネルトランジスタ２０１−２０２と、ｎチャネルトランジスタ２０３−２０５と、行アドレスデコーダ２１０とを含む。ワード線ドライバ２００は、ブーストずみの正極性の供給電圧Ｖ_ＣＣＢ（すなわちＶ_ＤＤ＋Ｖ_{ｄｅｌｔａ}）またはブーストずみの負極性の供給電圧Ｖ_ＳＳＢ（すなわち−Ｖ_{ｄｅｌｔａ}）を、行アドレスデコーダの受けたアドレスに応答して、ワード線１０４に選択的に経路づけする。

メモリセル１００のデータ保持時間はキャパシタ１０２の蓄積電荷に左右される。蓄積キャパシタ１０２の両端子間にかかる電圧が大きいほどキャパシタの蓄積電荷の量は大きくなり、したがって電荷が漏洩で失われるまでの時間が長くなる。メモリセル１０１がアクセスされると、ワード線１０４の電圧が接地電位以下の負電圧（Ｖ_ＳＳＢ）にブーストされる。しかし、この負電圧（Ｖ_ＳＳＢ）は接合電圧以下の値だけ接地電位よりも低い値に限られる。すなわちＮＭＯＳワード線ドライバトランジスタ２０３の基板が接地電位点（Ｖ_ＳＳ）に接続されているからである。この場合、接地電位をｐ−ｎ接合電圧以上の値だけ下回る任意のＶ_ＳＳＢ電圧値により、ＮＭＯＳトランジスタ２０３のソースのｐｎ接合がオン状態になり、Ｖ_ＳＳＢ電圧値を接地電位よりもｐ−ｎ接合電圧だけ低い値にクランプする。

したがって、上記パスゲートトランジスタのスレッショルド電圧の絶対値がｐｎ接合電圧よりも大きい場合は、データリストア期間中に、接地電位をｐｎ接合電圧だけ下回る値以下にワード線１０４をドライブし、それによってＤＲＡＭセル１００における蓄積電荷を増加させることのできるワード線ドライバ回路が求められている。

ＰＭＯＳパスゲートトランジスタ付きの標準ＤＲＡＭセルでもデータリストアの期間中には接地電位以下の電圧までワード線をブーストする。その種のデバイスは、IEEE JSSC, vol.23, no.5 所載の Nicky C. C. Lu ほか著の論文 "A 20-ns 128 kbit x 4 High-Speed DRAM with 330-mbit/s Data Rate" に記載されている。その構成では、メモリデバイスの基板をｐｎ接合のオン切換防止のために−２．５ボルトにバイアスしている。ワード線活性化のあとメモリアクセスの期間中にワード線負極性ブースト電圧を発生する。この多段ワード線活性化によりメモリサイクル時間は増加する。

また、このワード線ブースト電圧発生器は基板バイアス電圧発生器とは別になっている。接合のオン切換を避けるために、基板バイアス電圧をワード線負極性ブースト電圧に近い値までブーストする必要がある。しかし、この構成は一般のロジック回路には適用できない。すなわち、ロジック回路は一般に基板接地の形で設計されているからである。

ＵＳＰ ６ ０２８ ８０４ ＵＳＰ ６ ５７３ ５４８ ＵＳＰ ６ １４７ ９１４ ＵＳＰ ６ ０７５ ７２０ ＵＳＰ ５ ９２０ ２２５ ＵＳＰ ６ ０３１ ７７９

したがって、この発明の一つの目的は慣用のロジックプロセスで埋め込まれたＤＲＡＭ内のワード線ドライバであって、負極性供給電圧（接地電圧）よりもパスゲートトランジスタのスレッショルド電圧絶対値以上の値だけ低い値の負極性ブーストずみ電圧をワード線に供給できるワード線ドライバを提供することである。この発明のもう一つの目的は、パスゲートトランジスタのＧＩＤＬ漏洩とサブスレッショルド漏洩との合計が実質的に最小になるように供給電圧Ｖ_ＤＤ以上の正極性の値の正極性ブーストずみ電圧をワード線に供給するワード線ドライバを提供することである。

この発明は慣用のロジックプロセスで埋め込まれたメモリセルにアクセスするためのワード線ドライバ回路を提供する。一つの実施例では、メモリセルはセルキャパシタに接続したｐチャネルパスゲートトランジスタを含む。このワード線ドライバは、ｐチャネルパスゲートトランジスタのゲートにワード線で接続された出力ドライバを含む。この出力ドライバはｐ型ウェル領域に形成したｎチャネルトランジスタを含む。そのｐ型ウェル領域は深いｎ型ウェル領域に配置してある。一方、その深いｎ型ウェル領域はｐ型半導体基板の中に配置してある。その深いｎ型ウェル領域を接地電位以上の電圧の供給源に接続する。一方、ｐ型基板を接地電位点に接続する。

上記ｎチャネルトランジスタのドレーンをｐチャネルアクセストランジスタのゲートにワード線で接続する。一方、ｎチャネルトランジスタのソースおよびｐ型ウェル領域に負極性のブーストずみ電圧を供給する。上記の負極性ブーストずみ電圧は、ｐチャネルパスゲートトランジスタのスレッショルド電圧以上の値だけ接地電位よりも低い。

上記ｎチャネルトランジスタが（正極性ブーストずみ電圧に応答して）オン状態に切り換わると、負極性ブーストずみ電圧がそのままワード線およびｐチャネルパスゲートトランジスタのゲートに印加される。その結果、ｐチャネルパスゲートトランジスタは正極性供給電圧（Ｖ_ＣＣ）をセルキャパシタにそのまま供給することができて有利である。上記深いｎ型ウェル領域がｐ型基板と負極性ブーストずみ電圧供給源との間の漏洩電流を阻止する。また、この深いｎ型ウェル領域はｎチャネルトランジスタのバルク（すなわちｐ型ウェル領域）がｐ型基板への接地電位よりも低い電圧にバイアスされることを可能にし、それによって、接地電位をトランジスタスレッショルド電圧だけ下回る負極性電圧をそのｎチャネルトランジスタがワード線に供給できるようにする。

また、上記出力ドライバはｎ型ウェル領域の中に形成したｐチャネルトランジスタを備える。このｐチャネルトランジスタのドレーンをｐチャネルアクセストランジスタのゲートにワード線で接続する。ｐチャネルトランジスタのソースおよびｎ型ウェル領域には正極性のブーストずみ電圧を印加する。この正極性のブーストずみ電圧は、正極性の供給電圧Ｖ_ＣＣよりもＶ_Δ、すなわちｐチャネルパスゲートトランジスタのサブスレッショルド電圧よりも通常小さい値のＶ_Δだけ大きい。

ｐチャネルトランジスタが（負極性のブーストずみ電圧に応答して）オン状態になると、正極性のブーストずみ電圧がワード線およびｐチャネルパスゲートトランジスタのゲートに印加される。この条件の下では、ｐチャネルパスゲートトランジスタはオフ状態になる。正極性のブーストずみ電圧を、ｐチャネルパスゲートトランジスタのサブスレッショルド漏洩とゲート誘導ドレーン降下（ＧＩＤＬ）漏洩との合計を最小にするように選ぶ。一つの実施例では、Ｖ_Δの値を０．２ボルトとｐチャネルパスゲートトランジスタのスレッショルド電圧の絶対値Ｖ_ＴＨとの間の値とする。

代わりの実施例では、ｐチャネルトランジスタを深いｎ型ウェル領域の上のｎ型ウェル領域の中に形成する。この実施例では、その深いｎ型ウェル領域と上記ｎ型ウェル領域は電気的には共通であり、正極性のブーストずみ電圧を受けるように接続を施す。

この発明のもう一つの実施例では、多様な回路素子の導電型を逆にして、正極性および負極性のブーストずみ電圧の特性を互いに逆にすることができる。

次に掲げる図面および明細書の記載をみればこの発明はより一層明確に理解されよう。

メモリサイクルタイムを短くでき、データ保持性能を改善でき、単純な回路構成をオンチップアクセス用電圧の発生が可能なＤＲＡＭ内ワード線ドライバを提供できる。

図３はこの発明の一つの実施例によるワード線ドライバ３００の回路図である。この実施例において、ワード線ドライバ３００は行アドレスデコーダ３３０からの制御信号Ｙ_ＩおよびＹ_Ｉ＃に応答して埋込みＤＲＡＭセル１００（図１）のワード線１０４を駆動する。

図１との関連で述べたとおり、ＤＲＡＭセル１００は慣用のロジックプロセスを用いて製造する。ＤＲＡＭセル１００はＰＭＯＳパスゲートトランジスタ１０１とセルキャパシタ１０２とを備える。セルキャパシタ１０２は上記米国特許出願公開第ＵＳ２００５／００８２５８６号記載のとおり例えば金属層−絶縁層−金属層（ＭＩＭ）構造で形成でき、上記米国特許第６，０７５，７２０号記載のプレーナＭＯＳデバイスの形に形成でき、または上記米国特許第６，５７３，５４８号記載の折畳みＭＯＳデバイスの形に形成できる。他の実施例では、慣用のロジックプロセスと互換性のある上記以外のキャパシタ構成をセルキャパシタ１０２の形成に用いることもできる。

図１との関連で述べたとおり、ＤＲＡＭセル１００はロジックプロセスで埋め込まれたＤＲＡＭを具体化する構成を備える。したがって、セルキャパシタ１０２の静電容量は標準ＤＲＡＭセルの容量（２０ｆＦ以上）よりも著しく小さい（約１．５乃至１０ｆＦ）。セルキャパシタ１０２の容量を小さくするにはビット線（例えばビット線１０３）を短くする必要がある。ビット線を短くするとビット線容量性負荷が最小になり、メモリアクセスの期間中（読出し、書込み、またはリフレッシュ動作の期間中）にデータ検出に十分な大きさのビット線信号の発生が可能になる。この発明の一つの実施例によると、ＤＲＡＭアレーの行数は６４以下であり、ビット線の長さは限定される。ＰＭＯＳトランジスタ１０１のゲートを、ワード線ドライバ３００がワード線１０４に供給するワード線信号ＷＬを受けるように接続する。

ワード線ドライバ３００は出力ドライバ３１０と電圧変換回路３２０とを備える。出力ドライバ３１０はｐチャネルトランジスタ３０３およびｎチャネルトランジスタ３１３を含むインバータで構成する。ｐチャネルトランジスタ３０３のソースおよびバルクを、正極性のブーストずみ電圧供給源からの正極性ブーストずみ電圧Ｖ_ＣＣＢ１を受けるように接続する。ｎチャネルトランジスタ３１３のソースおよびバルクを、負極性のブーストずみ電圧供給源からの負極性ブーストずみ電圧Ｖ_ＳＳＢ１を受けるように接続する。これらトランジスタ３０３および３１３のドレーンは出力ドライバ３０１の出力端子を形成するように共通接続する。この出力端子をワード線１０４に接続してワード線電圧ＷＬをｐチャネルパスゲートトランジスタ１０１のゲートに供給する。これらトランジスタ３０３および３１３のゲートは共通接続して出力ドライバ３０１の入力端子を構成する。

電圧変換回路３２０はインバータ３１５、ｎチャネルトランジスタ３１１並びにｐチャネルトランジスタ３０１および３０４を含む。ｐチャネルトランジスタ３０２およびｎチャネルトランジスタ３１２で構成したインバータ３１５は出力ドライバ３１０と同じ構成を備える。インバータ３１５の出力が出力ドライバ３１０の入力端子およびｐチャネルトランジスタ３０４のゲートへのワード線制御信号Ｙ_ＷＬとなる。

ｐチャネルトランジスタ３０１および３０４を正極性ブーストずみ電圧供給源とインバータ３１５の入力との間に並列に接続する。ｐチャネルトランジスタ３０１および３０４のバルクを正極性ブーストずみ電圧供給源に接続する。ｐチャネルトランジスタ３０１のゲートは行アドレスデコーダ３３０からの制御信号Ｙ_Ｉを受けるように接続する。

ｎチャネルトランジスタ３１１のゲートおよびソースは行アドレスデコーダ３３０から制御信号Ｙ_ＩおよびＹ_Ｉ＃をそれぞれ受けるように接続する。ｎチャネルトランジスタ３１１のバルクは接地電位点（Ｖ_ＳＳ）に接続する。

図４Ａはｐチャネルトランジスタ３０３およびｎチャネルトランジスタ３１３の断面図である。図４では図示の明確化のためにフィールド絶縁膜領域は示してない。ｎチャネルトランジスタ３１３は深いｐ型ウェル領域４０３、すなわち深いｎ型ウェル領域４０２の中に配置した深いｐ型ウェル領域４０３に形成してある。その深いｎ型ウェル領域４０２はｐ型基板４０１の中に設けてある。ｐチャネルトランジスタ３０３はｎ型基板４０１の中に設けたｎ型ウェル領域４０４に形成してある。ｐ型コンタクト領域４０１Ｃおよび４０３Ｃはｐ型基板４０１およびｐ型ウェル領域４０３にそれぞれ形成してある。ｎ型コンタクト領域４０２Ｃおよび４０４Ｃは深いｎ型ウェル領域４０２およびｎ型ウェル領域４０４にそれぞれ形成してある。ｎ型コンタクト領域４０２Ｃは、深いｎ型ウェル４０２を接地電位Ｖ_ＳＳ以上の電圧にバイアスするように、接地電位以上の電圧の供給源に接続する。同様に、ｐ型コンタクト領域４０１Ｃは、ｐ型基板４０１を接地電位Ｖ_ＳＳにバイアスするように、接地電位供給点に接続する。

一つの実施例では、ｎチャネルトランジスタ３１２はｐ型ウェル領域４０３の中に形成できる。もう一つの実施例では、深いｎ型ウェル領域４０２の中に配置したもう一つのｐ型ウェル領域（図示してない）の中にｎチャネルトランジスタ３１２を形成できる。さらにもう一つの実施例では、別の深いｎ型ウェル領域（図示してない）であって接地電位Ｖ_ＳＳにバイアスした別の深いｎ型ウェル領域に配置したｐ型ウェル領域（図示してない）の中にｎチャネルトランジスタ３１２を形成できる。

なお、ｎチャネルトランジスタ３１１はｐ型ウェル領域４０３には形成してない。このトランジスタ３１１は、ｐ型基板４０１の中に配置した（しかし、深いｎ型ウェル領域には配置してない）別のｐ型ウェル領域（図示してない）の中に形成する。トランジスタ３１１を内包するそのｐ型ウェル領域を接地電位Ｖ_ＳＳ供給源に接続する。もう一つの実施例では、トランジスタ３１１もｐ型ウェル領域４０３の中に形成してそのｐ型ウェル領域を電圧Ｖ_ＳＳＢ１にバイアスする。代わりに、トランジスタ３１１を深いｎ型ウェル４０２の上に重なった別のｐ型ウェル領域に形成することもできる。ワード線ドライバ３００と同じチップに形成したｎチャネルロジックトランジスタは、通常は、ｎ型ウェル領域内にはないｐ型ウェル領域中に形成する。

一つの実施例では、ｐチャネルトランジスタ３０１、３０２および３０４をすべてｎ型ウェル領域４０４の中に形成できる。代わりに、これらｐチャネルトランジスタ３０１、３０２および３０４をすべて異なるｎ型ウェル領域の中に形成することもできる。

図４Ｂはこの発明の代替実施例によるｐチャネルトランジスタ３０３およびｎチャネルトランジスタ３１３の断面図を示す。この実施例では、ｎ型ウェル領域４０４を深いｎ型ウェル領域４０２と一体化してある。この場合は、深いｎ型ウェル領域４０２を正極性ブーストずみ電圧Ｖ_ＣＣＢ１を受けるように接続してある。これによって、深いｎ型ウェル領域と上記ｎ型ウェル領域との間の分離が不要になるので、ｐチャネルトランジスタの専有面積が小さくなる。その効果を図４Ｂに示す。

後述のとおり、ワード線ドライバ３００は、ＤＲＡＭセル１００の非アクセス時には、正極性のブーストずみ電圧Ｖ_ＣＣＢ１をワード線１０４に印加する。逆に、ＤＲＡＭセル１００のアクセス時にはワード線ドライバ３００は負極性のブーストずみ電圧Ｖ_ＳＳＢ１をワード線１０４に印加する。

上述の実施例において、上記正極性のブーストずみ電圧Ｖ_ＣＣＢ１は正極性電源電圧Ｖ_ＣＣとＶ_Δ、すなわちパスゲートトランジスタ１０１のサブスレッショルド漏洩を抑止するゲート逆バイアスＶ_Δとの和の電圧に等しい。概括的にいうと、このゲート逆バイアスが高いほどトランジスタ１０１のサブスレッショルド漏洩は小さい。しかし、ゲート逆バイアスが高くなり過ぎると、ゲート誘発ドレーン低下（ＧＩＤＬ）によりかなりの大きさの漏洩が生ずる。したがって、Ｖ_Δの値を、パスゲートトランジスタ１０１のサブスレッショルド漏洩およびＧＩＤＬ漏洩の合計を実質的に最小にするような値にするのが望ましい。この実施例では、Ｖ_Δの値を、０．２ボルトとＶ_ＴＨ、すなわちパスゲートトランジスタ１０１のスレッショルド電圧の絶対値Ｖ_ＴＨとの間の値に選んである。

この実施例では、負極性のブーストずみ電圧Ｖ_ＳＳＢ１は、接地電位をスレッショルド電圧（Ｖ_ＴＨ）だけ下回る値よりも深い負の電圧である。上述の実施例では、上記正極性のブーストずみ電圧Ｖ_ＣＣＢ１および負極性のブーストずみ電圧Ｖ_ＳＳＢ１の両方をチップ上で発生する。これら電圧Ｖ_ＣＣＢ１およびＶ_ＳＳＢ１は、リュン（Leung）ほか名義の米国特許第６，１４７，９１４号「ロジックプロセスで埋め込まれたＤＲＡＭのためのオンチップワード線電圧発生」の図８、図９Ｂおよび図１０に示したものと同様の電荷ポンプ回路を用いることによって発生できる。

ワード線ドライバ３００のトランジスタ３０１−３０４および３１１−３１３の各々は、メモリセル１００のパスゲートトランジスタ１０１のゲート絶縁膜の厚さと同等の厚さのゲート絶縁膜を備える。このゲート絶縁膜の厚さは、同じチップ上に形成したロジックトランジスタ、とくに特徴形状サイズ０．１３ミクロン以下のプロセスで同じチップ上に形成したロジックトランジスタのゲート絶縁膜の厚さよりも一般に大きい。一つの実施例では、トランジスタ１０１、３０１−３０４および３１１−３１４のゲート絶縁膜の厚さは約２７Å以上であり、ロジックトランジスタのゲート絶縁膜の厚さは約２２Åである。なお、慣用のロジックプロセスでも厚さのより大きいゲート絶縁膜を用いることはでき、その種の厚いゲート絶縁膜はチップの入出力（Ｉ／Ｏ）領域のトランジスタに通常用いる。膜厚の大きいゲート絶縁膜は、ワード線ドライバ３００およびメモリセル１００のトランジスタが、正極性のブーストずみ電圧Ｖ_ＣＣＢ１および負極性のブーストずみ電圧Ｖ_ＳＳＢ１に起因する高い電圧に対処できるようにする。

メモリセル１００がアクセスを受けていないときはＰＭＯＳトランジスタ３０３がオン状態になり、オンチップ発生の正極性ブーストずみ電圧Ｖ_ＣＣＢ１をワード線１０４に供給する。メモリセル１００がアクセスを受けているときはＮＭＯＳトランジスタ３１３がオン状態になり、オンチップ発生の負極性ブーストずみ電圧Ｖ_ＳＳＢ１をワード線１０４に供給する。

電圧変換回路３２０は、行アドレスデコーダ３３０からの変動幅の小さい信号Ｙ_Ｉ−Ｙ_Ｉ＃を受けるように接続してある。接地電位（Ｖ_ＳＳ）の低い値から上記Ｖ_ＣＣの高い値まで変動する上記小変動幅信号Ｙ_Ｉ−Ｙ_Ｉ＃はＶ_ＣＣに等しい信号変動幅を有する。上述のとおり出力ドライバ３１０は比較的大きい出力電圧変動幅Ｖ_ＣＣＢ１乃至Ｖ_ＳＳＢ１を有する。電圧変換回路３２０は行アドレスデコーダ３３０からの小変動幅信号Ｙ_Ｉ−Ｙ_Ｉ＃を大変動幅信号Ｙ_ＷＬ、すなわちＶ_ＣＣＢ１とＶ_ＳＳＢ１との間で変動する大変動幅信号Ｙ_ＷＬに変換する。この大変動幅信号Ｙ_ＷＬを出力ドライバ３１０の入力端子に供給する。大変動幅信号Ｙ_ＷＬの出力ドライバ３１０への印加は出力ドライバ３１０にＤＣ電流が流れるのを防ぐので有利である。

ワード線ドライバ３００の動作を次に述べる。メモリセル１００の非アクセス時には行アドレスデコーダ３３０がＹ_Ｉ端子を接地電位（Ｖ_ＳＳ）供給源に接続する。このＹ_Ｉ信号の接地電位によりＮＭＯＳトランジスタ３１１がオフ状態になるとともに、ＰＭＯＳトランジスタ３０１がオン状態になり、それによって正極性のブーストずみ電圧Ｖ_ＣＣＢ１をＰＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３１２とから成るインバータ３１５の入力端に加える。この正極性ブーストずみ電圧Ｖ_ＣＣＢ１に応答してＮＭＯＳトランジスタ３１２はオン状態になり、電圧変換回路３２０の出力に生ずるＹ_ＷＬ信号を負極性のブーストずみ電圧Ｖ_ＳＳＢ１までプルダウンする。一方、ＰＭＯＳトランジスタ３０２は上記正極性ブーストずみ電圧Ｖ_ＣＣＢ１に応答して急速にオフ状態になり、トランジスタ３０２および３１２から成るインバータ３１５を通じたＤＣ電流がサブスレッショルド漏洩電流を除き流れないようにする。

出力ドライバ３１０の中では、端子Ｙ_ＷＬに印加された負極性のブーストずみ電圧Ｖ_ＳＳＢ１に応答して、ＮＭＯＳトランジスタ３１３がオフ状態になる。その結果、出力ドライバ３１０を通じて流れるＤＣ電流はサブスレッショルド漏洩電流だけとなる。一方、端子Ｙ_ＷＬへの負極性ブーストずみ電圧Ｖ_ＳＳＢ１に応答してＰＭＯＳトランジスタ３０３はオン状態になる。その結果、ワード線１０４はＰＭＯＳトランジスタ３０３によって正極性のブーストずみ電圧Ｖ_ＣＣＢ１にプルアップされる。ワード線１０４へのこの正極性ブーストずみ電圧Ｖ_ＣＣＢ１はメモリセル１００の中のＰＭＯＳアクセストランジスタ１０１のゲートに印加され、そのトランジスタ１０１をオフ状態にする。上述のとおり、正極性のブーストずみ電圧Ｖ_ＣＣＢ１はキャパシタ１０２からの電荷漏洩を最小にするように選択する。

ＰＭＯＳトランジスタ３０４はＹ_ＷＬ端子への負極性ブーストずみ電圧Ｖ_ＳＳＢ１に応答してオン状態になり、インバータ３１５の入力端子電圧を電圧Ｖ_ＣＣＢ１にプルアップするのを助長する。

メモリセル１００の非アクセス時には、行アドレスデコーダ３３０はＹ_Ｉ＃端子に接地電位（Ｖ_ＳＳ）供給源の電圧以上の電圧を供給する。その結果、ＮＭＯＳトランジスタ３１１はオフ状態になり、トランジスタ３１１を流れるＤＣ電流はなくなる。したがって、メモリセル１００の非アクセス時には、サブスレッショルド漏洩電流または接合漏洩電流を除き、ワード線３００を流れるＤＣ成分はなくなる。この状態では消費電力が節約できて有利である。

メモリセル１００のアクセス時（すなわち、読出し、書込みまたはリフレッシュ動作時）には、行アドレスデコーダ３３０がＹ_Ｉ端子を電圧Ｖ_ＣＣ供給源に接続するとともに、Ｙ_Ｉ＃端子を接地電位（Ｖ_ＳＳ）供給源に接続する。ＰＭＯＳトランジスタ３０１のソースへの正極性ブーストずみ電圧Ｖ_ＣＣＢ１は、そのＰＭＯＳトランジスタ３０１のスレッショルド電圧Ｖ_ＴＨ以下の値の電圧だけ同トランジスタ３０１のゲートへの正極性電源電圧Ｖ_ＣＣよりも高い。その結果、ＰＭＯＳトランジスタ３０１はこの状態でオフになる。

ＮＭＯＳトランジスタ３１１はＹ_Ｉ端子への正極性電源電圧Ｖ_ＣＣに応答して急速にオン状態になる。その結果、インバータ３１５の入力端子はＮＭＯＳトランジスタ３１１経由で接地電位（Ｖ_ＳＳ）供給源の電圧に向けてプルダウンされる。なお、ＰＭＯＳトランジスタ３０４は、トランジスタ３０１−３０３および３１１−３１３についてのドライブを比較的弱くするよう設計されている。ドライブの強弱の差は、ＰＭＯＳトランジスタ３０４のチャネル幅をトランジスタ３０１−３０３および３１１−３１３のチャネル幅よりも小さく設定することにより実現する。一つの実施例では、ＰＭＯＳトランジスタ３０４を、ＮＭＯＳトランジスタ３１１のドライブ能力の少なくとも３分の１の強さのドライブ能力を備えるように設計する。その結果、ＮＭＯＳトランジスタ３１１は、インバータ３１５の入力端子の電圧を論理ロウ状態の電圧までプルダウンする。このプルダウン動作は、ＰＭＯＳトランジスタ３０４が同時にこの電圧を上記正極性ブーストずみ電圧Ｖ_ＣＣＢ１にプルアップしようとするにも拘わらず行われる。

インバータ３１５の入力端子への論理ロウ電圧に応答してＰＭＯＳトランジスタ３０２はオン状態になり（一方、ＮＭＯＳトランジスタ３１２はオフ状態になり）、それによってＹ_ＷＬ端子を正極性ブーストずみ電圧Ｖ_ＣＣＢ１供給源に接続する。その結果、正極性ブーストずみ電圧Ｖ_ＣＣＢ１がＰＭＯＳトランジスタ３０４のゲートに印加され、このトランジスタをオフ状態にし、インバータ３１５の入力端子が接地電位までプルダウンされるようにする。

Ｙ_ＷＬ端子への正極性ブーストずみ電圧Ｖ_ＣＣＢ１は出力ドライバ３１０の入力端子（すなわち、トランジスタ３０３および３１３のゲート）にも供給する。その結果、ＮＭＯＳトランジスタ３１３はオン状態になり、ＰＭＯＳトランジスタ３０３はオフ状態になり、ワード線１０４はＮＭＯＳトランジスタ３１３により負極性ブーストずみ電圧Ｖ_ＳＳＢ１にプルダウンされる。ワード線１０４への負極性ブーストずみ電圧Ｖ_ＳＳＢ１はメモリセル１００の中のＰＭＯＳパスゲートトランジスタ１０１のゲートに加えられてこのトランジスタ１０１をオン状態にし、メモリセル１００へのアクセスを可能にする。

なお、ワード線１０４の電圧は、ＮＭＯＳトランジスタ３１３のバルク（すなわち、図４のｐ型ウェル領域４０３）が深いｎ型ウェル４０２によりｐ型基板から分離されているので、負極性ブーストずみ電圧Ｖ_ＳＳＢ１までプルダウンできる。したがって、ｐ型ウェル４０３は負極性ブーストずみ電圧Ｖ_ＳＳＢ１までバイアスをかけられる。深いｎ型ウェル４０２は接地電位以上の電圧の供給源に接続されており、一方ｐ型基板４０１は接地電位Ｖ_ＳＳ供給源に接続されているので、ｐ型ウェル４０３が区画するｐｎ接合、深いｎ型ウェル４０２およびｐ型基板４０１のいずれも順方向バイアスは受けておらず、それによって基板電流を制限している。この点は、図４Ｂに示した代替実施例、すなわち深いｎ型ウェル４０２でｎ型ウェル４０４を置換し（または一体化し）正極性ブーストずみ電圧Ｖ_ＣＣＢ１を受けるように接続を施した代替実施例では一層著しい。負極性ブーストずみ電圧Ｖ_ＳＳＢ1そのままをパスゲートトランジスタ１０１のゲートに印加すると、ビット線１０３にかけられたその電圧Ｖ_ＳＳＢ１はセルキャパシタ１０２の電極にも印加され、そのキャパシタ１０２の蓄積電荷を最大にする。これによってメモリセル１００のデータ保持力が改善され有利である。

メモリセル１００のアクセス中はトランジスタ３０１−３０４および３１１−３１３にはＤＣ電流は流れない。したがって、メモリセル１００のアクセス中は、サブスレッショルド漏洩または接合漏洩を除き、ワード線ドライバ３００を通ずるＤＣ電流はない。この状態では電力消費が避けられるので有利である。

図５はこの発明の代替の実施例によるワード線ドライバ６００の回路図である。この実施例においては、メモリセル１００（ｐチャネルパスゲートトランジスタ１０１を含む）は、ｎチャネルパスゲートトランジスタ５０１を備えるメモリセル５００で置換してある。メモリセル５００はセルキャパシタ５０２、ビット線５０３およびワード線５０４を備える。ワード線ドライバ６００は、行アドレスデコーダ６３０からの制御信号Ｚ_ＩおよびＺ_Ｉ＃に応答して埋込みＤＲＡＭセル５００のワード線５０４をドライブする。

メモリセル１００用に供給された正極性および負極性のブーストずみ電圧Ｖ_ＣＣＢ１およびＶ_ＳＳＢ１はこの実施例では変形してある。これら変形は、メモリセル５００のパスゲートトランジスタ５０１がｎチャネルデバイスであるために必要となる。この実施例で用いた正極性のブーストずみ電圧は符号Ｖ_ＣＣＢ２で、負極性のブーストずみ電圧はＶ_ＳＳＢ２でそれぞれ示してある。

この実施例では、正極性のブーストずみ電圧Ｖ_ＣＣＢ２は、少なくともｎチャネルパスゲートトランジスタ５０１のスレッショルド電圧（Ｖ_ＴＨＮ）だけ正極性電源電圧Ｖ_ＣＣよりも高い。したがって、その正極性ブーストずみ電圧Ｖ_ＣＣＢ２をｎチャネルパスゲートトランジスタ５０１のゲートに印加すると、電源電圧Ｖ_ＣＣがそのままキャパシタ５０２の電極に印加される。

上述の実施例では、負極性のブーストずみ電圧Ｖ_ＳＳＢ２は接地電位Ｖ_ＳＳと電圧Ｖ_Δ２、すなわちパスゲートトランジスタ５０１のサブスレッショルド漏洩を抑止するゲート逆バイアス電圧Ｖ_Δ２との差に等しい。概括的にいうと、このゲート逆バイアス電圧が低いほどトランジスタ５０１のサブスレッショルド漏洩電流は小さくなる。しかし、ゲート逆バイアスが小さくなりすぎると、著しいＧＩＤＬ漏洩が生ずる。したがって、パスゲートトランジスタ５０１のサブスレッショルド漏洩電流とＧＩＤＬ漏洩電流との合計を最小にする値に電圧Ｖ_Δ２を設定するのが望ましい。この実施例では、電圧Ｖ_Δ２を０．２ボルトとパスゲートトランジスタ５０１のスレッショルド電圧Ｖ_ＴＨＮとの間の値に設定してある。

上述の実施例では、正極性ブーストずみ電圧Ｖ_ＣＣＢ２および負極性ブーストずみ電圧Ｖ_ＳＳＢ２の両方をチップ上で発生している。これらの電圧Ｖ_ＣＣＢ２およびＶ_ＳＳＢ２は、両方とも、例えばリュン（Leung）ほか名義の米国特許第６，１４７，９１４号「ロジックプロセスで埋め込んだＤＲＡＭのためのオンチップワード線電圧発生」の図８、図９Ｂおよび１０に示した回路と同等の電荷ポンプ回路を用いて発生できる。

ワード線ドライバ６００は出力ドライバ６１０および電圧変換回路６２０を含む。出力ドライバ６１０は、出力ドライバ３１０（図３、図４Ａおよび図４Ｂ）のｐチャネルトランジスタ３０３およびｎチャネルトランジスタ３１３と同様のｐチャネルトランジスタ６０３およびｎチャネルトランジスタ６１３を含む。しかし、図４Ａおよび図４Ｂの深いｎ型ウェル４０２はワード線ドライバ６００には不要である。代わりに、ｎチャネルトランジスタ６１３は、接地電位Ｖ_ＳＳを受けるように接続したｐ型ウェル領域に形成する。

電圧変換回路６２０はｐチャネルトランジスタ６０１と、ｎチャネルトランジスタ６１１および６１４と、インバータ６１５とを含む。インバータ６１５は、インバータ３１５（図３）のｐチャネルトランジスタ３０２およびｎチャネルトランジスタ３１２と同様のｐチャネルトランジスタ６０２およびｎチャネルトランジスタ６１２を含む。しかし、ワード線ドライバ６００には図４Ａおよび図４Ｂの深いｎ型ウェル４０２は用いていない。すなわち、ｎチャネルトランジスタ６１１−６１２および６１４は接地電位Ｖ_ＳＳを受けるように接続したｐ型ウェル領域（または複数のｐ型ｎ領域）の中に形成する。

インバータ６１５の出力端子はｎチャネルトランジスタ６１４のゲートに接続する。ｎチャネルトランジスタ６１１および６１４をインバータ６１５の入力端子と負極性ブーストずみ電圧（Ｖ_ＳＳＢ２）端子との間に並列に接続する。ｎチャネルトランジスタ６１１のゲートを行アドレスデコーダ６３０からのＺ_Ｉ＃信号を受けるように接続する。ｐ型基板は接地電位点に接続する。

ｐチャネルトランジスタ６０１のソースおよびゲートはＺ_Ｉ信号およびＺ_Ｉ＃信号をそれぞれ受けるように接続する。ｐチャネルトランジスタ６０１のドレーンはインバータ６１５の入力端子に接続する。

ワード線ドライバ６００のトランジスタ６０１−６０３および６１１−６１４の各々のゲート絶縁膜の厚さはメモリセル５００のパスゲートトランジスタ５０１のゲート絶縁膜と同等である（すなわち、チップのＩ／Ｏ回路に通常用いられる厚い方のゲート絶縁膜厚）。ワード線ドライバ６００およびメモリセル５００のトランジスタのゲート絶縁膜を厚くすると、正極性ブーストずみ電圧Ｖ_ＣＣＢ２および負極性ブーストずみ電圧Ｖ_ＳＳＢ２に起因する高い電圧値にこれらトランジスタが対処できるようになる。

上述の電圧変換回路６２０は電圧変換回路３２０（図３）と同様に機能する。すなわち、電圧変換回路６２０は行アドレスデコーダ６３０からの小変動幅信号Ｚ_ＩおよびＺ_Ｉ＃を出力ドライバ６１０駆動用の大変動幅信号に変換する。

より詳しく後述するとおり、ワード線ドライバ６００は、メモリセル５００のアクセス時（読出し、書込みおよびリフレッシュ時）にワード線５０４を正極性ブーストずみ電圧Ｖ_ＣＣＢ２に供給源に接続する。逆に、メモリセル５００の非アクセス時には、ワード線ドライバ６００はワード線５０４を負極性ブーストずみ電圧Ｖ_ＳＳＢ２供給源に接続する。

次に、ワード線ドライバ６００の動作を説明する。メモリセル５００の非アクセス時には、行アドレスデコーダ６３０はＺ_Ｉ＃端子を正極性電源電圧（Ｖ_ＣＣ）供給源に接続する。Ｚ_Ｉ＃信号の電圧Ｖ_ＣＣによりＮＭＯＳトランジスタ６１１がオン状態になるとともにＰＭＯＳトランジスタ６０１がオフ状態になり、それによって負極性のブーストずみ電圧Ｖ_ＳＳＢ２をインバータ６１５の入力端子に印加する。インバータ６１５の中では、ＰＭＯＳトランジスタ６０２が負極性ブーストずみ電圧Ｖ_ＳＳＢ２に応答してオン状態になり、それによって電圧変換回路６２０の出力へのＺ_ＷＬ信号を正極性ブーストずみ電圧Ｖ_ＣＣＢ２にプルアップする。印加された負極性ブーストずみ電圧Ｖ_ＳＳＢ２に応答してＮＭＯＳトランジスタ６１２は急速にオフ状態になり、トランジスタ６０２および６１２から成るインバータ６１５にはＤＣ電流は流れなくなる。

出力ドライバ６１０の中では、ＰＭＯＳトランジスタ６０３が端子Ｚ_ＷＬへの正極性ブーストずみ電圧Ｖ_ＣＣＢ２に応答してオフ状態になる。その結果、出力ドライバ６１０を流れるＤＣ電流は零になる。一方、端子Ｚ_ＷＬへの正極性ブーストずみ電圧Ｖ_ＣＣＢ２に応答してＮＭＯＳトランジスタ６１３はオフ状態になる。その結果、ワード線５０４はＮＭＯＳトランジスタ６１３により負極性ブーストずみ電圧Ｖ_ＳＳＢ２にプルダウンされる。ワード線５０４への負極性ブーストずみ電圧Ｖ_ＳＳＢ２はメモリセル５００の中のＮＭＯＳアクセストランジスタ５０１のゲートに印加され、それによってトランジスタ５０１はオフ状態になる。上述のとおり、負極性ブーストずみ電圧Ｖ_ＳＳＢ２はパスゲートトランジスタ５０１のチャネル経由の電荷漏洩を最小にするように設定する。

ＮＭＯＳトランジスタ６１４も端子Ｚ_ＷＬへの正極性ブーストずみ電圧Ｖ_ＣＣＢ２に応答してオン状態になり、インバータ６１５の入力端子の電圧を電圧Ｖ_ＳＳＢ２にプルダウンするのを助長する。

メモリセル５００の非アクセス時には、行アドレスデコーダ６３０が端子Ｚ_Ｉを正極性電源電圧Ｖ_ＣＣ以下の電圧を受けるように接続する。端子Ｚ_Ｉ＃は正極性電源電圧Ｖ_ＣＣ供給源に接続されるので、ＰＭＯＳトランジスタ６０１はオフ状態になり、このトランジスタ６０１経由のＤＣ電流は零になる。したがって、メモリセル５００の非アクセス時には、サブスレッショルド漏洩または接合漏洩以外はワード線ドライバ６００を流れる直流電流はない。この状態では電力消費が避けられるので有利である。

メモリセル５００へのアクセス時（すなわち、読出し、書込みまたはリフレッシュ動作の期間中）には、行アドレスデコーダ６３０が端子Ｚ_Ｉ＃を接地電位（Ｖ_ＳＳ）を受けるように接続するとともに、端子Ｚ_Ｉを正極性電源電圧（Ｖ_ＣＣ）を受けるように接続する。ＮＭＯＳトランジスタ６１１のソースへの負極性ブーストずみ電圧Ｖ_ＳＳＢ２はＮＭＯＳトランジスタ６１１のスレッショルド電圧Ｖ_ＴＨＮ以下の電圧だけＮＭＯＳトランジスタ６１１のゲートへの接地電位Ｖ_ＳＳよりも低い。その結果、この状態ではＮＭＯＳトランジスタ６１１はオフになる。

端子Ｚ_Ｉ＃への接地電位Ｖ_ＳＳに応答してＰＭＯＳトランジスタ６０１は急速にオン状態になる。その結果、インバータ６１５の入力端子はＰＭＯＳトランジスタ６０１経由で正極性電源電圧Ｖ_ＣＣに向けてプルアップされる。なお、ＮＭＯＳトランジスタ６１４はトランジスタ６０１−６０３および６１１−６１３に対するドライブが比較的弱くなるように設計してある。一つの実施例では、ＮＭＯＳトランジスタ６１４は、ＰＭＯＳトランジスタ６０１のドライブ強度の少なくとも３分の１のドライブ強度を示すように設計してある。その結果、ＰＭＯＳトランジスタ６０１はインバータ６１５の入力端子を論理ハイの状態までプルアップする。このプルアップ動作は、ＮＭＯＳトランジスタ６１４がこの電圧を負極性ブーストずみ電圧Ｖ_ＳＳＢ２に向けて同時にプルダウンしようとするにも関わらず行われる。

インバータ６１５の入力端子への論理ハイの電圧に応答して、ＮＭＯＳトランジスタ６１２はオン状態になり（一方、ＰＭＯＳトランジスタ６０２はオフ状態になり）、それによって端子Ｚ_ＷＬには負極性ブーストずみ電圧Ｖ_ＳＳＢ２が供給される。その結果、負極性ブーストずみ電圧Ｖ_ＳＳＢ２がＮＭＯＳトランジスタ６１４のゲートに印加され、それによってこのトランジスタがオフ状態になり、インバータ６１５の入力端子が正極性の電源電圧Ｖ_ＣＣまでプルアップされ得るようにする。

端子Ｚ_ＷＬへの負極性ブーストずみ電圧Ｖ_ＳＳＢ２は出力ドライバ６１０の入力端子（すなわち、トランジスタ６０３および６１３のゲート）にも供給される。その結果、ＰＭＯＳトランジスタ６０３はオン状態になり、ＮＭＯＳトランジスタ６１３はオフ状態になり、ワード線５０４はＰＭＯＳトランジスタ６０３により正極性ブーストずみ電圧Ｖ_ＣＣＢ２にプルアップされる。ワード線５０４への正極性ブーストずみ電圧Ｖ_ＣＣＢ２をメモリセル５００の中のＮＭＯＳパスゲートトランジスタ５０１のゲートに加え、このトランジスタ５０１をオン状態にするとともにメモリ５００へのアクセスを可能にする。

メモリセル５００がアクセスを受けている間は、トランジスタ６０１−６０３および６１１−６１４にはＤＣ電流は流れない。したがって、メモリセル５００のアクセス期間中は、サブスレッショルド漏洩または接合漏洩を除き、ワード線ドライバ６００にはＤＣ電流は流れない。この状態では電力消費がないので電力節約が達成でき、有利である。

なお、図５の回路をｎ型基板上に形成した場合は、深いｐ型ウェル領域を形成でき、その場合はｐチャネルトランジスタ６０２および６０３をｎ型ウェル領域に形成し、そのｎ型ウェル領域を上記深いｐ型領域に形成する。ｎ型基板および多様なウェル領域へのバイアス電圧供給は上述の説明に従って行うことができよう。

いくつかの実施と関連づけてこの発明を上に説明してきたが、この発明がこれら実施例に限定されることはなく、当業者に自明の多様な変形が可能であることは認識されよう。したがって、この発明は特許請求の範囲の各請求項のみによって限定されるものである。

費用効率性能をさらに改善したＤＲＡＭの製造に利用できる。

慣用のロジックプロセスを用いて製造したＤＲＡＭセルの概略図。 慣用のワード線ドライバ回路の回路図。 この発明の一つの実施例によるワード線ドライバの回路図。 この発明の一つの実施例による図３のワード線ドライバの中のｐチャネルトランジスタおよびｎチャネルトランジスタの断面図。 この発明のもう一つの実施例による図３のワード線ドライバの中のｐチャネルトランジスタおよびｎチャネルトランジスタの断面図。 この発明の代替実施例によるワード線ドライバの回路図。

符号の説明

１００，５００ ＤＲＡＭセル
１０１，５０１ ｐチャネルＭＯＳトランジスタ
１０２，５０２ セルキャパシタ
１０３，５０３ ビット線
１０４，５０４ ワード線
１１０ ワード線ドライバ
３００，６００ ワード線ドライバ
３１０，６１０ 出力ドライバ
３１５，６１５ インバータ
３２０，６２０ 電圧変換回路
３３０，６３０ 行アドレスデコーダ
３１１，６１１ ｎチャネルトランジスタ
３０１，３０４ ｐチャネルトランジスタ
３０３，３０２ ｐチャネルトランジスタ
３１３，３１２ ｎチャネルトランジスタ

Claims (25)

1. メモリセルをドライブするためのワード線ドライバ回路であって、
   正極性ブーストずみ電圧、すなわち前記メモリセルのパスゲートトランジスタを通じたサブスレッショルド漏洩およびゲート誘発ドレーン低下（ＧＩＤＬ）漏洩の合計値を最小にするように選んだ第１の電圧だけ正極性電源電圧よりも高い正極性ブーストずみ電圧を受けるように構成した正極性ブーストずみ電圧端子と、
   負極性電源電圧よりもトランジスタスレッショルド電圧以上の電圧値だけ深い負極性の電圧値を有する負極性ブーストずみ電圧を受けるように構成した負極性ブーストずみ電圧端子と
   を含むワード線ドライバ回路。
2. 前記第１の電圧が、０．２ボルトと、前記メモリセルの前記パスゲートトランジスタの前記スレッショルド電圧の絶対値との間の値を有する請求項１記載のワード線ドライバ回路。
3. 前記負極性ブーストずみ電圧端子と前記メモリセルの前記パスゲートトランジスタとの間に接続したｎチャネルトランジスタであって、ｎ型ウェル領域の中に配置したｐ型ウェル領域に形成したｎチャネルトランジスタ
   をさらに含む請求項１記載のワード線ドライバ回路。
4. 前記正極性ブーストずみ電圧端子と前記メモリセルの前記パスゲートトランジスタとの間に接続したｐチャネルトランジスタ
   をさらに含む請求項３記載のワード線ドライバ回路。
5. 前記メモリセルが慣用のロジックプロセスで埋め込まれたＤＲＡＭセルを含む請求項１記載のワード線ドライバ回路。
6. 前記ＤＲＡＭセルが約１０フェムトファラッド（ｆＦ）以下の静電容量のキャパシタを含む請求項５記載のワード線ドライバ回路。
7. 前記メモリセルが慣用のロジックプロセスで埋め込まれた単一トランジスタスタティックランダムアクセスメモリ（１Ｔ ＳＲＡＭ）セルを含む請求項１記載のワード線ドライバ回路。
8. 前記正極性ブーストずみ電圧端子および前記負極性ブーストずみ電圧端子に接続され、前記メモリセルの前記パスゲートトランジスタのゲートに接続した出力端子を有する出力ドライバを含む請求項１記載のワード線ドライバ回路。
9. 前記出力ドライバの入力端子に接続した電圧変換回路をさらに含む請求項８記載のワード線ドライバ回路。
10. 前記パスゲートトランジスタ並びに前記出力ドライバおよび電圧変換回路の中のすべてのトランジスタが同じ厚さのゲート絶縁膜を有する請求項９記載のワード線ドライバ回路。
11. セルキャパシタに接続したｐチャネルパスゲートトランジスタを含むメモリセルと、
    深いｎ型ウェル領域の中に配置したｐ型ウェル領域に形成したｎチャネルトランジスタを含むワード線ドライバと、
    前記ｎチャネルトランジスタのドレーンを前記ｐチャネルパスゲートトランジスタのゲートに接続するワード線と
    を含む回路。
12. 前記ｐ型ウェル領域および前記ｎチャネルトランジスタのソースに負極性ブーストずみ電圧を供給するように構成した負極性ブーストずみ電圧供給源をさらに含む請求項１１記載の回路。
13. 前記負極性ブーストずみ電圧が、前記ｐチャネルパスゲートトランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い請求項１２記載の回路。
14. 接地電位以上の電圧を前記深いｎ型領域に供給するように構成した電圧供給源をさらに含む請求項１２記載の回路。
15. 前記深いｎ型ウェル領域がｐ型基板の中に形成されており、前記接地電位供給源が前記ｐ型基板に接続されている請求項１４記載の回路。
16. 正極性のブーストずみ電圧を前記深いｎ型ウェル領域に供給するように構成した正極性ブーストずみ電圧供給源をさらに含む請求項１２記載の回路。
17. 前記ワード線ドライバが、ｎ型ウェル領域内に形成され前記ワード線に接続したドレーンを有するｐチャネルトランジスタをさらに含む請求項１２記載の回路。
18. 前記ｎ型ウェル領域および前記ｐチャネルトランジスタのソースに正極性ブーストずみ電圧を供給するように構成した正極性ブーストずみ電圧供給源をさらに含む請求項１７記載の回路。
19. 前記正極性ブーストずみ電圧が正極性電源電圧よりも高く、前記ｐチャネルパスゲートトランジスタを通じたサブスレッショルド漏洩およびＧＩＤＬ漏洩の合計値を最小にするように選んだ値を有する請求項１８記載の回路。
20. 前記ｐチャネルトランジスタのゲートおよび前記ｎチャネルトランジスタのゲートに接続した出力端子を有し、前記正極性ブーストずみ電圧および前記負極性ブーストずみ電圧を受けるように接続したインバータをさらに含む請求項１８記載の回路。
21. 前記正極性ブーストずみ電圧供給源と前記インバータの入力との間に接続したｐチャネルトランジスタをさらに含む請求項２０記載の回路。
22. 前記インバータの入力を前記正極性ブーストずみ電圧供給源または接地電位供給源に接続する手段をさらに含む請求項２１記載の回路。
23. 前記メモリセルおよび前記ワード線ドライバと同じチップの上に形成した複数のロジックトランジスタをさらに含む請求項１１記載の回路。
24. 前記セルキャパシタの静電容量が約１０フェムトファラッド（ｆＦ）以下である請求項１１記載の回路。
25. 前記パスゲートトランジスタおよび前記ｎチャネルトランジスタのゲート絶縁膜の厚さが互いに等しい請求項１１記載の回路。

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