KR20150053930A - 반도체 장치 - Google Patents
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Abstract
본 발명의 반도체 장치는, 반도체 기판상에 형성되는 메모리 셀 영역, 메모리 셀 영역의 주위에 형성된 주변 회로 영역, 반도체 기판상에 형성된 홈부에 매립되어 형성된 매립 배선, 및 메모리 셀 영역 및 주변회로 영역의 상층에 형성된 상부 배선을 가지고, 주변 회로 영역 내의 주변 회로와 상부 배선이 매립 배선을 통해서 접속된다.
Description
본 발명은 반도체 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 장치의 미세화의 진전에 수반해서 발생하는 문제 중 하나로, 메모리 셀 등을 구성하는 MOS(Metal Oxide Semiconductor) 트랜지스터의 채널 길이가 짧아지고, 단채널 효과의 억제가 곤란해진다는 문제가 있다.
특허문헌 1(특개2011-129566호)에는, 메모리 셀이 배치되는 메모리 셀 영역 내의 반도체 기판에 홈부를 마련하고, 그 홈부의 내벽면에 게이트 절연막을 형성하고, 그 게이트 절연막 상에 게이트 전극 재료를 매립해서 게이트 전극을 형성하고, 그 게이트 전극을 워드선으로 사용하는 기술이 개시되어 있다. 이 기술에 의하면, 홈부의 표면이 채널로서 이용되기 때문에, 미세화에 수반하는 채널 길이의 평면 방향의 치수 축소분을 홈부의 깊이 방향의 치수 확대로 보상할 수 있고, 단채널 효과를 억제할 수 있다.
반도체 장치에 있어서는, 일반적으로, 반도체 기판 상에 메모리 셀과, 메모리 셀로의 정보의 기입, 독출 등을 수행하기 위한 주변회로가 형성된다. 주변회로는, 메모리 셀이 형성되는 메모리 셀 영역의 주위에 형성된다. 또한 메모리 셀 영역 및 주변회로가 형성되는 주변회로영역의 상층에는, 상부 배선이 형성된다. 또한, 상부 배선으로서는, 주변회로에 전원(VDD, VSS)을 공급하기 위한 전원 배선이나 신호를 전달하기 위한 신호전달용 배선 등이 있다.
반도체 장치의 미세화의 진전에 따라서 발생하는 다른 문제로서, 상부 배선의 배선 에리어(area)의 확보가 곤란하다는 문제가 있다. 주변회로에의 전원공급이나 신호전달을 위해서는, 보통 그 주변회로 근방까지 상부 배선을 둘러치는 것이 수행된다. 예를 들면 칩 상의 패드에 공급된 전원전압이 메쉬 형상의 상부 배선에 의해 공급되고 있을 경우, 그 전원의 공급을 필요로 하는 회로소자에는, 하층 배선을 둘러쳐서 상부 배선과의 콘택이 취해진다. 한편, 반도체 장치의 미세화의 진전에 따라 칩 면적이 축소되면, 주변회로 근방까지 상부 배선을 둘러치기 위한 배선 에리어도 축소가 요구되게 된다. 특허문헌 1에 개시된 기술에 있어서는, 단채널 효과를 억제하면서, 소자 면적을 축소할 수 있지만, 상술한 상부 배선의 배선 에리어의 축소에 관해서는 고려되어 있지 않다.
본 발명의 일측면에 의한 반도체 장치는, 메모리 셀 어레이가 형성되는 메모리 셀 영역; 주변회로가 형성되는 주변회로영역; 반도체 기판에 매립되어서 형성된 복수의 매립 배선과; 및 상기 메모리 셀 영역 및 상기 주변회로영역보다도 상층의 상부 배선층에 형성된 상부 배선을 가지고, 상기 복수의 매립 배선은, 상기 메모리 셀 어레이의 행에 대응해서 형성되고, 상기 복수의 매립 배선 중 일부는 워드선으로서 사용되고, 상기 워드선으로서 사용되는 매립 배선 이외의 매립 배선은, 상기 상부 배선과 상기 주변회로 내의 주변회로를 접속하는 더미 워드선으로서 사용된다.
본 발명의 다른 측면에 의한 반도체 장치는, 메모리 셀 어레이가 형성되는 메모리 셀 영역; 주변회로가 형성되는 주변회로영역; 반도체 기판에 매립되어서 형성된 복수의 매립 배선; 및 상기 메모리 셀 영역 및 상기 주변회로영역보다도 상층의 상부 배선층에 형성된 상부 배선을 가지고, 상기 복수의 매립 배선은, 상기 메모리 셀 어레이의 행에 대응해서 형성되고, 상기 복수의 매립 배선 중, 상기 메모리 셀 영역 내의 제1 영역에 형성된 매립 배선은, 워드선으로서 사용되고, 상기 메모리 셀 영역 내의 상기 제1 영역 이외의 제2 영역에 형성된 매립 배선은, 상기 상부 배선과 상기 주변회로 내의 주변회로를 접속하는 더미 워드선으로서 사용된다.
본 발명의 또 다른 측면에 의한 반도체 장치는, 반도체 장치로서, 메모리 셀 영역 내의 반도체 기판에 매립되어 형성되고, 워드선으로서 사용되는 제1 매립 배선; 및 상기 반도체 기판에 매립되어 형성되고, 상기 반도체 장치 내의 회로를 동작시키기 위한 배선으로서 사용되는 제2 매립 배선을 갖는다.
본 발명에 의하면, 반도체 기판에 매립하도록 해서 형성된 매립 배선을 상부 배선의 대용으로 하고, 매립 배선을 통해서 주변회로와 상부 배선을 접속함으로써 상부 배선을 둘러칠 필요가 없어지고, 상부 배선의 배선 에리어를 축소할 수 있다.
도 1은, 본원 발명자가 사전에 검토한 반도체 장치의 레이아웃 구성을 나타내는 도면이다.
도 2는, 도 1에 나타내는 메모리 셀 영역의 상면도이다.
도 3a는, 도 2에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 3b는, 도 2에 나타내는 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 4는, 본 발명의 제1 실시형태의 반도체 장치의 개략적인 구성을 나타내는 도면이다.
도 5는, 본 발명의 제1 실시형태의 반도체 장치의 레이아웃 구성을 나타내는 도면이다.
도 6은, 도 5에 나타내는 더미 영역 근방의 상면도이다.
도 7a는, 도 6에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 7b는, 도 6에 나타내는 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 8은, 도 5에 나타내는 반도체 장치에 있어서의 레이아웃 구성의 일례를 나타내는 도면이다.
도 9a는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 9b는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 9c는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 10은, 본 발명의 제2 실시형태의 반도체 장치에 있어서의 더미 영역 근방의 상면도이다.
도 11은, 도 10에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 2는, 도 1에 나타내는 메모리 셀 영역의 상면도이다.
도 3a는, 도 2에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 3b는, 도 2에 나타내는 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 4는, 본 발명의 제1 실시형태의 반도체 장치의 개략적인 구성을 나타내는 도면이다.
도 5는, 본 발명의 제1 실시형태의 반도체 장치의 레이아웃 구성을 나타내는 도면이다.
도 6은, 도 5에 나타내는 더미 영역 근방의 상면도이다.
도 7a는, 도 6에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 7b는, 도 6에 나타내는 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다.
도 8은, 도 5에 나타내는 반도체 장치에 있어서의 레이아웃 구성의 일례를 나타내는 도면이다.
도 9a는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 9b는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 9c는, 도 5에 나타내는 반도체 장치에 있어서의 상부 배선의 배선예의 일례를 나타내는 도면이다.
도 10은, 본 발명의 제2 실시형태의 반도체 장치에 있어서의 더미 영역 근방의 상면도이다.
도 11은, 도 10에 나타내는 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다.
이하에 본 발명을 실시하기 위한 형태에 대해서 도면을 참조해서 설명한다.
(제1 실시형태)
우선 본원 발명자들이 사전에 검토한, 반도체 기판에 매립된 게이트 전극을 워드선으로서 이용한 반도체 장치의 구성을, 사전 검토예로 해서 이하 도 1∼3을 이용하여 설명한다.
도 1은, 사전 검토예의 반도체 장치의 레이아웃 구성을 나타내는 도면이다.
도 1에 나타내는 바와 같이, 사전 검토예의 반도체 장치는, 메모리 셀이 형성되는 메모리 셀 영역(101)과, 메모리 셀 영역(101)의 주위에 배치된 로우(row)제어계 회로영역(102) 및 컬럼(column)제어계 회로영역(103)을 갖는다. 로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)은, 메모리 셀에의 정보의 기입, 독출 등을 수행하기 위한 주변회로가 형성되는 주변회로영역이다. 메모리 셀 영역(101)의 블록은, 동일한 로우제어계 회로영역(102)에 배치된 주변회로 및 동일한 컬럼제어계 회로영역(103)에 배치된 주변회로에 의한 제어에 의해 동작된다. 이 블록은 메모리 매트 등이라 불리는 경우가 있다.
메모리 셀 영역(101)에는, X방향(행 방향, 로우방향)으로 연장되는 복수의 워드선(미도시)과, Y방향(열방향, 컬럼방향)으로 연장되는 복수의 비트선(미도시)이 형성되어 있다. 또한 메모리 셀 영역(101)에는, 각 워드선과 각 비트선과의 교점에 메모리 셀이 형성되고, 메모리 셀이 행렬 형상(어레이 형상)으로 형성되어 있다. 한 쌍의 워드선과 비트선을 선택함으로써, 하나의 메모리 셀에 액세스할 수 있다. 이러한 메모리 셀의 배치는 메모리 셀 어레이라 불린다.
로우제어계 회로영역(102)은, 메모리 셀 영역(101)의 X방향의 단부에 대향해서 형성되어 있다. 로우제어계 회로영역(102)에는, 예를 들면 서브 워드 드라이버, 메인 워드 드라이버 등의 주변회로가 배치되어 있다.
컬럼제어계 회로영역(103)은, 메모리 셀 영역(101)의 Y방향의 단부에 대향해서 형성되어 있다. 컬럼제어계 회로영역(103)에는, 예를 들면 센스 앰프, Y스위치, 프리차지 회로 등의 주변회로가 배치되어 있다.
메모리 셀 영역(101) 및 주변회로영역(로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103))의 상층(상부 배선층)에는, 상부 배선(104)이 형성되어 있다. 상부 배선(104)은, 주변회로에 전원(VDD, VSS)을 공급하기 위한 전원 배선이나, 기억 정보 및 제어신호를 전달하기 위한 신호전달용 배선 등이다. 또한 도 1에 있어서는, 명확성을 위해서, 상부 배선(104)에는 해칭을 붙이고 있다. 또한 도 1에 있어서는, 상부 배선층 중, X방향으로 연장되는 배선을 구비한 층만을 기재하고 있지만, 그 상하에 형성된 다른 층에는, Y방향으로 연장되는 배선을 구비한 층이나, 양방향으로 둘러쳐진 배선을 구비한 층 등도 형성되어 있다. 이와 같은 상부 배선은, 동층에 배선되는 경우도 있고, 다층으로 나누어 형성되는 경우도 있다. 상하층의 배선을 서로 전기적으로 접속할 필요가 있는 경우에는, 전기적으로 접속하는 배선이 형성된 배선층 사이의 층의, 전기적으로 접속하는 배선의 교점에 해당하는 위치에 도체 플러그(비어 플러그)가 형성되고, 이 도체 플러그(비어 플러그)를 통해서 배선끼리 서로 접속된다. 기판 표면에 형성된 회로소자나 배선(예컨대 게이트 배선이나 워드선, 비트선 등)과 상부 배선을 전기적으로 접속할 필요가 있는 경우에는, 해당 배선층과 기판면 사이의 층에 도체 플러그(콘택 플러그)가 형성되고, 이 도체 플러그(콘택 플러그)를 통해서 기판 표면에 형성된 회로소자나 배선과 상부 배선이 서로 접속된다.
도 1에 나타나 있는 바와 같이, 상부 배선층에 형성된 배선(104)은, X방향으로 연장되고, Y방향으로 소정의 간격으로 배치된, 소위 라인 앤드 스페이스(L/S)구조로 되어 있다. 동(同)형상 등(等)주기의 L/S구조는, 포토리소그래피나 에칭 등에 의해 형성하기 쉽고, 미세 패턴에 적합하다.
도 2는, 도 1에 나타내는 메모리 셀 영역의 상면도이다. 또한 도 2에 있어서는, 상부 배선에 대해서는 기재를 생략하고 있다. 또한 도 2에 있어서는, 각 구성을 구별하고, 도면을 명확하게 하기 위해서, 각 구성에 해칭을 붙이고 있다.
반도체 기판 상에는, 얕은 홈형(STI: Shallow Trench Isolation형)의 소자 분리부(201)에 의해 둘러싸인 복수의 활성영역(202)이 형성되어 있다. 또한 복수의 활성영역(202)과 교차하도록, X방향으로 연장되는 복수의 게이트 전극(203)이 형성되어 있다. 이 게이트 전극(203)은, 워드선으로서 이용되기 때문에, 이하에서는 워드선(203)이라고 칭한다. 본 사전 검토예에서는, 1개의 활성영역(202)에, 2개의 워드선(203)이 교차하도록 형성된 구조를 예시한다. 또한 활성영역(202)과 워드선(203)은 직교하지 않고, 비스듬히 교차된 구조를 예시한다.
워드선(203)은, 콘택 플러그(204)을 통하여, 상부 배선층의 배선(미도시)과 접속되고, 이 배선을 통해서 로우제어계 회로영역(102) 내의 주변회로와 접속되어 있다. 예를 들면 워드선(203)은, 로우제어계 회로영역(102) 내의 주변회로 중 서브 워드 드라이버와 접속되고, 서브 워드 드라이버나 메인 워드 드라이버 등의 제어를 받는다. 즉, 워드선(203)은, 메모리 셀에의 정보의 기입이나 독출에 따라서, 서브 워드 드라이버 등에 의해 활성화된다.
비트선(205)은, Y방향으로 연장되고, 활성영역(202) 및 워드선(203)과 교차되게 형성되어 있다. 본 사전 검토예에서는, 활성영역(202)과 비트선(205)은 직교하지 않고, 비스듬히 교차된 구조를 예시한다. 또한 워드선(203)과 비트선(205)은 직교된 구조를 예시한다. 비트선(205)은, 콘택 플러그(206)를 통하여, 상부 배선층의 배선(미도시)과 접속되고, 이 배선을 통해서 컬럼제어계 회로영역(103) 내의 주변회로와 접속된다. 예를 들면 비트선(205)은, 컬럼제어계 회로(103) 내의 주변회로 중 Y스위치와 접속되고, 센스 앰프나 프리차지회로 등의 제어를 받는다.
도 3a는, 도 2의 A-A'선을 따라 화살표 방향으로 본 요부 단면도이다. 또한 도 3b는, 도 2의 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다. 도3a, 3b에 있어서, 도 1, 2와 동일한 구성에 관해서는 동일한 부호를 붙이고 있다.
도 3a, 3b에 나타내는 바와 같이, 반도체 기판(301) 상에 형성된 얕은 홈을 산화 실리콘이나 질화 실리콘 등의 절연물로 매립한, 소위 STI구조의 소자분리부(201)가 형성되어 있다. STI구조의 소자분리부(201)는, 기판 주면의 소정의 영역을 구획하도록 둘러싸서 형성되어 있다. 소자분리부(201)에 의해 둘러싸인 영역에는 회로소자 등이 형성된다. 소자분리부(201)에 의해 구획된 영역은, 활성영역(202)이라고 칭해진다.
활성영역(202) 내에는, 반도체 기판에 홈부(302)가 형성되어 있다. 홈부(302)의 내벽면에는, 게이트 절연막(303)이 형성되어 있다. 게이트 절연막(303)을 통하여 홈부(302) 내에 도체막(308)이 매설되어 있다. 이와 같이, 본 사전 검토예에서는, 반도체 기판(301)에 매립되도록 해서, 금속부(Metal), 절연부 (Insulator), 반도체부(Semiconductor)로 이루어지는 MIS구조가 형성되어 있다. 이 MIS구조가, MIS트랜지스터의 주요부를 구성하고 있다. 바꿔 말하면, 반도체 기판(301)에 매립하도록 해서 MIS트랜지스터의 게이트 구조가 형성되어 있다. 전술한 바와 같이, 메모리 셀 어레이에 있어서의 트랜지스터의 게이트는 워드선으로서 기능하기 때문에, 본 사전 검토예에서는, 반도체 기판(301)에 매립하도록 워드선(203)이 구성되어 있다. 게이트 절연막(303)은, 예를 들면 산화 실리콘이나 질화 실리콘, 산질화 실리콘 등의 절연막에 의해 형성된다. 또한 도체막(308)은, 예를 들면 텅스텐이나 질화 텅스텐, 도전성 폴리실리콘(다결정 실리콘이라고도 함) 등의 도체막(금속)에 의해 형성된다.
반도체 기판(301)의 표면은 층간 절연막(304)에 의해 덮여 있다. 바꿔 말하면, 반도체 기판(301)에 형성된 상기 구성(소자분리부(201), 활성영역(202) 및 워드선(203) 등)을 덮도록 해서, 층간 절연막(304)이 형성되어 있다. 층간 절연막(304)은, 산화 실리콘이나 질화 실리콘 등에 의해 형성되고, 층간 절연막(304)의 상하의 구성을 서로 절연하고 있다. 그리고, 본 사전 검토예에서는, 층간 절연막(304) 상에 비트선(205)이 형성되어 있다. 비트선(205)은, 예를 들면 도전성 폴리실리콘이나 금속 등에 의해 형성되어 있다. 층간 절연막(304)은, 원하는 부분에 구멍이 마련되어 있다. 층간 절연막(304)에 마련된 구멍에 의해, 층간 절연막(304)의 상부의 구성과 층간 절연막(304)의 하부의 구성과의 접속이 가능해진다. 본 사전 검토예에서는, 활성영역(202)을 덮는 층간 절연막(304)의 일부에 구멍이 마련되고, 이 구멍이 마련된 부분에서 비트선(205)과 메모리 셀이 접속된 구성을 예시하고 있다.
또한 비트선(205) 상에는, 다층 배선층을 구성하는 하부 배선층(305)이나 상부 배선층(307)이 형성되어 있다. 도 3a, 3b에 있어서는, 하부 배선층(305)의 중간층을 생략하고 있다. 다층 배선층에서는, 층간 절연막(306) 안에, 배선이나 플러그(예를 들면 비트선(205), 콘택 플러그(204), 배선(104) 등)가 형성되어 있다. 또한 하부 배선층(305)에는, 용량 소자(미도시)가 포함되어 있어도 무방하다.
상부 배선층(307)에 있어서는, 층간 절연막(306)을 통하여 X방향으로 연장되는 상부 배선(104X)이나 Y방향으로 연장되는 상부 배선층(104Y)이 형성되어 있다.
본 사전 검토예의 반도체 장치에서는, 도 1에서 설명한 바와 같이, 메모리 셀 영역(101)이나 주변회로영역(102, 103) 상에 배치된 L/S구조의 상부 배선(104)에 의해, 전원이나 신호가 전달되고 있다. 반도체 장치의 미세화의 요구에 따라서, 이러한 전달 배선에 있어서도, L(배선)/S(배선 간격) 각각의 치수를 작게 하거나, 소자 레이아웃의 고안에 의해 배선 거리를 가장 짧게 하려는 시도가 이루어지고 있다. 그러나 추가 미세화의 요구에 응할 필요가 있다.
따라서, 본 발명의 제1 실시형태의 반도체 장치의 구성에 대해서, 도 4∼7을 이용하여 설명한다.
우선, 본 실시형태의 반도체 장치의 개략적인 구성에 대해서, 도 4를 이용하여 설명한다.
도 4는, 본 실시형태의 반도체 장치의 개략적인 구성을 나타내는 레이아웃도이다. 또한, 이하에서는 도 1에서 도 3과 동일한 구성에 관해서는 동일 부호를 붙이고, 설명을 생략한다. 또한 상면도인 도 4에 있어서, 도면의 명확성을 위해서, 일부의 구성에 관해서는 해칭을 붙이고 있다.
도 4에 나타내는 바와 같이, 본 실시형태의 반도체 장치는, 메모리 셀 어레이가 형성되는 메모리 셀 영역(101)과, 메모리 셀 영역(101)의 주위에 배치된 로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)을 갖는다. 로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)은, 메모리 셀에의 정보의 기입, 독출 등을 수행하기 위한 주변회로가 형성되는 주변회로영역이다.
또한 메모리 셀 영역(101) 및 주변회로영역(로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103))의 상층에, 주변회로를 동작시키기 위한 배선인 상부 배선(104)이 형성되어 있다. 상부 배선(104)으로서는, 주변회로에 전원을 공급하기 위한 전원 배선이나, 기억 정보 및 제어신호를 전달하기 위한 신호전달용 배선 등이 있다. 또한, 도 4에 있어서는, 상부 배선층 중, Y방향으로 연장되는 배선을 구비한 층만을 기재하고 있다. 그러나 이 층의 상하에는, X방향으로 연장되는 배선을 구비한 층이나, 양방향으로 둘러쳐진 배선을 구비한 층 등도 형성되어 있다.
또한 본 실시형태의 반도체 장치에 있어서는, X방향(행 방향, 로우방향)으로 연장되고, 반도체 기판에 매립된 복수의 매립 배선(401)이 형성되어 있다.
여기에서, 복수의 매립 배선(401)은 각각, 메모리 셀 영역(101) 내의 메모리 셀 어레이의 행에 대응해서 형성되어 있다. 복수의 매립 배선(401) 중, 메모리 영역(101) 내의 소정의 영역(402)에 형성된 매립 배선(401-1)은, 로우제어계 회로영역(102) 내의 주변회로(서브 워드 드라이버)와 접속되고, 워드선(203)으로서 사용된다. 또한, 메모리 셀 영역(101) 내의 소정의 영역(402)에 형성된 매립 배선(401)과 로우제어계 회로영역(102) 내의 주변회로는, 상부 배선(104)이 형성된 상부 배선층보다도 하층의 하부 배선층에 형성된 하부 배선이나 콘택 플러그 등을 통해서 접속된다. 도 4에 있어서는, 매립 배선(401-1)과 로우제어계 회로영역(102)내의 주변회로를 접속하기 위한 구성에 대해서는 기재를 생략하고 있다.
또한 복수의 매립 배선(401) 중, 메모리 셀 영역(101) 내의 영역(402) 이외의 영역(403)에 형성된 매립 배선(401-2)은, 상부 배선(104)과 주변회로영역(로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)) 내의 주변회로(404)를 접속하는 배선(더미 워드선)으로서 사용된다. 또한, 상부 배선(104)과 더미 워드선과의 접속, 또한 더미 워드선과 주변회로(404)와의 접속의 상세에 대해서는 후술한다.
상술한 바와 같이, 상부 배선(104)은, 주변회로에 전원을 공급하기 위한 전원 배선이나, 기억 정보 및 제어신호를 전달하기 위한 신호전달용 배선 등의, 주변회로를 동작시키기 위한 배선이다. 상부 배선(104)과 주변회로(404)가 더미 워드선(매립 배선(401-2))을 통해서 접속됨으로써, 상부 배선(104)으로부터 매립 배선(401-2)을 통하여, 주변회로(404)에 전원이 공급되거나, 주변회로(404)에 기억 정보나 제어신호가 전달되거나 한다. 즉, 더미 워드선(매립 배선(401-2))은, 주변회로(404)를 동작시키기 위한 배선으로서 사용된다.
이와 같이 본 실시형태의 반도체 장치는, 메모리 셀 영역(101), 주변회로영역(로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)), 메모리 셀 영역(101) 내의 메모리 셀 어레이의 행에 대응해서, 반도체 기판에 매립되어서 형성된 복수의 매립 배선(401), 및 상부 배선(104)을 가지고 있다. 게다가 본 실시형태의 반도체 장치에 있어서는, 복수의 매립 배선(401) 중 일부의 매립 배선(401-1)은 워드선으로서 사용되고, 매립 배선(401-1) 이외의 매립 배선(401-2)은, 상부 배선(104)과 주변회로영역 내의 주변회로(404)를 접속하는 배선(더미 워드선)으로서 사용된다.
즉, 본 실시형태의 반도체 장치는, 메모리 셀 영역(101), 주변회로영역(로우제어계 회로영역(102) 및 컬럼제어계 회로영역(103)), 메모리 셀 영역(101) 내의 메모리 셀 어레이의 행에 대응해서, 반도체 기판에 매립되어 형성된 복수의 매립 배선(401), 및 상부 배선(104)을 가지고 있다. 게다가 본 실시형태의 반도체 장치에 있어서는, 메모리 셀 영역(101) 내의 제1 영역으로서의 영역(402)에 형성된 매립 배선(401-1)은, 워드선으로서 사용되고, 메모리 셀 영역(101) 내의 제1 영역 이외의 영역인 제2영 역으로서의 영역(403)에 형성된 매립 배선(401-2)은, 상부 배선(104)과 주변회로영역 내의 주변회로(404)를 접속하는 배선(더미 워드선)으로서 사용된다.
또한 바꿔 말하면, 본 실시형태의 반도체 장치는, 메모리 셀 영역(101) 내의 반도체 기판에 매립되어 형성되고, 워드선으로서 사용되는 제1 매립 배선으로서의 매립 배선(401-1)과, 반도체 기판에 매립되어 형성되고, 반도체 장치 내의 회로인 주변회로(404)를 동작시키기 위한 배선으로서 사용되는 제2 매립 배선으로서의 매립 배선(401-2)을 갖는다.
이하 본 실시형태의 반도체 장치의 구성의 상세에 대해서 도 5에서 도 7을 이용하여 설명한다.
도 5는, 본 실시형태의 반도체 장치의 레이아웃 구성을 나타낸 도면이다. 도 6은, 도 5에서의 메모리 셀 영역으로서, 특히, Y방향에 있어서의 매트 단부 주변을 나타낸 상면도이다. 도 7a는, 도 6의 A-A'선을 따라 화살표 방향으로 본 요부 단면도, 도 7b는, 도 6의 B-B'선을 따라 화살표 방향으로 본 요부 단면도이다. 또한, 상면도인 도 5, 6에 있어서, 도면을 명확하게 하기 위해서, 일부 구성에 대해서 해칭을 붙이고 있다.
본 실시형태의 반도체 장치에서는, 도 5, 6에 나타내는 바와 같이 메모리 셀 영역(101)의 Y방향의 단부에 위치하는 활성영역(202)에 배치된 메모리 셀 행을, 정보의 기입을 수행하지 않는 더미 셀 행으로서 설정한다. 바꿔 말하면, 메모리 셀 영역(101)의 Y방향의 단부로부터 메모리 셀 영역(101)의 안쪽을 향해서 소정 폭(1개의 활성영역만큼의 폭)을 가지고, X방향으로 연장되는 영역을, 더미 영역(501)으로서 설정한다. 더미 영역(501)은, 도 4에 있어서의, 제2 영역으로서의 영역(403)에 대응한다. 더미 영역(501)에 속하는 메모리 셀에는 정보의 기입을 수행하지 않는다. 그 때문에 더미 영역(501)에 형성되고, 더미 셀 행에 대응해서 마련된 워드선(이하, 더미 워드선(207)이라 칭함)의 로우제어계 회로영역(102) 내의 주변회로와의 접속 상태는, 다른 워드선(203)과 다르다. 예를 들면 더미 워드선(207)은, 서브 워드 드라이버에 접속되지 않고, 서브 워드 드라이버의 제어를 받지 않는 구조로 되어 있다. 그 이외의 더미 워드선(207)의 구성은, 다른 워드선(203)과 같다. 즉, 더미 워드선(207)도, 워드선(203)과 동일하게, 반도체 기판에 형성된 X방향으로 연장되는 홈부(203)를, 게이트 절연막(303)을 통하여 도체막(308)에 의해 매립하도록 해서 형성되어 있다. 전술한 바와 같이, 본 실시예에서는 하나의 활성영역(202)에 배치되는 워드선은 2개이므로, 메모리 셀 영역(101)의 Y방향의 단부로부터 2개의 워드선이 더미 워드선(207)이 된다.
메모리 셀 영역(101)의 Y방향의 단부에서는, L/S구조의 워드선(203)의 주기성이 도중에 끊기게 된다. 일반적으로 포토리소그래피법이나 에칭법 등에 의해 형성하는 L/S구조는, 그 주기성이 도중에 끊기는 패턴 단부에 있어서 패터닝 불균일이 일어나기 쉽다. 예를 들면 패턴이 가늘어지거나 굵어지기 쉽다. 패턴이 가늘어진 경우에는 저항의 증대가 염려된다. 또한 패턴이 굵어진 경우에는 피치의 감소(추가적으로는 배선간 단락)가 염려된다. 따라서 본 실시형태와 같이, 주기적으로 형성된 워드선의 패턴 중, 단부에 형성된 패턴을 더미라고 함으로써 패터닝 불균일의 영향에 의한 불량의 발생을 저감할 수 있다. 바꿔 말하면, 주기적으로 형성된 워드선의 패턴 중, 단부에 형성된 패턴을 더미라 함으로써, 패터닝 불균일에 의한 회로의 다른 구성요소에의 영향을 저감할 수 있다. 더 구체적으로는, 메모리 셀 영역(101)의 Y방향의 단부에 있어서의 워드선(203)을 더미 워드선(207)이라 함으로써, 패터닝 불균일의 영향을 해당 더미 워드선(207)이 흡수하고, 워드선(203)에 영향이 미치는 것을 막을 수 있다.
그리고 본 실시형태에 있어서는, 더미 영역(501)에 형성된 더미 워드선(207)을 상부 배선의 대용으로서 이용한다. 즉, 더미 워드선(207)을 상부 배선과 주변회로를 접속하기 위한 배선으로서 사용한다.
도 7b에 나타내는 바와 같이, 더미 영역(501)에 형성된 더미 워드선(207)이, 콘택 플러그(204)를 통하여 상부 배선(105X)과 접속된다. 예를 들면 더미 워드선(207)을 도 3b에 나타낸 X방향으로 연장되는 상부 배선(104X)의 대용으로서 이용한 경우, 상부 배선(104X)이 불필요해지고, 상부 배선층(307)에 배선이 비는 영역(701)이 생긴다. 이러한 빈 영역(701)에 다른 배선을 채움으로써 배선층의 공간 절약을 실현할 수 있다. 또한 배선이 비는 영역(701)을 유효하게 이용할 수도 있다. 배선이 비는 영역(701)의 이용 방법의 예에 대해서는 나중에 도 9를 이용하여 설명한다.
도 8은, 본 실시형태의 반도체 장치의 레이아웃 구성의 일례를 나타내는 도면이다. 또한, 도 8에 있어서는, 도면의 명확성을 위해서, 일부 구성에 대해서 해칭을 붙이고 있다.
도 8에 있어서는, 컬럼제어계 회로영역(103) 내의 웰(well)급전부(801)에, Y방향으로 연장되는 상부 배선(802)으로부터 급전하는 경우를 예로 해서 설명한다. 일반적으로, 반도체 기판 상에 있어서 각종 회로소자가 배치되는 활성영역은, 소자의 전기적 극성 등의 특성 상, 모두 같은 구조로 하면 되는 것은 아니다. 그 때문에 원하는 불순물 농도의 반도체 영역이 웰로서 형성된다. 그리고, 웰 자체의 전위를 고정하기 위해서, 급전이 필요 시 되는 경우가 있다. 웰 급전부는, 소자의 레이아웃의 제약의 관계 때문에 임의로 배치하는 것은 어렵다. 따라서, 도 8과 같이, 급전하기 위한 배선(802)이 지나고 있는 장소와, 웰 급전부(801)의 장소가 멀어지게 되는 경우가 있다. 이 경우, 상부 배선(802)으로부터 웰(801)의 근방까지 배선을 둘러치고, 둘러친 배선과 웰 급전부(801)를 비어 플러그나 콘택 플러그 등을 통해서 접속할 필요가 있다.
여기에서, 본 실시형태에 있어서는, 더미 워드선(805) (207)을 통하여 웰 급전부(801)와 상부 배선(802)을 접속함으로써, 상부 배선의 둘러침을 생략할 수 있다. 구체적으로는, 상부 배선(802)과 하부 배선층에 형성된 제1 하부배선으로서의 텅스텐 배선(803)을 비어 플러그(804)를 통해서 접속하고, 텅스텐 배선(803)과 더미 워드선(805)의 일단부를 콘택 플러그(806)를 통해서 접속한다. 게다가 더미 워드선(805)의 타단부와 하부 배선층에 형성된 제2 하부배선으로서의 텅스텐 배선(807)을 비어 플러그(808)를 통해서 접속하고, 텅스텐 배선(807)과 웰 급전부(801)를 비어 플러그(809)를 통해서 접속한다. 이렇게 함으로써 X방향으로 상부 배선을 둘러치지 않고, 웰 급전부(801)에 상부 배선(802)으로부터 급전할 수 있다. 특히 컬럼제어계 회로영역(103)은, 보통 메모리 매트의 비트선 방향의 외측에 배치되고, 즉 더미 워드선을 따라서 그 옆에 배치되기 때문에, 컬럼제어계 회로영역(103) 중의 웰 급전부(801)에의 둘러침 배선으로써, 더미 워드선은 적합하다.
이와 같이 본 실시형태의 반도체 장치에 의하면, 더미 영역(501)에 형성된 제2 매립 배선으로서의 매립 배선(더미 워드선)을 상부 배선의 대용으로 하고, 더미 워드선을 통하여 주변회로와 상부 배선을 접속한다.
그 때문에 주변회로 근방으로의 상부 배선의 둘러침을 생략할 수 있다. 따라서 상부 배선의 배선 에리어를 축소하고, 상부 배선의 배선이 비는 영역을 생기게 할 수 있다. 이에 따라 배선층의 공간을 절약할 수 있고, 배선층의 레이아웃을 미세화할 수 있다. 결과적으로, 반도체 장치의 추가 미세화, 고성능화를 실현할 수 있다. 또한 이하에서 자세하게 설명하는 바와 같이, 배선이 비는 영역을 유효하게 이용하는 것도 가능하다.
상부 배선층에 배선이 비는 영역(701)이 발생함으로써, 예를 들면 도 9a에 나타내는 바와 같이, 상부 배선이나 메쉬 배선 등의 배선(901)을 보강하기 위한 배선(902)을, 배선이 비는 영역(701)에 배치할 수 있다. 이 경우 배선(901)과 배선(902)이, 비어 플러그(903, 904) 및 하부 배선층에 형성된 배선(905)을 통해서 접속된다. 이에 따라 전원 배선의 저항이 저감된다. 또한 예를 들면 도 9b에 나타내는 바와 같이, 배선이 비는 영역(701)에, 완전히 별도의 신호배선(906)을 배치할 수 있다. 이에 따라 추가로 광대역의 신호의 전송이나, 보다 자유도가 높은 레이아웃 설계 등을 실현할 수 있다. 또한 예를 들면 도 9c에 나타내는 바와 같이, 각 상부 배선을 굵게 하거나, 상부 배선간의 피치를 넓히거나 할 수 있다. 이에 따라 신호 경로의 저항의 저감이나, 배선간의 크로스 토크 노이즈의 저감 등을 실현할 수 있다. 이상과 같이, 본 실시형태의 반도체 장치와 같이 배선이 비는 영역을 형성하고, 그 배선이 비는 영역을 유효하게 이용함으로써, 보다 고성능의 반도체 장치를 실현할 수 있다.
(제2 실시형태)
본 발명의 제2 실시형태의 반도체 장치는, 제1 실시형태의 반도체 장치와 비교해서, 메모리 셀 영역(101)과 컬럼제어계 회로영역(103)을 분리하는 소자분리부(201)에도, 상부 배선과 주변회로를 접속하기 위한 매립 배선(더미 워드선)을 형성한 점이 다르다. 또한 제1 실시형태의 반도체 장치와 동일한 구성에 대해서는 설명을 생략한다.
도 10은, 본 실시형태의 반도체 장치에 있어서의 더미 영역 근방의 상면도이다. 또한 도 11은, 도 10에 나타내는 A-A'선을 따라서 화살표 방향으로 본 요부 단면도이다.
도 10 및 도 11에 나타내는 바와 같이, 본 실시형태에 있어서는, 메모리 셀 영역(101)과 컬럼제어계 회로영역(103)을 분리하는 소자분리부(201)에도, 매립 배선(더미 워드선)(1001)을 형성하고, 이 매립 배선(1001)도 상부 배선과 주변회로를 접속하기 위한 배선으로서 이용한다. 반도체 장치의 구조에 따라서는, 메모리 셀 영역과 주변회로 영역을 동일한 제조 공정에서는 형성할 수 없는 경우가 있다. 예를 들면 메모리 셀 영역의 게이트 구조를 형성한 후에, 주변회로 영역의 게이트 구조를 독립되게 형성해야 할 경우가 있다. 이 경우 형성 완료된 메모리 셀 영역의 셀 게이트 구조를, 주변회로영역의 게이트 구조의 형성을 위한 열산화 등의 영향으로부터 보호하기 위해서, 메모리 셀 영역과 주변회로영역 사이의 소자분리를 넓게 확보하는 것이 고려된다.
따라서, 본 실시형태의 반도체 장치에서는 소자분리 영역을, 제3 영역으로서의 분리부상 더미 영역(502)로서 설정하고, 분리부상 더미 영역(502)에도 매립 배선(더미 워드선)(1001)을 배치한다. 그리고 분리부상 더미 영역(502)에 형성한 더미 워드선(1001)을 제1 실시형태의 더미 워드선(207)과 동일하게, 상부 배선의 대체 배선으로서 이용한다. 이에 따라 배선이 비는 영역을 더욱 늘릴 수 있다.
메모리 셀 영역(101)과 컬럼영역(103)과의 사이의 소자분리부(201)에 형성한 더미 워드선(1001)은, 원래 메모리 셀로서 이용하는 소자를 형성하기 위한 활성영역(202)과 접촉하지 않는다. 따라서, 소자분리부(201)에 형성한 더미 워드선(1001)은, 메모리 셀에 영향을 미칠 염려가 있는 전위나 신호를 공급하는 배선으로서도 이용할 수 있다.
또한 메모리 셀 영역(101)과 컬럼제어계 회로영역(103)과의 사이에 더미 워드선(1001)을 배치하는 것은, 제조 공정의 면에서도 유효하다. 왜냐하면, 메모리 셀로서 실제로 이용하는 영역의 워드선(203)이, L/S구조의 패턴 주기가 도중에 끊기는 단부로부터 더욱 멀어지고, 패터닝 불균일의 영향을 더욱 저감할 수 있기 때문이다.
분리부상 더미 영역(502)에 배치한 더미 워드선(1001)은, 제1 실시형태의 더미 워드선(207)에 비해서 배치 장소가 다를 뿐으로, 더미 워드선(207)과 동일한 구조를 갖는다. 즉, 더미 워드선(1001)은, 서브 워드 드라이버에 접속되지 않고, 서브 워드 드라이버의 제어를 받지 않는 구조로 되어 있다. 그리고 더미 워드선(1001)은 워드선(203)과 마찬가지로, 반도체 기판에 형성된 X방향으로 연장되는 홈부(302)를, 게이트 절연막(303)을 통하여 도체막(308)에 의해 매립하도록 해서 형성되어 있다.
또한 본 실시예에 있어서는, 제2 영역으로서의 더미 영역(501) 및 제3 영역으로서의 분리부 더미 영역(502)의 양쪽에 더미 워드선을 형성하고, 상부 배선의 대용으로서 사용하는 예를 이용하여 설명했지만, 어느 한쪽에 형성된 더미 워드선만을 상부 배선의 대용으로 사용 해도 무방하다.
이 출원은, 2012년 9월 11일에 출원된 일본 출원 2012-199458을 기초로 하는 우선권을 주장하고, 그 개시를 모두 여기에 포함시킨다.
Claims (20)
- 메모리 셀 어레이가 형성되는 메모리 셀 영역;
주변회로가 형성되는 주변회로영역;
반도체 기판에 매립되어서 형성된 복수의 매립 배선; 및
상기 메모리 셀 영역 및 상기 주변회로영역보다도 상층의 상부 배선층에 형성된 상부 배선을 가지고,
상기 복수의 매립 배선은, 상기 메모리 셀 어레이의 행에 대응해서 형성되고,
상기 복수의 매립 배선 중 일부는 워드선으로서 사용되고, 상기 워드선으로서 사용되는 매립 배선 이외의 매립 배선은, 상기 상부 배선과 상기 주변회로 내의 주변회로를 접속하는 더미 워드선으로서 사용되는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선은, 상기 워드선으로서 사용되는 매립 배선보다도 상기 메모리 셀 영역의 외측에 형성되는 것을 특징으로 하는 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 워드선으로서 사용되는 매립 배선은, 서브 워드 드라이버와 접속되는 것을 특징으로 하는 반도체 장치. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선은, 상기 메모리 셀 영역 및 상기 주변회로영역의 상층으로서, 상기 상부 배선층보다도 하층의 하부 배선층에 형성된 제1 하부배선을 통해서 상기 상부 배선과 접속되고, 상기 하부 배선층에 형성된 제2 하부배선을 통해서 상기 주변회로와 접속되는 것을 특징으로 하는 반도체 장치. - 제4항에 있어서,
상기 제1 및 제2 하부 배선은, 텅스텐 배선인 것을 특징으로 하는 반도체 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선에는, 상기 상부 배선으로부터 상기 주변회로의 동작을 제어하기 위한 신호가 공급되는 것을 특징으로 하는 반도체 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선에는, 상기 상부 배선으로부터 상기 주변회로의 전원전압이 공급되는 것을 특징으로 하는 반도체 장치. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선이, 상기 메모리 셀 영역과 상기 주변회로영역을 분리하는 분리 영역에 추가로 형성되는 것을 특징으로 하는 반도체 장치. - 메모리 셀 어레이가 형성되는 메모리 셀 영역;
주변회로가 형성되는 주변회로영역;
반도체 기판에 매립되어서 형성된 복수의 매립 배선;
상기 메모리 셀 영역 및 상기 주변회로영역보다도 상층의 상부 배선층에 형성된 상부 배선
을 가지고,
상기 복수의 매립 배선은, 상기 메모리 셀 어레이의 행에 대응해서 형성되고,
상기 복수의 매립 배선 중, 상기 메모리 셀 영역 내의 제1 영역에 형성된 매립 배선은 워드선으로서 사용되고, 상기 메모리 셀 영역 내의 상기 제1 영역 이외의 제2 영역에 형성된 매립 배선은, 상기 상부 배선과 상기 주변회로 내의 주변회로를 접속하는 더미 워드선으로서 사용되는 것을 특징으로 하는 반도체 장치. - 제9항에 있어서,
상기 제2 영역은, 상기 메모리 셀 영역 내에 있어서, 상기 제1 영역보다도 외측에 배치되는 것을 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 제2 영역은, 상기 메모리 셀 영역의 열 방향의 단부로부터 행 방향으로 소정 폭을 가지는 것을 특징으로 하는 반도체 장치. - 제11항에 있어서,
상기 소정 폭은, 메모리 셀이 형성되는 1개의 활성영역만큼의 폭인 것을 특징으로 하는 반도체 장치. - 제11항에 있어서,
상기 제2 영역은, 상기 메모리 셀 어레이의 최단행의 메모리 셀이 형성되는 영역인 것을 특징으로 하는 반도체 장치. - 제9항 내지 제13항 중 어느 한 항에 있어서,
상기 제2 영역 내의 메모리 셀에는, 정보의 기입이 수행되지 않는 것을 특징으로 하는 반도체 장치. - 제9항 내지 제13항 중 어느 한 항에 있어서,
상기 더미 워드선으로서 사용되는 매립 배선이, 상기 메모리 셀 영역과 상기 주변회로영역을 분리하는 제3 영역에 추가로 형성되는 것을 특징으로 하는 반도체 장치. - 반도체 장치로서,
메모리 셀 영역 내의 반도체 기판에 매립되어 형성되고, 워드선으로서 사용되는 제1 매립 배선; 및
상기 반도체 기판에 매립되어 형성되고, 상기 반도체 장치 내의 회로를 동작시키기 위한 배선으로서 사용되는 제2 매립 배선을 갖는 것을 특징으로 하는 반도체 장치. - 제16항에 있어서,
상기 제2 매립 배선은, 상기 메모리 셀 영역 내에 형성되는 것을 특징으로 하는 반도체 장치. - 제17항에 있어서,
상기 제2 매립 배선은, 상기 메모리 셀 영역 내에 있어서, 상기 제1 매립 배선보다도 외측에 형성되는 것을 특징으로 하는 반도체 장치. - 제17항 또는 제18항에 있어서,
상기 제2 매립 배선은, 상기 메모리 셀 영역 내의 메모리 셀 어레이의 최단행에 대응해서 형성되는 것을 특징으로 하는 반도체 장치. - 제16항에 있어서,
상기 제2 매립 배선은, 상기 메모리 셀 영역을 구획하는 소자분리 영역에 형성되는 것을 특징으로 하는 반도체 장치.
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