JP2020010354A - 半導体装置 - Google Patents

Abstract

【課題】リコンフィギャラブル回路（ＲＣ回路）の駆動方法を提供する。【解決手段】ＲＣ回路を有するプロセッサにおいて、ＲＣ回路によってテスト回路を構成し、コアやキャッシュメモリ等をテストし、その後、ＲＣ回路の一部を補助のキャッシュメモリとして用いる。また、メモリが電源遮断後も記憶を保持できるものであれば、プロセッサのスタートアップルーチンプログラム（ＳＲＰ）を保持することに用いる。テスト終了後に、外部のＲＯＭ等からＳＲＰをＲＣ回路に設けられたメモリにロードし、次にプロセッサに電源が投入された後は、ロードされたＳＲＰを用いて開始操作を行う。また、プロセッサが通常動作の状態となると、このメモリは補助のキャッシュメモリとして用いられるので、ＳＲＰは上書きされる。プロセッサの使用が終了する際には、再度、ＳＲＰがメモリにロードされる。【選択図】図２

Description

１つの実施形態は、情報処理装置に関する。

半導体集積回路の一つとして、出荷後にユーザがプログラミングすることにより回路機能
を一度あるいは複数回変更することが可能なコンフィギャラブル回路が知られている。コ
ンフィギャラブル回路は、例えば、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒ
ａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大き
なＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ）、ＦＰＧＡ（Ｆ
ｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられる。なお、コ
ンフィギャラブル回路は、コンフィギャラブル・デバイス等と呼ばれる場合もあり、また
、プログラマブル回路でもある。なお、回路機能を複数回変更することが可能な回路を、
特に、リコンフィギャラブル（再構成可能）回路という。

リコンフィギャラブル回路は、コンフィギュレーション・メモリに格納するコンフィギュ
レーションデータを書き換える、あるいは、コンフィギュレーション・メモリから読み出
すコンフィギュレーションデータを変更することにより、１つの回路で複数の用途に使い
分けることが可能である。

例えば、特許文献１は、ＦＰＧＡを半導体チップに組み込み、ＦＰＧＡを用いて、テスタ
を構成し、半導体チップ内のＣＰＵ、ＳＲＡＭ、およびＤＲＡＭのテストを行うことを開
示している。

なお、リコンフィギャラブル回路に用いられる半導体は、シリコンに限定されず、例えば
、特許文献２および特許文献３には、酸化物半導体を用いた例が開示されている。

国際公開第００／６２３３９号 米国特許第８，５４７，７５３号明細書 米国特許第８，６７５，３８２号明細書

例えば、メモリとしても使用できるリコンフィギャラブル回路やその駆動方法等を提供す
ること、または、動作時間が短縮できるメモリあるいは情報処理装置やその駆動方法等を
提供すること、または、テスト回路を備えつつも、製造コストを抑えることが可能なメモ
リあるいは情報処理装置やその駆動方法等を提供すること、または、新規な情報処理装置
やその駆動方法等などを提供すること、または、明細書、図面、請求項などの記載から抽
出された上記以外の一または複数の課題の少なくとも一つである。

第１乃至第３のスイッチアレイマトリクスと、論理回路とを有し、第１乃至第３のスイッ
チアレイマトリクスは、それぞれ、第１の配線群と第２の配線群によって構成されるマト
リクスの交点にプログラマブルスイッチを有し、プログラマブルスイッチは、第１の配線
群の一の配線と第２の配線群の一の配線を電気的に接続あるいは切断させることができ、
第２のスイッチアレイマトリクスの第２の配線群の複数の配線の信号は論理回路に入力さ
れ、論理回路の出力は、第１のスイッチを介して、第１のスイッチアレイマトリクスの第
１の配線群の一の配線に入力され、論理回路の出力は、第２のスイッチを介して、第２の
スイッチアレイマトリクスの第１の配線群の一の配線に入力され、論理回路の出力は、第
３のスイッチを介して、第３のスイッチアレイマトリクスの第１の配線群の一の配線に入
力される構成を有する情報処理装置である。

上記課題の少なくとも一つを解決できる。

情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の動作例を説明する図。 情報処理装置の動作例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の動作例を説明する図。 情報処理装置の動作例を説明する図。 情報処理装置の動作例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の断面構造の例を説明する図。 情報処理装置の断面構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 情報処理装置を備えた電子機器を説明する図。

以下では、実施の形態について図面を用いて詳細に説明する。但し、以下の説明に限定さ
れず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る
ことは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈
されるものではない。また、以下の一以上の実施の形態は、他の一以上の実施の形態と適
宜組み合わせて実施することができる。

なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、信号のハイ（”Ｈ”）やロー（”Ｌ”）という表現は、回路構成によって逆転する
場合もある。また、対象となる配線やトランジスタに応じて、同じ”Ｈ”（あるいは”Ｌ
”）であっても、電位や電圧等が異なることがある。すなわち、ある信号線の”Ｈ”（あ
るいは”Ｌ”）は他の信号線の”Ｈ”（あるいは”Ｌ”）と、異なる電位であることがあ
る。

以下では、マトリクスは、行と列が直交するように表現することがあるが、現実のマトリ
クスでは、行と列が直角以外の角度で交差してもよい。

以下において、トランジスタは、同等な機能を有する電気的あるいは機械的スイッチある
いはスイッチング素子で置換可能である。

（実施の形態１）
図１には情報処理装置１００を示す。情報処理装置１００は複数のスイッチアレイマトリ
クスＳＷＭと論理回路ＬＣがマトリクス状に配置され、それらが相互に電気的に接続ある
いは切断されることで回路（リコンフィギャラブル回路）を構成する。例えば、図１の情
報処理装置１００では、スイッチアレイマトリクスＳＷＭからは３つの信号が隣接する論
理回路ＬＣに入力される。なお、論理回路ＬＣに入力される信号は３に限られず、２でも
４以上でもよい。

論理回路ＬＣからは、一例としては、３つの信号が出力され、同じ行にある３つの異なる
スイッチアレイマトリクスＳＷＭに入力される。なお、３つの信号は後述するように同じ
ものである。ただし、論理回路ＬＣの設定によって、３つの信号のうちの一部あるいは全
部が、対応するスイッチアレイマトリクスＳＷＭに送られないようにできる。

スイッチアレイマトリクスＳＷＭには、配線ＣＬの信号も入力される。図１では、例えば
、スイッチアレイマトリクスＳＷＭ［１，１］には、３ｎ本の配線（配線ＣＬ［１−１］
乃至配線ＣＬ［１−３ｎ］）が通過するが、これに限られない。

このようなスイッチアレイマトリクスＳＷＭと論理回路ＬＣのマトリクスの両端には入出
力回路（Ｉ／Ｏ回路）が設けられ、スイッチアレイマトリクスＳＷＭへ信号が出力され、
あるいは、論理回路ＬＣからの信号が入力される。

図２は、より小規模な情報処理装置を示す。ここでは、一例として、図１における列方向
の論理回路の数が３であるものとする。図２は、スイッチアレイマトリクスＳＷＭ［１，
２］、スイッチアレイマトリクスＳＷＭ［２，２］、スイッチアレイマトリクスＳＷＭ［
３，２］、論理回路ＬＣ［１，２］、論理回路ＬＣ［２，２］、論理回路ＬＣ［３，２］
と、その他のスイッチアレイマトリクスＳＷＭや論理回路ＬＣに関する回路構成を示した
ものである。

スイッチアレイマトリクスＳＷＭ［１，２］には、配線ＣＬ［２−１］乃至配線ＣＬ［２
−９］と、配線ＲＬ［１−１，２］乃至配線ＲＬ［１−３，２］がマトリクス状に交差し
、交点にはプログラマブルスイッチＰＳＷが設けられる。例えば、配線ＣＬ［２−９］と
配線ＲＬ［１−１，２］の交点にはプログラマブルスイッチＰＳＷ［１−１，２−９］が
設けられる。プログラマブルスイッチＰＳＷは、ここで、交差する配線ＲＬと配線ＣＬと
の間の切断および接続を制御できる機能を有している。例えば、プログラマブルスイッチ
ＰＳＷ［１−１，２−９］は、配線ＣＬ［２−９］と配線ＲＬ［１−１，２］との間の切
断および接続を制御することができる。

以下では、プログラマブルスイッチＰＳＷがオンであるとは、プログラマブルスイッチＰ
ＳＷが関与する配線ＲＬと配線ＣＬがプログラマブルスイッチＰＳＷを介して電気的に接
続されている（導通している）ことを意味し、プログラマブルスイッチＰＳＷがオフであ
るとは、関与する配線ＲＬと配線ＣＬがプログラマブルスイッチＰＳＷを介しては接続さ
れていないことを意味するものとする。このように、配線ＲＬと配線ＣＬは、プログラマ
ブルスイッチＰＳＷを介して電気的に接続可能であり、また、電気的に切断可能である。

スイッチアレイマトリクスＳＷＭ［１，２］には、２７個のプログラマブルスイッチＰＳ
Ｗが設けられる。スイッチアレイマトリクスＳＷＭ［２，２］、スイッチアレイマトリク
スＳＷＭ［３，２］でも同様である。

配線ＲＬからは論理回路ＬＣに信号が入力される構成となっている。例えば、プログラマ
ブルスイッチＰＳＷ［１−１，２−９］がオンであれば、配線ＣＬ［２−９］を伝播する
信号が、配線ＲＬ［１−１，２］を介して、論理回路ＬＣ［１，２］に入力されることと
なる。

論理回路ＬＣ［１，２］からは、見かけ上３つの信号が出力される（上述のとおり、これ
らは１つの信号が分岐したものである）。このうち、１つは、スイッチアレイマトリクス
ＳＷＭ［１，２］に入力される（厳密に言えば、スイッチアレイマトリクスＳＷＭ［１，
２］を通過する配線ＣＬ［２−７］に入力される）。もう１つは、スイッチアレイマトリ
クスＳＷＭ［１，１］に入力される（厳密に言えば、スイッチアレイマトリクスＳＷＭ［
１，１］を通過する配線ＣＬ［１−４］に入力される）。残りの１つは、スイッチアレイ
マトリクスＳＷＭ［１，３］に入力される（厳密に言えば、スイッチアレイマトリクスＳ
ＷＭ［１，３］を通過する配線ＣＬ［３−１］に入力される）。

次に、プログラマブルスイッチＰＳＷの例について、図３（Ａ）、図３（Ｂ）および図４
を用いて説明する。図３（Ａ）、図３（Ｂ）および図４に示すプログラマブルスイッチＰ
ＳＷ［１−１，２−９］は、トランジスタ１０１（あるいはトランジスタ１０１ａ乃至ト
ランジスタ１０１ｃ）、トランジスタ１０２（あるいはトランジスタ１０２ａ乃至トラン
ジスタ１０２ｃ）、トランジスタ１０３（あるいはトランジスタ１０３ａ乃至トランジス
タ１０３ｃ）、容量素子１０４（あるいは容量素子１０４ａ乃至容量素子１０４ｃ）を有
する。なお、容量素子１０４（あるいは容量素子１０４ａ乃至容量素子１０４ｃ）は意図
的に設けなくてもよい。以下では、トランジスタは全てＮ型であるとして説明するが、一
部あるいは全部がＰ型であってもよい。また、トランジスタ１０３の代わりにトランスミ
ッションゲートを使用してもよい。

トランジスタ１０１（あるいはトランジスタ１０１ａ乃至トランジスタ１０１ｃ）を極め
てオフ電流の少ない酸化物半導体を用いたトランジスタ（特許文献２および特許文献３参
照）とすることで、容量素子１０４（あるいは容量素子１０４ａ乃至容量素子１０４ｃ）
あるいはトランジスタ１０２（あるいはトランジスタ１０２ａ乃至トランジスタ１０２ｃ
）のゲートに蓄積された電荷の流出を抑制でき、電源の供給が絶たれた後でも、トランジ
スタ１０２（あるいはトランジスタ１０２ａ乃至トランジスタ１０２ｃ）のゲートの電位
を十分な長時間保持できる。

したがって、後述するように、トランジスタ１０２（あるいはトランジスタ１０２ａ乃至
トランジスタ１０２ｃ）のオンあるいはオフによって、データを記憶するメモリとして用
いる場合は、酸化物半導体を用いたトランジスタを用いることで、電源の供給が絶たれた
後でも、データを保持できる実質的に不揮発なメモリとしても使用できる。

例えば、図３（Ａ）に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］では、
トランジスタ１０１のゲートは配線ＷＷＬ［１−１］に、ソースあるいはドレインの一方
は配線ＢＬ［２−９］に、他方はトランジスタ１０２のゲートに、それぞれ接続されてい
る。また、トランジスタ１０３のゲートは配線ＣＷＬ［１−１］に、ソースあるいはドレ
インの一方は配線ＲＬ［１−１，２］に、それぞれ接続されている。また、トランジスタ
１０２のソースあるいはドレインの一方は配線ＣＬ［２−９］に、他方はトランジスタ１
０３のソースあるいはドレインの他方に、それぞれ接続されている。また、容量素子１０
４の一方の電極はトランジスタ１０２のゲートに接続されている。

なお、容量素子１０４に蓄積された電荷をより長期間保持する点で、容量素子１０４の一
方の電極は、トランジスタ１０１のソースあるいはドレインの他方以外の全ての配線やノ
ードと非一時的（恒常的）に接続されないように設定・設計されていてもよい。

なお、これらの接続関係は一例であり、配線と素子の間、あるいは配線間にスイッチ機能
や信号反転機能、増幅機能等を有する素子や回路を回路構造的に設けてもよい。すなわち
、ある配線あるいは、ある素子のゲート、ソース、ドレイン、電極等は、他の配線あるい
は他の素子のゲート、ソース、ドレイン、電極等と、それら以外の素子や回路を間に有す
る構成であってもよいし、そのような素子や回路を介さずに接続されていてもよい。

例えば、図３（Ａ）に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］は、ト
ランジスタ１０１のゲートは配線ＷＷＬ［１−１］に接続され、トランジスタ１０３のゲ
ートは配線ＣＷＬ［１−１］に接続され、配線ＢＬ［２−９］とトランジスタ１０２のゲ
ートの間には、トランジスタ１０１のソースとドレイン（あるいはソース、チャネル、ド
レイン）が設けられ、配線ＲＬ［１−１，２］と配線ＣＬ［２−９］の間には、トランジ
スタ１０２のソースとドレイン、トランジスタ１０３のソースとドレインが設けられた回
路構成であるとも表現できる。

なお、２つのノードの間にトランジスタを有し、そのソースとドレインが区別可能な場合
には、例えば、２つのノードの間に、ソース、チャネル、ドレインをこの順番で有する、
とも表現できる。

図３（Ａ）に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］は、トランジス
タ１０２とトランジスタ１０３がともにオンであるとき、オンとなる。トランジスタ１０
３は、配線ＣＷＬの電位を制御することでオンとできる。また、トランジスタ１０２は、
そのゲートの電位を適切な値に維持することでオンとできる。

一例としては、トランジスタ１０１をオンとした状態（これは、配線ＷＷＬ［１−１］の
電位を適切な値とすることで実現できる）で、配線ＢＬ［２−９］の電位を適切な値とす
ればよい。

このとき、一例では、配線ＣＬ［２−９］の電位は、配線ＢＬ［２−９］の電位よりも低
い。例えば、トランジスタ１０２が、そのゲートの電位が”Ｈ”、ソースの電位が”Ｌ”
のとき、オンとなるのであれば、配線ＢＬ［２−９］の電位を”Ｈ”（あるいはそれより
も高い電位）、配線ＣＬ［２−９］の電位を”Ｌ”（あるいはそれよりも低い電位）とす
る。

その後、トランジスタ１０１をオフとする。トランジスタ１０２のゲートが、他の配線や
回路と十分に絶縁できれば、一定の期間、トランジスタ１０２のゲートの電位をトランジ
スタ１０２がオンであるために必要とする電位に保持できる。このような操作をプログラ
マブルスイッチＰＳＷのプログラミングという。また、このような状態を、プログラマブ
ルスイッチＰＳＷがオンにプログラムされている、という。

なお、上記の条件でプログラミングされた場合、その後、配線ＣＬ［２−９］の電位が”
Ｌ”よりも高い電位となると、トランジスタ１０２のゲートの電位が、プログラミングの
際の配線ＢＬ［２−９］の電位よりも高くなることがある（ブースティング効果）。ブー
スティング効果は、トランジスタ１０２がオン状態であることにより、そのチャネルとゲ
ートの間の容量結合により、ゲートの電位が上昇する現象である。ブースティング効果は
、トランジスタ１０２のゲートの容量（容量素子１０４を含む。ただし、チャネル容量、
ゲートとソースの間の容量やゲートとドレインの間の容量を除く。）が小さいほど顕著と
なる。ブースティング効果によって、トランジスタ１０２のゲートの電位が上昇すること
は、トランジスタ１０２のオン抵抗を下げる上で好ましい。

なお、トランジスタ１０２をオフとするには、トランジスタ１０１をオンとした状態で、
配線ＢＬ［２−９］の電位を、例えば、”Ｌ”（あるいはそれよりも低い電位）とすると
よい。また、このような状態を、プログラマブルスイッチＰＳＷがオフにプログラムされ
ている、という。

図３（Ｂ）に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］は、図３（Ａ）
に示されるものと、トランジスタ１０２とトランジスタ１０３の接続関係が異なる。すな
わち、図３（Ｂ）では、トランジスタ１０２のソースとドレインの一方が配線ＲＬ［１−
１，２］に、トランジスタ１０３のソースとドレインの一方が配線ＣＬ［２−９］に、そ
れぞれ、接続されている。しかし、配線ＲＬ［１−１，２］と、配線ＣＬ［２−９］との
間で、読み出しトランジスタ１０２とトランジスタ１０３とが直列接続されている点で図
３（Ａ）に示されるものと共通している。

図３（Ｂ）に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］で、ブースティ
ング効果を得るには、プログラミングの際に配線ＲＬ［１−１，２］の電位を”Ｌ”（あ
るいはそれよりも低い電位）とするとよい。あるいは、トランジスタ１０３をオンとした
状態で、配線ＣＬ［２−９］の電位を”Ｌ”（あるいはそれよりも低い電位）としてもよ
い。

図４に示されるプログラマブルスイッチＰＳＷ［１−１，２−９］は、図３（Ａ）に示さ
れるものと同様な回路を３つ有するものであり、すなわち、サブプログラマブルスイッチ
Ｓｕｂ−ＰＳＷａ［１−１，２−９］、サブプログラマブルスイッチＳｕｂ−ＰＳＷｂ［
１−１，２−９］、サブプログラマブルスイッチＳｕｂ−ＰＳＷｃ［１−１，２−９］を
有する。もちろん、図３（Ｂ）に示されるものと同様な回路を用いても構成できる。

これらは、いずれも、配線ＣＬ［２−９］と配線ＲＬ［１−１，２］の間の接続を制御す
るものであり、配線ＣＷＬａ［１−１］乃至配線ＣＷＬｃ［１−１］の電位を制御するこ
とにより、トランジスタ１０３ａ乃至トランジスタ１０３ｃのいずれかのみをオンとする
ことで、プログラマブルスイッチＰＳＷ［１−１，２−９］を含む複数のプログラマブル
スイッチＰＳＷで構成される最大で３つのパターンを短時間で切り替えることができる。

また、配線ＷＷＬａ乃至配線ＷＷＬｃによって、トランジスタ１０１ａ乃至トランジスタ
１０１ｃのオンオフを制御できる。

図５（Ａ）は、論理回路ＬＣ［１，２］の構成例を示す。論理回路ＬＣ［１，２］には、
配線ＲＬ［１−１，２］、配線ＲＬ［１−２，２］、配線ＲＬ［１−３，２］の信号が入
力される。これらの配線の信号はルックアップテーブルＬＵＴに直接あるいは間接に入力
される。ルックアップテーブルＬＵＴの出力は、直接、あるいは、間接に、配線ＣＬ［１
−４］、配線ＣＬ［２−７］、配線ＣＬ［３−１］に入力される。ルックアップテーブル
ＬＵＴの出力と、配線ＣＬ［１−４］、配線ＣＬ［２−７］、配線ＣＬ［３−１］の間に
は、スイッチ１０５ａ乃至スイッチ１０５ｃが設けられる。

スイッチ１０５ａ乃至スイッチ１０５ｃとしては、例えば、単トランジスタ、アナログス
イッチ、トランスミッションゲート、あるいはトライステートバッファ等を用いることが
できる。あるいは、図３（Ａ）や図３（Ｂ）に示すプログラマブルスイッチＰＳＷを利用
してもよい。例えば、図３（Ａ）に示されるプログラマブルスイッチＰＳＷから、トラン
ジスタ１０３を除去したものでもよい。

図６（Ａ）は、スイッチ１０５ａとして、インバータ１０６ａとトランスミッションゲー
ト１０７ａからなる回路を用いる例を示す。図６（Ａ）のスイッチ１０５ａは、オンオフ
を制御する信号ＳＩＧによって、入力ＩＮと出力ＯＵＴの導通が制御される。なお、イン
バータ１０６ａは、トランスミッションゲート１０７ａに入力するための信号ＳＩＧの反
転信号を生成するためのものであるので、別に反転信号が入手できるのであれば不要であ
る。

図６（Ｂ）は、スイッチ１０５ａとして、インバータ１０６ｂ乃至インバータ１０６ｄと
トランスミッションゲート１０７ｂからなる回路を用いる例を示す。この回路では、図６
（Ａ）に示される回路に、さらに、インバータ１０６ｃとインバータ１０６ｄを付加して
、入力ＩＮをこれらで増幅して、トランスミッションゲート１０７ｂに入力する構成であ
る。なお、入力ＩＮと出力ＯＵＴの間にさらに、複数個のインバータを追加してもよい。

図６（Ｃ）は、スイッチ１０５ａとして、インバータ１０６ｅとインバータ１０６ｆとク
ロックドインバータ１０８からなる回路を用いる例を示す。この回路では、図６（Ｂ）に
示される回路のインバータ１０６ｄとトランスミッションゲート１０７ｂの機能をクロッ
クドインバータ１０８で得る。クロックドインバータ１０８からは、”Ｈ”、”Ｌ”、ハ
イインピーダンスの３つの出力を得ることができる。一般にクロックドインバータは、通
常のインバータよりも消費電力を低減できる。インバータ１０６ｆをクロックドインバー
タとしてもよい。また、同様に、図６（Ｂ）のインバータ１０６ｃとインバータ１０６ｄ
の一方あるいは双方をクロックドインバータとしてもよい。また、入力ＩＮとクロックド
インバータ１０８の間にさらに、複数個のインバータ（あるいはクロックドインバータ）
を追加してもよい。

以上の例では、出力ＯＵＴは反転しないが、反転しても構わないのであれば、図６（Ｂ）
のインバータ１０６ｃとインバータ１０６ｄの一方や図６（ｃ）のインバータ１０６ｆは
なくてもよい。あるいは、さらに奇数個のインバータを追加してもよい。

論理回路ＬＣは、配線ＲＬの信号に応じた信号を出力するが、論理回路ＬＣ内、典型的に
は、ルックアップテーブルＬＵＴ内にはメモリが設けられ、論理回路ＬＣの出力パターン
はメモリに記憶されているデータ（コンフィギュレーションデータ）を変更することによ
って変更できる。論理回路ＬＣのコンフィギュレーションデータを変更するには、そのた
びに外部からデータを供給してもよいし、予め論理回路ＬＣ内に複数のデータのセットを
用意し、変更の際には、その中の一つを適宜使用する構成でもよい。なお、後述するドラ
イブモードで使用する場合には、後述する［データの書き込み］の操作と同時に論理回路
ＬＣ内のメモリにもデータを書き込むとよい。

スイッチ１０５ａ乃至スイッチ１０５ｃは、連動してオンオフするように設定されてもよ
いし、独立にオンオフするように設定されてもよいし、２つが連動し、この２つと残りの
１つが独立にオンオフできるように設定されてもよい。スイッチ１０５ａ乃至スイッチ１
０５ｃが独立にオンオフするように設定されている場合、例えば、スイッチ１０５ｃのみ
をオフ、他はオンとすると、論理回路ＬＣ［１，２］の出力は、ＣＬ［１−４］には送ら
れず、したがって、論理回路ＬＣ［１，１］には送られないので、論理回路ＬＣ［１，１
］を使用しない場合には、負荷を低減できる。

なお、ルックアップテーブルＬＵＴの出力と配線ＣＬ［１−４］、配線ＣＬ［２−７］、
配線ＣＬ［３−１］の間に設けられるスイッチの構成例は、図５（Ｂ）に示すものでもよ
い。図５（Ｂ）に示す論理回路ＬＣ［１，２］は、スイッチ１０５ａ、スイッチ１０５ｂ
１、スイッチ１０５ｂ２、スイッチ１０５ｃを有し、スイッチ１０５ａとスイッチ１０５
ｂ１、スイッチ１０５ｂ２とスイッチ１０５ｃが、それぞれ連動してオンオフするように
設定されている。したがって、例えば、スイッチ１０５ｂ２とスイッチ１０５ｃをオフと
すれば、論理回路ＬＣ［１，２］の出力は、論理回路ＬＣ［１，１］には送られない。

また、ルックアップテーブルＬＵＴの出力と配線ＣＬ［１−４］、配線ＣＬ［２−７］、
配線ＣＬ［３−１］の間に設けられるスイッチの構成例は、図５（Ｃ）に示すものでもよ
い。このように、スイッチは、ルックアップテーブルＬＵＴの出力、配線ＣＬ［１−４］
、配線ＣＬ［２−７］、配線ＣＬ［３−１］の間の相互の接続が制御できるものであれば
よい。

スイッチアレイマトリクスＳＷＭは、複合化された論理回路の一部としてもあるいはメモ
リの一部としても用いることができる。図７は、複合化された論理回路として用いられて
いる状態（ドライブモード）を示す。ここでは、論理回路ＬＣからの３つの出力は、いず
れも、対応する配線ＣＬに入力される構成（すなわち、図５（Ａ）に示されるスイッチ１
０５ａ乃至スイッチ１０５ｃがいずれもオンであるような状態）としている。

図中の黒四角は、その位置のプログラマブルスイッチＰＳＷがオンにプログラムされてい
ることを意味し、白四角は、その位置のプログラマブルスイッチＰＳＷがオフにプログラ
ムされていることを意味する。いくつかのプログラマブルスイッチＰＳＷは、それぞれ、
１つの配線ＲＬと１つの配線ＣＬを接続し、それぞれの論理回路ＬＣに、一以上の配線Ｃ
Ｌの信号を入力する構成が得られる。例えば、論理回路ＬＣ［１，１］には、配線ＣＬ［
１−２］、配線ＣＬ［１−５］、配線ＣＬ［１−９］の信号が入力され、論理回路ＬＣ［
１，２］には、配線ＣＬ［２−１］の信号が入力される。

プログラマブルスイッチＰＳＷが、図３（Ａ）に示す回路構成を有する場合には、ドライ
ブモードでは、複数行のプログラマブルスイッチＰＳＷのトランジスタ１０３がオンであ
ることが求められるので、該当する配線ＣＷＬの電位は、同じとするとよい。

図８は、メモリとして用いられている状態（メモリモード）を示す。プログラマブルスイ
ッチＰＳＷは、オンにプログラムされているか、あるいはオフにプログラムされているか
、でデータを記憶する。論理回路ＬＣに、配線ＣＬの信号が入力されるが、論理回路ＬＣ
からの出力が、配線ＣＬに入力されることがないように設定される。例えば、図５（Ａ）
に示すスイッチ１０５ａ乃至スイッチ１０５ｃを全てオフとする。そのため、一のスイッ
チアレイマトリクスＳＷＭは、左右のスイッチアレイマトリクスＳＷＭから分離される。
なお、メモリモードでは、プログラマブルスイッチＰＳＷとして図３（Ａ）に示す構成の
回路を用いた場合には、データの読み出しに際して、後述するように、選択した行のトラ
ンジスタ１０３のみをオンとする必要がある。

スイッチアレイマトリクスＳＷＭをメモリモードで用いる場合には、ドライブモードで用
いられる場合以上の周辺回路を必要とする場合がある。上記のように、プログラマブルス
イッチＰＳＷには、配線ＢＬ、配線ＣＬ、配線ＲＬ、配線ＷＷＬ、配線ＣＷＬ等が接続さ
れている。スイッチアレイマトリクスＳＷＭをメモリモードで用いる場合には、プログラ
マブルスイッチＰＳＷはメモリセルとして機能し、それらの配線がデータの書き込みや読
み出しに用いられるので、それらの電位を必要とするものとするための駆動回路が必要と
される。図９には、駆動回路の例を示す。なお、図９では、論理回路ＬＣ、配線ＲＬ、出
入力回路等は省略している。

このうち、データの書き込みに関しては、メモリモードで用いる場合でも、ドライブモー
ドと同様の駆動回路でよい。すなわち、配線ＢＬに信号を送るためのドライバＢＬ＿Ｄｒ
ｉｖｅｒ、配線ＷＷＬに信号を送るためのドライバＷＷＬ＿Ｄｒｉｖｅｒで駆動できる。

一方、メモリモードでデータの読み出しを行う場合には、配線ＣＬ、配線ＣＷＬや配線Ｒ
Ｌの電位をデータの読み出しに適切なものとするので、その操作に応じたドライバＣＬ＿
Ｄｒｉｖｅｒ、ドライバＣＷＬ＿Ｄｒｉｖｅｒ等を設ける。

なお、ドライバＢＬ＿ＤｒｉｖｅｒとドライバＣＬ＿Ｄｒｉｖｅｒが一体として構成され
ていてもよいし、ドライバＷＷＬ＿ＤｒｉｖｅｒとドライバＣＷＬ＿Ｄｒｉｖｅｒが一体
として構成されていてもよい。また、ドライバＢＬ＿Ｄｒｉｖｅｒ、ドライバＣＬ＿Ｄｒ
ｉｖｅｒ、ドライバＷＷＬ＿Ｄｒｉｖｅｒ、ドライバＣＷＬ＿Ｄｒｉｖｅｒはそれぞれ独
自にデコーダ（あるいは行や列を指定できる同等な回路）を有してもよい。あるいは、図
１０に示すように、列デコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）のデータが、ともにデ
コーダを有さないドライバＢＬ＿ＤｒｉｖｅｒとドライバＣＬ＿Ｄｒｉｖｅｒの双方に送
られる構成や、行デコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）のデータが、ともにデコーダを有
さないドライバＷＷＬ＿ＤｒｉｖｅｒとドライバＣＷＬ＿Ｄｒｉｖｅｒの双方に送られる
構成でもよい。以下、これらについて説明する。

［スイッチアレイマトリクスＳＷＭ］
図１１には、スイッチアレイマトリクスＳＷＭ［１，１］の一部を示す。スイッチアレイ
マトリクスＳＷＭ［１，１］は、複数のプログラマブルスイッチＰＳＷにより構成され、
各プログラマブルスイッチＰＳＷは、配線ＣＬと配線ＲＬの交点に設けられる。ここでは
、プログラマブルスイッチＰＳＷは、図３（Ａ）に示される構成である。

それぞれの配線ＲＬには、配線ＣＦＧにより制御されるトランジスタ１１１が設けられ、
これをオンとすると配線ＲＬの電位をＧＮＤにすることができる。また、トランジスタ１
１１がオフであると、配線ＲＬをハイインピーダンスとすることができる。配線ＲＬには
、ノイズの影響を低減し、電位を安定化するためのラッチ回路が設けられてもよい。

一例では、ドライブモードで使用される場合には、トランジスタ１１１をオフとする。一
例では、メモリモードのうち、後述するデータメモリとして使用する場合には、トランジ
スタ１１１をオンとし、後述するタグメモリとして使用する場合には、トランジスタ１１
１をオフとする。例えば、スイッチアレイマトリクスＳＷＭごとにトランジスタ１１１が
制御されると、一のスイッチアレイマトリクスＳＷＭをデータメモリ（トランジスタ１１
１をオン）とし、他のスイッチアレイマトリクスＳＷＭをタグメモリ（トランジスタ１１
１をオフ）として使用することができる。

トランジスタ１１１をオンとし、また、対応する配線ＣＷＬを”Ｈ”として、プログラマ
ブルスイッチＰＳＷ等のトランジスタ１０３をオンとすると、各プログラマブルスイッチ
ＰＳＷの状態（オンかオフか）に応じて、それぞれと交差する配線ＣＬの電位が変動する
。この特徴を用いて、プログラマブルスイッチＰＳＷの状態を判定でき、プログラマブル
スイッチＰＳＷをメモリセルとして利用できる。

［ドライバＣＬ＿Ｄｒｉｖｅｒ］
図１２には、ドライバＣＬ＿Ｄｒｉｖｅｒの例を示す。配線ＣＬは、トランジスタ１１５
により、電位ＶＤＤにプリチャージされ、また、トランジスタ１１４により、電位ＧＮＤ
にプリチャージされる。トランジスタ１１５は、配線ＰＣＬにより、また、トランジスタ
１１４は配線ＲＤにより、オンオフが制御される。

また、配線ＣＬの電位は、トランジスタ１１２とインバータ１１３により構成されるラッ
チ回路により、安定に保持される。なお、トランジスタ１１２とインバータ１１３により
構成されるラッチ回路は設けなくてもよい。配線ＣＬの電位は、インバータ１１６を介し
て、配線ＤＯに出力される。

図１３には、ドライバＣＬ＿Ｄｒｉｖｅｒの別の例を示す。この例では、配線ＣＬの電位
はクロック信号ＣＬＫで制御されるトランスミッションゲート１１７およびインバータ１
１６を介して配線ＤＯに送られる。インバータ１１６にさらにトランジスタや他のインバ
ータを追加して、ラッチ回路を構成してもよい。

［ドライバＣＷＬ＿Ｄｒｉｖｅｒ］
図１に示すスイッチアレイマトリクスＳＷＭが、プログラマブルスイッチＰＳＷとして図
３（Ａ）に示す構成の回路を有する場合において、ドライブモードで使用する場合には、
複数の配線ＣＷＬに同時に同じ電位を与えることで、同時に複数行のトランジスタ１０３
をオンあるいはオフとする。すなわち、この場合には、行の指定は不要である。

しかしながら、後述するように、メモリモードでは、選択された行のトランジスタ１０３
のみをオンとする必要がある。この操作はデコーダ等によって行うことができる。

このように、行の指定を行う場合とそうでない場合に対応する必要がある。そのためには
、一例として、図１４（Ａ）に示される構成のドライバＣＷＬ＿Ｄｒｉｖｅｒを使用する
とよい。この例では、行デコーダのそれぞれの出力はＯＲゲート１１８に入力される。Ｏ
Ｒゲートには信号ＥＮも入力される。したがって、ＯＲゲート１１８の出力は行デコーダ
の出力あるいは信号ＥＮのいずれかが”Ｈ”であれば、”Ｈ”を出力する。ドライブモー
ドでは、信号ＥＮを”Ｈ”とすれば、すべての配線ＣＷＬの信号が”Ｈ”となる。また、
メモリモードで使用する場合には、信号ＥＮを”Ｌ”とすれば、行デコーダの出力が”Ｈ
”の行のみ、ＯＲゲート１１８は”Ｈ”を出力するので、特定の行を指定できる。

また、プログラマブルスイッチＰＳＷとして、図４に示される構成の回路を用いる場合に
は、ドライブモードであっても、配線ＣＷＬが３種類（すわなち、配線ＣＷＬａ、配線Ｃ
ＷＬｂ、配線ＣＷＬｃ）あり、それらのいずれかをオンとする必要があるので、図１４（
Ｂ）のように、ＯＲゲート１１８ａには、行デコーダの第１出力と信号ＥＮａが、ＯＲゲ
ート１１８ｂには、行デコーダの第２出力と信号ＥＮｂが、ＯＲゲート１１８ｃには、行
デコーダの第３出力と信号ＥＮｃが、それぞれ入力される構成とするとよい。

ドライブモードでは、行デコーダの出力を全て”Ｌ”とし、信号ＥＮａ乃至信号ＥＮｃの
いずれかを”Ｈ”とするとよい。また、メモリモードでは、信号ＥＮａ乃至信号ＥＮｃの
全てを”Ｌ”とすれば、行デコーダの出力が”Ｈ”の行にのみ、ＯＲゲート１１８は”Ｈ
”を出力するので、特定の行を指定できる。

なお、ＯＲゲートの出力は、直接、配線ＣＷＬに入力してもよいし、昇圧回路（Ｂｏｏｓ
ｔｅｒ）、降圧回路、または、レベルシフタ回路等の回路を介して入力してもよい。また
、同様な動作は、ＯＲゲートに限らず、ＮＯＲゲートやＸＯＲゲート、ＸＮＯＲゲート、
あるいはそれらと同等な機能を有する回路等を用いても、入力する信号の極性等を変更す
ることで構成できる。

なお、このような論理回路では、１つの信号に対する反転信号を別に用意すれば論理回路
を構成するトランジスタを省略できることがある。例えば、ＸＯＲゲートは、通常、６つ
のトランジスタが必要であるが、うち、２つは、１つの信号の反転信号を生成するために
使用される。したがって、１つの信号とその反転信号があれば、４つのトランジスタで同
等な機能を有する回路を構成できる。

次に、スイッチアレイマトリクスＳＷＭの動作について説明する。ここでは、ドライブモ
ードおよびメモリモードでのデータの書き込み、ドライブモードでの動作、通常のメモリ
（データメモリ）として使用する場合のデータの読み出し、タグメモリとして使用する場
合のデータの読み出し、ドライブモードで使用するデータの検証、について例を挙げて説
明するが、その他の用途にも使用できる。また、以下の説明以外の方法でも、これらの動
作を実行することができる。

［データの書き込み］
図１５（Ａ）に、プログラマブルスイッチＰＳＷ［１−１，１−１］、プログラマブルス
イッチＰＳＷ［１−１，１−２］、プログラマブルスイッチＰＳＷ［１−３，１−１］、
プログラマブルスイッチＰＳＷ［１−３，１−２］に、それぞれ、”Ｈ”、”Ｌ”、”Ｌ
”、”Ｈ”のデータを書き込む場合を示す。すなわち、プログラマブルスイッチＰＳＷ［
１−１，１−１］、プログラマブルスイッチＰＳＷ［１−１，１−２］、プログラマブル
スイッチＰＳＷ［１−３，１−１］、プログラマブルスイッチＰＳＷ［１−３，１−２］
は、それぞれ、オン、オフ、オフ、オンとなる（あるいは、プログラムされる）。

なお、データの書き込みに先行して、リセット操作（初期化操作）を行ってもよい。リセ
ット操作は配線ＣＦＧおよび配線ＷＷＬを”Ｈ”、配線ＢＬ、配線ＣＬの電位を”Ｌ”と
することで、スイッチアレイマトリクスＳＷＭ内の配線の電位と各プログラマブルスイッ
チＰＳＷのトランジスタ１０２のゲートの電位を”Ｌ”とする操作である。この結果、各
プログラマブルスイッチＰＳＷはオフとなり、配線ＣＬと配線ＲＬの間での不要な短絡を
避けることができる。

データの書き込みは以下のように行う。配線ＷＷＬ［１−１］を”Ｈ”とし、プログラマ
ブルスイッチＰＳＷ［１−１，１−１］とプログラマブルスイッチＰＳＷ［１−１，１−
２］のトランジスタ１０１をオンとする（時刻Ｔ１）。このとき、配線ＷＷＬ［１−３］
は”Ｌ”なので、プログラマブルスイッチＰＳＷ［１−３，１−１］とプログラマブルス
イッチＰＳＷ［１−３，１−２］のトランジスタ１０１はオフである。

さらに、配線ＢＬ［１−１］を”Ｈ”、配線ＢＬ［１−２］の電位を”Ｌ”とする（時刻
Ｔ２）。その結果、プログラマブルスイッチＰＳＷ［１−１，１−１］とプログラマブル
スイッチＰＳＷ［１−１，１−２］のトランジスタ１０２のゲートの電位は、それぞれ、
”Ｈ”と”Ｌ”となる。その後、配線ＷＷＬ［１−１］を”Ｌ”とし、プログラマブルス
イッチＰＳＷ［１−１，１−１］とプログラマブルスイッチＰＳＷ［１−１，１−２］の
トランジスタ１０１をオフとする（時刻Ｔ３）。配線ＷＷＬ［１−１］は、データを書き
込む場合以外は”Ｌ”を維持する。

次に、配線ＷＷＬ［１−３］を”Ｈ”とし、プログラマブルスイッチＰＳＷ［１−３，１
−１］とプログラマブルスイッチＰＳＷ［１−３，１−２］のトランジスタ１０１をオン
とする（時刻Ｔ５）。このとき、配線ＷＷＬ［１−１］は”Ｌ”なので、プログラマブル
スイッチＰＳＷ［１−１，１−１］とプログラマブルスイッチＰＳＷ［１−１，１−２］
のトランジスタ１０１はオフである。

さらに、配線ＢＬ［１−１］を”Ｌ”、配線ＢＬ［１−２］の電位を”Ｈ”とする（時刻
Ｔ６）。その結果、プログラマブルスイッチＰＳＷ［１−３，１−１］とプログラマブル
スイッチＰＳＷ［１−３，１−２］のトランジスタ１０２のゲートの電位は、それぞれ、
”Ｌ”と”Ｈ”となる。その後、配線ＷＷＬ［１−３］を”Ｌ”とし、プログラマブルス
イッチＰＳＷ［１−３，１−１］とプログラマブルスイッチＰＳＷ［１−３，１−２］の
トランジスタ１０１をオフとする（時刻Ｔ７）。配線ＷＷＬ［１−３］は、データを書き
込む場合以外は”Ｌ”を維持する。

以上の過程において、一例では、配線ＣＬと配線ＲＬは”Ｌ”に保持されてもよい。これ
によって、上述のブースティング効果を得ることができる。例えば、配線ＲＤ［１］およ
び配線ＲＤ［２］の電位を”Ｈ”とすることで、トランジスタ１１４をオンとし、配線Ｃ
Ｌ［１−１］および配線ＣＬ［１−２］の電位をＧＮＤ（すなわち、”Ｌ”）としてもよ
い。あるいは、配線ＣＦＧを”Ｈ”とすることで、トランジスタ１１１をオンとし、配線
ＲＬの電位をＧＮＤとしてもよい。

なお、配線ＣＷＬ［１−１］、配線ＣＷＬ［１−３］の電位は”Ｌ”でも”Ｈ”でもよい
。つまり、トランジスタ１０３はオンでもオフでもよい。図１５（Ａ）では”Ｌ”、つま
り、トランジスタ１０３はオフとする。この場合でも、配線ＣＬ［１−１］および配線Ｃ
Ｌ［１−２］の電位がＧＮＤであるので、ブースティング効果が得られる。なお、プログ
ラマブルスイッチＰＳＷとして、図３（Ｂ）に示す構成のものを用いる場合には、トラン
ジスタ１０３がオフである場合には、配線ＲＬの電位をＧＮＤとすることで、やはりブー
スティング効果が得られる。

なお、ドライブモードでの使用の前であれば、以上の操作と同時あるいは前後に、論理回
路ＬＣ内のメモリにもコンフィギュレーションデータを書き込むとよい。

［ドライブモードでの動作］
ドライブモードでの動作例を図１５（Ｂ）に示す。ドライブモードでは、配線ＣＬに出入
力回路や論理回路ＬＣからデータが入力され、各プログラマブルスイッチＰＳＷの状態（
オンあるいはオフ）によって、配線ＲＬに信号が伝達されるか否かが決定される。配線Ｃ
Ｌと配線ＲＬの電位が信号以外のものにならないようにすることが求められる。したがっ
て、配線ＣＦＧや配線ＲＤは”Ｌ”とし、また、配線ＰＣＬは”Ｈ”とし、トランジスタ
１１１、トランジスタ１１４、トランジスタ１１５等はオフであるようにする。

まず、配線ＣＷＬは”Ｈ”として、トランジスタ１０３をオンとする（時刻Ｔ９）。さら
に、論理回路ＬＣ内部のスイッチ１０５ａ乃至スイッチ１０５ｃ（図５（Ａ）乃至図５（
Ｃ）参照）等、論理回路と配線ＣＬとの接続を制御するスイッチの一部あるいは全てをオ
ンとする。入出力回路と配線ＣＬとの接続を制御するスイッチも同様である。なお、配線
ＷＷＬは”Ｌ”を維持する。配線ＢＬの電位は、各プログラマブルスイッチＰＳＷがデー
タを保持できるものであれば、特に制限はないが、例えば、”Ｌ”としておく。この状態
で、スイッチアレイマトリクスＳＷＭに外部より信号を供給する（時刻Ｔ１０）。

上記の例では、プログラマブルスイッチＰＳＷ［１−１，１−１］、プログラマブルスイ
ッチＰＳＷ［１−１，１−２］、プログラマブルスイッチＰＳＷ［１−３，１−１］、プ
ログラマブルスイッチＰＳＷ［１−３，１−２］に、それぞれ、”Ｈ”、”Ｌ”、”Ｌ”
、”Ｈ”のデータが書き込まれたので、例えば、配線ＣＬ［１−１］のデータＤＡＴＡ１
は、プログラマブルスイッチＰＳＷ［１−１，１−１］を介して、配線ＲＬ［１−１，１
］に伝送され、配線ＣＬ［１−２］のデータＤＡＴＡ２は、プログラマブルスイッチＰＳ
Ｗ［１−３，１−２］を介して配線ＲＬ［１−３，１］に伝送される。

［データメモリの読み出し動作］
メモリモードで使用する場合も、データの書き込みは上記の［データの書き込み］で示し
た方法を利用できる。ここでは、上記の［データの書き込み］で示したように、プログラ
マブルスイッチＰＳＷ［１−１，１−１］、プログラマブルスイッチＰＳＷ［１−１，１
−２］、プログラマブルスイッチＰＳＷ［１−３，１−１］、プログラマブルスイッチＰ
ＳＷ［１−３，１−２］に、それぞれ、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”のデータを書き
込んだ後、そのデータを図１２に示したドライバＣＬ＿Ｄｒｉｖｅｒを用いて読み出す例
を、図１６（Ａ）を用いて説明する。

読み出しの際は、論理回路ＬＣ内部のスイッチ１０５ａ乃至スイッチ１０５ｃ等、論理回
路と配線ＣＬとの接続を制御するスイッチをオフとする。入出力回路と配線ＣＬとの接続
を制御するスイッチも同様である。また、配線ＣＦＧを”Ｈ”として、トランジスタ１１
１をオンとし、配線ＲＬの電位をＧＮＤとする。

最初に、プログラマブルスイッチＰＳＷ［１−１，１−１］、プログラマブルスイッチＰ
ＳＷ［１−１，１−２］のデータを読み出すので、配線ＣＷＬ［１−１］の電位を”Ｈ”
とする（時刻Ｔ１３）。その結果、プログラマブルスイッチＰＳＷ［１−１，１−１］、
プログラマブルスイッチＰＳＷ［１−１，１−２］のトランジスタ１０３がオンとなる。

次に、配線ＰＣＬを”Ｌ”とし、トランジスタ１１５をオンとする（時刻Ｔ１４）。その
結果、配線ＣＬの電位はＶＤＤ（すなわち、”Ｈ”）となる。この結果、配線ＤＯ［１］
および配線ＤＯ［２］の電位は”Ｌ”になる。

その後、配線ＰＣＬを”Ｈ”とし、トランジスタ１１５をオフとする（時刻Ｔ１５）。こ
こで、プログラマブルスイッチＰＳＷ［１−１，１−１］はオンであるので、配線ＣＬ［
１−１］は配線ＲＬ［１−１］と、プログラマブルスイッチＰＳＷ［１−１，１−１］を
介して接続されており、配線ＲＬ［１−１］には、依然として、電位ＧＮＤが供給されて
いるため、配線ＣＬ［１−１］の電位はＧＮＤになる（配線ＤＯ［１］の電位は”Ｈ”と
なる）。一方、プログラマブルスイッチＰＳＷ［１−１，１−２］はオフであるので、配
線ＣＬ［１−２］は配線ＲＬ［１−１］や他の配線と切断されており、配線ＣＬ［１−２
］の電位はＶＤＤのままである（配線ＤＯ［２］の電位は”Ｌ”のままである）。その後
、配線ＣＷＬ［１−１］を”Ｌ”とする（時刻Ｔ１６）。

このように、配線ＰＣＬを”Ｈ”とした後の配線ＤＯ［１］と配線ＤＯ［２］の電位を観
測することで、プログラマブルスイッチＰＳＷ［１−１，１−１］およびプログラマブル
スイッチＰＳＷ［１−１，１−２］の状態（オンであるかオフであるか）を判定でき、結
果として、記憶されたデータを読み出すことができる。

プログラマブルスイッチＰＳＷ［１−３，１−１］、プログラマブルスイッチＰＳＷ［１
−３，１−２］の読み出しも同様である。配線ＣＷＬ［１−３］の電位を”Ｈ”とする（
時刻Ｔ１７）。その結果、プログラマブルスイッチＰＳＷ［１−３，１−１］、プログラ
マブルスイッチＰＳＷ［１−３，１−２］のトランジスタ１０３がオンとなる。なお、プ
ログラマブルスイッチＰＳＷ［１−３，１−２］はオンであるので、このときに、配線Ｃ
Ｌ［１−２］と配線ＲＬ［１−３］が接続され、配線ＣＬ［１−２］の電位はＧＮＤとな
る。

そして、同様に、配線ＰＣＬを”Ｌ”として、配線ＣＬの電位をＶＤＤ（配線ＤＯ［１］
および配線ＤＯ［２］を”Ｌ”）とした（時刻Ｔ１８）後、配線ＰＣＬを”Ｈ”とする（
時刻Ｔ１９）。

プログラマブルスイッチＰＳＷ［１−３，１−２］はオンであるので、配線ＣＬ［１−２
］は配線ＲＬ［１−３］と、プログラマブルスイッチＰＳＷ［１−３，１−２］を介して
接続しており、配線ＲＬ［１−３］には、電位ＧＮＤが供給されているため、配線ＣＬ［
１−２］の電位はＧＮＤになる（配線ＤＯ［２］の電位は”Ｈ”となる）。一方、プログ
ラマブルスイッチＰＳＷ［１−３，１−１］はオフであるので、配線ＣＬ［１−１］は配
線ＲＬ［１−３］や他の配線と切断されており、配線ＣＬ［１−１］の電位はＶＤＤのま
まである（配線ＤＯ［１］の電位は”Ｌ”のままである）。そして、配線ＣＷＬ［１−３
］を”Ｌ”とする（時刻Ｔ２０）。

図１６（Ａ）に示された方法では、トランジスタ１１１を用いて、配線ＲＬ［１−１，１
］の電位をＧＮＤにするが、このことは、例えば、プログラマブルスイッチＰＳＷ［１−
１，１−９］をオンとした上で、図１２あるいは図１３のトランジスタ１１４をオンとす
ることによっても実現できる。したがって、この場合には、トランジスタ１１１や配線Ｃ
ＦＧは不要となる。

ただし、この場合は、配線ＲＬ［１−１，１］と電位ＧＮＤの間に、トランジスタ１１４
とプログラマブルスイッチＰＳＷ［１−１，１−９］のトランジスタ１０２とトランジス
タ１０３が含まれているため、電位が所定のものとなるまでにより長い時間を要すること
がある。また、プログラマブルスイッチＰＳＷの一部（上記の場合には、プログラマブル
スイッチＰＳＷ［１−１，１−９］）にはデータを書き込めない。このような方式を用い
たデータの読み出し方法を、図１６（Ｂ）を用いて説明する。なお、ドライバＣＬ＿Ｄｒ
ｉｖｅｒとして、図１３に示す構成のものを用いるとするが、図１２に示す構成のもので
も同様に実施できる。

ここでは、プログラマブルスイッチＰＳＷ［１−１，１−１］、プログラマブルスイッチ
ＰＳＷ［１−１，１−２］、プログラマブルスイッチＰＳＷ［１−３，１−１］、プログ
ラマブルスイッチＰＳＷ［１−３，１−２］に、それぞれ、”Ｈ”、”Ｌ”、”Ｌ”、”
Ｈ”のデータが書き込まれているとする。なお、プログラマブルスイッチＰＳＷ［１−１
，１−９］、プログラマブルスイッチＰＳＷ［１−３，１−９］にも”Ｈ”が書き込まれ
ているものとするが、これはデータではない。

配線ＲＤ［１］、配線ＲＤ［２］は”Ｌ”を、配線ＲＤ［９］は”Ｈ”を維持する。当初
、配線ＲＬの電位はＧＮＤである。まず、配線ＣＷＬ［１−１］の電位を”Ｈ”とする（
時刻Ｔ２１）。その結果、プログラマブルスイッチＰＳＷ［１−１，１−１］、プログラ
マブルスイッチＰＳＷ［１−１，１−２］のトランジスタ１０３がオンとなる。

次に、配線ＰＣＬを”Ｌ”とし、トランジスタ１１５をオンとする（時刻Ｔ２２）。その
結果、配線ＣＬの電位はＶＤＤ（すなわち、”Ｈ”）となる。また、プログラマブルスイ
ッチＰＳＷ［１−１，１−１］乃至プログラマブルスイッチＰＳＷ［１−１，１−９］の
うち、オンとなっているものを介して、配線ＲＬ［１−１，１］にも電荷が流入し、電位
が上昇する。

その後、配線ＰＣＬを”Ｈ”とし、トランジスタ１１５をオフとする（時刻Ｔ２３）。配
線ＲＬ［１−１，１］の電位は低下し、ＧＮＤとなる。この際、プログラマブルスイッチ
ＰＳＷ［１−１，１−１］はオンであるので、配線ＣＬ［１−１］の電位もＧＮＤになる
。一方、プログラマブルスイッチＰＳＷ［１−１，１−２］はオフであるので、配線ＣＬ
［１−２］の電位はＶＤＤのままである。クロック信号ＣＬＫでトランスミッションゲー
ト１１７をオンとして（時刻Ｔ２４）、配線ＣＬ［１−１］、配線ＣＬ［１−２］の電位
をインバータ１１６［１］およびインバータ１１６［２］を介して、配線ＤＯ［１］およ
び配線ＤＯ［２］に取り出すことでデータを読み出せる。

プログラマブルスイッチＰＳＷ［１−３，１−１］、プログラマブルスイッチＰＳＷ［１
−３，１−２］の読み出しも同様である。配線ＣＷＬ［１−３］の電位を”Ｈ”とする（
時刻Ｔ２５）。その結果、プログラマブルスイッチＰＳＷ［１−３，１−１］、プログラ
マブルスイッチＰＳＷ［１−３，１−２］のトランジスタ１０３がオンとなる。なお、プ
ログラマブルスイッチＰＳＷ［１−３，１−２］はオンであるので、このときに、配線Ｃ
Ｌ［１−２］と配線ＲＬ［１−３］が接続され、配線ＣＬ［１−２］の電位はＧＮＤとな
る。

そして、同様に、配線ＰＣＬを”Ｌ”として、配線ＣＬの電位をＶＤＤとした（時刻Ｔ２
６）後、配線ＰＣＬを”Ｈ”とする（時刻Ｔ２７）。

プログラマブルスイッチＰＳＷ［１−３，１−２］はオンであるので、配線ＣＬ［１−２
］は配線ＲＬ［１−３］と、プログラマブルスイッチＰＳＷ［１−３，１−２］を介して
接続しており、配線ＲＬ［１−３］には、電位ＧＮＤが供給されているため、配線ＣＬ［
１−２］の電位はＧＮＤになる。一方、プログラマブルスイッチＰＳＷ［１−３，１−１
］はオフであるので、配線ＣＬ［１−１］は配線ＲＬ［１−３］他の配線と切断されてお
り、配線ＣＬ［１−１］の電位はＶＤＤのままである（配線ＤＯ［１］の電位は”Ｌ”の
ままである）。クロック信号ＣＬＫを”Ｈ”とした（時刻Ｔ２８）後、配線ＣＬ［１−１
］、配線ＣＬ［１−２］の電位を取り出すことでデータを読み出せる。

［タグメモリの読み出し動作］
データメモリはアドレスを指定することで、そのアドレスに格納されているデータを返す
メモリであるが、データを指定することで、指定されたデータと一致するデータが格納さ
れているかどうか、あるいは指定されたデータと一致するデータが格納されているアドレ
スやそのアドレスに関連するデータを返す方式のメモリがあり、ＣＡＭ（Ｃｏｎｔｅｎｔ
−Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）と呼ばれる。

また、例えば、ＣＰＵのキャッシュメモリのタグメモリには、ある数列が格納されるが、
その数列自体が必要ということではなく、その数列が参照する数列と同じか否か、という
ことが求められることがある。なお、キャッシュメモリの詳細や動作については後述する
。上述のプログラマブルスイッチＰＳＷは、データメモリだけではなく、ＣＡＭやタグメ
モリ（および比較回路）としても使用できる。以下、タグメモリ（および比較回路）とし
て使用する方法について説明する。なお、ドライバＣＬ＿Ｄｒｉｖｅｒは、図１２のもの
を用いるとするが、図１３に示すものを用いることもできる。

例えば、図１１と図１２から、プログラマブルスイッチＰＳＷ［１−１，１−１］とトラ
ンジスタ１１４［１−１］は、ＧＮＤと配線ＲＬ［１−１］の間に直列に設けられている
ことがわかる。したがって、プログラマブルスイッチＰＳＷ［１−１，１−１］とトラン
ジスタ１１４［１−１］がともにオンであると、配線ＲＬ［１−１］は電位がＧＮＤとな
り、プログラマブルスイッチＰＳＷ［１−１，１−１］とトランジスタ１１４［１−１］
のいずれかがオフであると、配線ＲＬ［１−１］の電位は、ＧＮＤではない可能性がある
。

例えば、プログラマブルスイッチＰＳＷ［１−１，１−１］とプログラマブルスイッチＰ
ＳＷ［１−１，１−２］が互いに逆の状態になるようにプログラムされ、また、トランジ
スタ１１４［１−１］とトランジスタ１１４［１−２］が互いに逆の状態になるように設
定されたとすると、配線ＲＬ［１−１］の電位がＧＮＤ以外となる場合は、プログラマブ
ルスイッチＰＳＷ［１−１，１−１］とトランジスタ１１４［１−１］の状態（すなわち
、プログラマブルスイッチＰＳＷ［１−１，１−２］とトランジスタ１１４［１−２］の
状態）が逆の場合に限られる。換言すれば、プログラマブルスイッチＰＳＷ［１−１，１
−１］とトランジスタ１１４［１−２］の状態（すなわち、プログラマブルスイッチＰＳ
Ｗ［１−１，１−２］とトランジスタ１１４［１−１］の状態）が同じ場合に限られる。

このようにして、プログラマブルスイッチＰＳＷ［１−１，１−１］とプログラマブルス
イッチＰＳＷ［１−１，１−２］に格納されているデータとトランジスタ１１４［１−１
］とトランジスタ１１４［１−２］に与えられたデータが一致するか否かを検証できる。
すなわち、スイッチアレイマトリクスＳＷＭを比較回路として使用することができる。例
えば、キャッシュメモリの（一つのセットの）タグメモリとして用いることが可能となる
。

タグメモリとして使用する際には、同じ行にある一対のプログラマブルスイッチＰＳＷを
１ビットとして使用し、一方にはデータを、他方には反転データを書き込む。例えば、プ
ログラマブルスイッチＰＳＷ［１−１，１−１］とプログラマブルスイッチＰＳＷ［１−
１，１−２］、プログラマブルスイッチＰＳＷ［１−１，１−３］とプログラマブルスイ
ッチＰＳＷ［１−１，１−４］、プログラマブルスイッチＰＳＷ［１−１，１−５］とプ
ログラマブルスイッチＰＳＷ［１−１，１−６］、プログラマブルスイッチＰＳＷ［１−
１，１−７］とプログラマブルスイッチＰＳＷ［１−１，１−８］を、それぞれ、一対と
し、それぞれの一方にはデータを、他方には反転データを書き込む。

例えば、図１７（Ａ）に示すように、プログラマブルスイッチＰＳＷ［１−１，１−１］
、プログラマブルスイッチＰＳＷ［１−１，１−３］、プログラマブルスイッチＰＳＷ［
１−１，１−５］、プログラマブルスイッチＰＳＷ［１−１，１−７］にそれぞれ、”Ｈ
”、”Ｈ”、”Ｈ”、”Ｈ”を書き込む。プログラマブルスイッチＰＳＷ［１−１，１−
２］、プログラマブルスイッチＰＳＷ［１−１，１−４］、プログラマブルスイッチＰＳ
Ｗ［１−１，１−６］、プログラマブルスイッチＰＳＷ［１−１，１−８］には、それら
の反転データ、”Ｌ”、”Ｌ”、”Ｌ”、”Ｌ”を書き込む。

また、プログラマブルスイッチＰＳＷ［１−１，１−９］には”Ｈ”を書き込む。これは
、配線ＲＬ［１−１，１］と配線ＣＬ［１−９］を接続するためである。後述するように
、配線ＣＬ［１−９］（あるいは配線ＤＯ［９］）に結果が現れる。以下では、プログラ
マブルスイッチＰＳＷ［１−１，１−１］乃至プログラマブルスイッチＰＳＷ［１−１，
１−８］にデータ”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｌ”が
記憶されているか否か、およびプログラマブルスイッチＰＳＷ［１−３，１−１］乃至プ
ログラマブルスイッチＰＳＷ［１−３，１−８］にデータ”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ
”、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”が記憶されているか否かを判定する場合について、
図１７（Ｂ）を用いて説明する。

まず、配線ＣＷＬ［１−１］の電位を”Ｈ”とする（時刻Ｔ２９）。その結果、プログラ
マブルスイッチＰＳＷ［１−１，１−１］乃至プログラマブルスイッチＰＳＷ［１−１，
１−９］のトランジスタ１０３がオンとなる。

次に、配線ＰＣＬを”Ｌ”とし、トランジスタ１１５をオンとする（時刻Ｔ３０）。また
、配線ＲＤ［１］乃至配線ＲＤ［８］を参照するデータに応じたものとする。すなわち、
プログラマブルスイッチＰＳＷ［１−１，１−１］乃至プログラマブルスイッチＰＳＷ［
１−１，１−８］にデータ”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｌ”、”Ｈ”、
”Ｌ”が記憶されているか否かを判定するには、対応する配線ＲＤ［１］乃至配線ＲＤ［
８］を、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、”Ｌ”、”Ｈ”、”Ｌ”、”Ｈ”とする。つ
まり、参照するデータの反転データを入力する。図１７（Ｂ）では、配線ＲＤ［１］、配
線ＲＤ［３］、配線ＲＤ［５］、配線ＲＤ［７］］の信号のみを示すが、配線ＲＤ［２］
、配線ＲＤ［４］、配線ＲＤ［６］、配線ＲＤ［８］の信号は、それらの反転信号である
。

その結果、トランジスタ１１４［１−１］、トランジスタ１１４［１−４］、トランジス
タ１１４［１−６］、トランジスタ１１４［１−８］はオンとなり、トランジスタ１１４
［１−２］、トランジスタ１１４［１−３］、トランジスタ１１４［１−５］、トランジ
スタ１１４［１−７］はオフである。

もし、トランジスタ１１４とそれに対応するプログラマブルスイッチＰＳＷの対全てにお
いて、一方がオンで他方がオフであれば（換言すれば、プログラマブルスイッチＰＳＷ［
１−１，１−１］乃至プログラマブルスイッチＰＳＷ［１−１，１−８］のデータが参照
するデータであれば）、配線ＲＬ［１−１，１］の電位はＶＤＤとなる。しかし、もし、
オンであるトランジスタ１１４に対応するプログラマブルスイッチＰＳＷの１つでもオン
であれば（換言すれば、プログラマブルスイッチＰＳＷ［１−１，１−１］乃至プログラ
マブルスイッチＰＳＷ［１−１，１−８］が参照するデータでないならば）、配線ＲＬ［
１−１，１］の電位はＶＤＤにまで上昇しないか、上昇したとしても、配線ＰＣＬを”Ｈ
”とし、トランジスタ１１５をオフとしたとき（時刻Ｔ３１）以降に、急速に電位がＧＮ
Ｄとなる。

上記の例では、トランジスタ１１４［１−１］がオンであり、かつ、対応するプログラマ
ブルスイッチＰＳＷ［１−１，１−１］もオンであるため、配線ＲＬ［１−１，１］はト
ランジスタ１１４［１−１］とプログラマブルスイッチＰＳＷ［１−１，１−１］を介し
てＧＮＤと接続され、電位はＧＮＤとなる。配線ＣＬ［１−９］は、プログラマブルスイ
ッチＰＳＷ［１−１，１−９］を介して配線ＲＬ［１−１，１］と接続されているので、
配線ＣＬ［１−９］の電位もＧＮＤとなる。この結果は、インバータ１１６を介して、配
線ＤＯ［９］に出力される。この例では、配線ＤＯ［９］は”Ｈ”となる。

次に、配線ＣＷＬ［１−３］の電位を”Ｈ”とする（時刻Ｔ３３）。その結果、プログラ
マブルスイッチＰＳＷ［１−３，１−１］乃至プログラマブルスイッチＰＳＷ［１−３，
１−９］のトランジスタ１０３がオンとなる。

次に、配線ＰＣＬを”Ｌ”とし、トランジスタ１１５をオンとする（時刻Ｔ３４）。また
、配線ＲＤ［１］乃至配線ＲＤ［８］を参照するデータに応じたものとする。すなわち、
プログラマブルスイッチＰＳＷ［１−３，１−１］乃至プログラマブルスイッチＰＳＷ［
１−３，１−８］にデータ”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、
”Ｌ”が記憶されているか否かを判定するには、対応する配線ＲＤ［１］乃至配線ＲＤ［
８］を、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”とする。

その結果、トランジスタ１１４［１−１］、トランジスタ１１４［１−４］、トランジス
タ１１４［１−５］、トランジスタ１１４［１−８］はオンとなり、トランジスタ１１４
［１−２］、トランジスタ１１４［１−３］、トランジスタ１１４［１−６］、トランジ
スタ１１４［１−７］はオフである。

この場合は、オフであるトランジスタ１１４に対応する全てのプログラマブルスイッチＰ
ＳＷがオンであり、また、オンであるトランジスタ１１４に対応する全てのプログラマブ
ルスイッチＰＳＷがオフであるので、配線ＲＬ［１−１，１］の電位はＶＤＤとなる。配
線ＣＬ［１−９］は、プログラマブルスイッチＰＳＷ［１−１，１−９］を介して配線Ｒ
Ｌ［１−１，１］と接続されているので、配線ＣＬ［１−９］の電位もＶＤＤとなる。こ
の結果は、インバータ１１６を介して、配線ＤＯ［９］に出力される。この例では、配線
ＤＯ［９］は”Ｌ”となる。つまり、参照するデータと同じデータが存在すれば、配線Ｄ
Ｏ［９］は”Ｌ”を出力する。

［ドライブモードで使用するデータの検証］
ドライブモードで動作している際に、オフであるべきプログラマブルスイッチＰＳＷが、
何らかの理由によってオンとなってしまうことは、動作に異常をもたらすので、適宜、プ
ログラマブルスイッチＰＳＷに異常がないかを検証することが求められる。上記のように
、プログラマブルスイッチＰＳＷの状態を読み出せるので、ドライブモードを適宜中断し
てメモリモードに移行し、そのデータに異常がないかどうかを検証できる。

例えば、一部あるいは全てのプログラマブルスイッチＰＳＷの状態を、上記の［データメ
モリの読み出し動作］で説明した方法で読み出し、得られた数列が、当初のものと異なっ
ていないかを、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検
査）等の手段で判定することができる。

以上のように、メモリモードでは、スイッチアレイマトリクスＳＷＭはデータメモリやタ
グメモリとして使用できる。トランジスタ１０１（あるいはトランジスタ１０１ａ乃至ト
ランジスタ１０１ｃ）を極めてオフ電流の少ない酸化物半導体を用いたトランジスタとす
ることで、実質的に不揮発なメモリとすることもできる。

図８に示されるように、スイッチアレイマトリクスＳＷＭ［１，１］とスイッチアレイマ
トリクスＳＷＭ［２，１］は１群のメモリとして、また、スイッチアレイマトリクスＳＷ
Ｍ［１，２］とスイッチアレイマトリクスＳＷＭ［２，２］は、他の１群のメモリとして
使用できるので、例えば、前者をタグメモリ、後者をデータメモリとして使用することも
可能である。また、前者をデータメモリ、後者をタグメモリとして使用することや、両者
をデータメモリとして使用することもできる。なお、データメモリだけに使用するのであ
れば、図１２あるいは図１３に示されるトランジスタ１１４やそれに関連する配線は不要
である。

以上では、スイッチアレイマトリクスＳＷＭとして、比較的小さな規模のものを例として
説明したが、より大きな規模のものでも同様に扱える。また、図１に示される情報処理装
置１００以外の構成のものであっても同様な動作を実行させることができる。

例えば、図１８に示される情報処理装置１２０は、図２乃至図６に示されるものと同様な
スイッチアレイマトリクスＳＷＭａ／スイッチアレイマトリクスＳＷＭｂと論理回路ＬＣ
からなるマトリクスであるが、図１に示される情報処理装置１００とは異なる構成である
。しかし、スイッチアレイマトリクスＳＷＭａあるいはスイッチアレイマトリクスＳＷＭ
ｂの一方を、データメモリあるいはタグメモリとして用いることができる。

（実施の形態２）
本実施の形態では、リコンフィギャラブル回路を有するプロセッサの例について説明する
。プロセッサの検証（チップテスト）には様々な手法があり、一例として、ＢＩＳＴ（Ｂ
ｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）が知られている。ＢＩＳＴでは、チップテストに
用いるテストパターンを発生する専用のテスト回路をプロセッサに内蔵するため、プロセ
ッサ外部からテストパターンを供給する構成に比べて、高速なチップテストが可能である
。

プロセッサに内蔵した専用のテスト回路では、設計段階で決定したテストパターンを発生
することしかできないため、追加のチップテストを実行する場合には、対応するテストパ
ターンをプロセッサ外部から供給する必要がある。また、テスト回路はチップテストが終
了した後には不要になる。そのため、高機能なチップテストを行う目的で、巨大なテスト
回路を設けることは、プロセッサのコスト上昇につながる。

本実施の形態では、リコンフィギャラブル回路を用いてテスト回路を構成して、チップテ
ストを行い、チップテストを実施していないときには、リコンフィギャラブル回路を用い
てメモリ（例えば、キャッシュメモリ）を構成することのできるプロセッサの例について
説明する。

キャッシュメモリとは、プロセッサ外のメモリ（外部メモリ）の内容の一部をコピーして
プロセッサ内に格納する高速なメモリである。プロセッサが外部メモリとアクセスする場
合、伝送距離があることと、外部メモリがそれほど高速でないことから、プロセッサの動
作を遅延させる要因となる。

プロセッサが必要とするデータがキャッシュメモリに存在する場合をキャッシュヒットと
いい、プロセッサが必要とするデータがキャッシュメモリに存在しない場合をキャッシュ
ミスという。キャッシュミス時には、データを外部メモリから取り込むため、外部メモリ
へのアクセスが必要になり、プロセッサの動作に支障が生じる。したがって、キャッシュ
ヒットの確率（キャッシュヒット率）が高いほど、すなわち、キャッシュミスの確率（キ
ャッシュミス率）が低いほど、プロセッサは高速に処理を実行できる。そのため、キャッ
シュメモリの容量の増大することは、プロセッサの性能向上に有効である。

図１９（Ａ）に示されるように、プロセッサ１５０は、演算回路（コア１５１［１］とコ
ア１５１［２］）と、キャッシュメモリ１５２、さらに、リコンフィギャラブル回路１５
３よりなる。なお、プロセッサ１５０はさらに他の回路を有してもよい。リコンフィギャ
ラブル回路１５３は、実施の形態１で説明した情報処理装置１００を用いることができる
。しかし、それに限定されず、プログラマブルスイッチＰＳＷをメモリセルとして用いる
ことのできるリコンフィギャラブル回路であればよい。コア１５１［１］とコア１５１［
２］は、それぞれ専用のキャッシュメモリを有してもよい。

最初に、チップテストを行う場合について図１９（Ｂ）に示す。ここでは、リコンフィギ
ャラブル回路１５３の一部あるいは全部は、テスト回路１５３ａに再構成され、このテス
ト回路からコア１５１［１］やコア１５１［２］にテスト信号が送られて、チップテスト
が実行される。なお、コア１５１［１］やコア１５１［２］の動作状態を評価する機能が
テスト回路１５３ａに設けられてもよい。リコンフィギャラブル回路１５３は、実施の形
態１のドライブモードでチップテストを行う。

チップテストを行う前に、リコンフィギャラブル回路１５３に、リコンフィギャラブル回
路１５３をテスト回路１５３ａに再構成するためのデータがプロセッサ１５０の外部から
供給され、リコンフィギャラブル回路１５３内のスイッチアレイマトリクスＳＷＭおよび
論理回路ＬＣに書き込まれる。これは、実施の形態１の［データの書き込み］に示される
方法で実行できる。

また、テスト回路１５３ａによって生成されるテストパターンは、コア１５１［１］やコ
ア１５１［２］のテストに限られず、プロセッサ１５０が有する別の回路の動作状態をテ
ストするための信号であってもよいし、プロセッサ１５０全体の動作状態をテストするた
めの信号であってもよい。例えば、テスト回路１５３ａは、コア１５１［１］内部の回路
の一部やキャッシュメモリ１５２の動作状態をテストするためのテストパターンを生成す
ることができる。また、例えば、プロセッサ１５０がアナログ回路を有する場合、テスト
回路１５３ａは、アナログ回路の動作状態を試験するためのテストパターンを生成するこ
とができる。

一例では、チップテストの際の、テスト回路１５３ａとコア１５１［１］やコア１５１［
２］（あるいはその他の回路）との間の信号のやり取りは、図１に示される出入力回路を
介して行われる。

次に、チップテストを行っていない場合について図１９（Ｃ）に示す。ここでは、リコン
フィギャラブル回路１５３は、実施の形態１のメモリモードとなり、その一部あるいは全
部はメモリ１５３ｂとして使用される。メモリ１５３ｂはキャッシュメモリとして機能す
る。結果、キャッシュメモリの容量を増加させることができ、キャッシュヒット率を高め
ることができる。リコンフィギャラブル回路１５３をキャッシュメモリとして使用する場
合には、例えば、図１１に示されるスイッチアレイマトリクスＳＷＭの各行がキャッシュ
メモリのラインに相当し、プログラマブルスイッチＰＳＷは、データフィールド、タグフ
ィールドのいずれかに相当する。

なお、このとき、メモリ１５３ｂとコア１５１［１］やコア１５１［２］（あるいはその
他の回路）との間の信号のやり取りは、一例では、図９（あるいは図１０）に示されるド
ライバＢＬ＿Ｄｒｉｖｅｒ、ドライバＣＬ＿Ｄｒｉｖｅｒ、ドライバＷＷＬ＿Ｄｒｉｖｅ
ｒ、ドライバＣＷＬ＿Ｄｒｉｖｅｒ等を介して行われる。また、図１に示される出入力回
路とスイッチアレイマトリクスＳＷＭとの間をハイインピーダンスとすることで、出入力
回路を経由してメモリ１５３ｂがコア１５１［１］やコア１５１［２］（あるいはその他
の回路）との間で信号をやり取りすることは不可能とできる。

一例では、プロセッサ１５０では、メモリ１５３ｂをキャッシュメモリ１５２と共に、セ
ット連想方式のキャッシュメモリとして機能させることができる。例えば、プロセッサ１
５０の動作状態の試験が行われるときは、キャッシュメモリ１５２をｎウェイセット連想
方式（ｎは２以上の自然数）のキャッシュメモリとして機能させ、通常の動作時には、キ
ャッシュメモリ１５２およびメモリ１５３ｂをｎ＋ｍウェイセット連想方式（ｍは自然数
）のキャッシュメモリとして機能させることもできる。

なお、リコンフィギャラブル回路１５３をテスト回路１５３ａに再構成して、チップテス
トを実行する、あるいは、チップテストを終了した後にリコンフィギャラブル回路１５３
をメモリ１５３ｂに再構成する、等の切り替えは、プロセッサ１５０に入力される命令に
従って行うことができる。あるいは、このような動作状態の切り替えを行う命令が、プロ
セッサ１５０内に記憶されており、プロセッサ１５０への電源の投入時において、自動的
に動作状態の切り替えがおこなわれてもよい。

プロセッサ１５０では、通常の動作時において、プロセッサ１５０で行われる論理演算に
用いられるデータ、プロセッサ１５０で行われる論理演算の結果得られたデータ、あるい
は、プロセッサ１５０で行われる各種の命令などを、メモリ１５３ｂ（すなわち、リコン
フィギャラブル回路１５３）に記憶させることができる。すなわち、リコンフィギャラブ
ル回路１５３は、プロセッサ１５０（の一部あるいは全部）の動作状態のテストが行われ
るときのみならず、通常の動作時にもプロセッサ１５０の動作に利用でき、回路を有効利
用できる。

なお、上記のテストにおいては、直接あるいは間接に、リコンフィギャラブル回路１５３
がテストの対象となることがある。例えば、リコンフィギャラブル回路１５３が、図１９
（Ｃ）のようにキャッシュメモリとなるように設定されている場合には、コア１５１［１
］をテストした際に、コア１５１［１］は、リコンフィギャラブル回路１５３がキャッシ
ュメモリであるという前提で、何らかの信号をリコンフィギャラブル回路１５３に送る。
しかしながら、テスト中はリコンフィギャラブル回路１５３がテスト回路１５３ａとなる
ように設定されており、キャッシュメモリとしては適切な応答ができないこと（データが
書き込めない、あるいは読み出せない等）が想定され、その場合にはコア１５１［１］が
正常であってもエラーを発生する。

そのようなことを防止するためには、チップテスト中は、リコンフィギャラブル回路１５
３（あるいは、メモリモードで使用する際に、キャッシュメモリの一部あるいは全部に相
当する部分）のバリッドビットが非有効であるとする信号が送出される構成とするとよい
。このとき、リコンフィギャラブル回路１５３のデータ出力は任意の値とすることができ
るので、コア１５１［１］は、この部分を、非有効なデータを出すメモリとみなし、その
他の部分の動作に影響を及ぼさない。

このような構成により、チップ製造後でもテストパターンを変更することが容易であり、
チップテスト終了後は、キャッシュメモリの容量（セット数）を増やし、キャッシュヒッ
ト率が向上し、プロセッサの性能向上を図ることができる。

（実施の形態３）
本実施の形態では、リコンフィギャラブル回路を有するプロセッサの他の例について説明
する。プロセッサが動作を開始する際には、最初に各種制御レジスタの値を設定するなど
の目的で、スタートアップルーチンと呼ばれるプログラムを実行する。スタートアップル
ーチンは、通常はプロセッサから離れた場所のＲＯＭ等のメモリに格納され、プロセッサ
への電源投入によって、ＲＯＭからプロセッサに送られる。

プロセッサに電源が供給されていない状態でもスタートアップルーチンが保持される必要
があるので、スタートアップルーチンは不揮発なメモリに格納されることが必要とされる
。一方で、スタートアップルーチンを格納したメモリがプロセッサから離れた場所にある
と、その伝送に時間を要するので、プロセッサの始動に時間がかかる。

スタートアップルーチンを搭載した不揮発性メモリをプロセッサに内蔵することで、プロ
セッサの起動を早くすることができる。しかし、スタートアップルーチンは、最初に一度
実行したら、通常動作中に再度実行する必要の無いプログラムである場合が多い。そのた
め、スタートアップルーチンを搭載した不揮発性メモリは、プロセッサの通常動作中は必
要の無い回路であり、当該不揮発性メモリを内蔵することは、プロセッサのチップコスト
の上昇につながる。

本実施の形態では、プロセッサ内にリコンフィギャラブル回路を設け、プロセッサに電源
が供給されていないときには、スタートアップルーチンをリコンフィギャラブル回路に格
納し、プロセッサに電源が供給された後は、格納されたスタートアップルーチンを使用し
て起動し、プロセッサが起動した後は、リコンフィギャラブル回路を実施の形態２のよう
にキャッシュメモリの一部として使用し、プロセッサ動作中あるいはプロセッサへの電源
を遮断する前にＲＯＭからスタートアップルーチンをリコンフィギャラブル回路に格納す
る技術について説明する。

上述のとおり、スタートアップルーチンはプロセッサへの電源が遮断された状態でも保持
されることが求められるので、例えば、図３（Ａ）に示されるプログラマブルスイッチＰ
ＳＷのトランジスタ１０１を、極めてオフ電流の少ない酸化物半導体を用いたトランジス
タとするとよい。

図２０（Ａ）に示されるように、プロセッサ１５０は、実施の形態２で説明したものと同
様に、コア１５１［１］とコア１５１［２］と、それらが使用するためのキャッシュメモ
リ１５２、さらに、リコンフィギャラブル回路１５３を有する。また、プロセッサ１５０
から離れた位置にスタートアップルーチンを格納したＲＯＭ１５４が存在する。

プロセッサ１５０に電源が供給される前、リコンフィギャラブル回路１５３はメモリモー
ドで動作するメモリ１５３ｂである。メモリ１５３ｂにはスタートアップルーチンが格納
されている。スタートアップルーチンが格納されるタイミングは、一例では、実施の形態
２で説明したプロセッサのテストの後であり、一例では、プロセッサの電源供給が絶たれ
る前であり、一例では、プロセッサの動作中である。スタートアップルーチンは比較的小
規模なプログラムであるため、格納されるアドレスを予め決めておくとよい。なお、プロ
セッサが異常停止した場合（停電等で正常に終了ができなかった場合等）には、メモリ１
５３ｂにスタートアップルーチンが格納されていない場合がある。

プロセッサ１５０に電源が供給され、メモリ１５３ｂにスタートアップルーチンが格納さ
れている場合には、図２０（Ｂ）に示すように、メモリ１５３ｂに格納されているスター
トアップルーチンを利用してコア１５１［１］とコア１５１［２］が起動する。なお、メ
モリ１５３ｂにスタートアップルーチンが格納されていない場合には、ＲＯＭ１５４から
スタートアップルーチンをロードして起動するため、より時間がかかる。

プロセッサが起動した後は、メモリ１５３ｂはキャッシュメモリとして機能する。当初、
格納されていたスタートアップルーチンは他のデータにより上書きされることがある。な
お、キャッシュメモリとして使用される場合でも、スタートアップルーチンが格納される
べきアドレスには極力データが書き込まれないようにするとよい。

プロセッサ１５０が動作しているときでも、メモリ１５３ｂのスタートアップルーチンが
格納されるべきアドレスに空きがあり、プロセッサ１５０の負荷が小さい場合には、図２
０（Ｃ）に示すように、予め定められたタイミングで、ＲＯＭからスタートアップルーチ
ンをロードし、指定されたアドレスに書き込んでもよい。そのまま、このアドレスが上書
きされることがなければ、その後で異常停止した場合でも、メモリ１５３ｂにはスタート
アップルーチンが格納されているので、プロセッサ１５０の次回の起動は高速である。

もっとも、その後のプロセッサ１５０の動作によっては、スタートアップルーチンが格納
されるべきアドレスに他のデータが書き込まれることもあり、その状態で異常停止した場
合には、メモリ１５３ｂにはスタートアップルーチンが格納されていないので、プロセッ
サ１５０の次回の起動の際には、スタートアップルーチンをＲＯＭ１５４からロードする
必要がある。

プロセッサ１５０への電源供給が停止され、かつ、次に電源が供給される際にプロセッサ
１５０の起動処理が必要とされる状況では、メモリ１５３ｂに格納されているほとんどの
データが、電源供給停止後は不要となるので、電源供給が停止される前にＲＯＭからスタ
ートアップルーチンをロードし、メモリ１５３ｂに書き込むことができる。ただし、すで
に指定されたアドレスにスタートアップルーチンが書き込まれている場合には、この操作
は不要である。

このように、プロセッサ１５０に搭載されたリコンフィギャラブル回路１５３は、プロセ
ッサ１５０の電源供給直後は、スタートアップルーチンを搭載した不揮発性メモリとして
利用することが可能であり、さらに、通常動作時には、キャッシュメモリとしても利用で
き、プロセッサ１５０のパフォーマンスを向上させることができる。

（実施の形態４）
本実施の形態では、実施の形態１乃至３で説明した情報処理装置１００、プロセッサ１５
０等を、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）と単結晶シリコンを用
いたトランジスタ（Ｓｉトランジスタ）を含む半導体装置で作製する場合の具体的なデバ
イス構造について説明する。

＜デバイス構造＞
図２１（Ａ）は、ＯＳトランジスタとＳｉトランジスタを含む半導体装置のデバイス構造
の一例を示す断面図である。図２１（Ａ）には、このような半導体装置として情報処理装
置１００を示している。なお、図２１（Ａ）は、情報処理装置１００を特定の切断線で切
った断面図ではなく、情報処理装置１００の積層構造を説明するための図面である。図２
１（Ａ）には、代表的に、情報処理装置１００のプログラマブルスイッチＰＳＷを構成す
るトランジスタ１０１、トランジスタ１０２、トランジスタ１０３、容量素子１０４を示
している。トランジスタ１０２とトランジスタ１０３はｎ型のＳｉトランジスタである。
トランジスタ１０２とトランジスタ１０３の上に、トランジスタ１０１および容量素子１
０４が積層されている。

半導体基板を用いて情報処理装置１００が作製される。半導体基板として、バルク状の単
結晶シリコンウェハ２００が用いられている。なお、情報処理装置１００の基板は、バル
ク状の単結晶シリコンウェハに限定されるものではなく、様々な半導体基板を用いること
ができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。

トランジスタ１０２とトランジスタ１０３は、他のｐ型トランジスタ（図示せず）ととも
に、単結晶シリコンウェハ２００に、ＣＭＯＳプロセスを用いて作製することができる。
絶縁層２１０は、これらトランジスタを電気的に分離するための絶縁物である。トランジ
スタ１０２とトランジスタ１０３を覆って、絶縁層２１１が形成されている。絶縁層２１
１上には、導電体２３１乃至導電体２３３が形成されている。絶縁層２１１に設けられた
開口に、導電体２２１乃至導電体２２３が形成されている。なお、導電体２３１と導電体
２３２は、一方が、配線ＣＬ、他方が配線ＲＬであってもよい。

トランジスタ１０２とトランジスタ１０３の上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅ
ｎｄ ｏｆ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、
絶縁層２１２乃至絶縁層２１４および導電体２４１乃至導電体２４５、導電体２５１乃至
導電体２５６、導電体２６１乃至導電体２６５により３層の配線層が形成されている。

この配線層を覆って絶縁層２７６が形成される。絶縁層２７６上に、トランジスタ１０１
および容量素子１０４が形成されている。

トランジスタ１０１は、酸化物半導体層２７１、導電体２８１、導電体２８２、導電体２
９１を有する。酸化物半導体層２７１にチャネル形成領域が存在する。導電体２９１はゲ
ート電極を構成し、導電体２８１、導電体２８２は、それぞれ、ソース電極、ドレイン電
極を構成する。導電体２８２は、導電体２２３、導電体２３３および導電体２５１乃至導
電体２５６により、トランジスタ１０２のゲート（導電体２２０）に接続されている。な
お、図２１では、導電体２２０が２箇所にあるように描かれているが、これは、導電体２
２０が同じもの（連続しているもの）であることを示している。

容量素子１０４は、ＭＩＭ型の容量素子であり、電極として導電体２８１および導電体２
９２を有し、誘電体（絶縁膜）として、絶縁層２７７を有する。絶縁層２７７は、トラン
ジスタ１０１のゲート絶縁層を構成する絶縁物でもある。

トランジスタ１０１および容量素子１０４を覆って、絶縁層２７８が形成されている。絶
縁層２７８上には、導電体２９６、導電体２９７が形成されている。導電体２９６、導電
体２９７は、それぞれ、トランジスタ１０１、容量素子１０４に接続されており、これら
の素子を配線層に設けられた配線に接続させるため電極（配線）として設けられている。
例えば図示のように、導電体２９６は、導電体２６２乃至導電体２６５、導電体２８４に
より、導電体２６１に接続されている。導電体２９７は、導電体２４２乃至導電体２４５
、導電体２８３により、導電体２４１に接続されている。

半導体装置を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導電膜等
）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積
（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成すること
ができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法が
用いられる。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子
層成膜）法を使ってもよい。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。

情報処理装置１００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成するこ
とができる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲル
マニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハ
フニウムおよび酸化タンタル等でなる膜があげられる。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

情報処理装置１００の導電体は、単層の導電膜で、または２層以上の導電膜で形成するこ
とができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タ
ンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオ
ブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができ
る。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有さ
せた多結晶シリコン膜等を用いることができる。

＜トランジスタの他の構成例＞
半導体装置を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図２１（Ａ）に
限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。
この場合、導電体２４５、導電体２５６、導電体２６５と、導電体２８１乃至導電体２８
４の間に、絶縁層およびその絶縁層上にバックゲートを構成する導電体を形成すればよい
。

また、ＯＳトランジスタを図２１（Ｂ）に示すような構造とすることができる。図２１（
Ｂ）の例では、トランジスタ１０１には、さらに酸化物半導体層２７３が設けられている
。図２１（Ｂ）のトランジスタ１０１も、酸化物半導体層２７１にチャネル形成領域が設
けられている。

図２１（Ｂ）のトランジスタ１０１を作製するには、導電体２８１、導電体２８２を形成
した後、酸化物半導体層２７３を構成する酸化物半導体膜、絶縁層２７７を構成する絶縁
膜、および導電体２９１を構成する導電膜を積層する。そして、この導電膜をエッチング
するためのレジストマスクを用いて、この積層膜をエッチングすることで、酸化物半導体
層２７３、導電体２９１が形成される。この場合、容量素子１０４においては、絶縁層２
７７は、導電体２９２に覆われていない領域が除去されている。

例えば、図２１（Ａ）のトランジスタ１０１において、酸化物半導体層２７１を構成元素
の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系
酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層と
も、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。

例えば、酸化物半導体層２７１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、
一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸
化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：
６：４、または１：９：６の酸化物膜で形成することができる。

また、図２１（Ｂ）において、酸化物半導体層２７１を２層構造とし、酸化物半導体層２
７３を単層構造とし、３層の酸化物半導体膜からトランジスタ１０１を形成してもよい。
この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成して
もよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で酸化物半導体層２７１および酸化物半導体層２７
３を形成する場合、酸化物半導体層２７１の下層と酸化物半導体層２７３は、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：
６の酸化物膜で形成し、酸化物半導体層２７１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝
１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。

図２２に、ＳｉトランジスタおよびＯＳトランジスタの他の構成例を示す。

図２２は、Ｓｉトランジスタ、ＯＳトランジスタの構成の一例を示す断面図である。図２
２において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）にお
けるＳｉトランジスタであるトランジスタ１０２とトランジスタ１０３及びＯＳトランジ
スタであるトランジスタ１０１の断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネ
ル長方向に直角な方向）における同断面図を示す。ただし、レイアウトにおいてトランジ
スタ１０１のチャネル長方向とトランジスタ１０２（トランジスタ１０３）のチャネル長
方向とが、必ずしも一致していなくともよい。

また、図２２では、酸化物半導体膜にチャネル形成領域を有するＯＳトランジスタである
トランジスタ１０１が、単結晶のシリコンのチャネル形成領域を有するトランジスタ１０
２とトランジスタ１０３の上に形成されている場合を例示している。図２２では、単結晶
シリコン基板を基板３００として用いる場合を例示している。

また、トランジスタ１０２（とトランジスタ１０３）は、素子分離法により、他の半導体
素子と電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａ
ｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２２では、
トレンチ分離法を用いてトランジスタ１０２（とトランジスタ１０３）を電気的に分離す
る場合を例示している。エッチング等により基板３００に形成されたトレンチに、酸化珪
素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去
することで形成される素子分離領域３０１により、トランジスタ１０２とトランジスタ１
０３を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板３００の凸部には、トランジスタ１０２とトラ
ンジスタ１０３の不純物領域３０２、不純物領域３０３及び不純物領域３０７と、不純物
領域３０２及び不純物領域３０３に挟まれたチャネル形成領域３０４、不純物領域３０２
及び不純物領域３０７に挟まれたチャネル形成領域３０８とが設けられている。さらに、
トランジスタ１０２は、チャネル形成領域３０４を覆う絶縁層３０５と、絶縁層３０５を
間に挟んでチャネル形成領域３０４と重なるゲート電極３０６とを有する。同様に、トラ
ンジスタ１０３は、チャネル形成領域３０８を覆う絶縁層３０９と、絶縁層３０９を間に
挟んでチャネル形成領域３０８と重なるゲート電極３１０とを有する。

トランジスタ１０２では、チャネル形成領域３０４における凸部の側部及び上部と、ゲー
ト電極３０６とが絶縁層３０５を間に挟んで重なることで、チャネル形成領域３０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１０２と
トランジスタ１０３の基板上における専有面積を小さく抑えつつ、トランジスタ１０２と
トランジスタ１０３におけるキャリアの移動量を増加させることができる。その結果、ト
ランジスタ１０２は、オン電流が大きくなると共に、電界効果移動度が高められる。

特に、チャネル形成領域３０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ
、チャネル形成領域３０４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚さ
Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、
トランジスタ１０２のオン電流をより大きくすることができ、電界効果移動度もより高め
られる。トランジスタ１０３でも同様である。

なお、バルクの半導体基板を用いたトランジスタ１０２とトランジスタ１０３の場合、ア
スペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ１０２とトランジスタ１０３の上には、絶縁層３１１が設けられている。絶
縁層３１１には開口部が形成されている。そして、上記開口部には、不純物領域３０３、
不純物領域３０７にそれぞれ電気的に接続されている導電体３１３、導電体３１２と、ゲ
ート電極３０６に電気的に接続されている導電体３１４とが、形成されている。導電体３
１２は、絶縁層３１１上に形成された導電体３１６に電気的に接続されており、導電体３
１３は、絶縁層３１１上に形成された導電体３１７に電気的に接続されており、導電体３
１４は、絶縁層３１１上に形成された導電体３１８に電気的に接続されている。

導電体３１６乃至導電体３１８上には、絶縁層３２０が設けられている。絶縁層３２０上
には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層３２１が設けられて
いる。絶縁層３２１上には絶縁層３２２が設けられており、絶縁層３２２上には、トラン
ジスタ１０１が設けられている。

絶縁層３２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である
程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることがで
きる。

トランジスタ１０１は、酸化物半導体層３３０、酸化物半導体層３３０に接する導電体３
３２及び導電体３３３、酸化物半導体層３３０を覆っている絶縁層３３１、並びに、絶縁
層３３１を間に挟んで酸化物半導体層３３０と重なるゲート電極３３４を有する。導電体
３３２及び導電体３３３は、ソース電極またはドレイン電極として機能する。導電体３３
３は、絶縁層３２０乃至絶縁層３２２に設けられた開口において導電体３１８に接続され
ている。

なお、トランジスタ１０１上に、絶縁層が設けられてもよい。絶縁層には開口部が設けら
れ、上記開口部においてゲート電極３３４に接する導電体が、絶縁層上に設けられてもよ
い。

なお、図２２において、トランジスタ１０１は、ゲート電極３３４を酸化物半導体層３３
０の片側において少なくとも有していればよいが、絶縁層３２２を間に挟んで酸化物半導
体層３３０と重なるゲート電極を、さらに有していてもよい。

トランジスタ１０１が、一対のゲート電極を有している場合、一方のゲート電極にはオン
オフを制御するための信号が与えられ、他方のゲート電極は、他の電位が独立して与えら
れている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えら
れていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていて
もよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電
圧を制御することができる。

また、図２２では、トランジスタ１０１が、一のゲート電極３３４に対応した一のチャネ
ル形成領域を有する、シングルチャネル構造である場合を例示している。トランジスタ１
０１に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導
体層に複数のチャネル形成領域を有する、マルチチャネル構造とすることができる。

図２２には、トランジスタ１０１は、酸化物半導体層３３０が、酸化物半導体層３３０ａ
乃至酸化物半導体層３３０ｃでなる３層構造で、酸化物半導体層３３０ａおよび酸化物半
導体層３３０ｂの形成後に、導電体３３２と導電体３３３が形成され、その後、酸化物半
導体層３３０ｃが形成される。しかし、酸化物半導体層３３０ａ乃至酸化物半導体層３３
０ｃのいずれか一つあるいは二つを有しない構造でもよい。

（実施の形態５）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体について説明する。

ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅ
ｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる
水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のこ
とをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質
的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密
度が、１×１０^−９／ｃｍ^３以上１×１０^１７／ｃｍ^３未満であることをいう。キャリア
密度は、１×１０^１５／ｃｍ^３未満が好ましく、１×１０^１３／ｃｍ^３未満がより好まし
く、８×１０^１１／ｃｍ^３未満が、特に好ましく、１×１０^１１／ｃｍ^３未満がさらに好
ましく、１×１０^１０／ｃｍ^３未満が究極に好ましい。

高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規
格化されたオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍ程度に低くすることができる。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準
位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導
体中や、他の層との界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度ま
で高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半
導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化Ｏ
Ｓとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることと
する。

例えば、シリコンの場合は、その濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好まし
くは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／
ｃｍ^３未満とする。

例えば、水素の場合は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９
ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに
好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

例えば、窒素の場合は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８
ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに
好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下さ
せることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。例えば、炭素濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−
Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−
Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（
ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であ
り、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含ん
でいてもよい。必要とする電気的特性（移動度、しきい値電圧等）に応じて、適切な組成
の酸化物半導体を形成すればよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚ
ｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物
半導体の原子数比は、誤差として±２０％の変動を含む。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ター
ゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、
３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：
４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好
ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填
率（相対密度）は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いター
ゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。

例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５
０：１乃至１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至１：４）の
Ｉｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝
１．５：１乃至１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４乃至１５：
２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩ
ｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこの
ような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。

＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

図２３（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２３（Ｂ）は、図２
３（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。

図２３（Ｃ）は、図２３（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図２３（Ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変
化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る（図２４（Ａ）参照。）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２
以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ
−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある（図２４（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折
パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲
におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともい
う。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡ
ＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに
好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域
の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気
における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に
変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍ
のナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率
の算出には、６試料における平均値を用いた。

成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％
（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣ
ＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処
理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また
、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得ら
れることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図２４（Ｃ）および図２４（Ｄ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）および４５
０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２４（Ｃ）と図２４（Ｄ）
とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質で
あることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質
が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

（実施の形態６）
上記で説明した情報処理装置は、様々な半導体装置、電子機器に用いることが可能である
。電子機器として、例えば、パーソナルコンピュータ、記録媒体を備えた画像再生装置（
ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する
装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端
末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッド
マウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等
が挙げられる。これら電子機器の具体例を図２５（Ａ）乃至図２５（Ｆ）に示す。

図２５（Ａ）は携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機４００
は、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピ
ーカ４０６、操作キー４０７、およびスタイラス４０８等を有する。

図２５（Ｂ）は携帯情報端末の構成の一例を示す外観図である。携帯情報端末４１０は、
筐体４１１、筐体４１２、表示部４１３、表示部４１４、接続部４１５、および操作キー
４１６等を有する。表示部４１３は筐体４１１に設けられ、表示部４１４は筐体４１２に
設けられている。接続部４１５により筐体４１１と筐体４１２は接続されており、筐体４
１１と筐体４１２の間の角度は、接続部４１５により変更可能となっている。そのため、
表示部４１３における映像の切り替えを、接続部４１５における筐体４１１と筐体４１２
との間の角度に従って、切り替える構成としてもよい。また、表示部４１３および／また
は表示部４１４としてタッチパネル付の表示装置を使用してもよい。

図２５（Ｃ）はノート型パーソナルコンピュータの構成の一例を示す外観図である。パー
ソナルコンピュータ４２０は、筐体４２１、表示部４２２、キーボード４２３、およびポ
インティングデバイス４２４等を有する。

図２５（Ｄ）は、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷蔵庫４３０は
、筐体４３１、冷蔵室用扉４３２、および冷凍室用扉４３３等を有する。

図２５（Ｅ）は、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ４４０は
、筐体４４１、筐体４４２、表示部４４３、操作キー４４４、レンズ４４５、および接続
部４４６等を有する。操作キー４４４およびレンズ４４５は筐体４４１に設けられており
、表示部４４３は筐体４４２に設けられている。そして、筐体４４１と筐体４４２は、接
続部４４６により接続されており、筐体４４１と筐体４４２の間の角度は、接続部４４６
により変えることが可能な構造となっている。筐体４４１に対する筐体４４２の角度によ
って、表示部４４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを
行うことができる。

図２５（Ｆ）は、自動車の構成の一例を示す外観図である。自動車４５０は、車体４５１
、車輪４５２、ダッシュボード４５３、およびライト４５４等を有する。

また、上記の実施の形態で説明した情報処理装置は、様々な演算処理装置（例えば、ＣＰ
Ｕ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）の
キャッシュメモリ、メインメモリ、ストレージに用いることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００ 情報処理装置
１０１ トランジスタ
１０１ａ トランジスタ
１０１ｂ トランジスタ
１０１ｃ トランジスタ
１０２ トランジスタ
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０２ｃ トランジスタ
１０３ トランジスタ
１０３ａ トランジスタ
１０３ｂ トランジスタ
１０３ｃ トランジスタ
１０４ 容量素子
１０４ａ 容量素子
１０４ｂ 容量素子
１０４ｃ 容量素子
１０５ａ スイッチ
１０５ｂ スイッチ
１０５ｂ１ スイッチ
１０５ｂ２ スイッチ
１０５ｃ スイッチ
１０６ａ インバータ
１０６ｂ インバータ
１０６ｃ インバータ
１０６ｄ インバータ
１０６ｅ インバータ
１０６ｆ インバータ
１０７ａ トランスミッションゲート
１０７ｂ トランスミッションゲート
１０８ クロックドインバータ
１１１ トランジスタ
１１２ トランジスタ
１１３ インバータ
１１４ トランジスタ
１１５ トランジスタ
１１６ インバータ
１１７ トランスミッションゲート
１１８ ＯＲゲート
１１８ａ ＯＲゲート
１１８ｂ ＯＲゲート
１１８ｃ ＯＲゲート
１２０ 情報処理装置
１５０ プロセッサ
１５１ コア
１５２ キャッシュメモリ
１５３ リコンフィギャラブル回路
１５３ａ テスト回路
１５３ｂ メモリ
１５４ ＲＯＭ
２００ 単結晶シリコンウェハ
２１０ 絶縁層
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２２０ 導電体
２２１ 導電体
２２２ 導電体
２２３ 導電体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２４１ 導電体
２４２ 導電体
２４３ 導電体
２４４ 導電体
２４５ 導電体
２５１ 導電体
２５２ 導電体
２５３ 導電体
２５４ 導電体
２５５ 導電体
２５６ 導電体
２６１ 導電体
２６２ 導電体
２６３ 導電体
２６４ 導電体
２６５ 導電体
２７１ 酸化物半導体層
２７３ 酸化物半導体層
２７６ 絶縁層
２７７ 絶縁層
２７８ 絶縁層
２８１ 導電体
２８２ 導電体
２８３ 導電体
２８４ 導電体
２９１ 導電体
２９２ 導電体
２９６ 導電体
２９７ 導電体
３００ 基板
３０１ 素子分離領域
３０２ 不純物領域
３０３ 不純物領域
３０４ チャネル形成領域
３０５ 絶縁層
３０６ ゲート電極
３０７ 不純物領域
３０８ チャネル形成領域
３０９ 絶縁層
３１０ ゲート電極
３１１ 絶縁層
３１２ 導電体
３１３ 導電体
３１４ 導電体
３１６ 導電体
３１７ 導電体
３１８ 導電体
３２０ 絶縁層
３２１ 絶縁層
３２２ 絶縁層
３３０ 酸化物半導体層
３３０ａ 酸化物半導体層
３３０ｂ 酸化物半導体層
３３０ｃ 酸化物半導体層
３３１ 絶縁層
３３２ 導電体
３３３ 導電体
３３４ ゲート電極
４００ 携帯型ゲーム機
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカ
４０７ 操作キー
４０８ スタイラス
４１０ 携帯情報端末
４１１ 筐体
４１２ 筐体
４１３ 表示部
４１４ 表示部
４１５ 接続部
４１６ 操作キー
４２０ パーソナルコンピュータ
４２１ 筐体
４２２ 表示部
４２３ キーボード
４２４ ポインティングデバイス
４３０ 電気冷蔵庫
４３１ 筐体
４３２ 冷蔵室用扉
４３３ 冷凍室用扉
４４０ ビデオカメラ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ 操作キー
４４５ レンズ
４４６ 接続部
４５０ 自動車
４５１ 車体
４５２ 車輪
４５３ ダッシュボード
４５４ ライト
ＢＬ 配線
ＢＬ＿Ｄｒｉｖｅｒ ドライバ
ＣＦＧ 配線
ＣＬ 配線
ＣＬ＿Ｄｒｉｖｅｒ ドライバ
ＣＬＫ クロック信号
ＣＷＬ 配線
ＣＷＬａ 配線
ＣＷＬｂ 配線
ＣＷＬｃ 配線
ＣＷＬ＿Ｄｒｉｖｅｒ ドライバ
ＤＡＴＡ１ データ
ＤＡＴＡ２ データ
ＤＯ 配線
ＥＮ 信号
ＥＮａ 信号
ＥＮｂ 信号
ＥＮｃ 信号
ＩＮ 入力
ＬＣ 論理回路
ＬＵＴ ルックアップテーブル
ＯＵＴ 出力
ＰＣＬ 配線
ＰＳＷ プログラマブルスイッチ
ＳＩＧ 信号
ＳＷＭ スイッチアレイマトリクス
ＳＷＭａ スイッチアレイマトリクス
ＳＷＭｂ スイッチアレイマトリクス
Ｓｕｂ−ＰＳＷａ サブプログラマブルスイッチ
Ｓｕｂ−ＰＳＷｂ サブプログラマブルスイッチ
Ｓｕｂ−ＰＳＷｃ サブプログラマブルスイッチ
ＲＤ 配線
ＲＬ 配線
ＷＷＬ 配線
ＷＷＬａ 配線
ＷＷＬｂ 配線
ＷＷＬｃ 配線
ＷＷＬ＿Ｄｒｉｖｅｒ ドライバ

Claims (4)

1. 第１の配線群と、第２の配線群と、スイッチアレイマトリクスと、スイッチを有する論理回路と、を有するリコンフィギャラブル回路を有し、
   前記スイッチアレイマトリクスは、複数のプログラマブルスイッチを有し、
   前記第２の配線群の複数の配線を介して複数の信号は、前記論理回路に入力される機能を有し、
   前記論理回路の出力は、前記スイッチを介して前記第１の配線群に入力される機能を有し、
   前記複数のプログラマブルスイッチのそれぞれは、前記第１の配線群の一の配線と前記第２の配線群の一の配線を電気的に接続または切断させる機能を有し、
   前記リコンフィギャラブル回路の一部又は全部は、
   チップテストが実行される場合にはテスト回路として機能するように設定され、
   通常の動作時にはメモリとして機能するように設定される半導体装置。
2. 第１の配線群と、第２の配線群と、スイッチアレイマトリクスと、スイッチを有する論理回路と、を有するリコンフィギャラブル回路を有し、
   前記スイッチアレイマトリクスは、複数のプログラマブルスイッチを有し、
   前記第２の配線群の複数の配線を介して複数の信号は、前記論理回路に入力される機能を有し、
   前記論理回路の出力は、前記スイッチを介して前記第１の配線群に入力される機能を有し、
   前記複数のプログラマブルスイッチのそれぞれは、前記第１の配線群の一の配線と前記第２の配線群の一の配線を電気的に接続または切断させる機能を有し、
   前記リコンフィギャラブル回路の一部又は全部は、
   チップテストが実行される場合にはテスト回路として機能するように設定され、
   プロセッサを起動させる場合にはスタートアップルーチンのプログラムを格納する不揮発性メモリとして機能するように設定され、
   通常の動作時にはメモリとして機能するように設定される半導体装置。
3. 請求項２において、
   前記プロセッサを起動させる場合には前記プログラマブルスイッチのデータを前記不揮発性メモリのデータとして読み出しを行う機能を有するドライバ回路を有する半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記通常の動作時には前記プログラマブルスイッチのデータを前記メモリのデータとして読み出しを行う機能を有するドライバ回路を有する半導体装置。