KR102278873B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
산화물 반도체를 이용한 반도체 장치에 있어서, 온 전류의 저하를 억제한다. 반도체 장치를, 반도체층으로서 기능하는 산화물 반도체막과, 산화물 반도체막상의 실리콘 산화물을 포함한 게이트 절연막과, 게이트 절연막상의 적어도 산화물 반도체막과 중첩하는 게이트 전극과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 가지며, 적어도 게이트 전극과 중첩하는 산화물 반도체막은, 게이트 절연막과의 계면으로부터 산화물 반도체막을 향해 실리콘의 농도가 1.1 원자%이하의 농도로 분포하는 영역을 갖는 구조로 한다.
Description
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치다.
절연 표면을 갖는 기판상에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는 집적회로(IC)나 화상 표시장치(표시장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체 재료가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체를 이용한 트랜지스터는, 아몰퍼스(amorphous) 실리콘을 이용한 트랜지스터보다 높은 온 특성(온 전류 등)을 가진다.
또한, 이러한 트랜지스터에 이용하는 산화물 반도체에 대하여, 「산화물 반도체는 불순물에 대하여 둔감하고, 막중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저가인 소다 석회 유리도 사용할 수 있다」라고 한 것도 서술되어 있다(비특허문헌 1 참조).
[비특허문헌 1]
카미야, 노무라, 호소노, 「아몰퍼스(amorphous) 산화물 반도체의 물성과 디바이스 개발의 현상황」, 고체 물리, 2009년 9 월호, Vol. 44, pp. 621-633
그렇지만, 산화물 반도체는 불순물에 대하여 둔감하다라고 하는 종래의 기술 인식을 진실로 받아들여, 산화물 반도체막을 이용한 트랜지스터의 디바이스 구조 및 프로세스의 설계를 실시하면, 소스 영역 및 드레인 영역의 저항이 증대하는, 온 전류가 설계치보다 저하한다고 하는 문제가 발생한다.
이러한 문제를 감안하여, 개시하는 발명의 일 태양은, 산화물 반도체막을 이용한 트랜지스터 또는 이 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀하는 것을 목적의 하나로 한다. 예를 들면, 산화물 반도체막을 이용한 트랜지스터의 온 전류의 저하를 억제하여, 이러한 트랜지스터에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀하는 것을 목적의 하나로 한다.
본 발명자들은, 산화물 반도체막중에 실리콘 등의 불순물이 첨가됨에 의해 해당 산화물 반도체막의 시트 저항이 증대하는 것을 찾아냈다.
산화물 반도체막을 이용한 트랜지스터를 미세화하려면, 산화물 반도체막의 막두께를 최대한 얇게 하는 것이 바람직하다(이에 의해, 예를 들면 단채널 효과를 억제할 수가 있다). 또한 트랜지스터를 미세화하는데, 산화물 반도체막중에 소스 영역 및 드레인 영역을 자기 정합적으로 형성하기 위해서, 트랜지스터의 구조는 탑 게이트형 구조(스태거형 구조라고도 말한다)로 형성되는 것이 일반적이다.
탑 게이트형 구조에서는, 산화물 반도체막상에 게이트 절연막을 형성한다. 게이트 절연막의 성막 방법의 하나로서 스퍼터링법이 이용된다. 산화물 반도체막상에 게이트 절연막을 스퍼터링법에 의해 형성하면, 스퍼터링 타겟으로부터 튕겨 날아간 원소가, 산화물 반도체막중에 받아들여져 버리는 일이 있다.
통상, 채널 영역은, 게이트 절연막과의 계면 근방의 산화물 반도체막중에 형성되지만, 게이트 절연막의 구성 원소가, 게이트 절연막과의 계면 근방의 산화물 반도체막중에 받아들여지면, 해당 영역은 실리콘 등의 불순물을 갖는 저항이 높은 산화물 반도체막으로서 기능해 버린다. 그리고, 온 전류가 저하하는 등과 같이, 트랜지스터의 전기 특성을 저하시키는 요인이 될 수 있다.
이러한 문제를 감안하여, 개시하는 발명의 일 태양에서는, 산화물 반도체막의 게이트 절연막 계면 근방에 받아들여지는 실리콘 등의 불순물을 억제한다.
즉, 본 발명의 일 태양은, 산화물 반도체막과, 산화물 반도체막상의 실리콘을 포함한 산화물을 포함한 게이트 절연막과, 게이트 절연막상의 적어도 산화물 반도체막과 중첩하는 게이트 전극과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 가지며, 적어도 게이트 전극과 중첩하는 산화물 반도체막은, 게이트 절연막과의 계면으로부터 산화물 반도체막을 향해 실리콘의 농도가 1.1 원자%이하의 농도로 분포하는 영역을 갖는 반도체 장치다.
또한 상술한 구조에 있어서, 해당 영역은 게이트 절연막과의 계면으로부터의 두께가 5 nm이하의 범위에 존재하고, 해당 영역 이외에 포함되는 실리콘의 농도는 해당 영역에 포함되는 실리콘의 농도보다 작은 것이 바람직하다.
또한, 상술한 구조에 있어서, 해당 영역에 포함되는 실리콘의 농도는, 바람직하게는 0.83 원자%이하, 보다 바람직하게는 0.1 원자%이하로 하는 것이 바람직하다.
또한, 상술한 구성에 있어서, 게이트 절연막은 탄소를 포함하고, 해당 영역에 있어서 탄소 농도가 1.0×1020atoms/cm3 이하가 되는 것이 바람직하다.
또한, 상기에 있어서, 산화물 반도체막은 결정성을 가져도 괜찮고, 산화물 반도체막은 비정질 구조를 가져도 괜찮다.
개시하는 발명의 일 태양은, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다.
또한, 개시하는 발명의 일 태양은, 산화물 반도체막을 이용한 트랜지스터의 온 전류의 저하를 억제하여, 그 트랜지스터에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다.
도 1은 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 2는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 3은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 4는 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 5는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 6은 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 7은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 8은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 9는 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 10은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 11은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 12는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 13은 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 14는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 15는 반도체 장치의 구성의 일 예를 나타내는 도.
도 16은 반도체 장치의 구성의 일 예를 나타내는 도.
도 17은 반도체 장치의 구성의 일 예를 나타내는 도.
도 18은 반도체 장치의 구성의 일 예를 나타내는 도.
도 19는 반도체 장치의 구성의 일 예를 나타내는 도.
도 20은 반도체 장치의 구성의 일 예를 나타내는 도.
도 21은 반도체 장치의 구성의 일 예를 나타내는 도.
도 22는 전자기기를 나타내는 도.
도 23은 본 발명의 일 실시예와 관련되는 측정 결과를 나타내는 그래프.
도 24는 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
도 25는 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
도 26은 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
도 2는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 3은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 4는 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 5는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 6은 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 7은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 8은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 9는 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 10은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 11은 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 12는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 13은 반도체 장치의 일 태양을 나타내는 평면도 및 단면도.
도 14는 반도체 장치의 제작 공정의 일 예를 나타내는 단면도.
도 15는 반도체 장치의 구성의 일 예를 나타내는 도.
도 16은 반도체 장치의 구성의 일 예를 나타내는 도.
도 17은 반도체 장치의 구성의 일 예를 나타내는 도.
도 18은 반도체 장치의 구성의 일 예를 나타내는 도.
도 19는 반도체 장치의 구성의 일 예를 나타내는 도.
도 20은 반도체 장치의 구성의 일 예를 나타내는 도.
도 21은 반도체 장치의 구성의 일 예를 나타내는 도.
도 22는 전자기기를 나타내는 도.
도 23은 본 발명의 일 실시예와 관련되는 측정 결과를 나타내는 그래프.
도 24는 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
도 25는 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
도 26은 본 발명의 일 실시예와 관련되는 계산 결과를 나타내는 도.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세를 여러 가지로 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에 설명하는 실시형태에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통적으로 이용하며, 그 반복의 설명은 생략하는 경우가 있다.
또한 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해의 간단을 위해, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 이 때문에, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」, 「제3」등의 서수는, 구성요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서 등에 있어서 「상」이나 「하」의 용어는, 구성요소의 위치 관계가 「직상」 또는 「직하」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층상의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」의 용어는, 이러한 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있으며, 그 반대도 마찬가지다. 게다가 「전극」이나 「배선」의 용어는, 복수의 「전극」이나 「배선」이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 이 때문에, 본 명세서 등에 있어서는, 「소스」나 「드레인」의 용어는, 바꿔 넣어 이용할 수가 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상 사이에서의 전기신호를 주고 받을 수 있게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 1 내지 도 3을 이용하여 설명한다.
<반도체 장치의 구성예>
도 1(A) 및 도 1(B)에, 반도체 장치의 예로서, 탑 게이트 구조의 트랜지스터의 평면도 및 단면도의 일 예를 나타낸다. 도 1(A)은 평면도이며, 도 1(B)은, 도 1(A)에 있어서의 일점쇄선 A-B단면의 단면도이다. 또한 도 1(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(150)의 구성요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.
도 1(A) 및 도 1(B)에 나타내는 트랜지스터(150)는, 기판(100)상에, 절연막(102)과, 산화물 반도체막(106)과, 게이트 절연막(108)과, 적어도 산화물 반도체막과 중첩하는 게이트 전극(110)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.
산화물 반도체막(106)은, 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다. 또한 산화물 반도체막(106)의 막두께는, 5 nm보다 크고 200 nm이하로 하고, 바람직하게는 10 nm이상 30 nm이하로 한다.
바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 막으로 한다.
CAAC-OS막은, 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상(混相) 구조의 산화물 반도체막이다. 또한 해당 결정부는, 한 변이 100 nm미만의 입방체내에 들어가는 크기인 것이 많다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운다리라고도 한다)는 확인할 수 없다. 그 때문에, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 갖추어지며, 또한 ab면에 수직한 방향으로부터 보아서 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직한 방향으로부터 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있다. 또한 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 달라도 괜찮다. 본 명세서에 있어서, 단지 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 일이 있다. 또한, CAAC-OS막에 불순물을 첨가함에 의해, 해당 불순물 첨가 영역에 있어서 결정부가 비정질화하는 일도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 갖추어지기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함에 의해, 또는 성막 후에 가열 처리 등의 결정화 처리를 실시함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는, 가시광선이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 해당 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 쪼개지고, a-b면에 평행한 면을 갖는 평판형상 또는 펠릿형상의 스퍼터링 입자로서 박리되는 일이 있다. 이 경우, 해당 평판형상의 스퍼터링 입자가, 결정 상태를 유지한 채로 기판에 도달함으로써, CAAC-OS막을 성막할 수가 있다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들면, 성막실내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또한, 성막 가스중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃이하, 바람직하게는 -100℃이하인 성막 가스를 이용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 이동이 일어난다. 구체적으로는, 기판 가열 온도를 100℃이상 740℃이하, 바람직하게는 200℃이상 500℃이하로서 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판형상의 스퍼터링 입자가 기판에 도달했을 경우, 기판상에서 이동이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착한다.
또한, 성막 가스중의 산소 비율을 높여 전력을 최적화함으로써 성막시의 플라즈마 데미지를 경감하면 바람직하다. 성막 가스중의 산소 비율은, 30 체적%이상, 바람직하게는 100 체적%로 한다.
스퍼터링용 타겟의 일 예로서 In-Ga-Zn-O화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수로 혼합하고, 가압 처리 후, 1000℃이상 1500℃이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn-O화합물 타겟으로 한다. 또한 X, Y 및 Z는 임의의 정수이다. 여기서, 소정의 mol수비는, 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 또한 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
또한, 도 1(B)에 나타내는 바와 같이, 산화물 반도체막(106)은 단부에 20° 내지 50°의 테이퍼각을 가지고 있는 것이 바람직하다. 또한 테이퍼각이란, 테이퍼 형상을 갖는 막(예를 들면, 산화물 반도체막(106))을, 그 단면(기판의 표면과 직교하는 면)에 수직한 방향으로부터 관찰했을 때에, 해당 막의 측면과 저면이 이루는 경사각을 나타낸다. 산화물 반도체막(106)의 단부가 수직이면 산화물 반도체막(106)으로부터 산소가 빠지기 쉽고 산소 결손을 일으키기 쉽지만, 산화물 반도체막(106)의 단부에 테이퍼각을 가짐으로써 산소 결손의 발생을 억제하여, 트랜지스터(150)의 리크 전류의 발생을 저감할 수가 있다.
산화물 반도체막(106)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In와 Zn를 포함하는 것이 바람직하다. 또한, 그 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서, 그것들에 부가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf), 지르코늄(Zr), 티탄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들면, 세륨(Ce), 네오듐(Nd), 가돌리늄(Gd))으로부터 선택된 일종 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수가 있다.
여기서, In-Ga-Zn계 산화물이란, In과 Ga과 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In와 Ga와 Zn의 비율은 묻지 않는다. 또한, In와 Ga와 Zn 이외의 금속 원소가 들어가 있어도 괜찮다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 이용하여도 괜찮다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 이용하여도 괜찮다.
예를 들면, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, In:Ga:Zn=1:3:2 혹은 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
게이트 절연막(108)은, 충분한 내압 및 절연성을 갖는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(108)을 단층 구조로 하는 경우에는, 예를 들면, 산화 실리콘막과 같은 실리콘을 포함한 산화물을 포함한 절연막을 이용하면 좋다.
또한, 게이트 절연막(108)을 적층 구조로 하여도 좋다. 게이트 절연막(108)을 적층 구조로 하는 경우, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란타늄 또는 질화 산화 실리콘 등을 산화 실리콘상에 적층하면 좋다. 또한, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 high-k 재료를 산화 실리콘상에 적층하면 좋다. 또한, high-k재료를 이용함으로써 게이트 리크 전류를 저감할 수가 있다.
게이트 절연막(108)으로서 산화물 절연막을 이용함으로써, 해당 산화물 절연막을 가열함에 의해 산소를 방출시킬 수가 있으므로, 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106)중의 산소 결손을 보충할 수가 있다. 특히, 게이트 절연막(108) 중(벌크 중)에 적어도 화학량론비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 게이트 절연막(108)으로서 SiO2+α(다만, α>0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(108)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수가 있어, 해당 산화물 반도체막(106)을 이용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수가 있다.
또한 상술한 「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy: 온도상승 이탈가스 분광법)에서, 산소 분자의 방출량이 1.0×1018 분자/cm3 이상, 바람직하게는 3.0×1019 분자/cm3 이상, 더 바람직하게는 1.0×1020 분자/cm3 이상인 것을 말한다.
그렇지만, 게이트 절연막(108)으로서 산화 실리콘막을 이용하는 경우, 게이트 절연막(108)중의 실리콘 등이 불순물로서 산화물 반도체막(106)에 받아들여질 우려가 있다. 산화물 반도체막(106)에 실리콘 등이 불순물로서 받아들여짐에 의해, 산화물 반도체막(106)의 저항이 증대해 버린다.
그래서, 본 실시형태에 나타내는 반도체 장치에서는, 게이트 절연막(108)으로부터 산화물 반도체막(106)의 계면 근방에 받아들여지는 실리콘 등의 불순물을 억제한다. 구체적으로는, 산화물 반도체막(106)에 있어서, 게이트 절연막(108)과의 계면으로부터 산화물 반도체막(106)을 향해 실리콘의 농도가 1.1 원자%이하의 농도로 분포하는 영역을 형성한다. 또한 본 명세서 등에서는, 해당 영역을 영역(106a)이라고 칭한다. 또한, 영역(106a)에 포함되는 실리콘의 농도는, 0.83 원자%이하이면 보다 바람직하고, 0.1 원자%이하이면 더욱 바람직하다. 또한, 영역(106a)은, 게이트 절연막(108)과의 계면으로부터의 두께가 5 nm이하의 범위에 존재하는 것이 바람직하다.
또한 산화물 반도체막(106)의 영역(106a) 이외의 영역을 영역(106b)이라고 나타낸다. 또한, 영역(106b)에 포함되는 실리콘의 농도는, 영역(106a)에 포함되는 실리콘의 농도보다 작아진다.
또한, 게이트 절연막(108)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기의 실리콘과 마찬가지로 산화물 반도체막(106)에 불순물로서 받아들여질 우려가 있다. 그래서, 영역(106a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 보다 바람직하게는 1.0×1019atoms/cm3 이하로 한다.
이와 같이, 산화물 반도체막(106)의 영역(106a)에 받아들여지는 실리콘 등의 불순물을 저감함에 의해, 산화물 반도체막(106)을 이용한 트랜지스터(150)의 온 전류의 저하를 억제할 수가 있다. 따라서, 트랜지스터(150)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다.
또한, 그 외의 구성요소의 상세한 것에 대하여는, 후술하는 트랜지스터(150)의 제작 방법에 있어서, 도 2(A) 내지 도 3(D)을 이용하여 설명한다.
또한 트랜지스터(150)상에는, 절연막이나 평탄화 절연막이 더 마련되어 있어도 괜찮다.
이하, 도 2 및 도 3을 이용하여, 도 1에 나타내는 트랜지스터(150)의 제작 공정의 예에 대하여 설명한다.
<트랜지스터(150)의 제작 공정>
우선, 절연 표면을 갖는 기판(100)을 준비하고, 기판(100)상에 절연막(102)을 형성한다(도 2(A) 참조).
절연 표면을 갖는 기판(100)에 사용할 수가 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있는 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수가 있다. 또한, 절연 표면을 가지고 있으면, 실리콘이나 탄화 실리콘 등의 단결정반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하다.
또한, 기판(100)으로서 가요성 기판을 이용하여도 괜찮다. 가요성 기판을 이용하는 경우, 가요성 기판상에 산화물 반도체막(106)을 포함한 트랜지스터를 직접 제작하여도 괜찮고, 다른 제작 기판에 산화물 반도체막(106)을 포함한 트랜지스터를 제작하고, 그 후 가요성 기판에 박리, 전치(轉置)하여도 괜찮다. 또한 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막(106)을 포함한 트랜지스터와의 사이에 박리층을 마련하면 좋다.
절연막(102)은, 기판(100)으로부터의 불순물의 확산(예를 들면, 수소, 수분 등)을 방지하는 역할을 담당하는, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 단층 구조 또는 적층 구조에 의해 형성할 수가 있다. 절연막(102)으로서 산화물 절연막을 이용함으로써, 후술하는 열처리에 의해 해당 산화물 절연막의 산소의 일부를 이탈시킬 수가 있으므로, 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106)중의 산소 결손을 보충할 수가 있다. 특히, 절연막(102)중(벌크중)에 적어도 화학량론비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 절연막(102)으로서 SiO2+α(다만, α>0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 절연막(102)으로서 이용함으로써, 상술한 대로 가열 처리에 의해 산화물 반도체막(106)에 산소를 공급할 수가 있어 해당 산화물 반도체막을 이용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수가 있다.
또한 기판(100)상에 절연막(102)을 성막하기 전이나, 절연막(102)상에 산화물 반도체막(106)을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하여, 기판(100)의 표면이나 절연막(102)의 표면에 부착되어 있는 분말상 물질(파티클, 쓰레기라고도 한다)이나 유기물을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하여 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한 아르곤을 대신하여, 질소, 헬륨, 산소 등의 가스를 이용하여도 괜찮다.
또한, 후의 공정에서 절연막(102)상에 산화물 반도체막(106)을 성막할 때에, 산화물 반도체막(106)에 수소, 또는 물이 가능한 한 포함되지 않게 하기 위해서, 산화물 반도체막(106)의 성막 공정의 사전 처리로서 스퍼터링 장치의 예비 가열실에서 절연막(102)이 성막 된 기판을 예비 가열하여, 기판(100) 및 절연막(102)에 흡착된 수소, 수분 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한 예비 가열실에 마련하는 배기 수단은, 수분의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프(단지 이온 펌프라고도 한다)를 조합하는 것이 유효하게 된다. 또한, 이 때, 불활성 가스를 도입하면서 불순물의 제거를 실시하면, 배기하는 것 만으로는 이탈하기 어려운 수분 등의 이탈 속도를 더 크게 할 수가 있다.
또한 절연막(102)은 반드시 마련할 필요는 없다. 예를 들면, 수소, 수분 등의 불순물이 충분히 저감된 기판(100)을 이용하는 경우는, 절연막(102)을 마련하지 않는 구조로 하여도 좋다.
다음으로, 절연막(102)상에, 산화물 반도체막(106)을 성막한다(도 2(B) 참조). 산화물 반도체막(106)의 막두께는, 1 nm이상 막두께 50 nm이하, 바람직하게는 1 nm이상 30 nm이하, 보다 바람직하게는 1 nm이상 10 nm이하, 더욱 바람직하게는 3 nm이상 7 nm이하로 한다. 산화물 반도체막(106)의 막두께를 상술한 막두께로 함에 의해, 트랜지스터(150)의 단채널 효과를 억제할 수가 있다.
산화물 반도체막(106)은, 상술한 바와 같이 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취하며, 바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 막으로 한다.
본 실시형태에서는, 산화물 반도체막(106)으로서 In-Ga-Zn계 산화물 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(106)은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터법에 의해 형성할 수가 있다.
산화물 반도체막(106)으로서 In-Ga-Zn-O막을 스퍼터링법으로 제작하기 위한 타겟으로서는, 예를 들면, 원자수비가 In:Ga:Zn=1:1:1의 산화물 타겟이나, 원자수비가 In:Ga:Zn=3:1:2의 산화물 타겟이나, 원자수비가 In:Ga:Zn=1:3:2의 산화물 타겟이나, 원자수비가 In:Ga:Zn=2:1:3의 산화물 타겟을 이용할 수가 있다. 다만, 산화물 반도체막(106)의 타겟은, 이러한 타겟의 재료 및 조성에 한정되는 것은 아니다.
또한, 산화물 타겟의 상대 밀도는 90%이상 100%이하, 바람직하게는 95%이상 99.9%이하이다. 상대 밀도의 높은 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막(106)은 치밀한 막으로 할 수가 있다.
산화물 반도체막(106)을 성막할 때에 이용하는 스퍼터 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막(106)에, 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시켜 버린다. 이에 의해, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트해 버린다. 그 때문에, 산화물 반도체막(106)에 있어서, 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 또한 상술한 산화물 반도체막중의 수소 농도는, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다.
또한 산화물 반도체막(106)에, 알칼리 금속 또는 알칼리토류 금속이 포함되면, 산화물 반도체와 결합함으로써, 캐리어가 생성되는 일이 있어, 트랜지스터의 오프 전류가 상승하는 원인이 된다. 그 때문에, 산화물 반도체막(106)에 있어서, 알칼리 금속 또는 알칼리토류 금속의 농도는, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(106)의 성막은, 감압 상태로 유지된 성막실내에 기판(100)을 유지하여 실시한다. 이 때, 기판(100)을 가열하면서 성막하여도 좋고, 기판(100)을 가열하는 경우, 기판 온도를 100℃이상 기판(100)의 왜곡점 이하로 하여 실시한다. 기판(100)을 가열하면서 성막함에 의해, 성막한 산화물 반도체막(106)에 포함되는 수소, 수분 등의 불순물 농도를 저감하는(탈수화 처리, 탈수소화 처리라고도 표현할 수 있다) 일이 생긴다. 또한, 스퍼터링에 의한 손상이 경감되기 때문에 바람직하다. 그리고, 성막실내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 기판(100)상에 산화물 반도체막(106)을 성막한다. 성막실내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션(sublimation) 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은, 터보 펌프에 콜드 트랩을 부가한 것이라도 괜찮다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체막(106)에 포함되는 수소, 수분 등의 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체막(106)의 성막 후, 산화물 반도체막(106)에 대해서, 열처리를 실시하여도 괜찮다. 해당 열처리의 온도는, 300℃이상 700℃이하, 또는 기판의 왜곡점 미만으로 한다. 해당 열처리를 실시함으로써, 과잉의 수소(물이나 수산기를 포함한다)를 제거하는 것이 가능하다.
해당 열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 실시할 수가 있다. 그 동안, 산화물 반도체막(106)은 대기에 접하게 하지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수가 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 실시하는 장치다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 해당 열처리로서, 가열된 불활성 가스 분위기중에 피처리물을 투입하고, 몇 분간 가열한 후, 해당 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 실시하여도 괜찮다. GRTA 처리를 이용하면 단시간의 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용이 가능해진다. 또한 처리중에, 불활성 가스를, 산소를 포함한 가스로 전환하여도 좋다.
또한 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
또한 상술한 탈수화 또는 탈수소화 처리를 실시하면, 산화물 반도체막을 구성하는 주성분 재료인 산소가 동시에 이탈하여 감소해 버릴 우려가 있다. 산화물 반도체막에 있어서, 산소가 이탈한 개소에서는 산소 결손이 존재하고, 그 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생겨 버린다. 따라서, 탈수화 또는 탈수소화 처리를 실시했을 경우, 산화물 반도체막(106)중에 산소를 공급하는 것이 바람직하다. 산화물 반도체막(106)중에 산소를 공급함에 의해, 막중의 산소 결손을 보충할 수가 있다.
산화물 반도체막(106)중의 산소 결손을 보충하는 방법으로서는, 예를 들면, 산화물 반도체막(106)에 대하여 탈수화 처리(탈수소화 처리)를 실시한 후, 동일한 로에 고순도의 산소 가스, 아산화 질소 가스, 고순도의 아산화 질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정했을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입하면 좋다. 산소 가스 또는 아산화 질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 아산화 질소 가스의 순도를, 6 N이상 바람직하게는 7 N이상(즉, 산소 가스 또는 아산화 질소 가스중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체막(106)중에 산소를 공급하는 방법으로서는, 상술한 바와 같이 산소를 포함한 분위기중에서 가열하는 방법 이외에, 산화물 반도체막(106)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중의 어느 것을 포함한다)를 첨가함으로써, 산화물 반도체막(106)중에 산소를 공급하여도 괜찮다. 산소의 첨가 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플랜테이션법, 플라즈마 처리 등을 이용한다.
상술한 바와 같이, 성막 후의 산화물 반도체막(106)에는, 탈수화 처리(탈수소화 처리)를 실시하고 수소 혹은 수분을 산화물 반도체로부터 제거하여 불순물이 최대한 포함되지 않게 고순도화하고, 탈수화 처리(탈수소화 처리)에 의해 동시에 감소해버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함(과산소화라고도 표현할 수 있다)에 의해 산소 결손을 보충함으로써, i형(진성)화 또는 i형에 한정되지 않고 가까운 산화물 반도체막(106)으로 할 수가 있다. 그렇게 함에 의해, 산화물 반도체막의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일 레벨까지 할 수가 있다. 따라서, 해당 산화물 반도체막을 트랜지스터에 이용함으로써, 산소 결손에 기인하는 트랜지스터의 스레숄드 전압(Vth)의 편차, 스레숄드 전압의 시프트(ΔVth)를 저감할 수가 있다.
이 때문에, 산화물 반도체막(106)으로의 산소의 공급 공정의 전에 탈수화 처리(탈수소화 처리)를 실시하여 두는 것이 바람직하다.
그런데, 산소에는 17O나 18O라고 하는 동위체가 존재하며, 자연계에 있어서의 이들의 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204%정도인 것이 알려져 있다. 즉, 산화물 반도체막중에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의해 추측할 수가 있는 정도가 되기 때문에, 이러한 농도를 측정함으로써, 산화물 반도체막중의 산소 농도를 보다 정확하게 추측하는 것이 가능한 경우가 있다. 따라서, 이러한 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가되었는지 아닌지의 판단 재료로서 이용할 수도 있다.
또한, 상술에서는, 산화물 반도체막(106)을 섬 형상으로 가공하기 전에 탈수소화 처리, 과산화 처리 및 산소 첨가를 실시하는 구성에 대하여 설명했지만, 개시하는 발명의 일 태양은 이것에 한정하여 해석되지 않는다. 산화물 반도체막(106)을 섬 형상으로 가공한 후에, 해당 처리를 실시하여도 괜찮다.
다음으로, 산화물 반도체막(106)을 포토리소그라피 공정에 의해 섬 형상의 산화물 반도체막(106)으로 가공한다(도 2(C) 참조). 또한, 섬 형상의 산화물 반도체막(106)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다. 또한 산화물 반도체막(106)의 에칭은, 건식 에칭이라도 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 좋다.
여기서, 도 2(C)에 나타내는 바와 같이, 산화물 반도체막(106)은 단부에 20° 내지 50°의 테이퍼각을 가지고 있는 것이 바람직하다. 산화물 반도체막(106)의 단부가 수직이면 산화물 반도체막(106)으로부터 산소가 빠지기 쉽고 산소 결손을 일으키기 쉽지만, 산화물 반도체막(106)의 단부에 테이퍼각을 가짐으로써 산소 결손의 발생을 억제하여, 트랜지스터(150)의 리크 전류의 발생을 저감할 수가 있다.
다음으로, 산화물 반도체막(106)상에, 게이트 절연막(108)을 형성하기 위한 절연막(107)을 형성한다(도 2(D) 참조). 여기서, 절연막(107)의 막두께는, 예를 들면 1 nm이상 50 nm이하로 할 수가 있다. 또한, 절연막(107)의 성막 방법으로서는, 예를 들면, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 성막할 수가 있다.
절연막(107)은, 충분한 내압 및 절연성을 갖는 산화물 절연막을 이용하는 것이 바람직하다. 절연막(107)을 단층 구조로 하는 경우에는, 예를 들면, 산화 실리콘막과 같은 실리콘을 포함한 산화물을 포함한 절연막을 이용하면 좋다.
또한, 절연막(107)을 적층 구조로 하여도 좋다. 절연막(107)을 적층 구조로 하는 경우, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란타늄 또는 질화 산화 실리콘 등을 산화 실리콘상에 적층하면 좋다. 또한, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 high-k재료를 산화 실리콘상에 적층하면 좋다. 또한, high-k재료를 이용함으로써 게이트 리크 전류를 저감할 수가 있다.
또한 절연막(107)으로서 산화물 절연막을 이용함으로써, 절연막(102)과 마찬가지로, 열처리에 의해 해당 산화물 절연막의 산소의 일부를 이탈시켜 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106)중의 산소 결손을 보충할 수가 있다. 해당 처리의 상세한 것에 대하여는, 절연막(102)의 설명을 참조하면 좋고, 절연막(107)에 대한 가열 처리를 실시하는 타이밍에 대해서는, 절연막(107)의 성막후라면 특별한 한정은 없다.
특히, 절연막(107)중(벌크중)에 적어도 화학량론비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 절연막(107)으로서, SiO2+α(다만, α>0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 절연막(107)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수가 있어서, 해당 산화물 반도체막(106)을 이용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수가 있다.
상술한 바와 같이, 절연막(107)을, 적어도 화학량론비를 넘는 양의 산소가 존재하는 절연막으로 하기 위해서는, 스퍼터링법을 이용하여 절연막(107)을 성막하는 것이 바람직하다. 또한, 스퍼터링법을 이용했을 경우, 상술한 바와 같이 고순도의 가스를 사용하는, 성막 장치를 베이킹하여 배기 장치로 불순물을 배기하고, 그리고 기판을 예비 가열하는 등 방법으로 성막 장치내의 수소나 수분등의 불순물을 최대한 제거함에 의해, 절연막(107)중의 수소나 수분의 농도를 낮게 억제하는 것이 가능하며, 이러한 관점으로부터 생각하여도, 절연막(107)의 성막은 스퍼터링법을 이용하는 것이 바람직하다고 말할 수 있다.
또한, 산화물 반도체막(106)을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하여, 게이트 절연막(108)의 표면에 부착되어 있는 분말상 물질(파티클, 쓰레기라고도 한다)을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하여 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한 아르곤을 대신하여, 질소, 헬륨, 산소 등의 가스를 이용하여도 괜찮다.
상술한 바와 같이, 스퍼터링 장치를 이용하여 절연막(107)을 성막하는 경우, 절연막(107)의 구성 원소, 예를 들면 실리콘 등이, 산화물 반도체막(106)에 대하여 충돌하면, 해당 원소가 산화물 반도체막(106)중에 혼입해 버릴 우려가 있다. 해당 혼입 현상은, 절연막(107)과의 계면 근방의 산화물 반도체막(106)중, 구체적으로는, 상술한 영역(106a)에서 특히 현저하게 생긴다. 본 실시형태 등에 기재하는 트랜지스터에서는, 게이트 절연막(108) 근방의 산화물 반도체막(106)중에 채널 영역이 형성되기 때문에, 게이트 절연막(108)을 구성하는 원소가 해당 영역에 불순물로서 혼입함에 의해, 트랜지스터의 온 특성(예를 들면, 온 전류 등)을 저하시키는 요인이 될 수 있다. 산화물 반도체막(106)에 대하여 실리콘 등의 불순물이 혼입함에 의해, 산화물 반도체막(106)에 어떠한 특성 변화가 생길것인지에 대해서는, 실시예 1에서 상세하게 설명한다.
또한 상술한 바와 같은, 산화물 반도체막(106)중으로의 절연막(107)의 구성 원소의 혼입 현상은, 절연막(107)과의 계면 근방의 산화물 반도체막(106)중에 발생할 수 있다. 따라서, 절연막을 구성하는 원소가 산화물 반도체막에 충돌하는 세기를 약하게 하여 절연막을 성막해 버리면, 그 후는 충돌할 세기를 강하게 하여도 괜찮다. 예를 들면, 절연막의 성막을 실시하는 장치의 성막 전력을 낮게 하여 산화물 반도체막(106)과의 계면 근방의 절연막을 성막하고, 그 후, 성막 전력을 높게 하여 더욱 절연막을 성막함으로써, 절연막(107)을 형성하여도 좋다. 또한, 절연막의 성막을 실시하는 장치의 성막 압력을 높게 하여 산화물 반도체막(106)과의 계면 근방의 절연막을 성막하고, 그 후, 성막 압력을 낮게 하여 더욱 절연막을 성막함으로써, 절연막(107)을 형성하여도 좋다. 또한, 절연막의 성막을 실시하는 장치의 T-S간 거리를 넓게 하여 산화물 반도체막(106)과의 계면 근방의 절연막을 성막하고, 그 후, T-S간 거리를 좁게 하여 더욱 절연막을 성막함으로써, 절연막(107)을 형성하여도 좋다.
예를 들면, 스퍼터링 장치를 이용하여 절연막(107)을 성막하는 경우, 성막 전력의 구체적인 수치로서는, 10 kW이하, 바람직하게는 1 kW이하, 보다 바람직하게는 500 W이하, 더욱 바람직하게는 200 W이하로 하는 것이 바람직하다. 또한 성막 전력을 내릴 수록 절연막(107)의 성막률이 저하해 버린다. 또한, 성막 전력이 매우 낮으면 스퍼터링 장치내에서 플라즈마가 발생하기 어려워져, 정상적으로 성막 처리를 실시할 수 없도록 될 가능성이 높아진다. 이 때문에, 성막 전력은, 사용하는 스퍼터 장치로 인가할 수 있는 최대 전력의 5%이상으로 하는 것이 바람직하다. 성막 전력을 어느 정도까지 내릴 것인지에 대해서는, 스퍼터링 장치의 성능이나 절연막(107)의 막두께 등을 감안하여, 성막을 정상적으로 실시할 수가 있으며 또한 성막 시간이 트랜지스터(150)의 제작 공정(택트(takt) 타임)에 대하여 중대한 영향을 미치지 않는 범위에서, 실시자가 적절히 최적인 전력치를 선택하면 좋다.
또한, 스퍼터링 장치를 이용하여 절연막(107)을 성막하는 경우, 성막 압력의 구체적인 수치로서는, 0.4 Pa이상, 바람직하게는 1.0 Pa이상, 보다 바람직하게는 2.0 Pa이상, 더욱 바람직하게는 5.0 Pa이상으로 하는 것이 바람직하다. 또한 성막 압력을 높게 할수록, 성막 되는 막의 막질이 악화되는(예를 들면, 막질이 성기게 된다) 경향이 있다. 이 때문에, 성막 압력은 100 Pa이하로 하는 것이 바람직하다. 성막 압력을 어느 정도까지 높일 것인지에 대해서는, 절연막(107)에 필요로 하는 특성(예를 들면, 전계 효과 이동도 등)을 감안하여, 실시자가 적절히 최적인 압력치를 선택하면 좋다.
또한, 스퍼터링 장치를 이용하여 절연막(107)을 성막하는 경우, T-S간 거리의 구체적인 수치로서는, 30 mm이상, 바람직하게는 50 mm이상, 보다 바람직하게는 100 mm이상, 더욱 바람직하게는 300 mm이상으로 하는 것이 바람직하다. 또한 T-S간 거리를 넓게 할수록 절연막(107)의 성막률이 저하해 버린다. 이 때문에, T-S간 거리는 500 mm이하로 하는 것이 바람직하다. T-S간 거리를 어느 정도까지 넓힐지에 대해서는, 성막 시간이 트랜지스터(150)의 제작 공정(택트 타임)에 대하여 중대한 영향을 미치지 않는 범위에서, 실시자가 적절히 최적인 T-S간 거리를 선택하면 좋다.
또한 절연막(107)을 구성하는 원소가 산화물 반도체막(106)에 충돌하는 세기를 약하게 하기 위해서는, 성막 전력, 성막 압력 또는 T-S간 거리중의 어느 하나의 조건을 상술한 범위로 하여 절연막(107)을 성막하여도 괜찮고, 복수의 조건을 상술한 범위로 하여 절연막(107)을 성막하여도 괜찮다.
또한 스퍼터링 장치로서 타겟과 피성막기판이 대략 평행하게 마련된 마그네트론 방식 스퍼터 장치(단지, 마그네트론 스퍼터 장치라고도 말한다)를 이용했을 경우, 산화물 반도체막(106)에는, 절연막(107)을 구성하는 원소 이외에도 플라즈마나 2차 전자 등도 충돌하기 때문에, 절연막(107)을 구성하는 원소가 산화물 반도체막(106)중에 매우 혼입하기 쉬운 상태에 있다고 말할 수 있다. 이 때문에, 절연막(107)을 성막하는 스퍼터링 장치로서는, 대향 타겟식 스퍼터 장치(미러트론 스퍼터 장치나 나튜라트론 스퍼터 장치 등이라고도 말한다)를 이용하여도 괜찮다. 해당 장치는, 2개의 타겟이 대향하는 상태로 마련되고, 피성막기판은 2개의 타겟에 끼워진 공간 이외의 장소에, 타겟에 대하여 대략 수직한 상태로 마련되어 있다. 그리고, 대향하는 2개의 타겟간에 고밀도의 플라즈마를 생성하여, 해당 플라즈마에 의해 타겟(절연막(107)의 성막에 이용하는 타겟) 표면이 스퍼터링되는 것으로써, 피성막기판에 절연막(107)이 성막 된다. 이 때문에, 피성막기판은 플라즈마나 2차 전자에 직접 노출되는 일이 없다(또는 매우 적다).
또한, 스퍼터링법을 이용한 절연막(107)의 성막을 희가스 분위기에서 실시하는 경우, 아르곤 대신에 헬륨을 이용하여도 괜찮다. 아르곤은 헬륨과 비교하여 원자수가 크기 때문에, 아르곤 이온이 절연막(107) 계면 근방의 산화물 반도체막(106)에 충돌했을 경우, 산화물 반도체막(106)의 결합손을 분단하여, 절연막(107)의 구성 원소가 결합손 분단 개소로부터 산화물 반도체막(106)에 혼입할 가능성이 있다. 희가스 이온으로서 헬륨을 이용함으로써, 상술한 바와 같은 결합손의 분단을 억제할 수가 있기 때문에, 절연막(107)의 구성 원소가 산화물 반도체막(106)중에 혼입하는 것을 억제할 수 있다. 게다가 산화물 반도체막(106)과의 계면 근방에 있어서는, 절연막의 성막을 헬륨 분위기로 실시하고, 그 후, 성막실내를 아르곤 분위기로 전환하여 절연막을 성막함으로써, 절연막(107)을 형성하여도 좋다. 이에 의해, 절연막(107)의 성막 스피드를 향상시킬 수가 있다.
또한, 절연막(107)을, ALD(Atomic Layer Deposition) 법, 증착법, 도포법 등의 산화물 반도체막(106)으로의 충격이 약한 방법으로 성막하여도 괜찮다.
이상과 같이, 절연막(107)을 구성하는 원소가 산화물 반도체막(106)에 충돌하는 세기를 약하게 하여 절연막(107)을 성막함으로써, 상술한 바와 같이, 산화물 반도체막(106)에 있어서, 절연막(107)과의 계면으로부터 산화물 반도체막(106)을 향해 실리콘의 농도가 1.1 원자%이하의 농도로 분포하는 영역(106a)과, 함유 되는 실리콘 농도가 영역(106a)보다 작은 영역(106b)이 형성된다. 여기서, 영역(106b)이란, 산화물 반도체막(106)의 영역(106a) 이외의 영역이다. 또한, 영역(106b)에 포함되는 실리콘의 농도는, 0.1 원자%이하면 보다 바람직하다.
또한, 이와 같이 하여 산화물 반도체막(106)을 성막함으로써 절연막(107)중에 포함되는 탄소 등의 불순물이 산화물 반도체막(106)에 혼입하는 일도 저감되므로, 상술한 바와 같이 영역(106a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 보다 바람직하게는 1.0×1019atoms/cm3 이하가 된다.
이와 같이, 산화물 반도체막(106)의 영역(106a)에 받아들여지는 실리콘 등의 불순물을 저감함에 의해, 산화물 반도체막(106)을 이용한 트랜지스터(150)의 온 전류의 저하를 억제할 수가 있다. 따라서, 트랜지스터(150)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다.
또한, 절연막(107)을 구성하는 원소가 산화물 반도체막(106)에 충돌하는 세기를 약하게 하여 절연막(107)을 성막함에 의해, 절연막(107)중에 산화물 반도체막(106)을 구성하는 원소가 혼입하는 것도 억제할 수 있다. 이에 의해, 절연막(107)중에 산화물 반도체막(106)을 구성하는 금속 원소 등의 도전성이 높은 원소가 혼입하는 것을 억제할 수 있으므로, 절연막(107)을 이용하여 형성되는 게이트 절연막(108)의 저항율의 저감을 막을 수가 있다.
다음으로, 절연막(107)상에, 게이트 전극(110)(이것과 같은 층에서 형성되는 배선을 포함한다)을 형성하기 위한 도전막(109)을 형성한다(도 3(A) 참조). 도전막(109)으로서는, 예를 들면, 몰리브덴, 티탄, 탄탈륨, 텅스텐, 알루미늄, 동, 네오듐, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료를 이용할 수가 있다. 게이트 전극에 이용하는 도전막으로서는, 도전성의 금속 산화물을 이용하여 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO로 약기하는 경우가 있다), 인듐 아연 산화물(In2O3-ZnO), 또는, 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수가 있다. 게이트 전극은, 상기의 재료를 이용하여 단층으로 또는 적층하여 형성할 수가 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수가 있다.
또한, 게이트 절연막과 접하는 게이트 전극(110)의 한층으로서 질소를 포함한 금속 산화물, 구체적으로는, 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 이용할 수가 있다. 이러한 막은 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일 함수를 가지며, 게이트 전극층으로서 이용했을 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리 오프(normally off)의 스위칭 소자를 실현할 수 있다.
다음으로, 포토리소그라피 공정에 의해 도전막(109)상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 게이트 전극(110) 및 게이트 절연막(108)을 형성한 후, 레지스트 마스크를 제거한다(도 3(B) 참조). 또한, 게이트 전극(110) 및 게이트 절연막(108)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다. 또한 게이트 전극(110) 및 게이트 절연막(108)의 에칭은, 건식 에칭이라도 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다.
다음으로, 이온 도핑법이나 이온 주입법에 의해, 산화물 반도체막(106)의 저항값을 저감하는 기능을 갖는 불순물 이온(130)을, 산화물 반도체막(106)에 첨가한다. 이 때, 게이트 전극(110) 및 게이트 절연막(108)이 마스크로서 기능하기 때문에, 산화물 반도체막(106)중에 저저항 영역(106c)이 자기 정합적으로 형성된다(도 3(C) 참조). 또한 불순물 이온(130)으로서는, 15족원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티탄(Ti), 및 아연(Zn)중의 어느 것으로부터 선택되는 하나 이상을 이용할 수가 있다. 이온 주입법은, 필요한 이온만을 꺼내는 질량 분리기를 이용하고 있기 때문에, 대상물에 대하여 불순물 이온(130)만을 선택적으로 첨가할 수 있다. 이 때문에, 이온 도핑법을 이용하여 첨가했을 경우와 비교하여 산화물 반도체막(106)중으로의 불순물(예를 들면 수소 등)의 혼입이 적어지기 때문에 바람직하다. 다만, 이온 도핑법을 제외하는 것은 아니다. 또한 저저항 영역(106c)은, 산화물 반도체막(106)(제1의 영역(106a) 및 제2의 영역(106b)을 포함한다)이 불순물 이온(130)의 주입에 의해 저저항 영역(106c)으로 변질한 것은 아니고, 도 3(C)과 같이, 저저항 영역(106c)중에는 영역(106a) 및 영역(106b)이 존재하고 있다.
다음으로, 산화물 반도체막(106)상에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함한다)에 이용하는 도전막을 성막한다. 소스 전극 및 드레인 전극에 이용하는 도전막으로서는, 예를 들면, 알루미늄, 크롬, 동, 탄탈륨, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수가 있다. 또한, 알루미늄, 동 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그러한 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극 및 드레인 전극에 이용하는 도전막은, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기한다), 인듐 아연 산화물(In2O3-ZnO)을 이용할 수가 있다. 소스 전극 및 드레인 전극에 이용하는 도전막은, 상기의 재료를 이용하여 단층으로 또는 적층하여 성막할 수가 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수가 있다.
그리고, 포토리소그라피 공정에 의해 도전막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 소스 전극(114a), 드레인 전극(114b)을 형성한 후, 레지스트 마스크를 제거함에 의해, 트랜지스터(150)가 형성된다(도 3(D) 참조). 해당 포토리소그라피 공정에 있어서의 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하는 것이 바람직하다. 여기서, 산화물 반도체막(106)상에서 서로 인접하는 소스 전극(114a)의 하단부와 드레인 전극(114b)의 하단부의 간격폭에 의해, 트랜지스터의 채널장(L)이 결정된다. 따라서, 채널장(L)=25 nm미만의 노광을 실시하는 경우에는, 예를 들면, 수 nm ~ 수 10 nm로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 포토리소그라피 공정에서의 레지스트 마스크 형성시의 노광을 실시하면 좋다. 초자외선에 의한 노광은, 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널장(L)을 미세화하는 것이 가능하고, 회로의 동작 속도를 고속화할 수 있다.
또한, 트랜지스터(150)의 온 전류의 저하를 억제하는 관점으로부터는, 산화물 반도체막(106)중 게이트 전극(110)과 중첩하는 부분의 단부와 산화물 반도체막(106)중 소스 전극(114a)와 접하는 부분 중의 가장 게이트 전극에 가까운 단부와의 틈새(도 3(D) 및 도 1(A)의 X부분. 본 명세서중에서는, 해당 부분을 「Loff폭」이라고 호칭한다) 및, 산화물 반도체막(106)중 게이트 전극(110)과 중첩하는 부분의 단부와 산화물 반도체막(106)중 드레인 전극(114b)과 접하는 부분중의 가장 게이트 전극에 가까운 단부와의 틈새(도 3(D) 및 도 1(A)의 Y부분. 해당 부분에 대해서도, 본 명세서중에서는 「Loff폭」이라고 호칭한다)가 최대한 작아지는 것이 바람직하다. 도 3(D)의 X부분 및 Y부분을 작게 하는 방법으로서는, 예를 들면, 소스 전극(114a)의 형성과 드레인 전극(114b)의 형성에, 다른 포토마스크를 이용하여 형성하면 좋다. 이에 의해, 노광시에 있어서, 소스 전극(114a) 또는 드레인 전극(114b)중의 한쪽만이 게이트 전극(110)에 최대한 가까워지는 상태로 얼라인먼트를 실시할 수가 있기 때문에, Loff폭을 작게 할 수가 있다.
또한, 트랜지스터(150)의 택트나 비용을 저감하는 관점으로부터는, 포토리소그라피 공정에서 이용하는 포토마스크 수 및 공정 수를 삭감하는 것이 바람직하다. 마스크 수 및 공정 수를 삭감하는 방법으로서는, 예를 들면, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 실시하면 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 갖는 형상이 되어, 에칭을 실시함으로써 한층 더 형상을 변형할 수가 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수가 있다. 따라서, 하나의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수가 있다. 따라서 노광 마스크 수를 삭감할 수가 있으며, 대응하는 포토리소그라피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 도전막의 에칭시에, 산화물 반도체막(106)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그렇지만, 도전막만을 에칭하고, 산화물 반도체막(106)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어렵고, 도전막의 에칭시에 산화물 반도체막(106)은 일부만이 에칭되어, 예를 들면 산화물 반도체막(106)의 막두께의 5%이상 50%이하가 에칭되어 홈부(오목부)를 갖는 산화물 반도체막(106)이 될 수도 있다.
소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함한다)에 이용하는 도전막으로서 산화물 반도체 재료를 적용하는 경우에는, 도전막을 에칭하여 소스 전극(114a) 및 드레인 전극(114b)을 형성할 때에, 산화물 반도체막(106)이 최대한 에칭되지 않도록, 산화물 반도체막(106)보다 충분히 에칭되기 어려운 산화물 반도체 재료를 도전막으로서 이용할 필요가 있다.
소스 전극(114a) 및 드레인 전극(114b)에 산화물 반도체 재료를 적용했을 경우, 산화물 반도체막(106)의 재료나 성막 조건에 따라서는, 소스 전극(114a) 및 드레인 전극(114b)과, 산화물 반도체막(106)과의 계면이 불명확하게 되는 경우도 있다. 또한, 계면이 불명확하게 되는 경우, 소스 전극(114a) 및 드레인 전극(114b)과, 산화물 반도체막(106)과의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성되는 일도 있다.
또한 소스 전극(114a) 및 드레인 전극(114b)에 이용하는 도전막으로서, 불순물 이온을 도입하여 저저항화시킨 도전성 재료, 반도체 재료를 이용할 수도 있다.
이상의 공정에 의해 트랜지스터(150)가 형성된다. 트랜지스터(150)는, 게이트 절연막(108)의 형성에 의해 산화물 반도체막(106)의 영역(106a)에 받아들여지는 불순물(예를 들면, 게이트 절연막(108)을 구성하는 원소인 실리콘 등)이 저감되어 있다. 이에 의해, 트랜지스터(150)의 온 전류의 저하를 억제할 수가 있다. 따라서, 트랜지스터(150)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다.
또한, 트랜지스터(150)상에 절연막을 마련하여도 좋다. 해당 절연막으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 이용할 수가 있기 때문에, 상술한 게이트 절연막(108)의 내용을 참조할 수가 있다. 또한 산화 알루미늄막은 외부로부터의 수분이나 수소 등의 불순물의 침입을 억제하는 효과가 높기 때문에, 해당 절연막으로서 산화 알루미늄막, 또는 산화 알루미늄막을 포함한 적층막을 형성하는 것이 바람직하고, 보다 바람직하게는, 막밀도가 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상의 산화 알루미늄막을 이용하는 것이 바람직하다. 이에 의해, 수분이나 수소 등의 불순물이 산화물 반도체막(106)에 침입하는 것을 억제할 수 있다.
또한, 트랜지스터(150)상에 평탄화 절연막을 마련하여도 좋다. 스핀 코트법, 인쇄법,디스펜스법 또는 잉크젯법 등을 이용하여 절연성을 갖는 재료를 도포하고, 도포한 재료에 따른 경화 처리(예를 들면, 가열 처리나 광조사 처리 등)를 실시하여 형성하여도 좋다. 또한 절연성을 갖는 재료로서는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 에폭시 수지 등의 유기 수지를 이용하여 형성할 수가 있다. 또한, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링 유리), BPSG(인 붕소 유리) 등을 이용할 수가 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층시켜도 괜찮다. 또한 평탄화 절연막은 수분 등의 불순물을 비교적 많이 포함하고 있는 경우가 많기 때문에, 상술한 절연막(예를 들면, 산화 알루미늄이나 산화 알루미늄을 포함한 적층막) 상에 형성하는 것이 바람직하다.
이상과 같이 하여, 개시하는 발명의 일 태양은, 산화물 반도체를 이용한 반도체 장치에 있어서, 게이트 절연막과의 계면 근방의 산화물 반도체막에 포함되는 불순물을 저감할 수가 있다. 또한, 개시하는 발명의 일 태양은, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과는 다른 구조의 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 4 및 도 5를 이용하여 설명한다.
<반도체 장치의 구성예>
도 4(A) 및 도 4(B)에, 반도체 장치의 예로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도의 일 예를 나타낸다. 도 4(A)는 평면도이며, 도 4(B)는, 도 4(A)에 있어서의 E-F단면의 단면도이다. 또한 도 4(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(650)의 구성요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.
본 실시형태의 트랜지스터(650)는, 도전막(602)이 절연막(102)과 동일 평면에, 절연막(102)에 인접하여 마련되어 있는 점에서, 실시형태 1에 기재의 트랜지스터와 다르다.
일반적으로, 활성층으로서 산화물 반도체막을 이용한 트랜지스터는, 산화물 반도체막과 도전막과의 접촉 개소에 있어서 접촉 저항이 높아지는 경향이 있지만, 트랜지스터를 상술한 구조로 함에 의해, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 표면측뿐만이 아니라, 이면측에서도 전기적으로 접속되기 때문에, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감하고, 또한 접촉 저항의 편차를 저감할 수가 있다. 이에 의해, 온 전류가 높고, 또한, 스레숄드 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수가 있기 때문에, 해당 구조는 산화물 반도체를 이용한 트랜지스터에 적절한 구조의 하나라고 말할 수 있다.
<트랜지스터(650)의 제작 공정>
도 5(A) 내지 도 5(E)를 이용하여, 도 4에 나타내는 트랜지스터(650)의 제작 공정의 일 예에 대하여 설명한다.
우선, 기판(100)상에 도전막을 성막하고, 포토리소그라피 공정에 의해 도전막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 도전막(602)를 형성한 후, 레지스트 마스크를 제거한다(도 5(A) 참조). 도전막(602)에 이용하는 재료 등에 대해서는, 상술한 실시형태의 게이트 전극(110), 소스 전극(114a)(또는 드레인 전극(114b))의 설명을 참조할 수가 있다.
다음으로, 기판(100) 및 도전막(602)상에 절연막(102)을 형성한다(도 5(B) 참조). 여기서, 절연막(102)의 표면은, 적어도 도전막(602)의 표면보다 높은 위치로 하는 것이 바람직하고, 후술하는 평탄화 처리를 실시함으로써, 도전막(602)의 표면과 절연막(102)의 표면을 대략 동일하게 할 수가 있다. 이에 의해, 후의 공정에서 산화물 반도체막(106)을 성막할 때에, 도전막(602)과 절연막(102)의 단차에 의해 산화물 반도체막에 절단조각이 생긴다고 하는 문제를 억제할 수가 있어서 산화물 반도체막(106)의 막두께를 극히 얇게 할 수가 있기 때문에, 평탄화 처리는 트랜지스터의 미세화에 대하여 유효한 수단의 하나라고 말할 수 있다.
다음으로, 절연막(102)에 대하여 평탄화 처리를 실시하고, 도전막(602)의 표면과 대략 동일 평면에 표면을 갖는 절연막(102)을 형성한다(도 5(C) 참조). 또한 절연막(102)의 평탄화 처리는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 이용하여 실시하는 것이 바람직하다. 여기서, CMP 처리란, 피가공물의 표면을 기준으로 하고, 그에 따라서 표면을 화학적··기계적인 복합 작용에 의해, 평탄화하는 수법이다. 일반적으로 연마 스테이지 위에 연마포를 붙이고, 피가공물과 연마포와의 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜 피가공물의 표면을, 슬러리와 피가공물 표면과의 사이에서의 화학반응과 연마포와 피가공물과의 기계적 연마의 작용에 의해 연마하는 방법이다.
CMP 처리는, 1회 실시해도 괜찮고, 복수회 실시해도 괜찮다. 복수회로 나누어 CMP 처리를 실시하는 경우는, 높은 연마율의 일차 연마를 실시한 후, 낮은 연마율의 마무리 연마를 실시하는 것이 바람직하다. 이와 같이 연마율이 다른 연마를 조합함에 의해, 도전막(602) 표면과 절연막(102) 표면의 평탄성을 한층 더 향상시킬 수가 있다.
또한, 절연막(102)의 평탄화 처리로서, 건식 에칭 처리 등을 적용하는 것도 가능하다. 에칭 가스로서는, 염소, 염화 붕소, 염화 규소 또는 사염화탄소 등의 염소계 가스, 사불화 탄소, 불화 유황 또는 불화 질소 등의 불소계 가스, 산소 등을 적절히 이용할 수가 있다. 예를 들면, 반응성 이온 에칭(RIE: Reactive Ion Etching) 법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2 주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 건식 에칭법을 이용할 수가 있다. 특히 절연막(102)으로서 질화 실리콘이나 질화 산화 실리콘과 같은, 질소를 많이 포함한 무기 절연 재료가 포함되는 경우, CMP 처리만으로는 질소를 많이 포함한 무기 절연 재료의 제거가 곤란한 경우가 있으므로, 건식 에칭 등을 병용하는 것이 바람직하다.
또한, 절연막(102)의 평탄화 처리로서, 플라즈마 처리 등을 적용하는 것도 가능하다. 플라즈마 처리는, 진공의 챔버에 불활성 가스, 예를 들면 아르곤 가스를 도입하고, 피처리면을 음극으로 하는 전계를 걸어서 실시한다. 그 원리로서는 플라즈마 건식 에칭법과 동등하지만, 불활성 가스를 이용함으로써, 통상의 스퍼터 성막 챔버에서 처리 가능하고 간편한 방법이다. 즉, 이 플라즈마 처리는, 피처리면에 불활성 가스의 이온을 조사하여, 스퍼터링 효과에 의해 표면의 미세한 요철을 평탄화하는 처리다. 이로부터 본 명세서에서는, 이 플라즈마 처리를 「역스퍼터」라고도 한다.
또한 도전막(602) 및 절연막(102)의 형상은, 도 5(D)와 같이 섬 형상으로 형성되어 있어도 괜찮다. 또한, 도 5(C)에서는 도전막(602)은, 표면에 가까워질수록 단부가 좁아지는, 소위 정테이퍼 형상으로 형성되어 있지만, 도 5(E)와 같이, 표면에 가까워질수록 단부가 넓어지는, 소위 역테이퍼 형상으로 형성하여도 좋다.
이후의 공정에 대해서는, 도 2(A) 내지 도 3(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
이상의 공정에 의해, 도 4(B)에 나타내는 트랜지스터(650)를 제작할 수가 있다. 트랜지스터(650)는, 실시형태 1에서 기재한 특징 이외에, 상술한 바와 같이, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감하고, 또한 접촉 저항의 편차를 저감할 수가 있기 때문에, 온 전류가 높고, 또한 스레숄드 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수가 있다. 이 때문에, 트랜지스터(650)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다. 또한, 상술한 바와 같이, 도전막(602)의 표면과 절연막(102)의 표면을 대략 동일하게 할 수가 있어 산화물 반도체막(106)의 막두께를 극히 얇게 할 수가 있기 때문에, 트랜지스터의 미세화에 적절한 구조의 하나라고 말할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태와는 다른 구조의 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 6 내지 도 8을 이용하여 설명한다.
<반도체 장치의 구성예>
도 6(A) 및 도 6(B)에, 반도체 장치의 예로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도의 일 예를 나타낸다. 도 6(A)은 평면도이며, 도 6(B)은, 도 6(A)에 있어서의 G-H단면의 단면도이다. 또한 도 6(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(850)의 구성요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.
도 6(A) 및 도 6(B)에 나타내는 트랜지스터(850)는, 기판(100)상에, 절연막(102)과, 산화물 반도체막(106)과, 절연막(107)과, 적어도 산화물 반도체막과 중첩하는 게이트 전극(110)과, 층간 절연막(800)과, 층간 절연막(802)과, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해서 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.
트랜지스터(850)는, 절연막(107)이 산화물 반도체막(106)을 덮는 상태로 형성되어 있는 점과, 소스 전극(114a) 및 드레인 전극(114b)이, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해 산화물 반도체막(106)과 전기적으로 접속하고 있다는 점에서, 상술한 실시형태에 기재한 트랜지스터의 구조와 다르다.
트랜지스터(850)를, 절연막(107)이 산화물 반도체막(106)을 덮는 구조로 함에 의해, 수분 등의 불순물이 산화물 반도체막(106)에 침입하는 것을 억제할 수 있다. 또한, 불순물 이온(130)을 산화물 반도체막(106)에 첨가할 때에, 산화물 반도체막(106)상에는 절연막(107)이 존재하기 때문에, 이온 첨가에 의해 산화물 반도체막(106)에 생기는 데미지(예를 들면 산화물 반도체막(106)중에서의 격자 결함의 발생 등)를 저감할 수가 있다.
또한, 트랜지스터(850)를, 소스 전극(114a) 및 드레인 전극(114b)이, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해 산화물 반도체막(106)과 전기적으로 접속하고 있는 구조로 함에 의해, 산화물 반도체막(106) 형성 후에 산화물 반도체막(106)이 에칭 처리(예를 들면, 건식 에칭시의 에칭 가스 및 플라즈마나, 습식 에칭시의 에칭제 등)에 노출되는 개소는, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)에 형성되는 개구부뿐이기 때문에, 해당 에칭 처리에 의해 생기는 물질에 의한 트랜지스터(850)의 오염(예를 들면, 건식 에칭시에 이용하는 에칭 가스가 산화물 반도체막(106)의 금속 원소와 반응하여 생기는 금속 화합물은 도전성을 가지고 있는 일이 있기 때문에, 소스 전극(114a) 및 드레인 전극(114b)의 리크 패스가 될 수 있을 가능성이 있다)을 억제할 수 있다. 또한, 소스 전극(114a) 및 드레인 전극(114b)의 일부가 게이트 전극(110)과 중첩하여 형성되어도, 소스 전극(114a)과 게이트 전극(110) 및 드레인 전극(114b)과 게이트 전극(110)의 사이에는 층간 절연막이 존재하고 있어 전기적으로 접속되는 일이 없다. 이에 의해, 소스 전극(114a) 및 드레인 전극(114b)을 최대한 게이트 전극(110)에 접근하여 형성할 수가 있기 때문에, 트랜지스터의 미세화에 적절한 구조의 하나라고 말할 수 있다.
<트랜지스터(850)의 제작 공정>
도 7 및 도 8을 이용하여, 도 6에 나타내는 트랜지스터(850)의 제작 공정의 일 예에 대하여 설명한다.
우선, 기판(100)상에 절연막(102)과, 산화물 반도체막(106)과, 절연막(107)을 형성한다(도 7(A) 참조). 또한 해당 공정은, 도 2(A) 내지 도 2(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
다음으로, 절연막(107)상에 게이트 전극(110)을 형성하고, 게이트 전극(110)을 마스크로 하여 산화물 반도체막(106)중에 불순물 이온(130)을 첨가하여, 산화물 반도체막(106)중에 저저항 영역(106c)을 자기 정합적으로 형성한다(도 7(B) 참조). 또한 해당 공정은, 도 3(A) 내지 도 3(C) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
다음으로, 절연막(107) 및 게이트 전극(110)상에, 층간 절연막(800) 및 층간 절연막(802)을 형성한다(도 7(C) 참조).
층간 절연막(800)으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 이용할 수가 있기 때문에, 상술한 실시형태에서 기재한 게이트 절연막(108)의 내용을 참조할 수가 있다. 또한 산화 알루미늄막은 외부로부터의 수분이나 수소 등의 불순물의 침입을 억제하는 효과가 높기 때문에, 해당 절연막으로서 산화 알루미늄막, 또는 산화 알루미늄막을 포함한 적층막을 형성하는 것이 바람직하며, 보다 바람직하게는, 막밀도가 3.2 g/cm3 이상의 산화 알루미늄막을 이용하는 것이 바람직하다. 이에 의해, 수분이나 수소 등의 불순물은 산화물 반도체막(106)에 침입하는 것을 억제할 수 있다.
층간 절연막(802)으로서는, 스핀 코트법, 인쇄법, 디스펜스법 또는 잉크젯법 등을 이용하여 절연성을 갖는 재료를 도포하고, 도포한 재료에 따른 경화 처리(예를 들면, 가열 처리나 광조사 처리 등)를 실시하여 형성하면 좋다. 또한 절연성을 갖는 재료로서는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 에폭시 수지 등의 유기 수지를 이용하여 형성할 수가 있다. 또한, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링 유리), BPSG(인 붕소 유리) 등을 이용할 수가 있다. 또한 이러한 재료로 형성되는 절연막을 복수 적층시켜도 괜찮다. 또한 층간 절연막은 수분 등의 불순물을 비교적 많이 포함하고 있기 때문에, 상술한 절연막(예를 들면, 산화 알루미늄이나 산화 알루미늄을 포함한 적층막) 상에 형성하는 것이 바람직하다.
또한 본 실시형태에서는 층간 절연막(800)과 층간 절연막(802)의 적층 구조를 형성했지만, 어느 한쪽만을 형성하여도 좋다.
다음으로, 산화물 반도체막과 중첩하는 영역의 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 적어도 일부에 개구부를 형성한 후에, 해당 개구부를 통해서 산화물 반도체막(106)에 전기적으로 접속된 소스 전극(114a) 및 드레인 전극(114b)을 형성한다(도 8(A) 참조).
또한 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 에칭은, 건식 에칭이라도 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다. 또한, 해당 에칭 처리 시에, 산화물 반도체막(106)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그렇지만, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)만을 에칭하고, 산화물 반도체막(106)를 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어렵고, 도전막의 에칭시에 산화물 반도체막(106)은 일부만이 에칭되며, 예를 들면 산화물 반도체막(106)의 막두께의 5%이상 50%이하가 에칭되어 홈부(오목부)를 갖는 산화물 반도체막(106)이 될 수도 있다.
소스 전극(114a) 및 드레인 전극(114b)의 형성 공정에 대해서는, 도 3(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다. 또한, 해당 공정후, 소스 전극(114a), 드레인 전극(114b) 및 층간 절연막(802)에 대하여 평탄화 처리를 실시하여도 괜찮다. 이에 의해, 트랜지스터(850)상에 더욱 트랜지스터를 적층시켜 형성하는 경우에 있어서, 피형성면(즉, 소스 전극(114a), 드레인 전극(114b) 및 층간 절연막(802)의 표면)의 평탄성이 높기 때문에, 트랜지스터의 제작이 용이해진다. 또한 평탄화 처리에 대해서는, 상술한 실시형태에 기재된 평탄화 처리의 방법을 참조할 수가 있다.
이상의 공정에 의해, 도 6(B)에 나타내는 트랜지스터(850)를 제작할 수가 있다. 트랜지스터(850)는, 실시형태 1에서 기재한 특징 이외에, 상술한 바와 같이, 이온 첨가에 의해 산화물 반도체막(106)에 생기는 데미지(예를 들면 산화물 반도체막(106)중에서의 격자 결함의 발생 등)를 저감할 수가 있다. 또한, 상술한 바와 같이, 산화물 반도체막(106)이 에칭 처리에 노출되는 개소를 한정할 수 있기 때문에, 에칭 처리에 의한 트랜지스터의 오염을 억제할 수가 있다. 이 때문에, 트랜지스터(850)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다. 또한, 상술한 바와 같이, 소스 전극(114a) 및 드레인 전극(114b)의 일부가 게이트 전극(110)과 중첩하여 형성되어도 전기적으로 접속되지 않기 때문에, 소스 전극(114a) 및 드레인 전극(114b)을 최대한 게이트 전극(110)에 접근하여 형성할 수가 있어 트랜지스터의 미세화에 적절한 구조의 하나라고 말할 수 있다.
또한, 도 8(B)에 나타내는 바와 같이, 절연막(102)중에 도전막(602)을 갖는 구조라도 괜찮다. 트랜지스터(850)를 도 8(B)에 나타내는 구조로 함에 의해, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 일부에 개구부를 형성할 때에, 개구부의 산화물 반도체막(106)이 오버 에칭되어 없어져 버렸을 경우에도, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 측벽 부분에서 전기적으로 접속되는 것 외에, 도전막(602)을 통하여 산화물 반도체막(106)과 전기적으로 접속되기 때문에, 오버 에칭시에 있어도 양호한 컨택트 저항을 유지할 수가 있기 때문에, 특히 산화물 반도체막(106)의 막두께가 얇은 경우(즉, 트랜지스터의 미세화)에 적절한 구조라고 할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태와는 다른 구조의 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 9 내지 도 12를 이용하여 설명한다.
<반도체 장치의 구성예>
도 9(A) 및 도 9(B)에, 반도체 장치의 예로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도의 일 예를 나타낸다. 도 9(A)는 평면도이며, 도 9(B)는, 도 9(A)에 있어서의 I-J단면의 단면도이다. 또한 도 9(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(1150)의 구성요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.
도 9(A) 및 도 9(B)에 나타내는 트랜지스터(1150)는, 기판(100)상에, 절연막(102)과, 산화물 반도체막(106)과, 게이트 절연막(108)과, 적어도 산화물 반도체막과 중첩하는 게이트 전극(110)과, 절연막(1101)과, 측벽 절연막(1102)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.
트랜지스터(1150)는, 게이트 전극(110)상에 절연막(1101)이, 게이트 전극(110)의 측면에 측벽 절연막(1102)이 마련되어 있는 점과, 소스 전극(114a) 및 드레인 전극(114b)이 측벽 절연막(1102)에 접하여 마련되어 있는 점에서, 상술한 실시형태에 기재한 트랜지스터의 구조와 다르다.
트랜지스터(1150)는, 후술의 트랜지스터(1150)의 제작 방법에서도 기재하지만, 소스 전극(114a) 및 드레인 전극(114b)으로서 이용하는 도전막을, 산화물 반도체막(106), 절연막(1101) 및 측벽 절연막(1102)상에 형성한 후, 도전막에 대하여 평탄화 처리(연마 처리라고도 할 수 있다)를 실시하여 도전막의 일부를 제거함으로써, 소스 전극(114a) 및 드레인 전극(114b)을 형성한다. 그 때문에, 소스 전극(114a) 및 드레인 전극(114b)의 형성에 포토리소그라피 공정을 이용할 필요가 없고, 노광기의 정밀도나 포토마스크의 얼라인먼트 어긋남에 영향을 받지 않고 Loff폭을 매우 작게 하는 것이 가능해지기 때문에, 트랜지스터(1150)의 온 전류의 저하를 억제할 수가 있다. 또한, 해당 구조는 트랜지스터의 미세화에 적절한 구조의 하나라고 말할 수 있다.
<트랜지스터(1150)의 제작 공정>
도 10 및 도 11을 이용하여, 도 9에 나타내는 트랜지스터(1150)의 제작 공정의 일 예에 대하여 설명한다.
우선, 기판(100)상에 절연막(102)과, 산화물 반도체막(106)과, 절연막(107)을 형성한다(도 10(A) 참조). 또한 해당 공정은, 도 2(A) 내지 도 2(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
다음으로, 게이트 전극(110)(이것과 같은 층에서 형성되는 배선을 포함한다)을 형성하기 위한 도전막(109) 및, 절연막(1101)을 형성하기 위한 절연막(1100)을 성막한다(도 10(B) 참조). 또한 절연막(1100)으로서는, 게이트 절연막(108)과 같은 재료 및 성막 방법을 이용할 수가 있기 때문에, 상술한 실시형태에서 기재한 게이트 절연막(108)의 내용을 참조할 수가 있다.
다음으로, 포토리소그라피 공정에 의해 도전막(109) 및 절연막(1100)을 섬 형상으로 가공하여, 게이트 전극(110) 및 절연막(1101)을 형성한다(도 10(C) 참조). 또한, 게이트 전극(110) 및 절연막(1101)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다. 또한 도전막(109) 및 절연막(1100)의 에칭은, 건식 에칭이라도 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다.
또한 본 실시형태에서는, 도전막(109) 및 절연막(1100)을 성막 후에 양자를 가공해 게이트 전극(110) 및 절연막(1101)을 형성하고, 그 후, 측벽 절연막(1102)을 형성하는 순서로 설명을 하기 위해, 도 9(B)와 같이 절연막(1101)과 측벽 절연막(1102)이 다른 구성요소로서 기재되어 있지만, 절연막(1101)과 측벽 절연막(1102)은 동일한 막이라도 괜찮다. 절연막(1101)과 측벽 절연막(1102)을 동일한 막으로 하기 위해서는, 우선 게이트 전극(110)을 형성한 후에, 절연막(1101) 및 측벽 절연막(1102)으로서 기능하는 절연막을 게이트 전극(110)을 덮는 상태로 형성하면 좋다.
다음으로, 이온 도핑법이나 이온 주입법에 의해, 산화물 반도체막(106)의 저항값을 저감하는 기능을 갖는 불순물 이온(130)을, 산화물 반도체막(106)에 첨가한다. 이 때, 게이트 전극(110) 및 절연막(1101)이 마스크로서 기능하기 때문에, 산화물 반도체막(106)중에 저저항 영역(106c)이 자기 정합적으로 형성된다(도 11(A) 참조).
다음으로, 절연막(102)과 동일한 재료 및 방법으로 절연막을 성막하고, 해당 절연막을 에칭함으로써 측벽 절연막(1102)을 형성한다. 측벽 절연막(1102)은, 절연막에 이방성이 높은 에칭 공정을 실시함으로써 자기 정합적으로 형성할 수가 있다. 예를 들면, 건식 에칭법을 이용하면 바람직하다. 건식 에칭법에 이용하는 에칭 가스로서는, 예를 들면, 트리플루오로 메탄, 옥타플루오로 시클로 부탄, 테트라 플루오로 메탄 등의 불소를 포함한 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가하여도 괜찮다. 건식 에칭법은, 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법)을 이용하면 바람직하다.
그리고, 측벽 절연막(1102)을 형성한 후, 게이트 전극(110), 절연막(1101) 및 측벽 절연막(1102)을 마스크로서 절연막(107)을 가공하고, 게이트 절연막(108)을 형성할 수가 있다(도 11(B) 참조). 또한 측벽 절연막(1102)의 형성과 동일한 공정으로 게이트 절연막(108)을 형성하여도 좋다.
또한 본 실시형태에서는, 게이트 전극(110) 및 절연막(1101)의 형성 직후의 공정에 있어서, 게이트 전극(110) 및 절연막(1101)을 마스크로 이용하여 산화물 반도체막(106)중에 불순물 이온(130)을 첨가했지만, 측벽 절연막(1102)의 형성 후에 게이트 전극(110), 절연막(1101) 및 측벽 절연막(1102)을 마스크로 이용하여, 산화물 반도체막(106)중에 불순물 이온(130)을 첨가하여도 괜찮다.
다음으로, 산화물 반도체막(106), 절연막(1101) 및 측벽 절연막(1102)상에, 소스 전극(114a) 및 드레인 전극(114b)(이것과 같은 층에서 형성되는 배선을 포함한다)을 형성하기 위한 도전막(1104)을 형성하고, 도전막(1104)상에 층간 절연막(802)을 성막한다(도 11(C) 참조). 또한 도전막(1104)으로서는, 예를 들면, 알루미늄, 크롬, 동, 탄탈륨, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수가 있다. 또한, 알루미늄, 동 등의 금속막의 하측 또는 상측중의 한쪽 또는 양쪽에 티탄, 몰리브덴, 텅스텐등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극 및 드레인 전극에 이용하는 도전막은, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기한다), 인듐 아연 산화물(In2O3-ZnO)을 이용할 수가 있다. 소스 전극 및 드레인 전극에 이용하는 도전막은, 상기의 재료를 이용하여 단층으로 또는 적층하여 성막할 수가 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수가 있다. 또한 층간 절연막(802)에 대해서는, 실시형태 3에서 기재한 층간 절연막(802)의 재료나 성막 방법을 참조할 수가 있다.
다음으로, 도전막(1104)에 대하여 표면으로부터 평탄화 처리를 실시하여, 절연막(1101) 및 측벽 절연막(1102)상의 적어도 일부의 도전막(1104) 및, 적어도 일부의 층간 절연막(802)을 제거함으로써, 도전막(1104)은 적어도 절연막(1100)상 또는 측벽 절연막(1102)으로 분단되어 소스 전극(114a) 및 드레인 전극(114b)이 게이트 전극(110)을 사이에 두는 상태로 형성된다(도 12(A) 참조). 또한 여기서의 평탄화 처리는, 실시형태 1에서 기재한 절연막(102)에 대해서의 평탄화 처리의 내용을 참조할 수가 있다.
또한 평탄화 처리는 도전막(1104) 및 층간 절연막(802)에 대하여 실시할 뿐만 아니라, 절연막(1101)이나 측벽 절연막(1102)에 대하여 실시하여도 괜찮다.
또한 도 12(A)에서는, 소스 전극(114a) 및 드레인 전극(114b)의 표면과 절연막(1101) 및 층간 절연막(802)의 표면이 동일 평면에 위치하고 있지만, CMP 장치에 의해 소스 전극(114a), 드레인 전극(114b) 및 절연막(1101)을 연마하는 경우, 소스 전극(114a) 및 드레인 전극(114b)과, 절연막(1101) 및 층간 절연막(802)의 연마 스피드가 다른 경우, 소스 전극(114a) 및 드레인 전극(114b)의 표면과, 절연막(1101) 및 층간 절연막(802)의 표면은 높이가 달라 단차가 생기는 일이 있으며, 예를 들면 소스 전극(114a) 및 드레인 전극(114b)의 표면이 절연막(1101)의 표면보다 낮아지는(오목 형상이 된다) 경우가 있다.
이상의 공정에 의해, 도 12(A)에 나타내는 트랜지스터(1150)를 제작할 수가 있다. 트랜지스터(1150)는, 실시형태 1에서 기재한 특징 이외에, 상술한 바와 같이, 트랜지스터의 온 전류의 저하를 억제할 수가 있다. 따라서, 트랜지스터(1150)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 꾀할 수가 있다. 그리고, 산화물 반도체막을 이용한 트랜지스터 또는 그 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 꾀할 수가 있다. 또한, 소스 전극(114a) 및 드레인 전극(114b)의 형성에 포토리소그라피 공정을 이용할 필요가 없고, 노광기의 정밀도나 포토마스크의 얼라인먼트 어긋남에 영향을 받지 않고 Loff폭을 매우 작게 하는 것이 가능하고, 트랜지스터의 미세화에 적절한 구조의 하나라고 할 수 있다.
또한, 트랜지스터(1150)상에 절연막을 마련하여도 좋다. 해당 절연막으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 이용할 수가 있기 때문에, 상술한 게이트 절연막(108)의 내용을 참조할 수가 있다. 또한 산화 알루미늄막은 외부로부터의 수분의 침입을 억제하는 효과가 높기 때문에, 해당 절연막으로서 산화 알루미늄막, 또는 산화 알루미늄막을 포함한 적층막을 형성하는 것이 바람직하며, 보다 바람직하게는, 막밀도가 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상의 산화 알루미늄막을 이용하는 것이 바람직하다. 또한 해당 절연막은, 트랜지스터(1150)의 형성전에 성막하여도 괜찮다. 예를 들면, 측벽 절연막(1102)을 형성한 후에, 도전막(1104), 해당 절연막, 층간 절연막(802)의 순서로 성막을 실시하고, 그 후에 CMP 등의 평탄화 처리를 실시하여도 괜찮다. 도 9(B)의 구조의 경우, 만일, 층간 절연막(802)의 막중에 수분이나 수소 등의 불순물이 혼입되어 있어도, 이들의 불순물이 산화물 반도체막(106)에 도달하는 것을 억제할 수 있기 때문에 바람직하다.
또한 트랜지스터(1150)는 도 12(B)에 나타내는 바와 같이, 절연막(102) 중에 도전막(602)을 갖는 구조라도 괜찮다. 트랜지스터(1150)를 도 12(B)에 나타내는 구조로 함에 의해, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 표면측 뿐만이 아니라, 이면 측에서도 전기적으로 접속되기 때문에, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감하고, 또한 접촉 저항의 편차를 저감할 수가 있다. 이에 의해, 온 전류가 높고, 또한, 스레숄드 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수가 있기 때문에, 해당 구조는 산화물 반도체를 이용한 트랜지스터에 적절한 구조의 하나라고 말할 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태와는 다른 구조의 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 13 및 도 14를 이용하여 설명한다.
<반도체 장치의 구성예>
도 13(A) 및 도 13(B)에, 반도체 장치의 예로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도의 일 예를 나타낸다. 도 13(A)은 평면도이며, 도 13(B)은 도 13(A)에 있어서의 K-L단면의 단면도이다. 또한 도 13(A)에서는, 번잡하게 되는 것을 피하기 위해서, 트랜지스터(1350)의 구성요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.
도 13(A) 및 도 13(B)에 나타내는 트랜지스터(1350)는, 기판(100)상에, 절연막(102)과, 산화물 반도체막(106)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)과, 게이트 절연막(108)과, 적어도 산화물 반도체막과 중첩하는 게이트 전극(110)을 가지고 있다.
트랜지스터(1350)는, 산화물 반도체막(106)상 전체에 게이트 절연막(108)이 형성되어 있는 점에서, 상술한 실시형태에 기재한 트랜지스터의 구조와 다르다.
상술한 실시형태와 같이, 산화물 반도체막(106)상의 일부에만 게이트 절연막이 형성된 구조에서는, 게이트 절연막(108)이 가열 처리에 의해 산소를 방출하는 막이라도, 게이트 절연막(108)의 단부로부터 산소(게이트 절연막(108)중의 과잉 산소)가 방출되어 버리기 때문에, 산화물 반도체막(106)중의 산소 결손 저감 효과가 적은 경우가 있다.
그렇지만, 본 실시형태에 기재대로, 산화물 반도체막(106)상 전체에 게이트 절연막(108)이 형성된 구조로 함으로써, 가열 처리에 의해 방출된 산소가 게이트 절연막(108)의 단부로부터 방출되어 버리는 일이 없기 때문에, 상술한 문제를 해결할 수 있다.
<트랜지스터(1350)의 제작 공정>
도 14를 이용하여, 도 13에 나타내는 트랜지스터(1350)의 제작 공정의 일 예에 대하여 설명한다.
우선, 기판(100)상에 절연막(102)과, 산화물 반도체막(106)을 형성한다(도 14(A) 참조). 또한 해당 공정은, 도 2(A) 내지 도 2(C) 및 해당 도면의 설명에 대응하는 상술한 실시형태의 내용을 참조하여 실시하면 좋다.
다음으로, 산화물 반도체막(106)과 접하는 소스 전극(114a) 및 드레인 전극(114b)를 형성하고, 산화물 반도체막(106) 및 소스 전극(114a) 및 드레인 전극(114b)상에 게이트 절연막(108)을 형성한다(도 14(B) 참조). 또한 소스 전극(114a) 및 드레인 전극(114b)의 형성은, 도 3(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋고, 게이트 절연막(108)의 형성은, 도 2(D) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
또한 본 실시형태에서는, 산화물 반도체막(106)상에 소스 전극(114a) 및 드레인 전극(114b)을 형성한 후에 게이트 절연막(108)을 형성하기 때문에, 제 1의 영역(106a)의 형성 위치는 상술한 실시형태와는 다르며, 산화물 반도체막(106)과 게이트 절연막(108)이 직접 접하는 영역에서 형성된다.
다음으로, 산화물 반도체막(106)과 겹치는 영역의 게이트 절연막(108)상에, 게이트 전극(110)을 형성한다(도 14(C) 참조). 또한 해당 공정은, 도 3(B) 및 해당 도면의 설명 내용을 참조하여 실시하면 좋다.
이상의 공정에 의해, 도 14(C)에 나타내는 트랜지스터(1350)를 제작할 수가 있다. 트랜지스터(1350)는, 실시형태 1에서 기재한 특징 이외에, 상술한 바와 같이, 게이트 절연막(108)을, 가열 처리에 의해 산소를 방출하는 막으로 했을 경우에 있어서, 게이트 절연막(108)으로부터 방출되는 산소를 산화물 반도체막(106)에 효율적으로 첨가할 수가 있기 때문에, 산소 결손 저감 효과를 높일 수가 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 1 내지 실시형태 5에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 또한, 쓰기 회수에도 제한이 없는 반도체 장치의 일 예를 도면을 이용하여 설명한다.
도 15는, 반도체 장치의 구성의 일 예다. 도 15(A)에 반도체 장치의 단면도를, 도 15(B)에 반도체 장치의 평면도를, 도 15(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 15(A)는, 도 15(B)의 K-L, 및 M-N에서의 단면에 상당한다.
도 15(A) 및 도 15(B)에 나타내는 반도체 장치는, 하부에 제1의 반도체 재료를 이용한 트랜지스터(1760)를 가지며, 상부에 제2의 반도체 재료를 이용한 트랜지스터(1762)를 갖는 것이다. 트랜지스터(1762)로서는, 상술한 실시형태에서 나타내는 트랜지스터의 구조를 적용할 수가 있다. 여기에서는, 실시형태 4의 트랜지스터(1150)를 이용했을 경우의 예를 기재한다.
여기서, 제 1의 반도체 재료와 제2의 반도체 재료는 다른 금제대폭(禁制帶幅)을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1의 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2의 반도체 재료를 산화물 반도체로 할 수가 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는, 그 특성에 따라서 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수가 있는 것은 말할 필요도 없다. 또한, 정보를 유지하기 위해서 산화물 반도체를 이용한 실시형태 4에 나타내는 것 같은 트랜지스터(1762)에 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 15(A)에 있어서의 트랜지스터(1760)는, 반도체 재료(예를 들면, 실리콘 등)를 포함한 기판(1700)에 마련된 채널 형성 영역(1716)과, 채널 형성 영역(1716)을 사이에 두도록 마련된 불순물 영역(1720)과, 불순물 영역(1720)에 접하는 금속간 화합물 영역(1724)과, 채널 형성 영역(1716)상에 마련된 게이트 절연막(1708)과, 게이트 절연막(1708)상에 마련된 게이트 전극(1710)을 가진다. 또한 도에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 일이 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(1700)상에는 트랜지스터(1760)를 둘러싸도록 소자 분리 절연층(1706)이 마련되어 있으며, 트랜지스터(1760)를 덮도록 절연층(1728), 및 절연층(1730)이 마련되어 있다. 또한 트랜지스터(1760)에 있어서, 게이트 전극(1710)의 측면에 측벽 절연층(사이드월 절연층)을 마련하여 불순물 농도가 다른 영역을 포함한 불순물 영역(1720)이라고 하여도 좋다.
단결정반도체 기판을 이용한 트랜지스터(1760)는 고속 동작이 가능하다. 이 때문에, 해당 트랜지스터를 읽기용의 트랜지스터로서 이용함으로써, 정보의 읽기를 고속으로 실시할 수가 있다. 트랜지스터(1760)를 덮도록 절연막을 2층 형성한다. 트랜지스터(1762) 및 용량 소자(1764)의 형성전의 처리로서 2층의 그 절연막에 CMP 처리를 실시하여, 평탄화한 절연층(1728), 절연층(1730)을 형성하고, 동시에 게이트 전극(1710)의 표면을 노출시킨다.
절연층(1728), 절연층(1730)은, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수가 있다. 절연층(1728), 절연층(1730)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수가 있다.
또한, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수가 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k재료) 등을 이용할 수가 있다. 유기 재료를 이용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(1728), 절연층(1730)을 형성하여도 좋다.
또한 본 실시형태에 있어서, 절연층(1728)으로서 질화 실리콘막, 절연층(1730)으로서 산화 실리콘막을 이용한다.
절연층(1730) 표면에 있어서, 산화물 반도체막(1744) 형성 영역에, 평탄화 처리를 실시하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들면 CMP 처리)에 의해 충분히 평탄화한 절연층(1730)(바람직하게는 절연층(1730) 표면의 평균면 조도는 0.15 nm이하)상에 산화물 반도체막(1744)을 형성한다.
도 15(A)에 나타내는 트랜지스터(1762)는, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터다. 여기서, 트랜지스터(1762)에 포함되는 산화물 반도체막(1744)은, 상술한 실시형태에서 기재한 것처럼, 수분이나 수소 등의 불순물이 최대한 제거되어 고순도화된 것인 것이 바람직하다. 또한, 산소 결손이 충분히 보충된 것인 것이 바람직하다. 이러한 산화물 반도체를 이용함으로써, 극히 뛰어난 오프 특성의 트랜지스터(1762)를 얻을 수 있다.
트랜지스터(1762)는, 오프 전류가 극히 작기 때문에, 이를 이용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작을 필요로 하지 않거나, 혹은, 리프레쉬 동작의 빈도가 극히 적은 반도체 기억장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다.
트랜지스터(1762)는 제작 공정에 있어서, 게이트 전극(1748), 절연막(1737), 및 측벽 절연막(1736a) 및 측벽 절연막(1736b)상에 마련된 도전막을 화학 기계 연마 처리에 의해 제거하는 공정을 이용하여, 소스 전극 및 드레인 전극으로서 기능하는 전극막(1742a) 및 전극막(1742b)를 형성한다.
따라서, 트랜지스터(1762)는, Loff폭을 작게 할 수가 있기 때문에, 트랜지스터(1762)의 온 특성을 향상시키는 것이 가능해진다.
전극막(1742a) 및 전극막(1742b)의 형성 공정에 있어서의 게이트 전극(1748)상의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 이용한 에칭 공정을 이용하지 않기 때문에, 정밀한 가공을 정확하게 실시할 수가 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수가 있다.
트랜지스터(1762)상에는, 층간 절연막(1735), 절연막(1750)이 단층 또는 적층으로 마련되어 있다. 본 실시형태에서는, 절연막(1750)으로서 산화 알루미늄막을 이용한다. 산화 알루미늄막을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(1762)에 안정한 전기 특성을 부여할 수가 있다.
또한, 층간 절연막(1735) 및 절연막(1750)을 통하여, 트랜지스터(1762)의 전극막(1742a)과 중첩하는 영역에는, 도전층(1753)이 마련되어 있으며, 전극막(1742a)과, 층간 절연막(1735)과, 절연막(1750)과, 도전층(1753)에 의해, 용량 소자(1764)가 구성된다. 즉, 트랜지스터(1762)의 전극막(1742a)은, 용량 소자(1764)의 한쪽의 전극으로서 기능하고, 도전층(1753)은 용량 소자(1764)의 다른쪽의 전극으로서 기능한다. 또한 용량이 불필요한 경우에는, 용량 소자(1764)를 마련하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(1764)는, 별도로 트랜지스터(1762)의 윗쪽에 마련하여도 좋다.
트랜지스터(1762) 및 용량 소자(1764) 위에는 절연막(1752)이 마련되어 있다. 그리고, 절연막(1752)상에는 트랜지스터(1762)와, 다른 트랜지스터를 접속하기 위한 배선(1756)이 마련되어 있다. 도 15(A)에는 도시하지 않지만, 배선(1756)은, 층간 절연막(1735), 절연막(1750) 및 절연막(1752) 등에 형성된 개구에 형성된 전극을 통해 전극막(1742b)과 전기적으로 접속된다. 여기서, 그 전극은, 적어도 트랜지스터(1762)의 산화물 반도체막(1744)의 일부와 중첩하도록 마련되는 것이 바람직하다.
도 15(A) 및 도 15(B)에 있어서, 트랜지스터(1760)와 트랜지스터(1762)는, 적어도 일부가 중첩하도록 마련되어 있으며, 트랜지스터(1760)의 소스 영역 또는 드레인 영역과 산화물 반도체막(1744)의 일부가 중첩하도록 마련되어 있는 것이 바람직하다. 또한, 트랜지스터(1762) 및 용량 소자(1764)가, 트랜지스터(1760)의 적어도 일부와 중첩하도록 마련되어 있다. 예를 들면, 용량 소자(1764)의 도전층(1753)은, 트랜지스터(1760)의 게이트 전극(1710)과 적어도 일부가 중첩하여 마련되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 꾀할 수가 있기 때문에, 고집적화를 꾀할 수가 있다.
또한 전극막(1742b) 및 배선(1756)의 전기적 접속은, 전극막(1742b) 및 배선(1756)을 직접 접촉시켜 실시해도 괜찮고, 전극막(1742b) 및 배선(1756)의 사이의 절연막에 전극을 마련하고, 그 전극을 통하여 실시하여도 괜찮다. 또한, 사이에 개입시키는 전극은 복수라도 좋다.
다음으로, 도 15(A) 및 도 15(B)에 대응하는 회로 구성의 일 예를 도 15(C)에 나타낸다.
도 15(C)에 있어서, 제 1의 배선(1st Line)과 트랜지스터(1760)의 소스 전극은, 전기적으로 접속되며, 제2의 배선(2nd Line)과 트랜지스터(1760)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제 3의 배선(3rd Line)과 트랜지스터(1762)의 소스 전극 또는 드레인 전극중의 한쪽은, 전기적으로 접속되며, 제4의 배선(4th Line)과 트랜지스터(1762)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(1760)의 게이트 전극과. 트랜지스터(1762)의 소스 전극 또는 드레인 전극중의 한쪽은, 용량 소자(1764)의 전극의 다른쪽과 전기적으로 접속되며, 제5의 배선(5th Line)과 용량 소자(1764)의 전극의 한쪽은 전기적으로 접속되어 있다.
도 15(C)에 나타내는 반도체 장치에서는, 트랜지스터(1760)의 게이트 전극의 전위가 유지 가능이라고 하는 특징을 살림으로써, 다음과 같이, 정보의 쓰기, 유지, 읽기가 가능하다.
정보의 쓰기 및 유지에 대하여 설명한다. 우선, 제 4의 배선의 전위를, 트랜지스터(1762)가 온 상태가 되는 전위로 하고, 트랜지스터(1762)를 온 상태로 한다. 이에 의해, 제 3의 배선의 전위가, 트랜지스터(1760)의 게이트 전극, 및 용량 소자(1764)에게 주어진다. 즉, 트랜지스터(1760)의 게이트 전극에는, 소정의 전하가 주어진다(쓰기). 여기에서는, 다른 2개의 전위 레벨을 주는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다)중 한쪽이 주어지는 것으로 한다. 그 후, 제 4의 배선의 전위를, 트랜지스터(1762)가 오프 상태가 되는 전위로 함에 의해, 트랜지스터(1762)를 오프 상태로 함에 의해, 트랜지스터(1760)의 게이트 전극에게 주어진 전하가 유지된다(유지).
트랜지스터(1762)의 오프 전류는 극히 작기 때문에, 트랜지스터(1760)의 게이트 전극의 전하는 장시간에 걸쳐서 유지된다.
다음으로 정보의 읽기에 대하여 설명한다. 제1의 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5의 배선에 적절한 전위(읽기 전위)를 주면, 트랜지스터(1760)의 게이트 전극에 유지된 전하량에 따라서, 제 2의 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(1760)를 n채널형으로 하면, 트랜지스터(1760)의 게이트 전극에 High 레벨 전하가 주어지고 있는 경우의 겉보기 스레숄드(Vth_H)는, 트랜지스터(1760)의 게이트 전극에 Low 레벨 전하가 주어지고 있는 경우의 겉보기 스레숄드(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드 전압이란, 트랜지스터(1760)를 「온 상태」로 하기 위해서 필요한 제5의 배선의 전위를 말하는 것으로 한다. 따라서, 제 5의 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0로 함에 의해, 트랜지스터(1760)의 게이트 전극에게 주어진 전하를 판별할 수 있다. 예를 들면, 쓰기에 있어서, High 레벨 전하가 주어지고 있었을 경우에는, 제 5의 배선의 전위가 V0(>Vth_H)가 되면, 트랜지스터(1760)는 「온 상태」로 된다. Low 레벨 전하가 주어지고 있었을 경우에는, 제 5의 배선의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(1760)는 「오프 상태」인 채이다. 이 때문에, 제 2의 배선의 전위를 보는 것으로써, 유지되어 있는 정보를 읽어낼 수가 있다.
또한 메모리셀을 어레이형상으로 배치해 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지 않는 경우에는, 게이트 전극 상태에 관계없이 트랜지스터(1760)가 「오프 상태」로 되도록 하는 전위, 즉 (Vth_H)보다 작은 전위를 제5의 배선에게 주면 좋다. 또는, 게이트 전극 상태에 관계없이 트랜지스터(1760)가 「온 상태」가 되는 것 같은 전위, 즉 Vth_L보다 큰 전위를 제5의 배선에게 주면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 극히 작은 트랜지스터를 적용함으로써, 극히 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지는지, 또는, 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다. 또한, 전력의 공급이 없는 경우(다만, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 쓰기에 높은 전압을 필요로 하지 않고, 소자 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출을 실시할 필요가 없기 때문에, 게이트 절연막의 열화라고 하는 문제가 전혀 생기지 않는다. 즉, 개시하는 발명과 관련되는 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되어 있는 고쳐쓰기 가능 회수에 제한은 없고, 신뢰성이 비약적으로 향상한다. 게다가 트랜지스터의 온 상태, 오프 상태에 의해, 정보의 쓰기를 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고 또한 높은 전기적 특성이 부여된 반도체 장치, 및 그 반도체 장치의 제작 방법을 제공할 수가 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 7)
본 실시형태에 있어서는, 실시형태 1 내지 실시형태 5에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고 또한, 쓰기 회수에도 제한이 없는 반도체 장치에 대하여, 실시형태 6에 나타낸 구성과 다른 구성에 대하여, 도 16 및 도 17을 이용하여 설명을 한다.
도 16(A)은 반도체 장치의 회로 구성의 일 예를 나타내며, 도 16(B)은 반도체 장치의 일 예를 나타내는 개념도이다. 우선, 도 16(A)에 나타내는 반도체 장치에 대하여 설명을 하고, 계속하여 도 16(B)에 나타내는 반도체 장치에 대하여 이하 설명을 한다.
도 16(A)에 나타내는 반도체 장치에 있어서, 비트라인(BL)과 트랜지스터(1762)의 소스 전극 또는 드레인 전극과는 전기적으로 접속되며, 워드라인(WL)과 트랜지스터(1762)의 게이트 전극과는 전기적으로 접속되고, 트랜지스터(1762)의 소스 전극 또는 드레인 전극과 용량 소자(1764)의 제1의 단자와는 전기적으로 접속되어 있다.
다음으로, 도 16(A)에 나타내는 반도체 장치(메모리셀(1850))에, 정보의 쓰기 및 유지를 실시하는 경우에 대하여 설명한다.
우선, 워드라인(WL)의 전위를, 트랜지스터(1762)가 온 상태가 되는 전위로 하여 트랜지스터(1762)를 온 상태로 한다. 이에 의해, 비트라인(BL)의 전위가, 용량 소자(1764)의 제1의 단자에게 주어진다(쓰기). 그 후, 워드라인(WL)의 전위를, 트랜지스터(1762)가 오프 상태가 되는 전위로 하여 트랜지스터(1762)를 오프 상태로 함에 의해, 용량 소자(1764)의 제1의 단자의 전위가 유지된다(유지).
산화물 반도체를 이용한 트랜지스터(1762)는, 오프 전류가 극히 작다고 하는 특징을 가지고 있다. 이 때문에, 트랜지스터(1762)를 오프 상태로 함으로써, 용량 소자(1764)의 제1의 단자의 전위(혹은, 용량 소자(1764)에 축적된 전하)를 극히 장시간에 걸쳐서 유지하는 것이 가능하다.
다음으로, 정보의 읽기에 대하여 설명한다. 트랜지스터(1762)가 온 상태가 되면, 부유 상태인 비트라인(BL)과 용량 소자(1764)가 도통하여, 비트라인(BL)과 용량 소자(1764)의 사이에 전하가 재분배된다. 그 결과, 비트라인(BL)의 전위가 변화한다. 비트라인(BL)의 전위의 변화량은, 용량 소자(1764)의 제1의 단자의 전위(혹은 용량 소자(1764)에 축적된 전하)에 의해, 다른 값을 취한다.
예를 들면, 용량 소자(1764)의 제1의 단자의 전위를 V, 용량 소자(1764)의 용량을 C, 비트라인(BL)이 갖는 용량 성분(이하, 비트라인 용량이라고도 부른다)을 CB, 전하가 재분배되기 전의 비트라인(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트라인(BL)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리셀(1850)의 상태로서 용량 소자(1764)의 제1의 단자의 전위가 V1와 V0(V1>V0)의 2개 상태를 취한다고 하면, 전위 V1를 유지하고 있는 경우의 비트라인(BL)의 전위(=CB×VB0+C×V1)/(CB+C))는, 전위 V0를 유지하고 있는 경우의 비트라인(BL)의 전위(=CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 비트라인(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수가 있다.
이와 같이, 도 16(A)에 나타내는 반도체 장치는, 트랜지스터(1762)의 오프 전류가 극히 작다고 하는 특징으로부터, 용량 소자(1764)에 축적된 전하는 장시간에 걸쳐서 유지할 수가 있다. 즉, 리프레쉬 동작이 불필요해지던지, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음으로, 도 16(B)에 나타내는 반도체 장치에 대하여 설명을 한다.
도 16(B)에 나타내는 반도체 장치는, 상부에 기억 회로로서 도 16(A)에 나타낸 메모리셀(1850)을 복수 갖는 메모리셀 어레이(1851a 및 1851b)를 가지며, 하부에, 메모리셀 어레이(1851)(메모리셀 어레이(1851a 및 1851b))를 동작시키기 위해서 필요한 주변 회로(1853)를 가진다. 또한 주변 회로(1853)는, 메모리셀 어레이(1851)와 전기적으로 접속되어 있다.
도 16(B)에 나타낸 구성으로 함에 의해, 주변 회로(1853)를 메모리셀 어레이(1851)(메모리셀 어레이(1851a 및 1851b))의 직하에 마련할 수가 있기 때문에 반도체 장치의 소형화를 꾀할 수가 있다.
주변 회로(1853)에 마련되는 트랜지스터는, 실시형태 6의 트랜지스터(1762)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수가 있으며, 단결정반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용하여도 괜찮다. 이러한 반도체 재료를 이용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 그 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 매우 적합하게 실현하는 것이 가능하다.
또한 도 16(B)에 나타낸 반도체 장치에서는, 2개의 메모리셀 어레이(1851)(메모리셀 어레이(1851a)와, 메모리셀 어레이(1851b)가 적층된 구성을 예시했지만, 적층하는 메모리셀의 수는 이것에 한정되지 않는다. 3개 이상의 메모리셀을 적층하는 구성으로 하여도 좋다.
다음으로, 도 16(A)에 나타낸 메모리셀(1850)의 구체적인 구성에 대하여 도 17을 이용하여 설명을 한다.
도 17은, 메모리셀(1850)의 구성의 일 예다. 도 17(A)에, 메모리셀(1850)의 단면도를, 도 17(B)에 메모리셀(1850)의 평면도를 각각 나타낸다. 여기서, 도 17(A)은, 도 17(B)의 O-P, 및 Q-R에 있어서의 단면에 상당한다.
도 17(A) 및 도 17(B)에 나타내는 트랜지스터(1762)는, 실시형태 1 내지 실시형태 4에서 나타낸 구성과 동일한 구성으로 할 수가 있다.
트랜지스터(1762)상에는, 절연막(1750)이 단층 또는 적층으로 마련되어 있다. 또한, 절연막(1750)을 통하여, 트랜지스터(1762)의 전극막(1742a)과 중첩하는 영역에는, 도전층(1753)이 마련되어 있으며, 전극막(1742a)과, 층간 절연막(1735)과, 절연막(1750)과, 도전층(1753)에 의해, 용량 소자(1764)가 구성된다. 즉, 트랜지스터(1762)의 전극막(1742a)은, 용량 소자(1764)의 한쪽의 전극으로서 기능하고, 도전층(1753)은 용량 소자(1764)의 다른쪽의 전극으로서 기능한다.
트랜지스터(1762) 및 용량 소자(1764) 위에는 절연막(1752)이 마련되어 있다. 그리고, 절연막(1752)상에는 메모리셀(1850)과, 인접하는 메모리셀(1850)을 접속하기 위한 배선(1756)이 마련되어 있다. 도시하지 않지만, 배선(1756)은, 절연막(1750), 절연막(1752) 및 층간 절연막(1735) 등에 형성된 개구를 통하여 트랜지스터(1762)의 전극막(1742b)과 전기적으로 접속되어 있다. 단, 개구에 다른 도전층을 마련하고, 그 다른 도전층을 통하여, 배선(1756)과 전극막(1742b)을 전기적으로 접속하여도 괜찮다. 또한 배선(1756)은, 도 16(A)의 회로도에 있어서의 비트라인(BL)에 상당한다.
도 17(A) 및 도 17(B)에 대하여, 트랜지스터(1762)의 전극막(1742b)은, 인접하는 메모리셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수가 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 꾀할 수가 있기 때문에, 고집적화를 꾀할 수가 있다.
도 17(A)에 나타내는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 꾀할 수가 있기 때문에, 고집적화를 꾀할 수가 있다.
이상과 같이, 상부에 다층으로 형성된 복수의 메모리셀은, 산화물 반도체를 이용한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 작기 때문에, 이를 이용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터(환언하면, 충분한 고속 동작이 가능한 트랜지스터)를 이용한 주변 회로와, 산화물 반도체를 이용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 이용한 기억 회로를 일체로 구비함으로써, 지금까지 없는 특징을 갖는 반도체 장치를 실현할 수가 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함에 의해, 반도체 장치의 집적화를 꾀할 수가 있다.
이상과 같이, 미세화 및 고집적화를 실현하고 또한 높은 전기적 특성이 부여된 반도체 장치, 및 그 반도체 장치의 제작 방법을 제공할 수가 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 앞의 실시형태에서 나타낸 반도체 장치를 휴대전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용했을 경우의 예를 도 18 내지 도 21을 이용하여 설명한다.
휴대전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서는 응답이 늦고, 화상 처리에서는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 이용했을 경우, 이하의 특징이 있다.
통상의 SRAM은, 도 18(A)에 나타내는 바와 같이 1개의 메모리셀이 트랜지스터(2001) 내지 트랜지스터(2006)의 6개의 트랜지스터로 구성되어 있으며, 그것을 X디코더(2007), Y디코더(2008)에서 구동하고 있다. 트랜지스터(2003)와 트랜지스터(2005), 트랜지스터(2004)와 트랜지스터(2006)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F로 했을 때에 SRAM의 메모리셀 면적은 통상 100~150 F2이다. 이 때문에 SRAM은 비트 당의 단가가 각종 메모리 중에서 가장 높다.
그에 반하여, DRAM은 메모리셀이 도 18(B)에 나타내는 바와 같이 트랜지스터(2011), 유지 용량(2012)에 의해 구성되며, 그것을 X디코더(2013), Y디코더(2014)에서 구동하고 있다. 1개의 셀이 1개의 트랜지스터와 1개의 용량의 구성으로 되어 있어서, 면적이 작다. DRAM의 메모리셀 면적은 통상 10 F2이하이다. 다만, DRAM은 항상 리프레쉬가 필요하며, 고쳐쓰기를 행하지 않는 경우에도 전력을 소비한다.
그러나, 앞의 실시형태에서 설명한 반도체 장치의 메모리셀 면적은, 10 F2전후이고 또한 빈번한 리프레쉬는 불필요하다. 따라서, 메모리셀 면적이 축소되며 또한 소비 전력이 저감할 수가 있다.
도 19에 휴대 기기의 블럭도를 나타낸다. 도 19에 나타내는 휴대 기기는 RF회로(2101), 아날로그 전용선 접속 시스템 회로(2102), 디지털 전용선 접속 시스템 회로(2103), 배터리(2104), 전원 회로(2105), 어플리케이션 프로세서(2106), 플래시 메모리(2110), 디스플레이 컨트롤러(2111), 메모리 회로(2112), 디스플레이(2113), 터치 센서(2119), 음성 회로(2117), 키보드(2118) 등으로 구성되어 있다. 디스플레이(2113)는 표시부(2114), 소스 드라이버(2115), 게이트 드라이버(2116)에 의해 구성되어 있다. 어플리케이션 프로세서(2106)는 CPU(2107), DSP(2108), 인터페이스(2109)(IF라고도 기재한다)를 가지고 있다. 일반적으로 메모리 회로(2112)는 SRAM 또는 DRAM으로 구성되어 있으며, 이 부분에 앞의 실시형태에서 설명한 반도체 장치를 채용함에 의해, 정보의 쓰기 및 읽기가 고속이며, 장기간의 기억 유지가 가능하고 또한 소비 전력이 충분히 저감할 수가 있다.
도 20에, 디스플레이의 메모리 회로(2250)에 앞의 실시형태에서 설명한 반도체 장치를 사용한 예를 나타낸다. 도 20에 나타내는 메모리 회로(2250)는, 메모리(2252), 메모리(2253), 스위치(2254), 스위치(2255) 및 메모리 컨트롤러(2251)에 의해 구성되어 있다. 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(2252), 및 메모리(2253)에 기억된 데이터(기억 화상 데이터)를 읽고, 제어를 실시하는 디스플레이 컨트롤러(2256)와, 디스플레이 컨트롤러(2256)로부터의 신호에 의해 표시하는 디스플레이(2257)가 접속되어 있다.
우선, 어느 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해 형성된다(입력 화상 데이터(A)). 입력 화상 데이터(A)는, 스위치(2254)를 통하여 메모리(2252)에 기억된다. 그리고 메모리(2252)에 기억된 화상 데이터(기억 화상 데이터(A))는, 스위치(2255), 및 디스플레이 컨트롤러(2256)를 통하여 디스플레이(2257)에 전송되어 표시된다.
입력 화상 데이터(A)에 변경이 없는 경우, 기억 화상 데이터(A)는 통상, 30~60 Hz정도의 주기로 메모리(2252)로부터 스위치(2255)를 통하여, 디스플레이 컨트롤러(2256)로부터 읽어 내어진다.
다음으로, 예를 들면 사용자가 화면을 고쳐 쓰는 조작을 했을 때(즉, 입력 화상 데이터(A)에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터(B))를 형성한다. 입력 화상 데이터(B)는 스위치(2254)를 통하여 메모리(2253)에 기억된다. 이 동안도 정기적으로 메모리(2252)로부터 스위치(2255)를 통하여 기억 화상 데이터(A)는 읽어 내어지고 있다. 메모리(2253)에 새로운 화상 데이터(기억 화상 데이터(B))가 다 기억되면, 디스플레이(2257)의 다음의 프레임으로부터, 기억 화상 데이터(B)가 읽어 내어지고, 스위치(2255), 및 디스플레이 컨트롤러(2256)를 통하여, 디스플레이(2257)에 기억 화상 데이터(B)가 전송되어 표시가 행해진다. 이 읽기는 게다가 새로운 화상 데이터가 메모리(2252)에 기억될 때까지 계속된다.
이와 같이 메모리(2252) 및 메모리(2253)는 교대로 화상 데이터의 쓰기와, 화상 데이터의 읽기를 실시함에 의해 디스플레이(2257)의 표시를 행한다. 또한 메모리(2252) 및 메모리(2253)는 각각 다른 메모리에는 한정되지 않고, 1개의 메모리를 분할해 사용하여도 괜찮다. 앞의 실시형태에서 설명한 반도체 장치를 메모리(2252) 및 메모리(2253)에 채용함에 의해, 정보의 쓰기 및 읽기가 고속이며, 장기간의 기억 유지가 가능하며 또한 소비 전력이 충분히 저감할 수가 있다.
도 21에 전자 서적의 블럭도를 나타낸다. 도 21은 배터리(2301), 전원 회로(2302), 마이크로 프로세서(2303), 플래시 메모리(2304), 음성 회로(2305), 키보드(2306), 메모리 회로(2307), 터치 패널(2308), 디스플레이(2309), 디스플레이 컨트롤러(2310)에 의해 구성된다.
여기에서는, 도 21의 메모리 회로(2307)에 앞의 실시형태에서 설명한 반도체 장치를 사용할 수가 있다. 메모리 회로(2307)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 가진다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽고 있을 때, 특정의 개소에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하며, 표시의 색을 바꾸거나, 언더라인을 긋던지, 문자를 굵게 하던지, 문자의 서체를 바꾸는 등에 의해, 주위와의 차이를 나타내는 것이다. 사용자가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기간 보존하는 경우에는 플래시 메모리(2304)에 카피하여도 좋다. 이러한 경우에 있어서도, 앞의 실시형태에서 설명한 반도체 장치를 채용함에 의해, 정보의 쓰기 및 읽기가 고속이며, 장기간의 기억 유지가 가능하고 또한 소비 전력이 충분히 저감할 수가 있다.
이상과 같이, 본 실시형태에 나타내는 휴대 기기에는, 앞의 실시형태와 관련되는 반도체 장치가 탑재되어 있다. 이 때문에, 읽기가 고속이며, 장기간의 기억 유지가 가능하고 또한 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 9)
본 명세서 등에 개시하는 반도체 장치는, 다양한 전자기기(오락기기도 포함한다)에 적용할 수가 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 액정표시장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 22(A)는 노트형의 퍼스널 컴퓨터이며, 본체(2501), 케이스(2502), 표시부(2503), 키보드(2504) 등으로 구성되어 있다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수가 있다.
도 22(B)는 휴대 정보 단말(PDA)이며, 본체(2511)에는 표시부(2513)와, 외부 인터페이스(2515)와, 조작 버튼(2514) 등이 마련되어 있다. 또한 조작용의 부속품으로서 스타일러스(2512)가 있다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수가 있다.
도 22(C)는 전자 서적의 일 예를 나타내고 있다. 예를 들면, 전자 서적(2520)은, 케이스(2521) 및 케이스(2523)의 2개의 케이스로 구성되어 있다. 케이스(2521) 및 케이스(2523)는, 축부(2522)에 의해 일체로 되어 있으며, 그 축부(2522)를 축으로 하여 개폐 동작을 실시할 수가 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 실시하는 것이 가능해진다.
케이스(2521)에는 표시부(2525)가 설치되며, 케이스(2523)에는 표시부(2527)가 설치되어 있다. 표시부(2525) 및 표시부(2527)는, 연속하여 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 22(C)에서는 표시부(2525))에 문장을 표시하고, 좌측의 표시부(도 22(C)에서는 표시부(2527))에 화상을 표시할 수가 있다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 전자 서적(2520)으로 할 수가 있다.
또한, 도 22(C)에서는 케이스(2521)에 조작부 등을 갖춘 예를 나타내고 있다. 예를 들면, 케이스(2521)에 있어서, 전원(2526), 조작 키(2528), 스피커(2529) 등을 갖추고 있다. 조작 키(2528)에 의해 페이지를 전송할 수가 있다. 또한 케이스의 표시부와 동일면에 키보드나 포인팅 장치 등을 갖추는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 갖춘 구성으로 하여도 좋다. 게다가 전자 서적(2520)은, 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적(2520)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 22(D)는 스마트폰이며, 케이스(2530)와, 버튼(2531)과, 마이크로폰(2532)과, 터치 패널을 갖춘 표시부(2533)와, 스피커(2534)와, 카메라용 렌즈(2535)를 구비하며, 휴대형 전화기로서의 기능을 가진다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 스마트폰으로 할 수가 있다.
표시부(2533)는, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시부(2533)와 동일 면상에 카메라용 렌즈(2535)를 갖추고 있기 때문에, 화상 전화가 가능하다. 스피커(2534) 및 마이크로폰(2532)은 음성 통화에 한정하지 않고, 화상 전화, 녹음, 재생 등이 가능하다.
또한, 외부 접속 단자(2536)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(도시하지 않음)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 부가하여, 적외선 통신 기능, TV 수신 기능 등을 갖춘 것이라도 괜찮다.
도 22(E)는 디지털 비디오 카메라이며, 본체(2541), 표시부(2542), 조작 스위치(2543), 배터리(2544) 등으로 구성되어 있다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 디지털 비디오 카메라로 할 수가 있다.
도 22(F)는, 텔레비젼 장치의 일 예를 나타내고 있다. 텔레비젼 장치(2550)는, 케이스(2551)에 표시부(2553)가 설치되어 있다. 표시부(2553)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(2555)에 의해 케이스(2551)를 지지한 구성을 나타내고 있다. 상술한 실시형태에서 나타낸 반도체 장치를 적용함에 의해, 신뢰성이 높은 텔레비젼 장치(2550)로 할 수가 있다.
텔레비젼 장치(2550)의 조작은, 케이스(2551)가 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 실시할 수가 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 마련하는 구성으로 하여도 좋다.
또한 텔레비젼 장치(2550)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 실시할 수가 있으며 게다가 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함에 의해, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 실시하는 것도 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
[실시예 1]
본 실시예에서는, 실리콘을 함유하는 산화물 반도체막을 제작하고, 해당 산화물 반도체막의 시트저항 측정 결과 및, X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 이용하여 조성 분석을 실시한 결과에 대하여 설명한다.
본 실시예에서는, 각각 다른 농도의 SiO2(0 중량%, 2 중량%, 5 중량%)를 첨가한 타겟에 대하여, 다른 가스 유량(산소 33%,산소 100%)으로 스퍼터링을 실시하여, 산화물 반도체막을 유리 기판상에 성막하여 샘플을 제작하였다.
스퍼터링 타겟으로서는, In:Ga:Zn=1:1:1［원자수비］의 IGZO 타겟과, In:Ga:Zn=1:1:1［원자수비］의 IGZO 타겟에 2 중량%의 SiO2를 첨가한 타겟과, In:Ga:Zn=1:1:1［원자수비］의 IGZO 타겟에 5 중량%의 SiO2를 첨가한 타겟을 이용하였다.
각각의 타겟에 대하여, 가스 유량을 O2=10 sccm 또는 Ar/O2=10 sccm/5 sccm으로 하여 산화물 반도체막의 스퍼터링 성막을 실시하였다. 또한, 그 외의 성막 조건은, 모든 샘플 공통으로, 기판 온도: 200℃, 성막 전력: 100 W(DC전원), 성막 압력: 0.4 Pa, 막두께: 100 nm로 하였다.
즉, SiO2를 첨가하지 않은 타겟을 이용하여 산소 100%의 분위기에서 성막한 샘플 L, SiO2를 2 중량%첨가한 타겟을 이용하여 산소 100%의 분위기에서 성막한 샘플 M, SiO2를 5 중량%첨가한 타겟을 이용하여 산소 100%의 분위기에서 성막한 샘플 N, SiO2를 첨가하지 않은 타겟을 이용하여 산소 33%의 분위기에서 성막한 샘플 O, SiO2를 2 중량%첨가한 타겟을 이용하여 산소 33%의 분위기에서 성막한 샘플 P, SiO2를 5 중량%첨가한 타겟을 이용하여 산소 33%의 분위기에서 성막한 샘플 Q를 제작하였다.
게다가 샘플 L 내지 샘플 Q를 저항 발열체를 이용한 전기로에 도입하여 가열 처리를 실시하였다. 해당 가열 처리는, 450℃의 N2분위기에서 1시간의 가열을 실시한 후, 450℃의 O2분위기에서 1시간의 가열을 실시하였다.
이상의 처리를 실시한 샘플 L 내지 샘플 Q에 대하여 시트 저항의 측정을 실시하였다. 샘플 L 내지 샘플 Q의 시트 저항의 측정 결과를 도 23의 그래프에 나타낸다. 도 23의 그래프의 종축에는 시트 저항(Ω/□)을 취하고, 횡축에는 타겟중의 SiO2 농도(wt%)를 취하고 있다.
도 23의 그래프로부터, 타겟중의 SiO2 농도가 증가함에 따라서, 산화물 반도체막의 시트 저항도 증가하는 경향을 볼 수 있다. 타겟에 SiO2가 첨가되어 있지 않은 샘플 L 및 샘플 O에서는, 시트 저항이 8×105Ω/□ 내지 1×106Ω/□정도이며, 트랜지스터 등의 활성층으로서 이용할 수가 있는 시트 저항이 되었다. 또한, 타겟중의 SiO2 농도가 2 중량%의 샘플 M 및 샘플 P에서도, 시트 저항이 1×106Ω/□ 내지 3×106Ω/□정도이며, 트랜지스터 등의 활성층으로서 이용할 수가 있는 시트 저항이 되었다. 그러나, 타겟중의 SiO2 농도가 5 중량%의 샘플 N 및 샘플 Q에서는, 시트 저항이 측정 상한보다 크고, 트랜지스터 등의 활성층으로서 이용했을 경우 온 전류가 저하할 우려가 있다.
이와 같이, 트랜지스터의 산화물 반도체막의 성막에 이용하는 타겟중의 SiO2 농도는 낮은 것이 바람직하고, 예를 들면, 타겟중의 SiO2 농도는 2 중량%정도 이하로 하면 좋다.
게다가 본 실시예에 있어서는, 샘플 M 및 샘플N과 동일한 조건으로 산화물 반도체막을 실리콘 기판상에 성막하여 샘플을 제작하고, XPS를 이용하여 조성 분석을 실시하였다.
스퍼터링 타겟으로서는, In:Ga:Zn=1:1:1［원자수비］의 IGZO 타겟에 2 중량%의 SiO2를 첨가한 타겟과, In:Ga:Zn=1:1:1［원자수비］의 IGZO 타겟에 5 중량%의 SiO2를 첨가한 타겟을 이용하였다.
성막 조건은, 가스 유량: O2=10 sccm, 기판 온도: 200℃, 성막 전력: 100 W(DC전원), 성막 압력: 0.4 Pa, 막두께: 15 nm로 하였다.
즉, SiO2를 2 중량%첨가한 타겟을 이용하여 산소 100%의 분위기에서 성막한 샘플 R, SiO2를 5 중량%첨가한 타겟을 이용하여 산소 100%의 분위기에서 성막한 샘플 S를 제작하였다.
샘플 R 및 샘플 S에 대하여 XPS를 이용하여 조성 분석을 실시한 결과, 샘플 R의 산화물 반도체막중의 실리콘의 농도는 1.1 원자%이며, 샘플 S의 산화물 반도체막중의 실리콘의 농도는 2.6 원자%였다. 즉, SiO2를 2 중량%첨가한 타겟을 이용한 산화물 반도체막중의 실리콘의 농도는 1.1 원자%이며, SiO2를 5 중량%첨가한 타겟을 이용한 산화물 반도체막중의 실리콘의 농도는 2.6 원자%였다.
상술한 바와 같이, 믹싱 등에 의해 산화물 반도체막의 게이트 절연막과의 계면 근방에 실리콘 등의 불순물이 혼입하면, 채널 형성 영역의 저항이 증대하여, 해당 트랜지스터의 온 전류가 저하할 우려가 있다. 따라서, 산화물 반도체막의 게이트 절연막과의 계면 근방에서 상기와 같이 실리콘의 농도를 저감시키는 것이 중요하다.
[실시예 2]
실시형태 1에서 설명했던 대로, 상술한 실시형태에 이용하는 산화물 반도체막으로서는, CAAC-OS막을 이용하는 것이 바람직하지만, CAAC-OS막중에 실리콘이 혼입함으로써, CAAC-OS막의 결정 구조가 변화하는 것이 염려된다.
그래서, 본 실시예에서는, CAAC-OS막과 같이 높은 결정성을 갖춘 산화물 반도체막중에 실리콘이 어느 정도의 농도로 혼입하면 산화물 반도체막의 결정 구조가 없어지는지를 계산한 결과에 대하여 설명한다.
본 실시예에 있어서의 계산에서는, 계산 수법으로서 「고전 분자 동역학법」을 이용하고, 계산에는 후지쯔 주식회사의 「SCIGRESS-ME」를 이용하였다.
또한, 높은 결정성을 갖춘 막으로서 1680 원자의 InGaZnO4의 단결정 구조 모델(도 24(A) 참조)을 이용하였다. 또한 해당 모델의 밀도는 6.36 g/cm3이다.
그리고, 상술한 모델에 대하여, 정온정압상태(압력: 1 atm, 온도: 300℃)에서, In원자 2개, Ga원자 2개, Zn원자 2개 및 산소 원자 8개를 Si원자로 치환한 샘플(이하, 샘플 A라고 기재한다)과, In원자 3개, Ga원자 3개, Zn원자 3개 및 산소 원자 12개를 Si원자에 치환한 샘플(이하, 샘플 B라고 기재한다)에 대하여, 초기 구조 및 2 nsec 후의 구조를 계산하였다.
또한 샘플 A에서 치환한 Si는, 전체 구조(1680 원자)의 0.83 원자%(0.52 중량%)이며, 샘플 B에서 치환한 Si는, 전체 구조의 1.25 원자%(0.79 중량%)이다.
우선, 초기 상태(0 nsec)에 있어서의 샘플 A의 구조 및 샘플 B의 구조를 도 24(A) 및 도 24(B)에 나타냄과 동시에, 도 24(C)에, In원자, Ga원자, Zn원자 및 O원자를 Si원자로 치환되어 있지 않는 경우의 샘플(이하, 샘플 C라고 기재한다)의 구조를 나타낸다.
도 24로부터, 초기 상태에서는, 샘플 A 및 샘플 B 모두, 샘플 C와 같게 높은 결정성을 가지고 있는 것이 확인된다.
다음으로, 도 25에, 2 nsec 후에 있어서의 샘플 A 및 샘플 B의 결정 상태에 대하여 설명한다.
우선, 도 25(A)는, 2 nsec 후에 있어서의 샘플 A의 결정 상태이다. 그리고, 해당 구조가 결정성을 가지고 있는지 아닌지를 조사하기 위해, 해당 구조에 대하여 동경(動徑) 분포 함수 g(r)를 요구하였다.
또한 상술한 「동경 분포 함수 g(r)」란, 어느 원자로부터 거리(r) 만큼 떨어진 위치에 있어서, 다른 원자가 존재하는 확률 밀도를 나타내는 함수이며, 원자끼리의 상관이 없어져 가면, g(r)는 1에 가까워진다.
샘플 A에 있어서의 동경 분포 함수의 계산 결과를, 도 25(B)에 나타낸다. 도 25(B)는, 횡축이 거리 r(nm), 종축이 동경 분포 함수 g(r)이다. 또한 도면중의 실선은 샘플 A의 동경 분포 함수를 나타내는 선이며, 파선은 샘플 C의 동경 분포 함수를 나타내는 선이다.
도 25(B)로부터, 2 nsec 후에 있어서의 샘플 A의 동경 분포 함수는, 샘플 C의 동경 분포 함수와 마찬가지로 r(nm)가 장거리가 되어도 질서가 있다(피크가 있다라고도 표현할 수 있다). 이로부터, 결정성을 유지하고 있는 것이 시사된다.
마찬가지로, 도 26(A)에 2 nsec 후에 있어서의 샘플 B의 결정 상태를, 도 26(B)에 해당 구조에 있어서의 동경 분포 함수 g(r)의 계산 결과를 나타낸다. 또한 도 26(B)의 실선은 샘플 B의 동경 분포 함수를 나타내는 선이며, 파선은 샘플 C의 동경 분포 함수를 나타내는 선이다.
도 26(A)로부터, 2 nsec 후에 있어서의 샘플 B의 구조는, 도 24(B)에서 나타낸 초기 상태에 있어서의 샘플 B의 구조와 비교하여, 분명하게 구조가 변화한 것을 알 수 있다.
또한, 2 nsec 후에 있어서의 샘플 B의 동경 분포 함수를 나타내는 도 26(B)을 보아도, r(nm)의 거리가 길어짐으로써 질서가 없어져 평탄한 선이 되어 있다(피크가 소실되고 있다라고도 표현할 수 있다). 이로부터, 결정성이 유지되지 않는(즉, 아몰퍼스(amorphous)화되어 있다) 것이 시사된다.
본 명세서중에 있어서, 반도체층으로서 산화물 반도체막을 이용한 반도체 장치에서는, 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘의 농도가 1.1 원자%이하의 농도로 분포하는 영역을 갖는 것이 바람직하다는 취지의 설명을 하였지만, 본 실시예의 결과로부터, 반도체층으로서 CAAC-OS막과 같이 높은 결정성을 갖춘 산화물 반도체막을 사용하는 경우는, 게이트 절연막과의 계면으로부터 산화물 반도체막을 향해 실리콘의 농도가 0.83 원자%이하의 농도로 분포하는 영역을 갖는 구조로 하는 것이 보다 바람직한 것이 확인되었다.
100 : 기판 102 : 절연막
106 : 산화물 반도체막 106a : 영역
106b : 영역 106c : 저저항 영역
107 : 절연막 108 : 게이트 절연막
109 : 도전막 110 : 게이트 전극
114a : 소스 전극 114b : 드레인 전극
130 : 불순물 이온 150 : 트랜지스터
602 : 도전막 650 : 트랜지스터
800 : 층간 절연막 802 : 층간 절연막
850 : 트랜지스터 1100 : 절연막
1101 : 절연막 1102 : 측벽 절연막
1104 : 도전막 1150 : 트랜지스터
1350 : 트랜지스터 1700 : 기판
1706 : 소자 분리 절연층 1708 : 게이트 절연막
1710 : 게이트 전극 1716 : 채널 형성 영역
1720 : 불순물 영역 1724 : 금속간 화합물 영역
1728 : 절연층 1730 : 절연층
1735 : 층간 절연막 1736a : 측벽 절연막
1736b : 측벽 절연막 1737 : 절연막
1742a : 전극막 1742b : 전극막
1744 : 산화물 반도체막 1748 : 게이트 전극
1750 : 절연막 1752 : 절연막
1753 : 도전층 1756 : 배선
1760 : 트랜지스터 1762 : 트랜지스터
1764 : 용량 소자 1850 : 메모리셀
1851 : 메모리셀 어레이 1851a : 메모리셀 어레이
1851b : 메모리셀 어레이 1853 : 주변회로
2001 : 트랜지스터 2002 : 트랜지스터
2003 : 트랜지스터 2004 : 트랜지스터
2005 : 트랜지스터 2006 : 트랜지스터
2007 : X디코더 2008 : Y디코더
2011 : 트랜지스터 2012 : 유지 용량
2013 : X디코더 2014 : Y디코더
2101 : RF회로
2102 : 아날로그 전용선 접속 시스템 회로
2103 : 디지털 전용선 접속 시스템 회로
2104 : 배터리 2105 : 전원 회로
2106 : 어플리케이션 프로세서 2107 : CPU
2108 : DSP 2109 : 인터페이스
2110 : 플래시 메모리 2111 : 디스플레이 컨트롤러
2112 : 메모리 회로 2113 : 디스플레이
2114 : 표시부 2115 : 소스 드라이버
2116 : 게이트 드라이버 2117 : 음성 회로
2118 : 키보드 2119 : 터치 센서
2250 : 메모리 회로 2251 : 메모리 컨트롤러
2252 : 메모리 2253 : 메모리
2254 : 스위치 2255 : 스위치
2256 : 디스플레이 컨트롤러 2257 : 디스플레이
2301 : 배터리 2302 : 전원 회로
2303 : 마이크로 프로세서 2304 : 플래시 메모리
2305 : 음성 회로 2306 : 키보드
2307 : 메모리 회로 2308 : 터치 패널
2309 : 디스플레이 2310 : 디스플레이 컨트롤러
2501 : 본체 2502 : 케이스
2503 : 표시부 2504 : 키보드
2511 : 본체 2512 : 스타일러스
2513 : 표시부 2514 : 조작 버튼
2515 : 외부 인터페이스 2520 : 전자 서적
2521 : 케이스 2522 : 축부
2523 : 케이스 2525 : 표시부
2526 : 전원 2527 : 표시부
2528 : 조작 키 2529 : 스피커
2530 : 케이스 2531 : 버튼
2532 : 마이크로폰 2533 : 표시부
2534 : 스피커 2535 : 카메라용 렌즈
2536 : 외부 접속 단자 2541 : 본체
2542 : 표시부 2543 : 조작 스위치
2544 : 배터리 2550 : 텔레비젼 장치
2551 : 케이스 2553 : 표시부
2555 : 스탠드
106 : 산화물 반도체막 106a : 영역
106b : 영역 106c : 저저항 영역
107 : 절연막 108 : 게이트 절연막
109 : 도전막 110 : 게이트 전극
114a : 소스 전극 114b : 드레인 전극
130 : 불순물 이온 150 : 트랜지스터
602 : 도전막 650 : 트랜지스터
800 : 층간 절연막 802 : 층간 절연막
850 : 트랜지스터 1100 : 절연막
1101 : 절연막 1102 : 측벽 절연막
1104 : 도전막 1150 : 트랜지스터
1350 : 트랜지스터 1700 : 기판
1706 : 소자 분리 절연층 1708 : 게이트 절연막
1710 : 게이트 전극 1716 : 채널 형성 영역
1720 : 불순물 영역 1724 : 금속간 화합물 영역
1728 : 절연층 1730 : 절연층
1735 : 층간 절연막 1736a : 측벽 절연막
1736b : 측벽 절연막 1737 : 절연막
1742a : 전극막 1742b : 전극막
1744 : 산화물 반도체막 1748 : 게이트 전극
1750 : 절연막 1752 : 절연막
1753 : 도전층 1756 : 배선
1760 : 트랜지스터 1762 : 트랜지스터
1764 : 용량 소자 1850 : 메모리셀
1851 : 메모리셀 어레이 1851a : 메모리셀 어레이
1851b : 메모리셀 어레이 1853 : 주변회로
2001 : 트랜지스터 2002 : 트랜지스터
2003 : 트랜지스터 2004 : 트랜지스터
2005 : 트랜지스터 2006 : 트랜지스터
2007 : X디코더 2008 : Y디코더
2011 : 트랜지스터 2012 : 유지 용량
2013 : X디코더 2014 : Y디코더
2101 : RF회로
2102 : 아날로그 전용선 접속 시스템 회로
2103 : 디지털 전용선 접속 시스템 회로
2104 : 배터리 2105 : 전원 회로
2106 : 어플리케이션 프로세서 2107 : CPU
2108 : DSP 2109 : 인터페이스
2110 : 플래시 메모리 2111 : 디스플레이 컨트롤러
2112 : 메모리 회로 2113 : 디스플레이
2114 : 표시부 2115 : 소스 드라이버
2116 : 게이트 드라이버 2117 : 음성 회로
2118 : 키보드 2119 : 터치 센서
2250 : 메모리 회로 2251 : 메모리 컨트롤러
2252 : 메모리 2253 : 메모리
2254 : 스위치 2255 : 스위치
2256 : 디스플레이 컨트롤러 2257 : 디스플레이
2301 : 배터리 2302 : 전원 회로
2303 : 마이크로 프로세서 2304 : 플래시 메모리
2305 : 음성 회로 2306 : 키보드
2307 : 메모리 회로 2308 : 터치 패널
2309 : 디스플레이 2310 : 디스플레이 컨트롤러
2501 : 본체 2502 : 케이스
2503 : 표시부 2504 : 키보드
2511 : 본체 2512 : 스타일러스
2513 : 표시부 2514 : 조작 버튼
2515 : 외부 인터페이스 2520 : 전자 서적
2521 : 케이스 2522 : 축부
2523 : 케이스 2525 : 표시부
2526 : 전원 2527 : 표시부
2528 : 조작 키 2529 : 스피커
2530 : 케이스 2531 : 버튼
2532 : 마이크로폰 2533 : 표시부
2534 : 스피커 2535 : 카메라용 렌즈
2536 : 외부 접속 단자 2541 : 본체
2542 : 표시부 2543 : 조작 스위치
2544 : 배터리 2550 : 텔레비젼 장치
2551 : 케이스 2553 : 표시부
2555 : 스탠드
Claims (3)
- 반도체 장치로서,
In, Zn, 및 Ga을 가지는 산화물 반도체막;
상기 산화물 반도체막 위의 실리콘을 포함하는 게이트 절연막; 및
상기 게이트 절연막 위에서, 적어도 상기 산화물 반도체막과 중첩되는 게이트 전극을 가지고,
상기 산화물 반도체막은 상기 게이트 절연막측의 계면으로부터 상기 산화물 반도체막을 향해 실리콘의 농도가 1.1 원자% 이하의 농도로 분포하는 제 1 영역을 가지는, 반도체 장치. - 반도체 장치로서,
In, Zn, 및 Ga을 가지는 산화물 반도체막;
상기 산화물 반도체막 위의 실리콘을 포함하는 게이트 절연막; 및
상기 게이트 절연막 위에서, 적어도 상기 산화물 반도체막과 중첩되는 게이트 전극을 가지고,
상기 산화물 반도체막은 상기 게이트 절연막측의 계면으로부터 상기 산화물 반도체막을 향해 실리콘의 농도가 1.1 원자% 이하의 농도로 분포하는 제 1 영역을 가지고,
상기 산화물 반도체막은 상기 제 1 영역과는 다른 제 2 영역을 가지고,
상기 제 2 영역에 포함되는 실리콘의 농도는 상기 제 1 영역에 포함되는 실리콘의 농도보다 작은, 반도체 장치. - 반도체 장치로서,
In, Zn, 및 Ga을 가지는 산화물 반도체막;
상기 산화물 반도체막 위의 실리콘을 포함하는 게이트 절연막; 및
상기 게이트 절연막 위에서 적어도 상기 산화물 반도체막과 중첩되는 게이트 전극을 가지고,
상기 산화물 반도체막은 제 1 영역과 제 2 영역을 가지고,
상기 제 1 영역은 상기 제 2 영역보다 상기 게이트 절연막측에 위치하고,
상기 제 1 영역에 포함되는 실리콘의 농도는 1.1 원자% 이하이고,
상기 제 2 영역에 포함되는 실리콘의 농도는 상기 제 1 영역에 포함되는 실리콘의 농도보다 작은, 반도체 장치.
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