JP2018019397A - 半導体装置 - Google Patents

Abstract

【課題】パワーゲーティングが可能な非同期回路を提供する。
【解決手段】第１乃至第３端子と、ラッチ回路と、記憶回路と、を有する半導体装置である。第１端子および第２端子に偽が入力されたとき、第３端子は偽を出力する。第１端子および第２端子に真が入力されたとき、第３端子は真を出力する。第１端子または第２端子の一方に真が入力され、且つ、第１端子または第２端子の他方に偽が入力されたとき、第３端子は、第３端子が直前に出力していた真理値を出力する。記憶回路は、ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することができる。記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを含む。
【選択図】図１

Description

本発明の一形態は、半導体装置に関する。

また、本発明の一形態は、上記半導体装置を有する表示装置に関する。なお本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

ＬＳＩでは、クロック信号の立ち上がりエッジもしくは立下りエッジに同期してフリップフロップのデータを更新する同期回路方式が主に用いられている。同期回路は、設計の容易さなどの利点があるものの、クロック信号に同期して回路が一斉に動作するため、瞬間的な消費電力が高くなる欠点がある。また、クロック信号を回路各部に遅延無く分配しなければならないため、レイアウト設計のコストが増大する欠点もある。

上記同期回路の欠点を解消するため、クロック信号を使わずに、各回路部間でデータを「Ｈａｎｄｓｈａｋｅ」と呼ばれる方法で送受信する非同期回路方式が用いられている。非同期回路の通信方式として２線符号化方式と４相符号化方式が組み合わされた２線４相プロトコル方式が知られている（特許文献１）。

図２２（Ａ）乃至（Ｃ）を用いて２線４相プロトコル方式について説明を行う。

図２２（Ａ）は、２線４相プロトコル方式の概念を表すブロック図である。図２２（Ａ）はｘとｙの２本の信号線を用いてデータ通信を行っている。データの送信側（Ｓｅｎｄｅｒ）は、受信側（Ｒｅｃｅｉｖｅｒ）にデータを送る。受信側は、送信側からの要求（ｒｅｑ）に対し、データを受け取った証として応答信号（ａｃｋ）を送信側に返す。

図２２（Ｂ）は２線４相プロトコル方式の真理値表を表している。２線符号化方式とは、１ビットのデータを２本の信号線を用いて表現する符号化方式である。（ｘ、ｙ）＝（１、０）の状態は、データが“０”であることを表している。（ｘ、ｙ）＝（０、１）の状態は、データが“１”であることを表している。（ｘ、ｙ）＝（０、０）の状態は、スペーサーと呼ばれ、データとデータの区切りに用いられる。また、（ｘ、ｙ）＝（１、１）の状態は、ｉｎｈｉｂｉｔと呼ばれ、動作上とり得ない不正値である。

図２２（Ｃ）は、２線４相プロトコル方式の通信手順を示すタイミングチャートである。２線４相プロトコル方式は、データ（“０”または“１”）とスペーサーが交互にやりとりされる。まず、送信側は受信側からの応答信号を識別し、受信側にデータを送信する（１）。図２２（Ｃ）では例として、データ“０”が送信されている。次に、受信側はデータを検出し、送信側に応答信号を送る（２）。次に、送信側は応答信号を識別し、受信側にスペーサーを送信する（３）。受信側はスペーサーを検出し、送信側に応答信号を送る（４）。このように、２線４相プロトコル方式は、１回のデータ転送を完了させるのに、４つのステップが必要である。

また、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）はオフ電流が極めて小さい。そのことを利用して、特許文献２には、電源供給が停止された状態でも、論理状態を保持することができるフリップフロップが開示されている。

国際公開第２０１１／１４９０６６号 特開２０１３‐００８４３７号

本発明の一形態は、パワーゲーティングが可能な非同期回路を提供することを課題の一とする。本発明の一形態は、消費電力の小さい半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、第１乃至第３端子と、ラッチ回路と、記憶回路と、を有する半導体装置である。第１端子および第２端子に偽が入力されたとき、第３端子は偽を出力する。第１端子および第２端子に真が入力されたとき、第３端子は真を出力する。第１端子または第２端子の一方に真が入力され、第１端子または第２端子の他方に偽が入力されたとき、第３端子は、第３端子が直前に出力していた真理値を出力する。記憶回路は、ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能である。

本発明の一形態は、第１乃至第４トランジスタと、ラッチ回路と、記憶回路と、を有する半導体装置である。第１トランジスタはｎチャネル型トランジスタである。第２トランジスタはｎチャネル型トランジスタである。第３トランジスタはｐチャネル型トランジスタである。第４トランジスタはｐチャネル型トランジスタである。第１トランジスタのソースまたはドレインの一方は、低電源電圧が与えられる。第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は、第３トランジスタのソースまたはドレインの一方に電気的に接続される。第３トランジスタのソースまたはドレインの他方は、第４トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は、高電源電圧が与えられる。第１トランジスタのゲートは第４トランジスタのゲートに電気的に接続される。第２トランジスタのゲートは第３トランジスタのゲートに電気的に接続される。ラッチ回路は第３トランジスタのソースまたはドレインの一方に電気的に接続される。記憶回路は、ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能である。

上記形態において、記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを含むことが好ましい。

本発明の一形態は、上記形態に記載の半導体装置を有するバッファ回路である。

本発明の一形態は、上記形態に記載の半導体装置を有するＮＯＴ回路である。

本発明の一形態は、第１乃至第４端子と、ラッチ回路と、記憶回路と、を有する半導体装置である。第１端子、第２端子および第３端子に偽が入力されたとき、第４端子は偽を出力する。第１端子、第２端子および第３端子に真が入力されたとき、第４端子は真を出力する。第１端子、第２端子または第３端子の少なくとも１つに真が入力され、且つ、第１端子、第２端子または第３端子の少なくとも１つに偽が入力されたとき、第４端子は、第４端子が直前に出力していた真理値を出力する。記憶回路は、ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能である。

本発明の一形態は、第１乃至第６トランジスタと、ラッチ回路と、記憶回路と、を有する半導体装置である。第１トランジスタはｎチャネル型トランジスタである。第２トランジスタはｎチャネル型トランジスタである。第３トランジスタはｎチャネル型トランジスタである。第４トランジスタはｐチャネル型トランジスタである。第５トランジスタはｐチャネル型トランジスタである。第６トランジスタはｐチャネル型トランジスタである。第１トランジスタのソースまたはドレインの一方は、低電源電圧が与えられる。第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は、第３トランジスタのソースまたはドレインの一方に電気的に接続される。第３トランジスタのソースまたはドレインの他方は、第４トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は、第５トランジスタのソースまたはドレインの一方に電気的に接続される。第５トランジスタのソースまたはドレインの他方は、第６トランジスタのソースまたはドレインの一方に電気的に接続される。第６トランジスタのソースまたはドレインの他方は、高電源電圧が与えられる。第１トランジスタのゲートは第６トランジスタのゲートに電気的に接続される。第２トランジスタのゲートは第５トランジスタのゲートに電気的に接続される。第３トランジスタのゲートは第４トランジスタのゲートに電気的に接続される。ラッチ回路は第４トランジスタのソースまたはドレインの一方に電気的に接続される。記憶回路は、ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能である。

上記形態において、記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを含むことが好ましい。

本発明の一形態は、上記形態に記載の半導体装置を有するＡＮＤ回路である。

本発明の一形態は、上記形態に記載の半導体装置を有するＮＡＮＤ回路である。

本発明の一形態は、上記形態に記載の半導体装置を有するＯＲ回路である。

本発明の一形態は、上記形態に記載の半導体装置を有するＮＯＲ回路である。

本発明の一形態により、パワーゲーティングが可能な非同期回路を提供することができる。本発明の一形態により、消費電力の小さい半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を示す回路図。 半導体装置を表すシンボルおよびその真理値表。 半導体装置の構成例を示す回路図およびそのシンボル。 半導体装置の回路図およびその動作例を示すタイミングチャート。 半導体装置の動作例を示す図。 半導体装置の構成例を示すブロック図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図およびそのシンボル。 半導体装置の構成例を示す回路図およびそのシンボル。 半導体装置の構成例を示すブロック図およびその動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図およびそのシンボル。 半導体装置の構成例を示す回路図およびそのシンボル。 半導体装置の構成例を示す回路図およびそのシンボル。 表示装置の構成例を示すブロック図。 ＤＯＳＲＡＭの構成例を示すブロック図および回路図。 ＮＯＳＲＡＭの構成例を示すブロック図および回路図。 表示パネルの構成例を示すブロック図。 画素の構成例を示す回路図。 表示パネルの構成例を示す断面図。 情報端末の使用例を示す図。 表示装置の使用例を示す図。 ２線４相プロトコル方式を説明するための図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。

なお、本明細書中において、高電源電圧をＨレベル、低電源電圧をＬレベルと呼ぶ場合がある。また、Ｈレベルを与える配線をＶＤＤ、Ｌレベルを与える配線をＧＮＤと呼ぶ場合がある。

また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

（実施の形態１）
本実施の形態では、本発明の一形態である非同期回路として機能することが可能な半導体装置について説明を行う。

＜基本回路＞
まず、非同期回路の基本回路として機能する半導体装置について説明を行う。

図１（Ａ）は、半導体装置１０の回路図である。半導体装置１０は、トランジスタＭ１乃至トランジスタＭ１０、容量素子Ｃ１、容量素子Ｃ２、インバータＩ１およびインバータＩ２を有する。また、図中、トランジスタＭ５乃至トランジスタＭ１０、容量素子Ｃ１および容量素子Ｃ２を含む回路部を記憶回路１２と呼称する。

トランジスタＭ１乃至Ｍ１０のうち、トランジスタＭ３、Ｍ４はｐチャネル型トランジスタ、それ以外はｎチャネル型トランジスタとして説明を行うものとする。

インバータＩ１の出力端子およびインバータＩ２の入力端子との結節点をノードＮ１と呼称し、インバータＩ１の入力端子およびインバータＩ２の出力端子との結節点をノードＮ２と呼称する。インバータＩ１およびインバータＩ２はラッチ回路１１を形成している。ノードＮ２は信号Ｚを出力する。

トランジスタＭ１のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ１のソースまたはドレインの他方はトランジスタＭ２のソースまたはドレインの一方に電気的に接続される。トランジスタＭ２のソースまたはドレインの他方はトランジスタＭ３のソースまたはドレインの一方に電気的に接続される。トランジスタＭ３のソースまたはドレインの他方はトランジスタＭ４のソースまたはドレインの一方に電気的に接続される。トランジスタＭ４のソースまたはドレインの他方はＶＤＤに電気的に接続される。

トランジスタＭ２のゲートは、トランジスタＭ３のゲートに電気的に接続され、信号Ａが与えられる。トランジスタＭ１のゲートは、トランジスタＭ４のゲートに電気的に接続され、信号Ｂが与えられる。また、トランジスタＭ３のソースまたはドレインの一方はノードＮ１に電気的に接続される。

容量素子Ｃ１の第１端子はＧＮＤに電気的に接続される。容量素子Ｃ１の第２端子はトランジスタＭ５のソースまたはドレインの一方に電気的に接続される。トランジスタＭ５のソースまたはドレインの他方はノードＮ２に電気的に接続される。トランジスタＭ５のゲートは信号Ｓが与えられる。

トランジスタＭ６のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ６のソースまたはドレインの他方はトランジスタＭ７のソースまたはドレインの一方に電気的に接続される。トランジスタＭ７のソースまたはドレインの他方はノードＮ１に電気的に接続される。トランジスタＭ６のゲートは容量素子Ｃ１の第２端子に電気的に接続される。トランジスタＭ７のゲートは信号Ｌが与えられる。

容量素子Ｃ２の第１端子はＧＮＤに電気的に接続される。容量素子Ｃ２の第２端子はトランジスタＭ８のソースまたはドレインの一方に電気的に接続される。トランジスタＭ８のソースまたはドレインの他方はノードＮ１に電気的に接続される。トランジスタＭ８のゲートは信号Ｓが与えられる。

トランジスタＭ９のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ９のソースまたはドレインの他方はトランジスタＭ１０のソースまたはドレインの一方に電気的に接続される。トランジスタＭ１０のソースまたはドレインの他方はノードＮ２に電気的に接続される。トランジスタＭ９のゲートは容量素子Ｃ２の第２端子に電気的に接続される。トランジスタＭ１０のゲートは信号Ｌが与えられる。

半導体装置１０において、（Ａ、Ｂ）＝（０、０）とすると、Ｚ＝０を出力し、（Ａ、Ｂ）＝（１、１）とすると、Ｚ＝１を出力し、（Ａ、Ｂ）＝（０、１）または（１、０）とすると、Ｚは直前の値を保持する。

ラッチ回路１１は１ビットのデータを保持する機能を有する。ノードＮ１とノードＮ２は、互いにそれぞれの反転信号を保持する機能を有する。

記憶回路１２は、ラッチ回路１１（ノードＮ１およびノードＮ２）に保持されているデータを記憶する機能を有する。半導体装置１０において、Ｓ＝１とすると、ラッチ回路１１（ノードＮ１およびノードＮ２）に保持されているデータに対応した電位が容量素子Ｃ１、Ｃ２に格納される。Ｌ＝１とすると、容量素子Ｃ１、Ｃ２に格納された電位に応じたデータ、すなわち、もともとラッチ回路１１に保持されていたデータをラッチ回路１１に復活させることができる。

トランジスタＭ５およびトランジスタＭ８は、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることで、トランジスタＭ５およびトランジスタＭ８はオフ電流を極めて小さくすることができる。例えば、トランジスタＭ５をオフにすることで、容量素子Ｃ１に格納したデータを長期間保持することができる。例えば、トランジスタＭ８をオフにすることで、容量素子Ｃ２に格納したデータを長期間保持することができる。すなわち、記憶回路１２は不揮発性レジスタとしての機能を有する。

また、トランジスタＭ５乃至トランジスタＭ１０にＯＳトランジスタを用いてもよい。このような構成とすることで、Ｓｉトランジスタで構成するラッチ回路１１に、ＯＳトランジスタで構成した記憶回路１２を積層できるため、回路面積を小さくできる。

また、トランジスタＭ５及びトランジスタＭ８にＯＳトランジスタ、トランジスタＭ６、トランジスタＭ７、トランジスタＭ９およびトランジスタＭ１０にＳｉトランジスタを用いてもよい。このような構成とすることで、記憶回路１２のデータをラッチ回路１１に復活する動作を高速化することができる。

また、トランジスタＭ５、トランジスタＭ８、トランジスタＭ６またはトランジスタＭ７の一方、トランジスタＭ９またはトランジスタＭ１０の一方にＯＳトランジスタを用いて、トランジスタＭ６またはトランジスタＭ７の他方、トランジスタＭ９またはトランジスタＭ１０の他方にＳｉトランジスタを用いてもよい。このような構成とすることで、記憶回路１２の静的なリーク電流が低減でき、また、ラッチ回路１１のデータ保持が安定する。

ＯＳトランジスタはチャネル形成領域に酸化物半導体または金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される酸化物半導体または金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。このような酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ酸化物、Ｚ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）またはタングステン（Ｗ）など）が代表的である。ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０^−２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０^−２１）以下程度に低くすることができる。

また、ＯＳトランジスタにはＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることが好ましい。なお、ＣＡＣ−ＯＳの詳細については、後述する実施の形態３で説明する。

半導体装置１０は、ラッチ回路１１に保持されているデータを記憶回路１２に退避させ、電源電圧の供給を停止してもよい。このとき、記憶回路１２は不揮発性メモリとして機能し、電源電圧が供給されなくても、データを保持し続ける。電源電圧の供給が再開されたら、記憶回路１２のデータをラッチ回路１１に戻す。

以上より、半導体装置１０は、データの更新が無い場合に、積極的に電源をオフにすることが可能になり、消費電力を低減することができる。

図１（Ｂ）は、半導体装置１３の回路図である。半導体装置１３は、半導体装置１０において、トランジスタＭ１とＧＮＤの間にトランジスタＭ１１を追加し、トランジスタＭ４とＶＤＤとの間にトランジスタＭ１２を追加したものである。トランジスタＭ１１はｎチャネル型トランジスタであり、トランジスタＭ１２はｐチャネル型トランジスタである。

半導体装置１３において、トランジスタＭ２のゲートは、トランジスタＭ３のゲートに電気的に接続され、信号Ａが与えられる。トランジスタＭ１のゲートは、トランジスタＭ４のゲートに電気的に接続され、信号Ｂが与えられる。トランジスタＭ１１のゲートは、トランジスタＭ１２のゲートに電気的に接続され、信号Ｃが与えられる。

図２（Ａ）は、図１（Ａ）の半導体装置１０をシンボルで表したものである。図２（Ｂ）は半導体装置１０の真理値表である。表中の１は「真」を表し、０は「偽」を表す。また、表中のＺ´は、直前の状態を保持することを表している。

図２（Ｃ）は、図１（Ｂ）の半導体装置１３をシンボルで表したものである。図２（Ｄ）は半導体装置１３の真理値表である。表中の１は「真」を表し、０は「偽」を表す。また、表中のＺ´は、直前の状態を保持することを表している。

図２（Ｂ）、（Ｄ）より、半導体装置１０、１３は非同期回路で多用されるマラーのＣ素子としての機能を有することがわかる。より具体的には、半導体装置１０は、トランジスタＭ１乃至トランジスタＭ４とラッチ回路１１とで構成する２入力のマラーのＣ素子に、記憶回路１２を付加した構成の、２入力の不揮発性マラーのＣ素子である。半導体装置１３は、トランジスタＭ１乃至トランジスタＭ４とトランジスタＭ１１とトランジスタＭ１２とラッチ回路１１とで構成する３入力のマラーのＣ素子に、記憶回路１２を付加した構成の、３入力の不揮発性マラーのＣ素子である。同様に、より多入力のマラーのＣ素子に記憶回路１２を付加した構成の、多入力の不揮発性マラーのＣ素子が可能である。なお、半導体装置１０、１３におけるマラーのＣ素子は、同機能を持つ他の回路構成とすることが可能である。

＜バッファ＞
図３（Ａ）に示す半導体装置２０は、半導体装置１０を用いてバッファを構成した例である。なお、半導体装置２０をハーフバッファ（ＨＢ）と呼ぶ場合もある。半導体装置２０は、２つの半導体装置１０と、１つのＮＯＲゲートから構成される。図３（Ｂ）は、半導体装置２０をシンボルで表したものである。信号ＳＡ、信号Ｅ０および信号Ｅ１は、半導体装置２０の入力信号であり、信号ＥＡ、信号Ｓ０および信号Ｓ１は、半導体装置２０の出力信号である。

図４（Ａ）は、２つの半導体装置２０を接続した例である。半導体装置２０＿Ｓは送信側、半導体装置２０＿Ｒは受信側を表している。半導体装置２０＿Ｓの信号Ｓ０は半導体装置２０＿Ｒの信号Ｅ０に相当し、半導体装置２０＿Ｓの信号Ｓ１は半導体装置２０＿Ｒの信号Ｅ１に相当し、半導体装置２０＿Ｒの信号ＥＡは半導体装置２０＿Ｓの信号ＳＡに相当する。

信号（Ｅ０、Ｅ１）、（Ｓ０、Ｓ１）は、それぞれ先述の２線４相プロトコル方式の「２線」に相当し、それぞれ図２２（Ａ）乃至（Ｃ）の（ｘ、ｙ）に相当する。信号（Ｅ０、Ｅ１）、（Ｓ０、Ｓ１）は、それぞれ１ビットのデータを含む。

以降では、（Ｅ０、Ｅ１）＝（１、０）および（Ｓ０、Ｓ１）＝（１、０）をデータ“０”、（Ｅ０、Ｅ１）＝（０、１）および（Ｓ０、Ｓ１）＝（０、１）をデータ“１”、（Ｅ０、Ｅ１）＝（０、０）および（Ｓ０、Ｓ１）＝（０、０）をスペーサーと呼ぶ場合がある。また、特に断りが無ければ、単に「データ」とは上述のデータ“０”またはデータ“１”を表すこととする。

信号ＥＡ、ＳＡは、図２２（Ａ）、（Ｃ）の応答信号（ａｃｋ）に相当する。より具体的には、信号ＥＡ、ＳＡの論理は、図２２（Ａ）、（Ｃ）の応答信号（ａｃｋ）の論理を反転したものに相当する。

次に、図５（Ａ）乃至（Ｆ）を用いて、半導体装置２０に入力または出力される信号について考える。なお、図５（Ａ）乃至（Ｆ）は、半導体装置２０の動作を説明するために挙げた代表例であって、半導体装置２０の動作はこれが全てではない。

まず、図５（Ａ）乃至（Ｃ）を用いて、半導体装置２０の出力がスペーサーからデータに切り替わる場合を考える。

図５（Ａ）は、半導体装置２０にＳＡ＝０と、スペーサー（（Ｅ０、Ｅ１）＝（０、０））が入力され、半導体装置２０がＥＡ＝１とスペーサー（（Ｓ０、Ｓ１）＝（０、０））を出力している場合を示している。

図５（Ｂ）は、図５（Ａ）の状態から、ＳＡ＝１とデータ“０”（（Ｅ０、Ｅ１）＝（１、０））が入力される場合を示し、図５（Ｃ）は、図５（Ａ）の状態から、ＳＡ＝０とデータ“０”が入力される場合を示している。

図５（Ｂ）は、ＥＡ＝０とデータ“０”（（Ｓ０、Ｓ１）＝（１、０））を出力している。これは、入力が出力に反映され、データの更新が正しく行われていることを示している。

一方で、図５（Ｃ）は、ＥＡ＝１とスペーサー（（Ｓ０、Ｓ１）＝（０、０））を出力している。これは、入力が出力に反映されず、データの更新が正しく行われないことを示している。

図５（Ａ）乃至（Ｃ）より、半導体装置２０は、ＳＡ＝１のときデータの入力を受け付けて、出力信号をスペーサーからデータに更新することができるが、ＳＡ＝０のときデータの入力を受け付けず、出力信号をスペーサーからデータに更新することができない。

次に、図５（Ｄ）乃至（Ｆ）を用いて、半導体装置２０の出力がデータからスペーサーに切り替わる場合を考える。

図５（Ｄ）は、半導体装置２０にＳＡ＝１とデータ“０”（（Ｅ０、Ｅ１）＝（１、０））が入力され、半導体装置２０がＥＡ＝０とデータ“０”（（Ｓ０、Ｓ１）＝（１、０））を出力している場合を示している。

図５（Ｅ）は、図５（Ｄ）の状態から、ＳＡ＝０とスペーサー（（Ｅ０、Ｅ１）＝（０、０））が入力される場合を示し、図５（Ｆ）は、図５（Ｄ）の状態から、ＳＡ＝１とスペーサーが入力される場合を示している。

図５（Ｅ）は、ＥＡ＝１とスペーサー（（Ｓ０、Ｓ１）＝（０、０））を出力している。これは、入力が出力に反映され、データの更新が正しく行われていることを示している。

一方で、図５（Ｆ）は、ＥＡ＝０とデータ“０”（（Ｓ０、Ｓ１）＝（１、０））を出力している。これは、入力が出力に反映されず、データの更新が正しく行われないことを示している。

図５（Ｄ）乃至（Ｆ）より、半導体装置２０は、ＳＡ＝０のときスペーサーの入力を受け付けて、出力信号をデータからスペーサーに更新することができるが、ＳＡ＝１のとき、スペーサーの入力を受け付けず、出力信号をデータからスペーサーに更新することができない。

以上をまとめると、半導体装置２０は、ＳＡ＝１のとき、入力がスペーサーからデータへ変化した場合のみ入力の変化を受け付けて、出力をスペーサーからデータへ変化させる。また、ＳＡ＝０のとき、入力がデータからスペーサーへ変化した場合のみ入力の変化を受け付けて、出力をデータからスペーサーへ変化させる。

再び、図４（Ａ）に示す半導体装置２０＿Ｓと半導体装置２０＿Ｒについて考える。

図４（Ｂ）は、図４（Ａ）に示す半導体装置の動作例を表すタイミングチャートである。図中には動作のタイミングを表すために時刻Ｔ１乃至Ｔ４が付してある。初期状態として、半導体装置２０＿Ｓ、半導体装置２０＿Ｒともに、（Ｅ０、Ｅ１、ＥＡ、Ｓ０、Ｓ１、ＳＡ）＝（０、０、１、０、０、１）とする。

時刻Ｔ１において、半導体装置２０＿Ｓは（Ｅ０、Ｅ１）＝（０、０）→（１、０）となる。すなわち、データ“０”が入力される。このとき、ＳＡ＝１であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０、Ｓ１、ＥＡ）＝（１、０、０）を出力する。すなわち、出力信号をデータ“０”に更新する。

また、半導体装置２０＿Ｓの出力に呼応して、ある遅延時間の後に、半導体装置２０＿Ｒも（Ｓ０、Ｓ１、ＥＡ）＝（１、０、０）を出力する。すなわち、半導体装置２０＿Ｒも出力信号をデータ“０”に更新する。半導体装置２０＿ＳはＳＡ＝０を受け取る。これにより、半導体装置２０＿Ｓは出力をデータからスペーサーに変更することができるという合図を受け取る。

時刻Ｔ２において、半導体装置２０＿Ｓは（Ｅ０、Ｅ１）＝（１、０）→（０、０）となる。すなわち、スペーサーが入力される。このとき、ＳＡ＝０であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０、Ｓ１、ＥＡ）＝（０、０、１）を出力する。すなわち、出力信号をデータ“０”からスペーサーへ更新する。

また、半導体装置２０＿Ｓの出力に呼応して、ある遅延時間の後に、半導体装置２０＿Ｒも（Ｓ０、Ｓ１、ＥＡ）＝（０、０、１）を出力する。すなわち、半導体装置２０＿Ｒも出力信号をデータ“０”からスペーサーへ更新する。半導体装置２０＿ＳはＳＡ＝１を受け取る。これにより、半導体装置２０＿Ｓは出力をスペーサーからデータに変更することができるという合図を受け取る。

時刻Ｔ３において、半導体装置２０＿Ｓは（Ｅ０、Ｅ１）＝（０、０）→（０、１）となる。すなわち、データ“１”が入力される。このとき、ＳＡ＝１であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０、Ｓ１、ＥＡ）＝（０、１、０）を出力する。すなわち、出力信号をスペーサーからデータ“１”に更新する。

以降の動作についても同様であり、説明を省略する。

なお、上述の遅延時間は、配線の寄生抵抗、寄生容量、前段の回路の駆動能力、後段の回路の容量などにより決まる。

半導体装置２０＿Ｒは、出力信号をデータ“０”または“１”に更新する際に、ＥＡ＝０を出力することによって、新たなデータを受信することができないことを半導体装置２０＿Ｓに伝える。また、半導体装置２０＿ＳはＳＡ＝０を受け取ることで、半導体装置２０＿Ｒが新たなデータを受信できない状態にあることを知る。

一方で、半導体装置２０＿ＳはＳＡ＝０を受け取ることで、半導体装置２０＿Ｒがスペーサーを受信できる状態にあることを知る。半導体装置２０＿Ｒは、スペーサーを受け取るとＥＡ＝１を出力し、新たなデータを受信できる状態にあることを半導体装置２０＿Ｓに伝える。また、半導体装置２０＿ＳはＳＡ＝１を受け取り、半導体装置２０＿Ｒが新たなデータを受信できる状態にあることを知る。半導体装置２０＿Ｓは半導体装置２０＿Ｒに新たなデータを送信する。

以上をまとめると、以下のように言える。
（１）ＳＡ＝１のとき、半導体装置２０は後段にデータを送信できる状態にある。
（２）ＳＡ＝０のとき、半導体装置２０は後段にデータを送信できない状態にある。
（３）ＥＡ＝１のとき、半導体装置２０は前段からデータを受信できる状態にある。
（４）ＥＡ＝０のとき、半導体装置２０は前段からデータを受信できない状態にある。

＜バッファと論理回路＞
図６に示す半導体装置２７は、半導体装置２１［０］、半導体装置２０［０］、半導体装置２１［１］、半導体装置２０［１］、半導体装置２１［２］をこの順番に接続した半導体装置である。半導体装置２１は任意の論理回路とすることができるが、２本の信号線の入力に対して２本の信号線の出力を生成するものとする。

半導体装置２１［０］は信号ＩＮ０および信号ＩＮ１が入力され、半導体装置２１［２］からは信号ＯＵＴ０および信号ＯＵＴ１が出力される。また、信号ＡＣＫは信号ＥＡ［０］として半導体装置２０［０］から出力される。また、信号ＡＣＫＯは信号ＳＡ［１］として半導体装置２０［１］に入力される。また、信号ＳＡＶＥは、それぞれの半導体装置２０において信号Ｓとして入力され、信号ＬＯＡＤは、それぞれの半導体装置２０において信号Ｌとして入力される。

図７は半導体装置２７の動作を表すタイミングチャートである。タイミングチャートには動作のタイミングを表すために時刻Ｔ０１乃至Ｔ１０が付してある。初期状態として、各半導体装置２０の信号は、（Ｅ０、Ｅ１、ＥＡ、Ｓ０、Ｓ１、ＳＡ）＝（０、０、１、０、０、１）とする。ＥＡ＝１であるため、各半導体装置２０は、前段からデータの受信が可能な状態であり、また、ＳＡ＝１であるため、各半導体装置２０は、後段へデータの送信が可能な状態である。

時刻Ｔ０１において、（ＩＮ０、ＩＮ１）＝（０、０）→（１、０）になると、半導体装置２１［０］を介して（Ｅ０［０］、Ｅ１［０］）が変化する。ここでは、（Ｅ０［０］、Ｅ１［０］）＝（０、０）→（１、０）に変化する。ある遅延時間の後に（Ｓ０［０］、Ｓ１［０］、ＥＡ［０］）＝（１、０、０）となる。ＥＡ［０］＝０となるため、半導体装置２０［０］はデータの受信が不可能な状態である。

信号（Ｓ０［０］、Ｓ１［０］）が変化すると、半導体装置２１［１］を介して、（Ｅ０［１］、Ｅ１［１］）が変化する。ここでは、（Ｅ０［１］、Ｅ１［１］）＝（０、０）→（１、０）に変化する。ある遅延時間の後に（Ｓ０［１］、Ｓ１［１］、ＥＡ［１］（ＳＡ［０］））＝（１、０、０）となる。ＥＡ［１］＝０となるため、半導体装置２０［１］はデータの受信が不可能な状態である。同時に、ＳＡ［０］＝０であるため、半導体装置２０［０］はデータの送信が不可能な状態である。

信号（Ｓ０［１］、Ｓ１［１］）が変化すると、半導体装置２１［２］を介して、（ＯＵＴ０、ＯＵＴ１）が変化する。ここでは、（ＯＵＴ０、ＯＵＴ１）＝（０、０）→（１、０）に変化する。ある遅延時間の後にＡＣＫＯ（ＳＡ［１］）＝０となる。これは、外部で（ＯＵＴ０、ＯＵＴ１）の信号変化を検出した事に相当する。同時に、ＳＡ［１］＝０であるため、半導体装置２０［１］はデータの送信が不可能な状態である。

時刻Ｔ０２において、（ＩＮ０、ＩＮ１）＝（１、０）→（０、０）になると、半導体装置２１［０］を介して、（Ｅ０［０］、Ｅ１［０］）＝（１、０）→（０、０）に変化する。ある遅延時間の後に（Ｓ０［０］、Ｓ１［０］、ＥＡ［０］）＝（０、０、１）となる。ＥＡ［０］＝１であるため、半導体装置２０［０］はデータの受信が可能な状態である。

信号（Ｓ０［０］、Ｓ１［０］）が変化すると、半導体装置２１［１］を介して、（Ｅ０［１］、Ｅ１［１］）＝（１、０）→（０、０）に変化する。ある遅延時間の後に（Ｓ０［１］、Ｓ１［１］、ＥＡ［１］（ＳＡ［０］））＝（０、０、１）となる。ＥＡ［１］＝１であるため、半導体装置２０［１］はデータの受信が可能な状態である。同時に、ＳＡ［０］＝１であるため、半導体装置２０［０］はデータの送信が可能な状態である。

信号（Ｓ０［１］、Ｓ１［１］）が変化すると、半導体装置２１［２］を介して（ＯＵＴ０、ＯＵＴ１）＝（１、０）→（０、０）に変化する。また、ある遅延時間の後にＡＣＫＯ（ＳＡ［１］）＝１となる。これは、外部で（ＯＵＴ０、ＯＵＴ１）の信号変化を検出した事に相当する。ＳＡ［１］＝１であるため、半導体装置２０［１］はデータの送信が可能な状態である。

時刻Ｔ０３において、（ＩＮ０、ＩＮ１）＝（０、０）→（０、１）になると、半導体装置２１［０］を介して、（Ｅ０［０］、Ｅ１［０］）が変化する。ここでは、（Ｅ０［０］、Ｅ１［０］）＝（０、０）→（０、１）に変化するとする。ある遅延時間後に（Ｓ０［０］、Ｓ１［０］、ＥＡ［０］）＝（０、１、０）となる。ＥＡ［０］＝０であるため、半導体装置２０［０］はデータの受信が不可能な状態である。

信号（Ｓ０［０］、Ｓ１［０］）が変化すると、半導体装置２１［１］を介して（Ｅ０［１］、Ｅ１［１］）が変化する。ここでは、（Ｅ０［１］、Ｅ１［１］）＝（０、０）→（０、１）に変化する。ある遅延時間の後に（Ｓ０［１］、Ｓ１［１］、ＥＡ［１］（ＳＡ［０］））＝（０、１、０）となる。ＥＡ［１］＝０であるため、半導体装置２０［１］はデータの受信が不可能な状態である。同時に、ＳＡ［０］＝０であるため、半導体装置２０［０］はデータの送信が不可能な状態である。

信号（Ｓ０［１］、Ｓ１［１］）が変化すると、半導体装置２１［２］を介して（ＯＵＴ０、ＯＵＴ１）が変化する。ここでは、（ＯＵＴ０、ＯＵＴ１）＝（０、０）→（０、１）に変化する。また、ある遅延時間の後にＡＣＫＯ（ＳＡ［１］）＝０となる。これは、外部で（ＯＵＴ０、ＯＵＴ１）の信号変化を検出した事に相当する。同時に、ＳＡ［１］＝０であるため、半導体装置２０［１］はデータの送信が不可能な状態である。

時刻Ｔ０４の直前における、半導体装置２０の状態をまとめると、半導体装置２０［０］はデータの送受信が不可能な状態、半導体装置２０［１］はデータの送受信が不可能な状態である。また、信号（Ｓ０［０］、Ｓ１［０］）＝（０、１）、（Ｓ０［１］、Ｓ１［１］）＝（０、１）、ＥＡ［０］＝０、ＥＡ［１］＝０、である。

時刻Ｔ０４から時刻Ｔ０５にかけて、ＳＡＶＥ＝１とすると、半導体装置２０に含まれる半導体装置１０のラッチ回路１１に保持されているデータが、記憶回路１２に格納される（図１（Ａ）参照）。記憶回路１２は不揮発性レジスタとしての機能を有する。

時刻Ｔ０６から時刻Ｔ０７にかけて、電源電圧の供給をオフにする。この時、各信号は０となる。なお、半導体装置２０に含まれる記憶回路１２のデータは失われない。具体的には、容量素子Ｃ１、容量素子Ｃ２に格納された電位は電源電圧の供給がオフの間も保持される。

時刻Ｔ０７から時刻Ｔ０９にかけて、ＬＯＡＤ＝１としながら、時刻Ｔ０８に電源電圧の供給をオンにし、（ＩＮ０、ＩＮ１）＝（０、１）、ＡＣＫＯ（ＳＡ［１］）＝０としておく。時刻Ｔ０８において、記憶回路１２のデータがラッチ回路１１に復帰され、信号（Ｓ０［０］、Ｓ１［０］）＝（０、１）、（Ｓ０［１］、Ｓ１［１］）＝（０、１）、ＥＡ［０］＝０、ＥＡ［１］＝０、となる。また、半導体装置２０［０］はデータの送受信が不可能な状態である。また、半導体装置２０［１］はデータの送受信が不可能な状態である。つまり、電源電圧の供給をオフにする直前の状態に、半導体装置２０を復帰できた事になる。

時刻Ｔ１０において、（ＩＮ０、ＩＮ１）＝（０、１）→（０、０）になると、半導体装置２１［０］を介して（Ｅ０［０］、Ｅ１［０］）＝（０、１）→（０、０）に変化する。ある遅延時間の後に（Ｓ０［０］、Ｓ１［０］、ＥＡ［０］）＝（０、０、１）となる。ＥＡ［０］＝１であるため、半導体装置２０［０］はデータの受信が可能な状態である。

信号（Ｓ０［０］、Ｓ１［０］）が変化すると、半導体装置２１［１］を介して（Ｅ０［１］、Ｅ１［１］）＝（０、１）→（０、０）に変化する。ある遅延時間後に（Ｓ０［１］、Ｓ１［１］、ＥＡ［１］（ＳＡ［０］））＝（０、０、１）となる。ＥＡ［１］＝１であるため、半導体装置２０［１］はデータの受信が可能な状態である。同時に、ＳＡ［０］＝１であるため、半導体装置２０［０］はデータの送信が可能な状態である。

信号（Ｓ０［１］、Ｓ１［１］）が変化すると、半導体装置２１［２］を介して（ＯＵＴ０、ＯＵＴ１）＝（０、１）→（０、０）に変化する。また、ある遅延時間の後にＡＣＫＯ（ＳＡ［１］）＝１となるものとする。これは、外部で（ＯＵＴ０、ＯＵＴ１）の信号変化を検出した事に相当する。ＳＡ［１］＝１であるため、半導体装置２０［１］はデータの送信が可能な状態である。

以降、同様の動作を繰り返すことで、半導体装置２７は非同期回路として動作することができる。また、半導体装置２７は非動作時の電源供給をオフにして、パワーゲーティングを行うことができる。その結果、半導体装置２７の消費電力を低減することができる。

＜ＮＯＴ回路＞
図８（Ａ）に示す半導体装置２２は、半導体装置１０を用いてＮＯＴ回路を構成した例である。半導体装置２２は、２つの半導体装置１０と、１つのＮＯＲゲートから構成される。半導体装置２２は、半導体装置２０において、信号Ｓ１と信号Ｓ０が出力される位置を入れ替えたものである。

図８（Ｂ）は、半導体装置２２をシンボルで表したものである。半導体装置２０と同様、（Ｅ０、Ｅ１）はデータ（入力）を含み、（Ｓ０、Ｓ１）はデータ（出力）を含む。また、信号ＳＡは応答信号（入力）であり、信号ＥＡは応答信号（出力）である。

＜ＡＮＤ回路＞
図９（Ａ）に示す半導体装置２３は、半導体装置１３を用いてＡＮＤ回路を構成した例である。半導体装置２３は、４つの半導体装置１３と、１つのＯＲゲートと、１つのＮＯＲゲートから構成される。

図９（Ｂ）は、半導体装置２３をシンボルで表したものである。信号ＳＡ、信号Ａ０、信号Ａ１、信号Ｂ０および信号Ｂ１は、半導体装置２３の入力信号であり、信号ＡＡ、信号ＢＡ、信号Ｓ０および信号Ｓ１は、半導体装置２３の出力信号である。

信号（Ａ０、Ａ１）、（Ｂ０、Ｂ１）、（Ｓ０、Ｓ１）は、それぞれ図２２（Ａ）乃至（Ｃ）の（ｘ、ｙ）に相当し、それぞれ１ビットのデータを含む。また、信号ＡＡ、ＢＡ、ＳＡは、図２２（Ａ）、（Ｃ）の応答信号（ａｃｋ）に相当する。

次に、図１０（Ａ）、（Ｂ）を用いて、半導体装置２３の動作について説明を行う。図１０（Ａ）は、半導体装置２３の入出力に半導体装置２０がそれぞれ接続された回路のブロック図である。半導体装置２３に接続された半導体装置２０を、図のように半導体装置２０＿Ａ、半導体装置２０＿Ｂ、半導体装置２０＿Ｒと呼称する。

図１０（Ｂ）は、図１０（Ａ）に示した半導体装置２３の動作を説明するためのタイミングチャートである。タイミングチャートには、動作のタイミングを表すために時刻Ｔ１乃至Ｔ８が付してある。初期状態として、（Ａ０、Ａ１、Ｂ０、Ｂ１、ＡＡ（ＢＡ）、Ｓ０、Ｓ１、ＳＡ）＝（０、０、０、０、１、０、０、１）とする。

時刻Ｔ１において、半導体装置２３は（Ａ０、Ａ１）＝（０、０）→（１、０）、（Ｂ０、Ｂ１）＝（０、０）→（１、０）となる。すなわち、データ“０”とデータ“０”が入力される。このとき、ＳＡ＝１であることから、半導体装置２３は、ある遅延時間の後に、（Ｓ０、Ｓ１、ＡＡ（ＢＡ））＝（１、０、０）を出力する。すなわち、“０”と“０”の論理積であるデータ“０”が出力される。

また、半導体装置２３の出力に呼応して、ある遅延時間の後に、半導体装置２０＿ＲはＥＡ＝０を出力する。半導体装置２３はＳＡ＝０を受け取る。

なお、時刻Ｔ１において、（Ａ０、Ａ１）と（Ｂ０、Ｂ１）のデータ入力が同時に行われるとは限らない。（Ｓ０、Ｓ１、ＡＡ（ＢＡ））の更新のタイミングは、（Ａ０、Ａ１）と（Ｂ０、Ｂ１）のうち、遅い方のタイミングに律速される。図１０（Ｂ）では、（Ｂ０、Ｂ１）のデータ入力が（Ａ０、Ａ１）よりも僅かに遅れている。そのため、（Ｓ０、Ｓ１、ＡＡ（ＢＡ））の更新のタイミングは、（Ｂ０、Ｂ１）のタイミングに律速される。ここで、（Ｂ０、Ｂ１）のデータ入力が行われるまで、ＡＡ＝１のままであり、（Ａ０、Ａ１）のデータ変化は生じない。つまり、（Ａ０、Ａ１）の次のデータが送信されることはない。このような構成とすることで、２線４相プロトコル方式でのデータ送信を安定して行うことができる。

時刻Ｔ２において、半導体装置２３は（Ａ０、Ａ１）＝（１、０）→（０、０）、（Ｂ０、Ｂ１）＝（１、０）→（０、０）となる。すなわち、２つのスペーサーが入力される。このとき、ＳＡ＝０であることから、半導体装置２３は、ある遅延時間の後に、（Ｓ０、Ｓ１、ＡＡ（ＢＡ））＝（０、０、１）を出力する。すなわち、出力信号をデータ“０”からスペーサーへ更新する。

また、半導体装置２３の出力に呼応して、ある遅延時間の後に、半導体装置２０＿ＲはＥＡ＝１を出力する。半導体装置２３はＳＡ＝１を受け取る。

なお、（Ａ０、Ａ１）、（Ｂ０、Ｂ１）のスペーサーへの変化に時間差があった場合、遅れて変化した方に合わせて、ある遅延時間後に出力が変化する。つまり、入力が共にスペーサーになるまで、（Ｓ０、Ｓ１）はスペーサーに変化しない。また、入力が共にスペーサーになるまで、ＡＡ（ＢＡ）＝０のままであり、（Ａ０、Ａ１）、（Ｂ０、Ｂ１）のデータ変化は生じない。つまり、（Ａ０、Ａ１）、（Ｂ０、Ｂ１）の次のデータが送信されることはない。このような構成とすることで、２線４相プロトコル方式でのデータ送信を安定して行うことができる。

以降は詳細な説明を省略するが、半導体装置２３はＡＮＤ回路として、データの入力と出力を繰り返す。

時刻Ｔ３において、半導体装置２３は（Ａ０、Ａ１）＝（０、０）→（０、１）、（Ｂ０、Ｂ１）＝（０、０）→（１、０）となる。すなわち、データ“１”とデータ“０”が入力される。その結果、半導体装置２３は、（Ｓ０、Ｓ１）＝（１、０）を出力する。すなわち、データ“０”を出力する。

時刻Ｔ５において、半導体装置２３は（Ａ０、Ａ１）＝（０、０）→（１、０）、（Ｂ０、Ｂ１）＝（０、０）→（０、１）となる。すなわち、データ“０”とデータ“１”が入力される。その結果、半導体装置２３は、（Ｓ０、Ｓ１）＝（１、０）を出力する。すなわち、データ“０”を出力する。

時刻Ｔ７において、半導体装置２３は（Ａ０、Ａ１）＝（０、０）→（０、１）、（Ｂ０、Ｂ１）＝（０、０）→（０、１）となる。すなわち、データ“１”とデータ“１”が入力される。その結果、半導体装置２３は、（Ｓ０、Ｓ１）＝（０、１）を出力する。すなわち、データ“１”を出力する。

以上より、半導体装置２３がＡＮＤ回路としての機能を有することがわかる。

＜ＮＡＮＤ回路＞
図１１（Ａ）に示す半導体装置２４は、半導体装置１３を用いてＮＡＮＤ回路を構成した例である。半導体装置２４は、４つの半導体装置１３と、１つのＯＲゲートと、１つのＮＯＲゲートから構成される。半導体装置２４は、半導体装置２３において、信号Ｓ１と信号Ｓ０が出力される位置を入れ替えたものである。

図１１（Ｂ）は、半導体装置２４をシンボルで表したものである。半導体装置２３と同様、（Ａ０、Ａ１）および（Ｂ０、Ｂ１）はデータ（入力）を含み、（Ｓ０、Ｓ１）はデータ（出力）を含む。また、信号ＳＡは応答信号（入力）であり、信号ＡＡ、ＢＡは応答信号（出力）である。

＜ＯＲ回路＞
図１２（Ａ）に示す半導体装置２５は、半導体装置１３を用いてＯＲ回路を構成した例である。半導体装置２５は、４つの半導体装置１３と、１つのＯＲゲートと、１つのＮＯＲゲートから構成される。

図１２（Ｂ）は、半導体装置２５をシンボルで表したものである。半導体装置２３と同様、（Ａ０、Ａ１）および（Ｂ０、Ｂ１）はデータ（入力）を含み、（Ｓ０、Ｓ１）はデータ（出力）を含む。また、信号ＳＡは応答信号（入力）であり、信号ＡＡ、ＢＡは応答信号（出力）である。

＜ＮＯＲ回路＞
図１３（Ａ）に示す半導体装置２６は、半導体装置１３を用いてＮＯＲ回路を構成した例である。半導体装置２６は、４つの半導体装置１３と、１つのＯＲゲートと、１つのＮＯＲゲートから構成される。

図１３（Ｂ）は、半導体装置２６をシンボルで表したものである。半導体装置２３と同様、（Ａ０、Ａ１）および（Ｂ０、Ｂ１）はデータ（入力）を含み、（Ｓ０、Ｓ１）はデータ（出力）を含む。また、信号ＳＡは応答信号（入力）であり、信号ＡＡ、ＢＡは応答信号（出力）である。

以上、本実施の形態に記載の半導体装置を用いることで、非同期回路のパワーゲーティングを容易にすることができ、半導体装置の消費電力を低減することができる。

（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置を適用することができる表示装置について説明を行う。

＜表示装置１００＞
図１４は、表示装置１００の構成例を示すブロック図である。表示装置１００は、アプリケーションプロセッサ（以下、ＡＰ）１１０と、表示パネル１０１と、タッチパネル１０６と、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１と、フラッシュメモリ１１２と、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）１１３と、ＲＦタグ１１４と、テレビチューナー１１５と、センサ１１６と、を有する。

ＡＰ１１０は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１と、ディスプレイ＿ＩＦ（インターフェース）１２２と、ディスプレイ＿ＩＦ１２３と、タッチパネル＿ＩＦ１２４と、ＤＲＡＭ＿ＩＦ１２５と、フラッシュメモリ＿ＩＦ１２６と、ＳＳＤ＿ＩＦ１２７と、ネットワーク＿ＩＦ１２８と、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）＿ＩＦ１２９と、アナログ回路１３０と、システムバス１４０と、プロセッサコア１４１と、メモリ１４２と、電力制御回路１４４と、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）１４５と、クロック生成回路１４６と、を有する。

また、ＡＰ１１０は、ディスプレイ＿ＩＦ１２２およびディスプレイ＿ＩＦ１２３を介して表示パネル１０１に接続され、タッチパネル＿ＩＦ１２４を介してタッチパネル１０６に接続され、ＤＲＡＭ＿ＩＦ１２５を介してＤＲＡＭ１１１に接続され、フラッシュメモリ＿ＩＦ１２６を介してフラッシュメモリ１１２に接続され、ＳＳＤ＿ＩＦ１２７を介してＳＳＤ１１３に接続され、ネットワーク＿ＩＦ１２８を介してＲＦタグ１１４に接続され、ＵＳＢ＿ＩＦ１２９を介してテレビチューナー１１５に接続され、アナログ回路１３０を介して、センサ１１６に接続されている。

プロセッサコア１４１は、ＡＰ１１０を統括する機能を有する。プロセッサコア１４１はシステムバス１４０を介して、各回路に命令やデータを送る。例えば、プロセッサコア１４１は、メモリ１４２をキャッシュメモリ、ＤＲＡＭ１１１を主記憶装置、ＳＳＤ１１３を外部記憶装置として利用し、基本ソフトウェア（オペレーティングシステム、ＯＳ）、各種アプリケーションソフトウェアを実行する。なお、プロセッサコア１４１は、システムに要求される演算性能に応じて、シングルコア、デュアルコア、マルチコアなどのコア構成や、レベル１（Ｌ１）、レベル２（Ｌ２）などのキャッシュメモリ階層を有する構成とすることができる。

ＡＰ１１０は、ＤＲＡＭ１１１、フラッシュメモリ１１２、ＳＳＤ１１３など外部の記憶装置に保存された映像信号を、表示パネル１０１に供給する機能を有する。また、ＡＰ１１０は、テレビチューナー１１５で受信した映像信号を、表示パネル１０１に供給することもできる。

ＧＰＵ１２１は画像処理に特化したプロセッサである。ＧＰＵ１２１は、例えば３次元の画像処理など、高度な画像処理を行うことができる。ＧＰＵ１２１で生成された画像データは、ディスプレイ＿ＩＦ１２２、１２３を介して表示パネル１０１に送信され、表示される。

表示装置１００の使用者は、タッチパネル１０６から情報の入力を行うことができる。ＡＰ１１０は、使用者が入力したタッチ信号を検知し、表示パネル１０１の画像を更新する。

タッチパネル１０６は、抵抗膜方式または静電容量方式のタッチパネルを、表示パネル１０１に重畳して用いることができる。

表示パネル１０１は、ＤＤＩ（ディスプレイ ドライバ ＩＣ）１０２と、反射素子１０７と、ＤＤＩ１０４と、発光素子１０８と、を有する。

ＤＤＩ１０２は、反射素子１０７を駆動する機能を有する。また、ＤＤＩ１０２は、ディスプレイ＿ＩＦ１２２を介して、ＡＰ１１０に接続されている。

ＤＤＩ１０４は、発光素子１０８を駆動する機能を有する。また、ＤＤＩ１０４は、ディスプレイ＿ＩＦ１２３を介して、ＡＰ１１０に接続されている。

ディスプレイ＿ＩＦ１２２、１２３は、表示パネル１０１に映像信号を供給できる形式に変換する機能を有する。ディスプレイ＿ＩＦ１２２、１２３は、例えば、補正回路（ガンマ補正、色度補正、輝度補正など）、デコーダ、フレームメモリなどを有する。

反射素子１０７は、外光の反射を利用して画像を表示する表示素子であり、例えば、液晶素子、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）等を用いることができる。表示パネル１０１は、反射型の表示素子を用いることにより、消費電力を抑制することができる。なお、以降の説明では、反射素子１０７として、反射型の液晶素子を用いた場合について説明を行う。

発光素子１０８として、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導体レーザーなどの自発光性の発光素子を用いることができる。なお、以降の説明では、発光素子１０８として、有機ＥＬ素子を用いた場合について説明を行う。

センサ１１６には、必要に応じて様々なセンサを用いることができる。センサ１１６には、例えば、力、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、硬度、電流、電圧、電力、放射線、流量、湿度、傾度、振動などをセンシングすることが可能なセンサを用いることができる。センサ１１６が取得した情報（アナログデータ）は、アナログ回路１３０によって、デジタルデータに変換される。

例えばセンサ１１６が、光センサの場合、表示装置１００は、センサ１１６が受光した光に応じて、表示パネル１０１の表示モードを変更することができる。

晴れの日に外で表示装置１００を使用する場合など、反射素子１０７のみで十分な輝度が得られるときは、発光素子１０８を光らせる必要はない。発光素子１０８で表示を行おうとしても、外光に負けて良好な表示が得られないからである。また、夜間や暗所で表示装置１００を使用する場合、発光素子１０８を光らせて表示を行えばよい。

外光の明るさに応じて、ＡＰ１１０は、反射素子１０７のみで表示を行う画像データを作成、もしくは発光素子１０８のみで表示を行う画像データを作成、もしくは反射素子１０７と発光素子１０８を組み合わせて表示を行う画像データを作成することができる。そのため、外光の明るい環境においても、外光の暗い環境においても、表示パネル１０１は良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０８を光らせない、もしくは発光素子１０８の輝度を低くすることで、消費電力を低減することができる。

また、ＡＰ１１０は、反射素子１０７の表示に、発光素子１０８の表示を組み合わせることで、表示パネル１０１の色調を補正することができる。例えば、夕暮れ時の赤みがかった環境で使用する場合、反射素子１０７による表示のみではＢ（青）成分が足りないため、発光素子１０８を発光させることで、色調を補正することができる。

メモリ１４２は、書き換え可能なメモリを用いればよく、ＤＯＳＲＡＭ（登録商標）、ＮＯＳＲＡＭ（登録商標）、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等を用いればよい。特に、ＤＯＳＲＡＭまたはＮＯＳＲＡＭを用いることが好ましい。メモリ１４２としてＤＯＳＲＡＭまたはＮＯＳＲＡＭを用いることで、ＡＰ１１０は消費電力を低減することができる。なお、ＤＯＳＲＡＭおよびＮＯＳＲＡＭの説明は追って行う。

電力制御回路１４４は、表示装置１００内の電力供給を制御する機能を有する。

ＡＰ１１０はＦＰＧＡ１４５を有しているので、チップを出荷後に新たな機能を追加する必要が生じても柔軟に対応することができる。チップを新たに設計する必要がないため、コストを大幅に削減することができる。

クロック生成回路１４６は、表示装置１００内で使用されるクロック信号を生成する機能を有する。クロック生成回路１４６によって、クロック信号の周波数を変更することができ、表示装置１００の高性能化と低消費電力化とを実現できる。高速処理が必要なときはクロック周波数を上げる。また、電力を下げたいときは、クロック周波数を下げることができる。

実施の形態１で説明した半導体装置は、例えばディスプレイ＿ＩＦ１２２、１２３で用いることが好ましい。例えば、表示パネル１０１の画像の更新が行われない場合、ディスプレイ＿ＩＦ１２２、１２３の電力を停止し、ＡＰ１１０の消費電力を低減させることができる。

＜ＤＯＳＲＡＭ＞
次に、ＤＯＳＲＡＭの詳細について、図１５を用いて説明を行う。

図１５（Ａ）に、ＤＯＳＲＡＭ５００の構成例を示す。ＤＯＳＲＡＭ５００は、制御部５０２、セルアレイ５０３、周辺回路５０８を有する。周辺回路５０８は、センスアンプ回路５０４、ドライバ５０５、メインアンプ５０６、入出力回路５０７を有する。

制御部５０２は、ＤＯＳＲＡＭ５００を制御する機能を有する。例えば、制御部５０２は、ドライバ５０５、メインアンプ５０６、および入出力回路５０７を制御する。

ドライバ５０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ５０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。

セルアレイ５０３は、複数のメモリセル５０９を有する。メモリセル５０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図１５（Ａ）の例では、セルアレイ５０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。

図１５（Ｂ）に、メモリセル５０９の構成例を示す。メモリセル５０９は、トランジスタＭ０、容量素子ＣＳ１を有する。メモリセル５０９は、ＤＲＡＭのメモリセルと同様の回路構成を有する。ここでは、トランジスタＭ０はバックゲートをもつトランジスタである。トランジスタＭ０のバックゲートは、配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電圧Ｖｂｇ＿ｗ１が入力される。

トランジスタＭ０は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さい。ＯＳトランジスタでメモリセル５０９を構成すると、容量素子ＣＳ１から電荷がリークすることを抑えられ、ＤＯＳＲＡＭ５００のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、ＤＯＳＲＡＭ５００は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＭ０の閾値電圧を正電位側にシフトさせることができ、メモリセル５０９の保持時間を長くすることができる。

メモリセル５０９以外の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ５０３をセンスアンプ回路５０４に積層して設けることができる。よって、ＤＯＳＲＡＭ５００の回路面積を縮小でき、ＡＰ１１０の小型化につながる。

セルアレイ５０３は、センスアンプ回路５０４に積層して設けられている。センスアンプ回路５０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。

センスアンプ回路５０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路５０４の構成は、図１５（Ａ）の構成例に限定されない。

メインアンプ５０６は、センスアンプ回路５０４および入出力回路５０７に接続されている。メインアンプ５０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ５０６は省略することができる。

入出力回路５０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ５０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ５０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路５０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。

＜ＮＯＳＲＡＭ＞
次に、ＮＯＳＲＡＭの詳細について、図１６を用いて説明を行う。

図１６（Ａ）はＮＯＳＲＡＭ６００の構成例を示すブロック図である。図１６（Ａ）に示すＮＯＳＲＡＭ６００は、制御部６０１、ドライバ部６０２、セルアレイ６０３を有する。

制御部６０１は、ＮＯＳＲＡＭ６００の動作全般を制御する機能を有するロジック回路である。制御部６０１は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して、プロセッサコア１４１のアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する機能、チップイネーブル信号、書き込みイネーブル信号および信号ＷＣＹを論理演算して、ドライバ部６０２の制御信号を生成する機能、書き込みイネーブル信号と信号ＷＣＹに基づいて待機信号を発行する機能を有する。

プロセッサコア１４１から書き込みアクセスがあると、制御部６０１は待機信号を発行し、システムバス１４０に送信する。プロセッサコア１４１は待機信号を受信すると、次のアクセスの実行を延期する。

書き込みイネーブル信号はプロセッサコア１４１が生成する信号である。チップイネーブル信号は、システムバス１４０が生成する信号である。システムバス１４０は、プロセッサコア１４１が出力するアドレス信号および書き込みイネーブル信号をもとに、チップイネーブル信号を生成する。

ドライバ部６０２は、セルアレイ６０３に対するデータの書き込みおよび読み出しをするための回路である。例えば、ドライバ部６０２は、アドレス信号をデコードするデコーダ、ワード線ドライバ、読み出し回路、および書き込み回路などを有する。

セルアレイ６０３には、複数のメモリセル６０５が行列状に配置されている。図１６（Ｂ）にメモリセル６０５の構成例を示す。ここでは、メモリセル６０５が２Ｔ型ゲインセルの例を示す。メモリセル６０５は、トランジスタＭＷ１、トランジスタＭＲ１、容量素子ＣＳ１、およびノードＳＮ１、ａ１−ａ５を有する。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり、図１６（Ｂ）の例ではｎチャネル型Ｓｉトランジスタである。ノードＳＮ１はデータ保持ノードであり、容量素子ＣＳ１はノードＳＮ１の電荷を保持するための保持容量素子である。

メモリセル６０５にデータを書き込むには、ノードａ３にデータを入力する。ノードａ１を“Ｈ”にしてトランジスタＭＷ１をオンにすることで、ノードａ３のデータがノードＳＮ１に書き込まれる。トランジスタＭＷ１をオフ状態にして、ノードＳＮ１をフローティング状態にすることで、データの書き込みが終了する。

ノードａ４の電圧をデータとして読み出す。データの読み出しは、例えば、以下のように行われる。ノードａ５の電位を固定する。ノードａ４をプリチャージした後、フローティング状態にする。トランジスタＭＲ１には、ノードＳＮ１の電圧に応じたドレイン電流が流れる。よって、ノードａ４の電圧は、ノードＳＮ１の電圧に応じて変化する。

オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１の電圧の低下を抑えることができること、データの保持に電力を消費しないことから、メモリセル６０５はデータを長時間保持できるという不揮発性の特性を持つ。そこで、本明細書等では、ゲインセルでセルアレイが構成されるＯＳメモリを、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ、ノスラム）と呼ぶこととする。ＮＯＳＲＡＭは、データを長時間保持できることの他に、次のような特長を持つ。

容量素子の充放電によってデータを書き換えるため、ＮＯＳＲＡＭには原理的には書き換え回数に制約はなく、かつ低エネルギーで、データの書き込みおよび読み出しが可能である。メモリセルの回路構成が単純であるため、大容量化が容易である。

＜表示パネル１０１＞
次に、表示パネル１０１の詳細について説明を行う。

図１７は、表示パネル１０１の構成例を説明するブロック図である。

表示パネル１０１は、画素アレイ１０９を有する。また、表示パネル１０１は、ＤＤＩ１５２およびゲートドライバ１５１を備えることができる。

画素アレイ１０９は、一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）と、他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）と、を有する。また、走査線Ｇ１（ｉ）と、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと、配線ＡＮＯと、信号線ＳＬ１（ｊ）と、信号線ＳＬ２（ｊ）と、を有する。なお、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数であり、ｍおよびｎは１以上の整数である。

一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）は画素１５３（ｉ，ｊ）を含み、一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）は行方向（図中に矢印ｘで示す方向）に配設される。

他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は、画素１５３（ｉ，ｊ）を含み、他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は行方向と交差する列方向（図中に矢印ｙで示す方向）に配設される。

走査線Ｇ１（ｉ）および走査線Ｇ２（ｉ）は、行方向に配設される一群の複数の画素１５３（ｉ，１）乃至画素１５３（ｉ，ｎ）と電気的に接続される。

列方向に配設される他の一群の複数の画素１５３（１，ｊ）乃至画素１５３（ｍ，ｊ）は、信号線ＳＬ１（ｊ）および信号線ＳＬ２（ｊ）と電気的に接続される。

ゲートドライバ１５１は、制御情報に基づいて選択信号を供給する機能を有する。

一例を挙げれば、制御情報に基づいて、３０Ｈｚ以上、好ましくは６０Ｈｚ以上の頻度で一の走査線に選択信号を供給する機能を備える。これにより、動画像をなめらかに表示することができる。

例えば、制御情報に基づいて、３０Ｈｚ未満、好ましくは１Ｈｚ未満、より好ましくは一分に一回未満の頻度で一の走査線に選択信号を供給する機能を備える。これにより、フリッカーが抑制された状態で静止画像を表示することができる。

ＤＤＩ１５２はＤＤＩ１０２およびＤＤＩ１０４を有する。ＤＤＩ１５２は、表示パネル１０１のソースドライバとしての機能を有する。ＤＤＩ１５２は、ＡＰ１１０からの信号に基づいて、データ信号を供給する機能を有する。

例えば、ＤＤＩ１５２は、シリコン基板上に形成された集積回路で形成することができる。例えば、ＣＯＧ（Ｃｈｉｐ ｏｎ ｇｌａｓｓ）法またはＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）法を用いて、上記集積回路を端子に設けることができる。具体的には、異方性導電膜を用いて、上記集積回路を端子に設けることができる。

＜画素１５３＞
図１８は、画素１５３の構成例を示す回路図である。画素１５３（ｉ，ｊ）は、反射素子１０７（ｉ，ｊ）および発光素子１０８（ｉ，ｊ）を駆動する機能を備える。これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、反射素子１０７と、反射素子１０７とは異なる方法を用いて表示をする発光素子１０８と、を駆動することができる。反射素子１０７を用いて表示を行うことで、消費電力を低減することができる。または、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。光を射出する表示素子、発光素子１０８を用いて表示を行うことで、暗い環境下で画像を良好に表示することができる。

画素１５３（ｉ，ｊ）は、信号線ＳＬ１（ｊ）、信号線ＳＬ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭおよび配線ＡＮＯと電気的に接続される。

画素１５３（ｉ，ｊ）は、スイッチＳＷ１、容量素子Ｃ１１、スイッチＳＷ２、トランジスタＴｒ１および容量素子Ｃ１２を含む。

走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線ＳＬ１（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ１に用いることができる。

容量素子Ｃ１１は、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、配線ＣＳＣＯＭと電気的に接続される第２の電極と、を有する。

走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線ＳＬ２（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ２に用いることができる。

トランジスタＴｒ１は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続されるゲート電極と、配線ＡＮＯと電気的に接続される第１の電極と、を有する。

なお、トランジスタＴｒ１は、第１のゲート電極と第２のゲート電極を有していてもよい。第１のゲート電極と第２のゲート電極は、電気的に接続されていてもよい。第１のゲート電極と第２のゲート電極は、半導体膜を間に介して互いに重なる領域を有することが好ましい。

容量素子Ｃ１２は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、トランジスタＴｒ１の第１の電極と電気的に接続される第２の電極と、を有する。

反射素子１０７（ｉ，ｊ）の第１の電極を、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続する。また、反射素子１０７（ｉ，ｊ）の第２の電極を、配線ＶＣＯＭ１と電気的に接続する。これにより、反射素子１０７（ｉ，ｊ）を駆動することができる。

発光素子１０８（ｉ，ｊ）の第１の電極をトランジスタＴｒ１の第２の電極と電気的に接続し、発光素子１０８（ｉ，ｊ）の第２の電極を配線ＶＣＯＭ２と電気的に接続する。これにより、発光素子１０８（ｉ，ｊ）を駆動することができる。

＜ディスプレイ 断面図＞
次に、表示パネル１０１の構成例について、図１９の断面図を用いて説明を行う。

図１９に示す表示パネル１０１は、基板２００と基板３００の間に、絶縁層２２０を有する。また基板２００と絶縁層２２０の間に、発光素子１０８、トランジスタ２７１、トランジスタ２７２、トランジスタ２７３、着色層２４１等を有する。また絶縁層２２０と基板３００の間に、反射素子１０７、着色層３１１等を有する。また基板３００と絶縁層２２０は接着層３０２を介して接着され、基板２００と絶縁層２２０は接着層２０１を介して接着されている。

基板２００として、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、アルミノ珪酸ガラス、強化ガラス、化学強化ガラス、石英またはサファイア等を、用いることができる。

基板２００として、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を用いることができる。

基板２００として、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わせた複合材料を用いることができる。

基板２００として、繊維状または粒子状の金属、ガラスもしくは無機材料等を樹脂フィルムに分散した複合材料を用いることができる。

基板２００として、例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分散した複合材料を用いることができる。

基板３００として、基板２００に用いることが可能な上記材料を用いることができる。

なお、基板２００または基板３００に、電極を形成し、タッチパネル機能を持たせてもよい。

トランジスタ２７３は、反射素子１０７と電気的に接続し、トランジスタ２７２は、発光素子１０８と電気的に接続する。トランジスタ２７２とトランジスタ２７３は、いずれも絶縁層２２０の基板２００側の面上に形成されているため、これらを同一の工程を用いて作製することができる。

基板３００には、着色層３１１、遮光層３１２、絶縁層３１３、及び反射素子１０７の共通電極として機能する導電層３２１、配向膜３８２、絶縁層３１４等が設けられている。絶縁層３１４は、反射素子１０７のセルギャップを保持する機能を有する。

絶縁層２２０の基板２００側には、絶縁層２１１、絶縁層２１２、絶縁層２１３、絶縁層２１４、絶縁層２１５等の絶縁層が設けられている。絶縁層２１１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１２、絶縁層２１３、及び絶縁層２１４は、各トランジスタを覆って設けられている。また絶縁層２１４を覆って絶縁層２１５が設けられている。絶縁層２１４及び絶縁層２１５は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁層２１２、絶縁層２１３、絶縁層２１４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、または２層であってもよい。また平坦化層として機能する絶縁層２１４は、不要であれば設けなくてもよい。

また、トランジスタ２７１、トランジスタ２７２、及びトランジスタ２７３は、一部がゲートとして機能する導電層２２１、一部がソースまたはドレインとして機能する導電層２２２、半導体層２３１を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。

反射素子１０７は反射型の液晶素子である。反射素子１０７は、導電層３２２、液晶３８３、導電層３２１が積層された積層構造を有する。また導電層３２２の基板２００側に接して、可視光を反射する導電層３２３が設けられている。導電層３２３は開口３３０を有する。また導電層３２２及び導電層３２１は可視光を透過する。また液晶３８３と導電層３２２の間に配向膜３８１が設けられ、液晶３８３と導電層３２１の間に配向膜３８２が設けられている。また、基板３００の外側の面には、偏光板３０１を有する。

反射素子１０７において、導電層３２３は可視光を反射する機能を有し、導電層３２１は可視光を透過する機能を有する。基板３００側から入射した光は、偏光板３０１により偏光され、導電層３２１、液晶３８３を透過し、導電層３２３で反射する。そして液晶３８３及び導電層３２１を再度透過して、偏光板３０１に達する。このとき、導電層３２３と導電層３２１の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板３０１を介して射出される光の強度を制御することができる。また光は着色層３１１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。

発光素子１０８は、ボトムエミッション型の発光素子である。発光素子１０８は、絶縁層２２０側から導電層２２５、導電層２８３、及び導電層２８２の順に積層された積層構造を有する。絶縁層２１６が導電層２２５の端部を覆っている。また導電層２８２を覆って導電層２８１が設けられている。導電層２８１は可視光を反射する材料を含み、導電層２２５及び導電層２８２は可視光を透過する材料を含む。発光素子１０８が発する光は、着色層２４１、絶縁層２２０、開口３３０、導電層３２１等を介して、基板３００側に射出される。

ここで、図１９に示すように、開口３３０には可視光を透過する導電層３２２が設けられていることが好ましい。これにより、開口３３０と重なる領域においてもそれ以外の領域と同様に液晶３８３が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。

ここで、基板３００の外側の面に配置する偏光板３０１として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、偏光板の種類に応じて、反射素子１０７に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。

トランジスタ２７２のソースまたはドレインの一方は、導電層２２４を介して発光素子１０８の導電層２２５と電気的に接続されている。

トランジスタ２７３のソースまたはドレインの一方は、接続部２５２を介して導電層３２３と電気的に接続されている。導電層３２３と導電層３２２は接して設けられ、これらは電気的に接続されている。ここで、接続部２５２は、絶縁層２２０に設けられた開口を介して、絶縁層２２０の両面に設けられる導電層同士を接続する部分である。

基板２００と基板３００が重ならない領域には、接続部２５１が設けられている。接続部２５１は、接続層２６０を介してＦＰＣ３５０と電気的に接続されている。接続部２５１の上面は、導電層３２２と同一の導電膜を加工して得られた導電層が露出している。これにより、接続部２５１とＦＰＣ３５０とを接続層２６０を介して電気的に接続することができる。

接着層３０２が設けられる一部の領域には、接続体３０３が設けられている。接続体３０３を介して、導電層３２２と同一の導電膜を加工して得られた導電層と、導電層３２１の一部とが、電気的に接続されている。したがって、基板２００側に接続されたＦＰＣ３５０から入力される信号または電位は、接続体３０３を介して、基板３００側に形成された導電層３２１に供給することができる。

接続体３０３としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体３０３として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体３０３は、図１９に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体３０３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。

接続体３０３は、接着層３０２に覆われるように配置することが好ましい。例えば硬化前の接着層３０２に接続体３０３を分散させておけばよい。

図１９では、ゲートドライバ１５１の例としてトランジスタ２７１が設けられている例を示している。

図１９では、トランジスタ２７１及びトランジスタ２７２の例として、チャネルが形成される半導体層２３１を２つのゲートで挟持する構成が適用されている。一方のゲートは導電層２２１により、他方のゲートは絶縁層２１２を介して半導体層２３１と重なる導電層２２３により構成されている。このような構成とすることで、トランジスタの閾値電圧を制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルを大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。

トランジスタ２７１、トランジスタ２７２およびトランジスタ２７３はＯＳトランジスタであることが好ましい。そのため、半導体層２３１は酸化物半導体または金属酸化物を用いることが好ましい。

なお、ゲートドライバ１５１が有するトランジスタと、画素１５３が有するトランジスタは、同じ構造であってもよい。またゲートドライバ１５１が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、画素１５３が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。

各トランジスタを覆う絶縁層２１２、絶縁層２１３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁層２１２または絶縁層２１３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示パネルを実現できる。

基板３００側において、着色層３１１、遮光層３１２を覆って絶縁層３１３が設けられている。絶縁層３１３は、平坦化層としての機能を有していてもよい。絶縁層３１３により、導電層３２１の表面を概略平坦にできるため、液晶３８３の配向状態を均一にできる。

表示パネル１０１を作製する方法の一例について説明する。例えば剥離層を有する支持基板上に、導電層３２２、導電層３２３、絶縁層２２０を順に形成し、その後、トランジスタ２７２、トランジスタ２７３、発光素子１０８、等を形成した後、接着層２０１を用いて基板２００と支持基板を貼り合せる。その後、剥離層と絶縁層２２０、及び剥離層と導電層３２２のそれぞれの界面で剥離することにより、支持基板及び剥離層を除去する。またこれとは別に、着色層３１１、遮光層３１２、導電層３２１等をあらかじめ形成した基板３００を準備する。そして基板２００または基板３００に液晶３８３を滴下し、接着層３０２により基板２００と基板３００を貼り合せることで、表示パネル１０１を作製することができる。

剥離層としては、絶縁層２２０及び導電層３２２との界面で剥離が生じる材料を適宜選択することができる。特に、剥離層としてタングステンなどの高融点金属材料を含む層と当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層２２０として、窒化シリコンや酸化窒化シリコン、窒化酸化シリコン等を複数積層した層を用いることが好ましい。剥離層に高融点金属材料を用いると、これよりも後に形成する層の形成温度を高めることが可能で、不純物の濃度が低減され、信頼性の高い表示装置を実現できる。

導電層３２２としては、金属酸化物、金属窒化物、または低抵抗化された酸化物半導体等の酸化物または窒化物を用いることが好ましい。酸化物半導体を用いる場合には、水素、ボロン、リン、窒素、及びその他の不純物の濃度、並びに酸素欠損量の少なくとも一が、トランジスタに用いる半導体層に比べて高められた材料を、導電層３２２に用いればよい。

＜表示装置１００の使用例＞
次に、表示装置１００の使用例について、図２０および図２１を用いて説明を行う。

図２０は、表示装置１００を有する情報端末８００の使用例である。図２０は、情報端末８００を用いて文字を学習する例を示している。

情報端末８００の表示領域８７５にイラスト８９１、枠８９２および枠８９３が表示されている。枠８９２には手本となる文字が表示されている。使用者は、スタイラス８９４を使って、枠８９２内に表示されている文字を枠８９３の中に書き込む。情報端末８００には、枠８９２の中の文字と関連したイラスト８９１が表示される。

情報端末８００は、必要に応じて、カメラ、スピーカ、マイクロフォンまたは操作ボタンなどを備えることができる。

表示装置１００を有する情報端末８００は消費電力が小さく、バッテリーを長持ちさせることができる。

図２１は、表示装置１００を自動車の室内に用いた例を示している。

図２１（Ａ）は、自動車の室内におけるフロントガラス周辺を表す図である。図２１（Ａ）では、ダッシュボードに取り付けられた表示装置１００を図示している。

図２１（Ｂ）では、ドア部に設けられた表示装置１００を図示している。

表示装置１００は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。

また、表示装置１００は、例えば、車体に設けられたカメラからの映像を表示部に映し出すことによって、運転席から死角となる場所の視界を確保することができる。

表示装置を車内で用いた場合、日光が直接表示部にあたることが考えられる。透過型の液晶素子や有機ＥＬ素子など表示部が自ら発光する表示装置の場合、日光が表示部にあたることで視認性を低下させてしまう。

本実施の形態に記載の表示装置１００は、日光を検知すると反射素子による表示に切り替えることができる。そのため、表示装置１００は、視認性を落とすことなく、画像を表示し続けることができる。

本実施の形態に記載の表示装置１００は、夜間になると発光素子による表示に切り替えることができる。そのため、運転者は外光が得られない夜間においても、表示装置１００を使用することができる。

以上、本実施の形態に記載の表示装置１００を用いることで、消費電力の小さい表示装置を提供することができる。また、視認性に優れた表示装置を提供することができる。

（実施の形態３）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様で開示されるＯＳトランジスタに用いることができるＣＡＣ−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。

本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（Ｖ_Ｇ）がしきい値電圧（Ｖ_ｔｈ）以上の状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、Ｖ_ＧがＶ_ｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖ_Ｄ）に依存する場合がある。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも低い状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、Ｖ_ＧがＶ_ｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、Ｖ_Ｇに依存する場合がある。従って、トランジスタのオフ電流が１０^−２１Ａ未満である、とは、トランジスタのオフ電流が１０^−２１Ａ未満となるＶ_Ｇの値が存在することを言う場合がある。

また、トランジスタのオフ電流は、Ｖ_Ｄに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖ_Ｄの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶ_Ｄにおけるオフ電流を表す場合がある。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

１０ 半導体装置、１１ ラッチ回路、１２ 記憶回路、１３ 半導体装置、２０ 半導体装置、２０＿Ａ 半導体装置、２０＿Ｂ 半導体装置、２０＿Ｒ 半導体装置、２０＿Ｓ 半導体装置、２１ 半導体装置、２２ 半導体装置、２３ 半導体装置、２４ 半導体装置、２５ 半導体装置、２６ 半導体装置、２７ 半導体装置、１００ 表示装置、１０１ 表示パネル、１０２ ＤＤＩ、１０４ ＤＤＩ、１０６ タッチパネル、１０７ 反射素子、１０８ 発光素子、１０９ 画素アレイ、１１０ ＡＰ、１１１ ＤＲＡＭ、１１２ フラッシュメモリ、１１３ ＳＳＤ、１１４ ＲＦタグ、１１５ テレビチューナー、１１６ センサ、１２１ ＧＰＵ、１２２ ディスプレイ＿ＩＦ、１２３ ディスプレイ＿ＩＦ、１２４ タッチパネル＿ＩＦ、１２５ ＤＲＡＭ＿ＩＦ、１２６ フラッシュメモリ＿ＩＦ、１２７ ＳＳＤ＿ＩＦ、１２８ ネットワーク＿ＩＦ、１２９ ＵＳＢ＿ＩＦ、１３０ アナログ回路、１４０ システムバス、１４１ プロセッサコア、１４２ メモリ、１４４ 電力制御回路、１４５ ＦＰＧＡ、１４６ クロック生成回路、１５１ ゲートドライバ、１５２ ＤＤＩ、１５３ 画素、２００ 基板、２０１ 接着層、２１１ 絶縁層、２１２ 絶縁層、２１３ 絶縁層、２１４ 絶縁層、２１５ 絶縁層、２１６ 絶縁層、２２０ 絶縁層、２２１ 導電層、２２２ 導電層、２２３ 導電層、２２４ 導電層、２２５ 導電層、２３１ 半導体層、２４１ 着色層、２５１ 接続部、２５２ 接続部、２６０ 接続層、２７１ トランジスタ、２７２ トランジスタ、２７３ トランジスタ、２８１ 導電層、２８２ 導電層、２８３ 導電層、３００ 基板、３０１ 偏光板、３０２ 接着層、３０３ 接続体、３１１ 着色層、３１２ 遮光層、３１３ 絶縁層、３１４ 絶縁層、３２１ 導電層、３２２ 導電層、３２３ 導電層、３３０ 開口、３５０ ＦＰＣ、３８１ 配向膜、３８２ 配向膜、３８３ 液晶、５００ ＤＯＳＲＡＭ、５０２ 制御部、５０３ セルアレイ、５０４ センスアンプ回路、５０５ ドライバ、５０６ メインアンプ、５０７ 入出力回路、５０８ 周辺回路、５０９ メモリセル、６００ ＮＯＳＲＡＭ、６０１ 制御部、６０２ ドライバ部、６０３ セルアレイ、６０５ メモリセル、８００ 情報端末、８７５ 表示領域、８９１ イラスト、８９２ 枠、８９３ 枠、８９４ スタイラス

Claims (12)

1. 第１乃至第３端子と、
   ラッチ回路と、
   記憶回路と、を有し、
   前記第１端子および前記第２端子に偽が入力されたとき、前記第３端子は偽を出力し、
   前記第１端子および前記第２端子に真が入力されたとき、前記第３端子は真を出力し、
   前記第１端子または前記第２端子の一方に真が入力され、前記第１端子または前記第２端子の他方に偽が入力されたとき、前記第３端子は、前記第３端子が直前に出力していた真理値を出力し、
   前記記憶回路は、前記ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能な半導体装置。
2. 第１乃至第４トランジスタと、
   ラッチ回路と、
   記憶回路と、を有し、
   前記第１トランジスタはｎチャネル型トランジスタであり、
   前記第２トランジスタはｎチャネル型トランジスタであり、
   前記第３トランジスタはｐチャネル型トランジスタであり、
   前記第４トランジスタはｐチャネル型トランジスタであり、
   前記第１トランジスタのソースまたはドレインの一方は、低電源電圧が与えられ、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第３トランジスタのソースまたはドレインの他方は、前記第４トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第４トランジスタのソースまたはドレインの他方は、高電源電圧が与えられ、
   前記第１トランジスタのゲートは前記第４トランジスタのゲートに電気的に接続され、
   前記第２トランジスタのゲートは前記第３トランジスタのゲートに電気的に接続され、
   前記ラッチ回路は前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記記憶回路は、前記ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能な半導体装置。
3. 請求項１または請求項２において、
   前記記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを含むことを特徴とする半導体装置。
4. 請求項１乃至請求項３の何れか一項に記載の半導体装置を有するバッファ回路。
5. 請求項１乃至請求項３の何れか一項に記載の半導体装置を有するＮＯＴ回路。
6. 第１乃至第４端子と、
   ラッチ回路と、
   記憶回路と、を有し、
   前記第１端子、前記第２端子および前記第３端子に偽が入力されたとき、前記第４端子は偽を出力し、
   前記第１端子、前記第２端子および前記第３端子に真が入力されたとき、前記第４端子は真を出力し、
   前記第１端子、前記第２端子または前記第３端子の少なくとも１つに真が入力され、且つ、前記第１端子、前記第２端子または前記第３端子の少なくとも１つに偽が入力されたとき、前記第４端子は、前記第４端子が直前に出力していた真理値を出力し、
   前記記憶回路は、前記ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能な半導体装置。
7. 第１乃至第６トランジスタと、
   ラッチ回路と、
   記憶回路と、を有し、
   前記第１トランジスタはｎチャネル型トランジスタであり、
   前記第２トランジスタはｎチャネル型トランジスタであり、
   前記第３トランジスタはｎチャネル型トランジスタであり、
   前記第４トランジスタはｐチャネル型トランジスタであり、
   前記第５トランジスタはｐチャネル型トランジスタであり、
   前記第６トランジスタはｐチャネル型トランジスタであり、
   前記第１トランジスタのソースまたはドレインの一方は、低電源電圧が与えられ、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第３トランジスタのソースまたはドレインの他方は、前記第４トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第４トランジスタのソースまたはドレインの他方は、前記第５トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第５トランジスタのソースまたはドレインの他方は、前記第６トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第６トランジスタのソースまたはドレインの他方は、高電源電圧が与えられ、
   前記第１トランジスタのゲートは前記第６トランジスタのゲートに電気的に接続され、
   前記第２トランジスタのゲートは前記第５トランジスタのゲートに電気的に接続され、
   前記第３トランジスタのゲートは前記第４トランジスタのゲートに電気的に接続され、
   前記ラッチ回路は前記第４トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記記憶回路は、前記ラッチ回路が記憶するデータを、電源電圧の供給が停止された状態で記憶することが可能な半導体装置。
8. 請求項６または請求項７において、
   前記記憶回路は、チャネル形成領域に金属酸化物を有するトランジスタを含むことを特徴とする半導体装置。
9. 請求項６乃至請求項８の何れか一項に記載の半導体装置を有するＡＮＤ回路。
10. 請求項６乃至請求項８の何れか一項に記載の半導体装置を有するＮＡＮＤ回路。
11. 請求項６乃至請求項８の何れか一項に記載の半導体装置を有するＯＲ回路。
12. 請求項６乃至請求項８の何れか一項に記載の半導体装置を有するＮＯＲ回路。

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