TW201643723A - 存儲系統及資訊處理系統 - Google Patents

存儲系統及資訊處理系統 Download PDF

Info

Publication number
TW201643723A
TW201643723A TW105105184A TW105105184A TW201643723A TW 201643723 A TW201643723 A TW 201643723A TW 105105184 A TW105105184 A TW 105105184A TW 105105184 A TW105105184 A TW 105105184A TW 201643723 A TW201643723 A TW 201643723A
Authority
TW
Taiwan
Prior art keywords
transistor
metal oxide
memory
oxide layer
layer
Prior art date
Application number
TW105105184A
Other languages
English (en)
Other versions
TWI696071B (zh
Inventor
筒井直昭
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201643723A publication Critical patent/TW201643723A/zh
Application granted granted Critical
Publication of TWI696071B publication Critical patent/TWI696071B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本發明的一個實施方式的目的之一是提供安裝有錯誤檢查和糾正(ECC)電路的存儲系統。該存儲系統包括記憶體、ECC電路及處理器。處理器控制存儲系統整體的工作。記憶體包括使用者資料區域及管理區域。管理區域作為管理表儲存多個塊中的每個塊的訪問資訊。訪問資訊的值是示出訪問次數為0的第一值和示出訪問次數為1以上的第二值中的一個。當塊的訪問資訊為第一值時，對該塊進行錯誤糾正，當塊的訪問資訊為第二值時，不對該塊進行錯誤檢查和糾正。

Description

存儲系統及資訊處理系統
在本申請說明書、圖式以及申請專利範圍(以下，稱為“本說明書等”)中，公開了存儲系統、資訊處理系統、電子組件及電子裝置等半導體裝置、其工作方法以及其製造方法等。例如，本發明的一個實施方式的技術領域係關於一種記憶體裝置、處理裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、輸入裝置、攝像裝置、開關電路(例如，電源開關、佈線開關等)、其工作方法或其製造方法等。
在本說明書等中，半導體裝置是指利用半導體特性的裝置並是指包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子組件。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時其本身是半導體裝置或者有時包括半導體裝置。
作為隨機存取記憶體(RAM)的記憶單元，已知有1T1C(1個電晶體1個電容元件)型、2T型及3T型等的記憶單元。這些記憶單元藉由由寫入電晶體對保持節點進行充放電來儲存資料。
已公開了將由氧化物半導體形成通道形成區域的電晶體(下面，有時稱為“氧化物半導體電晶體”或“OS電晶體”)用於上述記憶單元的寫入電晶體的方法。例如，專利文獻1示出藉由將OS電晶體用作寫入電晶體而可以在不被供應電力的情況下也保持資料的記憶單元。使用OS電晶體的記憶體也可以被用作非揮發性記憶體。
作為非揮發性記憶體，已知有快閃記憶體。快閃記憶體的可改寫次數是有上限的，一般而言，大約是1×105次。快閃記憶體的訪問時的錯誤發生率隨著改寫次數而上升，所以改寫次數對其壽命有很大的影響。為了延長快閃記憶體的壽命，將錯誤檢查和糾正(ECC：Error Check and Correct)電路安裝於快閃記憶體中來修復故障位元(failure bit)的資料的方法被廣泛地採用(例如，參照專利文獻2)。快閃記憶體的1塊的位元數越大，錯誤糾正所需的冗餘位元的數相對地越小，而存儲區域的利用效率增高。一般而言，記憶體以幾十位元至幾萬位元的塊單位被訪問來進行錯誤的檢查及糾正。
[專利文獻1]日本專利申請公開第2011-187950號公報
[專利文獻2]日本專利申請公開第2011-221996號公報
然而，快閃記憶體的1塊的位元數越大，錯誤檢查和糾正所需的時間越長，這導致對快閃記憶體的存取時間也變長。另外，控制快閃記憶體的邏輯電路的規模變大，並且功耗變高。
於是，本發明的一個實施方式的目的之一是提高存取速度或降低功耗。本發明的一個實施方式的目的之一是提供使用OS電晶體的新穎的存儲系統或使用OS電晶體的新穎的存儲系統的工作方法。另外，本發明的一個實施方式的目的之一是提供新穎的半導體裝置或其工作方法。
注意，多個目的的記載不妨礙彼此的目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。上述列舉的目的以外的目的是從說明書、圖式、申請專利範圍等的記載中自然得知的，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種包括記憶體、電路及處理器的存儲系統，其中，記憶體包括使用者資料區域及管理區域，使用者資料區域被分割成多個塊，電路具有對從塊讀出的資料進行錯誤檢查和糾正的功能，管理區域作為管理表儲存多個塊中的每個塊的訪問資訊，訪問資訊的值是示出訪問次數為0的第一值和示出訪問次數為1以上的第二值中的一個，處理器具有決定訪問資訊的值的功能、控制管理區域的寫入及讀出的功能、控制使用者資料區域的寫入及讀出的功能及控制電路的功能，並且，當塊的訪問資訊是第二值時，處理器控制電路以不使電路對從該塊讀出的資料執行 錯誤檢查和糾正。
在上述方式中，當電路執行錯誤檢查和糾正時，處理器也可以控制電路以使該塊的訪問資訊為第二值。或者，當電源開啟時，處理器也可以控制電路以使管理表初始化為第一值。或者，當電源關閉時，在存在訪問資訊為第一值的塊的情況下，處理器可以控制電路以使電路執行從該塊讀出的資料的錯誤檢查和糾正。
在上述方式中，記憶體包括多個記憶單元，記憶單元包括保持節點及能夠控制保持節點的充放電的電晶體，電晶體的通道形成區域可以由金屬氧化物形成。
在本說明書等中，當記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極是用作控制電晶體的導電狀態的控制端子的端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。電位是相對性的。因此，即使記載為“GND”，也並不一定是指0V的。
在本說明書等中，有時為了表示順序而附記“第一”、“第二”、“第三”等序數詞。另外，有時為了避免組件的混淆而附記序數詞。在此情況下，序數詞不限定組件的個數，並且不限定順序。例如，可以將“第一”調換為“第二”或“第三”來說明發明的一個實施方式。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”換稱為“導電膜”。例如，有時可以將“絕緣膜”換稱為“絕緣層”。
在圖式中，為了使結構明確或為了便於說明，有時誇大表示結構的大小、厚度、粗度、長度等。另外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。圖式的記載例如可以包括雜訊或定時偏差等所引起的電壓或電流的偏差等。
另外，本發明的一個實施方式的電路配置及電路結構不侷限於圖式所記載的方塊圖。方塊圖中的由多個電路塊進行的處理可以藉由實際上的半 導體裝置中的一個電路實現。方塊圖中的由一個電路塊進行的處理可以藉由實際上的半導體裝置中的多個電路實現。
另外，組件的位置關係根據描述組件的方向適當地改變。因此，在參照圖式說明本發明的一個實施方式時，為了方便起見，有時使用“上”、“下”等表示位置關係的詞句。因此，組件的位置關係不侷限於本說明書等的記載，根據情況可以適當地換成其他詞句。
根據本發明的一個實施方式，可以提高存取速度。另外，根據本發明的一個實施方式，可以降低功耗。另外，根據本發明的一個實施方式，可以提供使用OS電晶體的新穎的存儲系統或使用OS電晶體的新穎的存儲系統的工作方法、新穎的半導體裝置或新穎的半導體裝置的工作方法等。
注意，多個效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
100‧‧‧存儲系統
101‧‧‧I/F
102‧‧‧處理器
103‧‧‧存儲系統
103‧‧‧工作記憶體
104‧‧‧記憶體
105‧‧‧ECC電路
110‧‧‧主機裝置
120‧‧‧記憶單元陣列
121‧‧‧行驅動器
122‧‧‧列驅動器
125‧‧‧記憶單元
130‧‧‧使用者資料區域
131‧‧‧韌體區域
132‧‧‧ECC管理區域
135‧‧‧ECC管理表
151‧‧‧記憶單元
152‧‧‧記憶單元
153‧‧‧記憶單元
154‧‧‧記憶單元
155‧‧‧記憶單元
156‧‧‧記憶單元
157‧‧‧記憶單元
700‧‧‧單晶矽晶圓
701‧‧‧元件層
702‧‧‧元件層
703‧‧‧元件層
710‧‧‧p型井
711‧‧‧p型雜質區域
712‧‧‧p型雜質區域
713‧‧‧導電體
721‧‧‧導電體
722‧‧‧導電體
723‧‧‧導電體
731‧‧‧導電體
732‧‧‧導電體
741‧‧‧導電體
751‧‧‧導電體
752‧‧‧導電體
753‧‧‧導電體
754‧‧‧導電體
755‧‧‧導電體
756‧‧‧導電體
757‧‧‧導電體
770‧‧‧元件分離層
771‧‧‧井
772‧‧‧活性層
773‧‧‧低濃度雜質區域
774‧‧‧高濃度雜質區域
775‧‧‧導電性區域
776‧‧‧閘極絕緣層
777‧‧‧閘極電極
778‧‧‧側壁絕緣層
779‧‧‧側壁絕緣層
800‧‧‧OS電晶體
801‧‧‧OS電晶體
802‧‧‧OS電晶體
803‧‧‧OS電晶體
804‧‧‧OS電晶體
820‧‧‧基板
821‧‧‧絕緣層
822‧‧‧絕緣層
823‧‧‧絕緣層
824‧‧‧絕緣層
825‧‧‧絕緣層
840‧‧‧半導體區域
841‧‧‧金屬氧化物層
842‧‧‧金屬氧化物層
843‧‧‧金屬氧化物層
850‧‧‧導電層
851‧‧‧導電層
852‧‧‧導電層
853‧‧‧導電層
855‧‧‧導電層
856‧‧‧導電層
1100‧‧‧USB記憶體
1101‧‧‧外殼
1102‧‧‧蓋子
1103‧‧‧USB連接器
1104‧‧‧基板
1105‧‧‧記憶體晶片
1106‧‧‧控制器晶片
1110‧‧‧SD卡
1111‧‧‧外殼
1112‧‧‧連接器
1113‧‧‧基板
1114‧‧‧記憶體晶片
1115‧‧‧控制器晶片
1150‧‧‧SSD
1151‧‧‧外殼
1152‧‧‧連接器
1153‧‧‧基板
1154‧‧‧記憶體晶片
1155‧‧‧記憶體晶片
1156‧‧‧控制器晶片
1500‧‧‧資訊處理系統
1501‧‧‧記憶體系統
1502‧‧‧主機裝置
1510‧‧‧邏輯部
1511‧‧‧處理器
1512‧‧‧記憶體部
1513‧‧‧I/F
1514‧‧‧匯流排
1521‧‧‧顯示裝置
1522‧‧‧輸入裝置
1700‧‧‧可攜式遊戲機
1701‧‧‧外殼
1702‧‧‧外殼
1703‧‧‧顯示部
1704‧‧‧顯示部
1705‧‧‧麥克風
1706‧‧‧揚聲器
1710‧‧‧攝影機
1711‧‧‧外殼
1712‧‧‧外殼
1713‧‧‧顯示部
1714‧‧‧操作按鈕
1715‧‧‧透鏡
1716‧‧‧連接部
1720‧‧‧平板資訊終端
1721‧‧‧外殼
1722‧‧‧顯示部
1723‧‧‧操作按鈕
1724‧‧‧揚聲器
1730‧‧‧資訊終端
1731‧‧‧外殼
1732‧‧‧外殼
1733‧‧‧顯示部
1734‧‧‧顯示部
1735‧‧‧連接部
1736‧‧‧操作按鈕
1740‧‧‧智慧手機
1741‧‧‧外殼
1742‧‧‧操作按鈕
1743‧‧‧麥克風
1744‧‧‧顯示部
1745‧‧‧揚聲器
1746‧‧‧照相機鏡頭
1750‧‧‧筆記本式PC
1751‧‧‧外殼
1752‧‧‧顯示部
1753‧‧‧鍵盤
1754‧‧‧指向裝置
1800‧‧‧資訊終端
1801‧‧‧顯示部
1802‧‧‧外殼
1810‧‧‧資訊終端
1811‧‧‧顯示部
1812‧‧‧顯示部
1813‧‧‧外殼
1820‧‧‧資訊終端
1821‧‧‧顯示部
1822‧‧‧外殼
1823‧‧‧外殼
CS1‧‧‧電容元件
SN1‧‧‧節點
T70‧‧‧電晶體
TR1‧‧‧電晶體
TR2‧‧‧電晶體
TR3‧‧‧電晶體
TW1‧‧‧電晶體
TW2‧‧‧電晶體
TW3‧‧‧電晶體
在圖式中：圖1是示出存儲系統的結構例子的方塊圖；圖2是示出記憶體的結構例子的方塊圖；圖3A至圖3G是示出記憶單元的結構例子的電路圖；圖4是示出記憶單元的工作方法例子的時序圖； 圖5A是示出記憶體的存儲區域的結構例子的方塊圖；圖5B是示出使用者資料區域的結構例子的示意圖；圖5C是示出ECC管理表的結構例子的示意圖；圖6是示出存儲系統的工作例子的流程圖；圖7是示出存儲系統的工作例子的流程圖；圖8是示出存儲系統的工作例子的流程圖；圖9是示出存儲系統的工作例子的流程圖；圖10A和圖10B是示意性地示出存儲系統的工作例子的圖；圖10A示出實施方式1；圖10B示出比較例子；圖11A至圖11E是示出卸除式存放裝置的結構例子的示意圖；圖12是示出資訊處理系統的結構例子的方塊圖；圖13A至圖13F是示出電子裝置的結構例子的示意圖；圖14A至圖14G是示出資訊終端的結構例子的示意圖；圖15A至圖15D是示出電晶體的結構例子的圖；圖15A是俯視圖；圖15B是沿y1-y2線的剖面圖；圖15C是沿x1-x2線的剖面圖；圖15D是沿x3-x4線的剖面圖；圖16A是圖15B的部分放大圖；圖16B是電晶體的能帶圖；圖17A至圖17C是示出電晶體的結構例子的剖面圖；圖18A至圖18C是示出電晶體的結構例子的圖；圖18A是俯視圖；圖18B是沿y5-y6線的剖面圖；圖18C是沿x5-x6線的剖面圖；圖19是示意性地示出記憶單元的裝置結構的電路圖；圖20是示出記憶單元的佈局例子的分解平面圖；圖21是沿圖20的x11-x12線及y11-y12線的剖面圖；圖22是示出記憶單元陣列的裝置結構例子的剖面圖； 圖23A和圖23B是示出電晶體的結構例子的剖面圖。
以下說明本發明的實施方式。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
下面所示的多個實施方式可以適當地組合。另外，在一個實施方式中示出多個結構例子(包括製造方法例子、工作方法例子等)的情況下，可以適當地組合該結構例子，並且可以適當地組合其他實施方式所記載的一個或多個結構例子。
在圖式中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複的說明。
另外，在使用相同的符號時，尤其是在需要對相同的符號進行區別時，有時對符號附加“_1”、“_2”、“〈j〉”、“[i]”等用來識別的符號。例如，當分別區分多個佈線WL時，有時利用地址號碼(行號碼)將第二行的佈線WL記載為佈線WL_2。
在本說明書中，例如，有時將高電源電位VDD簡稱為電位VDD或VDD等。其它組件(例如，信號、電壓、電路、元件、電極及佈線等)也是同樣的。
實施方式1
在本實施方式中，說明適用OS電晶體的存儲系統及其工作方法等。
〈〈存儲系統的結構例子〉〉
圖1是示出存儲系統的結構例子的方塊圖。存儲系統100具有根據主機裝置110的訪問請求進行資料的寫入及資料的讀出的功能。存儲系統100包括介面(I/F)101、處理器102、工作記憶體103、記憶體104及ECC電路105。
I/F101是用來與主機裝置110通信的介面。處理器102控制存儲系統100整體的工作。工作記憶體103是用來暫時儲存處理器102在執行處理時所需的資料的記憶體。例如可以將SRAM、DRAM等記憶體用於工作記憶體103。記憶體104包括使用OS電晶體的記憶單元。ECC電路105是用來進行記憶體104的錯誤檢查和糾正的電路。例如，ECC電路105具有使用BCH符號、Reed-Solomon符號、CRC符號等的錯誤糾正功能。
〈記憶體104的結構〉
圖2是示出記憶體104的結構例子的方塊圖。記憶體104包括記憶單元陣列120、行驅動器121及列驅動器122。記憶單元陣列120包括記憶單 元125、佈線WL及佈線BL。多個記憶單元125被配置為矩陣狀。同一行的記憶單元125與該行的佈線WL電連接，同一列的記憶單元125與該列的佈線BL電連接。
佈線WL可以被用作字線。佈線WL與行驅動器121電連接。行驅動器121將用來使被要求訪問的記憶單元125處於選擇狀態的信號輸出到佈線WL。佈線BL可以被用作位元線。佈線BL與列驅動器122電連接。列驅動器122具有調整(例如，進行預充電)位元線的功能、對被選擇的記憶單元125寫入資料的功能及從該記憶單元125讀出資料的功能。根據記憶單元陣列120的電路結構及其工作方法，對行驅動器121及列驅動器122追加其他功能或去除對工作無用的功能。
〈記憶單元〉
圖3A至圖3G示出記憶單元的電路結構例子。可以將圖3A至圖3G所示的記憶單元151至155適用於記憶單元125，並且寫入電晶體是OS電晶體。OS電晶體的關態電流(off-state current)極小，所以圖3A至圖3G所示的記憶單元被用作非揮發性的記憶體裝置。
這裡的關態電流是指當電晶體處於關閉狀態時流過源極與汲極之間的電流。當電晶體是n通道型時，例如，當臨界電壓為0V至2V左右時，可以將閘極與源極間的電壓為負電壓時流過源極與汲極之間的電流稱為關態電流。另外，關態電流極小是指例如每通道寬度1μm的關態電流為100zA(z：介，10-21)以下。關態電流越小越好，所以該標準化關態電流較佳為10zA/μm以下或1zA/μm以下，更佳為10yA/μm(y：攸，10-24)以下。
氧化物半導體的能帶間隙為3.0eV以上，所以在OS電晶體中，起因於熱激發的洩漏電流小，並且，如上所述，關態電流極小。OS電晶體的通道形成區域較佳為使用包含銦(In)及鋅(Zn)之中的至少一個的氧化物半導體。作為這種氧化物半導體，典型為In-M-Zn氧化物(元素M例如為Al、Ga、Y或Sn)。藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損，能夠使氧化物半導體成為i型(本質半導體)或無限趨近於i型。在此，可以將上述氧化物半導體稱為高度純化的氧化物半導體。藉由適用高純度的氧化物半導體，能夠將以通道寬度標準化的OS電晶體的關態電流降低至幾yA/μm以上且幾zA/μm以下左右。關於OS電晶體及氧化物半導體，將在實施方式4及5中進行說明。
(1T1C)
圖3A的記憶單元151是1T1C型的記憶單元，包括節點SN1、電晶體TW1及電容元件CS1。節點SN1是保持節點。電容元件CS1是用來保持節點SN1的電荷的儲存電容器。電晶體TW1是寫入電晶體(OS電晶體)。電晶體TW1具有控制佈線BL與節點SN1之間的導通狀態的功能。電晶體TW1的閘極與佈線WL電連接。
藉由使電晶體TW1關閉，使節點SN1處於電浮動狀態，而使記憶單元151處於資料保持狀態。因為電晶體TW1是OS電晶體，所以可以抑制來自節點SN1的電荷洩漏，從而可以長時間在記憶單元151中保持資料。
如圖3B、圖3C所示，可以將具有背閘極的電晶體TW2、TW3適用於寫 入電晶體。電晶體TW2、TW3也是OS電晶體。
在圖3B的記憶單元152中，電晶體TW2的背閘極與佈線BGL電連接。可以藉由佈線BGL的電位控制電晶體TW2的臨界電壓。當在電晶體TW2的背閘極與通道形成區域之間作為絕緣層設置電荷存儲層時，也可以在製造記憶單元152時利用佈線BGL進行對電晶體TW2的電荷存儲層注入電荷的製程。在進行該製程的情況下，也可以不控制佈線BGL的電位，而使電晶體TW2的背閘極處於電浮動狀態來使記憶單元152工作。
在圖3C的記憶單元153中，電晶體TW3的背閘極與閘極電連接。電晶體TW3藉由採用上述裝置結構，可以增大通態電流。另外，電晶體TW3的背閘極可以與閘極、源極和汲極中的任一個電連接。
(2T)
圖3D的記憶單元154是2T型的記憶單元，與佈線WWL、RWL、BL、SL電連接。佈線WWL是寫入字線，佈線RWL是讀出字線，信號從行驅動器121被輸入到佈線WWL及佈線RWL。信號從列驅動器122被輸入到佈線SL。
記憶單元154包括節點SN1、電容元件CS1、電晶體TW1及TR1。電晶體TR1是讀出電晶體，控制佈線BL與佈線SL之間的導通狀態。電晶體TW1的閘極與佈線WWL電連接。電容元件CS1與節點SN1及佈線RWL電連接。佈線RWL可以被輸入固定電位，也可以根據記憶單元154的選擇狀態及非選擇狀態控制佈線RWL的電位。
另外，當使用記憶單元154時，如圖3E所示，也可以將位元線(佈線BL)分成寫入用位元線(佈線WBL)與讀出位元線(佈線RBL)。此時，電晶體TW1控制佈線WWL與節點SN1之間的導通狀態，電晶體TR1控制佈線RWL與佈線SL之間的導通狀態。
在記憶單元154中，可以將電晶體TW1替換成電晶體TW2或電晶體TW3。另外，電晶體TR1也可以是n通道型電晶體。
(3T)
圖3F的記憶單元155是3T型的記憶單元，與佈線WWL、RWL、BL、SL、CNL電連接。記憶單元155包括節點SN1、電容元件CS1、電晶體TW1、TR2、TR3。電容元件CS1使節點SN1與佈線CNL之間電容耦合。可以對佈線CNL輸入固定電位，也可以根據記憶單元155的選擇狀態及非選擇狀態控制佈線CNL的電位。電晶體TR2與電晶體TR3在佈線BL與佈線SL之間串聯電連接。電晶體TR2的閘極與節點SN1電連接，電晶體TR3的閘極與佈線RWL電連接。
另外，當使用記憶單元155時，如圖3G所示，也可以將位元線(佈線BL)分成寫入用位元線(佈線WBL)與讀出位元線(佈線RBL)。此時，電晶體TW1控制佈線WWL與節點SN1之間的導通狀態，電晶體TR2及電晶體TR3在佈線RBL與佈線SL之間串聯電連接。
在記憶單元155中，可以將電晶體TW1替換成電晶體TW2或電晶體TW3。另外，電晶體TR2、TR3也可以是p通道型電晶體。
對記憶單元154的電晶體TR1及記憶單元155的電晶體TR2、TR3沒有特別的限制，例如，可以是使用矽晶圓形成的Si電晶體。當電晶體TR1至TR3是n通道型電晶體時，也可以是OS電晶體。
〈記憶單元的工作例子〉
在此，對記憶單元155的驅動方法的例子進行說明。圖4是示出記憶單元155的工作例子的時序圖。在圖4中，佈線WWL、RWL、WBL、RBL、SL、CNL的低(L)位準的電位是VSSM。VSSM可以是接地電位(GND)或0V。佈線WWL的高(H)位準的電位是VDDH，佈線RWL、WBL、RBL、SL、CNL的高(H)位準的電位是VDDM。在此，電晶體TW1的臨界電壓高於電晶體TR2、TR3的臨界電壓，因此，VDDH高於VDDM。
期間P1、P3、P5是待機(Stdby)期間。在期間P1、P3、P5中，佈線RWL、WWL、CNL、RBL、SL是L位準。所有行的記憶單元155都處於非選擇狀態。在此，記憶單元155的記憶容量為1位元。在期間P1中，保持“1”的節點SN1是H位準，保持“0”的節點SN1是L位準。
〈寫入工作〉
期間P2是寫入期間。使選擇行的佈線WWL為H位準，來使電晶體TW1開啟。當對記憶單元155寫入“1”時，佈線WBL為H位準，當寫入“0”時，佈線WBL為L位準。在所選擇的記憶單元155中，節點SN1的電位根據佈線WBL的電位成為VDDM或VSSM。
接著，使佈線WWL為L位準，來使電晶體TW1關閉。節點SN1成為電浮動狀態，記憶單元155成為保持狀態。注意，由於佈線WWL與節點SN1電容耦合，所以藉由使電晶體TW1處於關閉狀態，節點SN1的電位稍微降低。藉由使佈線WBL為L位準，來結束寫入工作。藉由在使節點SN1處於浮動狀態之後使佈線WBL為L位準，可以抑制節點SN1的電位的變動。
〈讀出工作〉
期間P4是讀出期間。首先，將佈線RBL預充電，使其為H位準。接著，使非選擇行的佈線RWL保持L位準，並使選擇行的佈線RWL為H位準。所選擇的記憶單元155中的電晶體TR3導通。當節點SN1保持“0”時，電晶體TR2關閉，所以佈線RBL保持H位準。當節點SN1保持“1”時，電晶體TR2導通，所以佈線RBL的電位降低。使佈線RWL為L位準並使電晶體TR3關閉，來結束讀出工作。列驅動器122根據期間P4的佈線RBL的電位決定從記憶單元155讀出的資料是“0”還是“1”。
〈〈記憶體104的存儲區域〉〉
參照圖5A至圖5C，說明記憶體104的存儲區域的結構。圖5A示出記憶體104的存儲區域的結構例子。記憶體104包括使用者資料區域130、韌體區域131、ECC管理區域132。
使用者資料區域130是主機裝置110能夠訪問的資料區域。使用者資料區域130藉由主機裝置110的寫入訪問被寫入資料。使用者資料區域130所儲存的資料藉由主機裝置110的讀出訪問被讀出。
圖5B示意性地示出使用者資料區域130的結構。使用者資料區域130被分割為多個被稱為塊(block)的基本單位。主機裝置110以塊單位訪問使用者資料區域130。在此，將使用者資料區域130的塊稱為「塊UB」。例如，圖5B所示的使用者資料區域130由多個塊UB(UB[1]-UB[K]，K是2以上的整數)構成。一個塊UB的長度可以是幾十位元至幾千位元。
韌體區域131是用來保存韌體的存儲區域。韌體是定義藉由處理器102控制存儲系統100的方法的程式。為了處理主機裝置110的訪問請求，處理器102根據儲存在韌體區域131中的韌體控制存儲系統100整體的工作。
ECC管理區域132被用作ECC管理表135(圖5C)。ECC管理表135儲存有關於塊UB[1]-UB[K]的訪問歷史的資料。換言之，在ECC管理表135中，用來判斷是否需要錯誤檢查和糾正的資料以與塊UB[1]-UB[K]相關聯的方式被儲存。
圖5C示出ECC管理表135的一個例子。在ECC管理表135中按每塊UB儲存1位元的資料。“0”表示電源開啟後的訪問次數為0且需要進行錯誤檢查和糾正。“1”表示電源開啟後的訪問次數為1以上且不需要進行錯誤檢查和糾正。
注意，在ECC管理表135中，按每塊UB配置1位元的塊，也可以配置2位元以上的塊。ECC管理表135的位元長越小，越可以增大使用者資料區域130，所以是較佳的。
記憶單元125因為藉由保持節點的充放電來儲存資料，所以原則上不劣化。因此，記憶體104比快閃記憶體不容易產生起因於劣化的錯誤。另外，由於作為寫入電晶體使用OS電晶體，因此記憶單元125的對軟錯誤的耐性高。由此，存儲系統100使每進行讀出訪問時都糾正錯誤的必要性降低。另一方面，即使是在記憶體104中，也有因元件的電特性的偏差等的影響而保持時間變長，由此導致錯誤發生率變高的可能性。因此，錯誤糾正對於記憶體104的保持特性及可靠性的提高是非常有效的。
於是，在本實施方式中，藉由以可利用ECC管理表135決定是否使用ECC電路105糾正錯誤的方式構成存儲系統100，可以同時確保可靠性及執行速度，或者同時確保可靠性及電力削減。下面，藉由示出存儲系統100的工作例子來對此進行說明。
〈〈存儲系統的工作例子〉〉
參照圖6至圖10B說明存儲系統100的工作例子。各流程圖所示的工作由儲存在韌體區域131中的韌體定義。以在處理器102執行韌體後執行所定義的處理的方式使存儲系統100的各電路工作。
〈電源開啟〉
圖6是示出將電源開啟時的存儲系統100的工作例子的流程圖。當電源開啟時，處理器102訪問記憶體104，將ECC管理表135的所有位元都初始化為“0”(步驟S11)。
〈寫入訪問〉
圖7是示出對於主機裝置110的寫入訪問的存儲系統100的工作例子的流程圖。在此，將從主機裝置110發送的寫入資料稱為資料WDA。當有寫入請求時，處理器102使ECC電路105計算資料WDA的冗餘位元(步驟S21)。接著，處理器102控制記憶體104以使其更新使用者資料區域130及ECC管理表135。對使用者資料區域130寫入資料WDA及在步驟S21中得到的冗餘位元(步驟S22)。使對應於在步驟S22中寫入資料的塊UB的ECC管理表135的位元數為“1”(步驟S23)。最後，處理器102藉由I/F101將寫入完成信號發送到主機裝置110(步驟S24)。
〈讀出訪問〉
圖8是示出對於主機裝置110的讀出訪問的存儲系統100的工作例子的流程圖。主機裝置110將讀出請求信號及地址發送到I/F101。在接收讀出請求信號時，處理器102控制記憶體104，以從由主機裝置110發送的地址所指定的塊UB[r]讀出資料(步驟S31)，並從ECC管理表135讀出對應於塊UB[r]的位元(步驟S32)。注意，r是1以上且K以下的整數。
接著，判斷在步驟S32中讀出的位元的值是“0”還是“1”(步驟S33)。當位元的值是“1”時，將在步驟S32中讀出的資料藉由I/F101發送到主機裝置110(步驟S37)，以結束工作。
當位元的值不是“1”時，利用ECC電路105對讀出的資料進行錯誤檢查和糾正(步驟S34)。接著，處理器102控制記憶體104，並更新使用者資料區域130及ECC管理表135。將在步驟S34中進行了錯誤糾正的資料寫回塊UB[r](步驟S35)。使對應於塊UB[r]的ECC管理表135的位元成為“1” (步驟S36)。最後，將進行了錯誤糾正的資料發送到主機裝置110(步驟S37)，以結束工作。
也就是說，在第二次以後的對塊UB[r]的讀出訪問中，省略用於錯誤檢查和糾正的一系列的處理(步驟S34至S36)。
在步驟S34中，當沒有在讀出資料中檢測出錯誤時，在步驟S35中將讀出的資料寫回塊UB[r]中。也就是說，藉由執行步驟S35及S36，被訪問的塊UB[r]被更新，而資料保持的可靠性得到強化。
由於記憶體104不容易因劣化而發生錯誤，因此當在步驟S34中沒有檢測出錯誤時，也可以不執行步驟S35而執行步驟S36。這實現存取時間及功耗的削減。因此，也可以在存儲系統100處於省電模式時或使用電池驅動存儲系統100時以這種方式使存儲系統100工作。
圖10A示意性地示出對於讀出訪問的存儲系統100的工作例子，作為比較例子，圖10B示意性地示出快閃記憶體的工作例子。圖10A及圖10B示意性地示出對於塊UB[1]-UB[5]的讀出訪問的存儲系統100及快閃記憶體的工作。
在快閃記憶體中，塊UB[1]-UB[5]每被讀出訪問都進行錯誤檢查和糾正(ECC)(圖10B)。與此相反，在存儲系統100中，對於向塊UB[1]-UB[5]的第一次讀出訪問進行ECC，而第二次以後的讀出訪問不進行ECC(圖10A)。如圖10A及圖10B所示，根據本實施方式可以實現存儲系統的存取速度的 提高及功耗的降低。
〈電源關閉〉
圖9是示出將存儲系統100的電源關閉時的處理器102的工作例子的流程圖。在存儲系統100中，在將電源關閉之前，利用ECC管理表135查找1次都沒有被訪問的使用者資料區域130的塊UB，對找到的塊UB利用ECC電路105進行錯誤檢查和糾正。由此，存儲系統100的資料保持的可靠性得到強化。
在將電源關閉之前，處理器102對ECC管理表135進行搜索以查找位元的值為“0”的塊UB[x](步驟S41、S42)。當找不到符合條件的塊UB[x]時，結束工作。然後，存儲系統100的電源關閉。注意，x是1以上且K以下的整數。
當找到符合條件的塊UB[x]時，執行與讀出訪問時的錯誤檢查和糾正處理(圖8的步驟S34至S36)同樣的處理。也就是說，從塊UB[x]讀出資料(步驟S43)，並對讀出的資料進行錯誤檢查和糾正(步驟S44)。將進行了錯誤糾正的資料寫回塊UB[x](步驟S45)。使對應於塊UB[x]的ECC管理表135的位元為“1”(步驟S46)。直到ECC管理表135的所有位元都成為“1”為止，反復執行步驟S42至S46。
另外，在存儲系統100中，構成ECC管理區域132的各記憶單元125具有構成使用者資料區域130的記憶單元125的漏電監測器電路的功能。例如，當作為ECC管理表135的塊UB[1]的位元寫入“1”後經過的時間較長 時，存儲電荷從構成該位元的記憶單元125洩漏，而有時位元的值成為“0”。這表示保持在塊UB[1]中的資料有可能發生了錯誤。此時，若對塊UB[1]有讀出訪問，因為ECC管理表135的對應的位元的值為“0”，所以對塊UB[1]的資料執行錯誤檢查和糾正，而確保讀出資料的可靠性。
例如，也可以以構成ECC管理區域132的記憶單元125的從電容元件CS1洩漏的電荷量比構成使用者資料區域130的記憶單元125的從電容元件CS1洩漏的電荷量多的方式改變前者和後者的記憶單元125的元件結構。由此，可以在失去儲存在使用者資料區域130的資料之前確實地進行錯誤檢查和糾正，所以資料保持的可靠性得到強化。
如上所述，根據本實施方式，可以使錯誤糾正的定時及頻率最佳化，從而可以在確保資料保持的可靠性的同時實現存取速度的提高及功耗的降低。
實施方式2
在本實施方式中，說明存儲系統100的應用例子。存儲系統100例如可以適用於各種電子裝置(例如，資訊終端、智慧手機、電子書閱讀器終端、數位相機(也包括攝影機)、錄影再現裝置、導航系統等)的記憶體裝置。或者，存儲系統100適用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖11A至圖11E示意性地示出卸除式存放裝置的幾個結構例子。
圖11A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。基板1104中設置有構成存儲系統100的電路。例如，基板1104中安裝有記憶體晶片1105、控制器晶片1106。記憶體晶片1105中安裝有記憶體104。控制器晶片1106中安裝有處理器102、工作記憶體103、ECC電路105等。USB連接器1103相當於I/E101。
圖11B是SD卡的外觀的示意圖，圖11C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。連接器1112相當於I/F101。基板1113被容納在外殼1111中。基板1113中設置有構成存儲系統100的電路。例如，基板1113中安裝有記憶體晶片1114、控制器晶片1115。記憶體晶片1114中安裝有記憶體104。控制器晶片1115中安裝有處理器102、工作記憶體103、ECC電路105等。
藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。另外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置110與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。
圖11D是SSD的外觀的示意圖，圖11E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。連接器1152相當於I/F101。基板1153被容納在外殼1151中。基板1153中設置有構成存儲系統100的電路。例如，基板1153中安裝有記憶體晶片1154、記憶體晶片1155、控制器晶片1156。記憶體晶片1154中安裝有記憶體104。藉由在基 板1153的背面一側也設置記憶體晶片1155，可以增大SSD1150的容量。記憶體晶片1155中安裝有工作記憶體103。例如，可以將DRAM晶片用於記憶體晶片1155。控制器晶片1156中安裝有處理器102、ECC電路105等。控制器晶片1156中也可以設置用作工作記憶體103的記憶體。
實施方式3
在本實施方式中，對組合有主機裝置110與存儲系統100的資訊處理系統進行說明。
圖12是示出資訊處理系統的結構例子的方塊圖。資訊處理系統1500包括存儲系統1501及主機裝置1502。
存儲系統1501可以適用實施方式1的存儲系統100。存儲系統1501例如被用作主機裝置1502的記憶體裝置，儲存程式、影像資料、音響資料等各種資料。
主機裝置1502包括邏輯部1510、顯示裝置1521及輸入裝置1522。
邏輯部1510具有控制主機裝置1502整體的功能。邏輯部1510包括處理器1511、記憶部1512、I/F1513及匯流排1514。處理器1511、記憶部1512及I/F1513藉由匯流排1514相互連接。處理器1511被用作算術裝置及控制裝置，並根據韌體等程式控制主機裝置1502內的各種裝置的所有工作。處理器1511可以使用CPU或微處理器(MPU)等。記憶部1512儲存藉 由處理器1511執行的程式或藉由處理器1511處理的資料等。
邏輯部1510藉由I/F1513與顯示裝置1521、輸入裝置1522及存儲系統1501通信。例如，來自輸入裝置1522的輸入信號經過I/F1513及匯流排1514被傳送到邏輯部1510。
顯示裝置1521被用作輸出裝置，構成資訊處理系統1500的顯示部。另外，主機裝置1502除了顯示裝置1521以外，還可以包括揚聲器、印表機等其他輸出裝置。或者，主機裝置1502也可以不包括顯示裝置1521。
輸入裝置1522是用來對邏輯部1510輸入資料的裝置。使用者可以藉由操作輸入裝置1522操作資訊處理系統1500。可以將各種人機介面用於輸入裝置1522，並將多個輸入裝置1522設置在資訊處理系統1500中。
作為輸入裝置1522，有觸控感測器、鍵盤、滑鼠、操作按鈕、麥克風(音訊輸入裝置)、照相機(攝像系統)等。可以將檢測音訊、視線、手勢等的裝置安裝到主機裝置1502中，使用這些裝置操作資訊處理系統1500。例如，當作為輸入裝置1522設置觸控感測器時，也可以將該觸控感測器安裝到顯示裝置1521中。
在資訊處理系統1500中，存儲系統1501及主機裝置1502可以被設置在一個外殼中或可以由藉由有線或無線連接的多個裝置構成。例如，作為前者的例子，有筆記本式PC(PC：個人電腦)、平板資訊終端、電子書閱讀器終端、智慧手機、行動電話、音訊終端、錄影再現裝置等。作為後者的 例子，有包括桌上型PC、鍵盤、滑鼠及顯示器的套件。另外，有包括錄影再現裝置、音響設備(揚聲器、擴音器等)及電視機的AV(視聽)系統；以及包括監控攝影機、顯示裝置及錄影用記憶體裝置的監控系統等。
圖13A至圖13F作為資訊處理系統1500的具體例子示意性地示出幾個電子裝置。圖13A至圖13F所示的資訊處理系統的外殼中安裝有存儲系統1501。
圖13A所示的可攜式遊戲機1700包括外殼1701、外殼1702、顯示部1703、顯示部1704、麥克風1705、揚聲器1706及操作按鈕1707等。
圖13B所示的攝影機1710包括外殼1711、外殼1712、顯示部1713、操作按鈕1714、透鏡1715及連接部1716等。操作按鈕1714及透鏡1715設置在外殼1711中，顯示部1713設置在外殼1712中。並且，外殼1711與外殼1712藉由連接部1716連接，外殼1711與外殼1712之間的角度可以藉由連接部1716改變。顯示部1713中的影像的切換也可以根據連接部1716的外殼1711與外殼1712之間的角度進行。
圖13C所示的平板資訊終端1720包括安裝於外殼1721中的顯示部1722、操作按鈕1723及揚聲器1724。
圖13D所示的資訊終端1730包括外殼1731、外殼1732、顯示部1733、顯示部1734、連接部1735及操作按鈕1736等。資訊終端1730可以被對折。
圖13E所示的智慧手機1740包括外殼1741、操作按鈕1742、麥克風1743、顯示部1744、揚聲器1745及照相機鏡頭1746等。外殼1741中安裝有攝像裝置。由於在與顯示部1744同一面上包括照相機鏡頭1746，所以可以進行視頻通話。例如，作為顯示部1744使用具備觸控感測器功能的液晶顯示裝置。
圖13F所示的筆記本式PC1750包括外殼1751、顯示部1752、鍵盤1753及指向裝置1754等。
在資訊處理系統1500中，藉由將撓性基板(例如，樹脂薄膜)用於構成顯示裝置1521的顯示面板的基板，可以將顯示裝置1521彎折。由此，可以以折疊的狀態或彎曲的狀態使用資訊處理系統1500。作為資訊處理系統1500的具體例子，圖14A至圖14G示意性地示出幾個資訊終端。
圖14A至圖14C所示的資訊終端1800包括顯示部1801及支撐顯示部1801的外殼1802。顯示部1801以彎曲的狀態被外殼1802支撐，以可以在資訊終端1800的側面及頂面顯示資訊。顯示部1801中安裝有觸控感測器，被用作輸入/輸出裝置。可以根據使用者所觸摸的顯示部1801的區域改變資訊終端1800的操作。例如，可以藉由對資訊終端1800的側面、頂面及前表面的觸摸操作使資訊終端1800執行不同的處理。
圖14D及圖14E所示的資訊終端1810包括顯示部1811、顯示部1812、帶狀的外殼1813。外殼1813支撐顯示部1811、1812。外殼1813具有撓性，所以使用者可以以戴在手臂等上的狀態使用資訊終端1810。
圖14F及圖14G所示的資訊終端1820包括顯示部1821、外殼1822及外殼1823。顯示部1801及外殼1822具有撓性。因此，資訊終端1820可以在外殼1822處被對折。
實施方式4
在本實施方式中，說明OS電晶體及包括OS電晶體的半導體裝置。
《OS電晶體的結構例子1》
圖15A至15D示出OS電晶體的結構的一個例子。圖15A是示出OS電晶體的結構的一個實例的俯視圖。圖15B為y1-y2之間的剖面圖，圖15C為x1-x2之間的剖面圖，圖15D為x3-x4之間的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。注意，為了明確地示出裝置結構，在圖15A中省略部分組件。
OS電晶體800形成在絕緣表面上。在此，OS電晶體800形成在絕緣層821上。絕緣層821形成在基板820表面。絕緣層821具有用作OS電晶體800的基底層的功能。OS電晶體800被絕緣層825覆蓋。注意，也可以將絕緣層821及825視為OS電晶體800的組件。OS電晶體800包括絕緣層822、絕緣層823、絕緣層824、絕緣層825、金屬氧化物層841至843、導電層850、導電層851、導電層852及導電層853。通道主要形成在金屬氧化物層841至843中的金屬氧化物層842中。在此，為了方便起見，將金屬氧化物層841至843總稱為半導體區域840。
導電層850被用作閘極電極，且導電層853被用作背閘極電極。導電層851及導電層852被用作源極電極或者汲極電極。絕緣層821具有使基板820和導電層853電分離的功能。絕緣層824構成閘極絕緣層，且絕緣層823構成背後通道一側的閘極絕緣層。
注意，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書等中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實 效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有立體的結構的微型電晶體中，有時形成在半導體的側面上的通道區的比例大。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
尤其是，在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假定已知半導體區域的形狀。因此，當半導體區域的準確形狀不清楚時，難以準確地測量實效的通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體區域和閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示為“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時得到與使用實效的通道寬度進行計算時不同的值。
如圖15B和圖15C所示，半導體區域840包括依次層疊金屬氧化物層 841、金屬氧化物層842和金屬氧化物層843的部分。絕緣層824包括覆蓋該疊層部的區域。導電層850隔著絕緣層823與該疊層部重疊。導電層851及導電層852設置在由金屬氧化物層841及金屬氧化物層843構成的疊層上，並都與該疊層的頂面及通道長度方向上的側面接觸。金屬氧化物層841、金屬氧化物層842及導電層851、導電層852的疊層藉由使用同一遮罩的蝕刻製程形成。
金屬氧化物層843以覆蓋金屬氧化物層841、金屬氧化物層842及導電層851、導電層852的方式設置。絕緣層824覆蓋金屬氧化物層843。在此，使用同一遮罩對金屬氧化物層843及絕緣層824進行蝕刻。
以隔著絕緣層824在通道寬度方向上圍繞金屬氧化物層841至843的疊層部的方式形成有導電層850(參照圖15C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體800中，閘極電場是指由施加到導電層850(閘極電極層)的電壓所形成的電場。由於閘極電場能夠電圍繞金屬氧化物層841至843的整個疊層部，所以有時通道形成在金屬氧化物層842整體(塊內)。因此，可以提高OS電晶體800的通態電流。
在本說明書等中，其半導體區域被閘極電極層的電場包圍的電晶體結構稱為“surrounded channel(s-channel：圍繞通道)結構”。藉由採用s-channel結構，可以提高OS電晶體800的高頻特性。明確而言，可以提高截止頻率。因為s-channel結構能夠得到較高的通態電流，所以可以說s-channel結構適合用於LSI(Large Scale Integration：大型積體電路) 等需要微型電晶體的半導體裝置，並且適合用於工作頻率高的電晶體。包括該電晶體的半導體裝置可以在高頻下工作。
藉由實現OS電晶體的微型化，可以提供集成度高或小型的半導體裝置。例如，OS電晶體包括其通道長度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，再更進一步較佳為10nm以上且小於30nm的區域。例如，OS電晶體包括其通道寬度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，再更進一步較佳為10nm以上且小於30nm的區域。
〈導電層〉
導電層850至853較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)等的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
OS電晶體801的導電層851及導電層852使用用來形成金屬氧化物層841及金屬氧化物層842的疊層的硬遮罩形成。因此，導電層851及導電層842不包括與金屬氧化物層841及金屬氧化物層842的側面接觸的區域。例 如，藉由如下製程可以形成金屬氧化物層841、金屬氧化物層842、導電層851、導電層852。形成構成金屬氧化物層841、金屬氧化物層842的兩層的氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成金屬氧化物層841和金屬氧化物層842的疊層。接著，藉由對硬遮罩進行蝕刻，來形成導電層851及導電層852。
〈金屬氧化物層〉
金屬氧化物層842例如是包含銦(In)的氧化物半導體。例如，在金屬氧化物層842包含銦時，其載子移動率(電子移動率)得到提高。此外，金屬氧化物層842較佳為包含元素M。元素M較佳是鋁(Al)、鎵(Ga)、釔(Y)或錫(Sn)等。作為可用作元素M的其他元素，有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)等。注意，作為元素M，有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，金屬氧化物層842較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。
注意，金屬氧化物層842不侷限於包含銦的氧化物半導體。金屬氧化物層842也可以是不包含銦但包含鋅、鎵及錫中的至少一個的氧化物半導體(例如，鋅錫氧化物或鎵錫氧化物等)等。作為金屬氧化物層842例如使用能隙大的氧化物。金屬氧化物層842的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。 半導體區域840較佳為使用實施方式5所述的CAAC-OS形成。在半導體區域840中，至少金屬氧化物層842使用CAAC-OS形成。
注意，當利用濺射法形成構成半導體區域840的氧化物半導體時，藉由將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定為200℃以上且420℃以下，可以形成CAAC-OS。
例如，金屬氧化物層841及金屬氧化物層843是包含一種以上或兩種以上的構成金屬氧化物層842的除了氧之外的元素的氧化物。因為金屬氧化物層841及金屬氧化物層843包含一種以上或兩種以上的構成金屬氧化物層842的除了氧之外的元素，所以不容易在金屬氧化物層841與金屬氧化物層842的介面以及金屬氧化物層842與金屬氧化物層843的介面處形成介面能階。
另外，在金屬氧化物層841是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。當利用濺射法形成金屬氧化物層841時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：3：2。
此外，在金屬氧化物層842是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%且M低於75atomic%，更佳的是：In高於34atomic%且M低於66atomic%。當利用濺射法形成金屬氧化物層842時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為 In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。尤其是，當使用原子數比為In：Ga：Zn=4：2：4.1的濺射靶材時，所形成的金屬氧化物層842的原子數比有時接近於In：Ga：Zn=4：2：3。
另外，在金屬氧化物層843是In-M-Zn氧化物的情況下，當In與M的總和為100atomic%時，較佳的是In低於50atomic%且M高於50atomic%，更佳的是In低於25atomic%且M高於75atomic%。
另外，金屬氧化物層843也可以使用與金屬氧化物層841相同種類的氧化物。注意，金屬氧化物層841和金屬氧化物層843中的一者或兩者有時也可以不包含銦。例如，金屬氧化物層841和金屬氧化物層中的至少一個也可以為氧化鎵。
金屬氧化物層841、843也可以是氧化物半導體層。金屬氧化物層841、843較佳是導電率小於金屬氧化物層842的氧化物半導體，也可以是絕緣體。當金屬氧化物層841、843的導電率小於金屬氧化物層842時，在半導體區域840中，汲極電流主要流過金屬氧化物層842，而幾乎不流過金屬氧化物層841、843。也就是說，金屬氧化物層841可以使通道形成區域與絕緣層823分開，金屬氧化物層843可以使通道形成區域與絕緣層824分開。也就是說，在半導體區域840中，通道形成在金屬氧化物層842中，並且可以形成埋入通道。
(能帶結構)
參照圖16A和圖16B對由金屬氧化物層841、金屬氧化物層842及金屬氧化物層843的疊層構成的半導體區域840的功能及效果進行說明。圖16A是圖15B的部分放大圖，是OS電晶體800的活性層(通道部分)的放大圖。圖16B示出OS電晶體800的通道形成區域的能帶結構，示出圖16A中的點劃線z1-z2之間的部分的能帶結構。
在圖16B中，Ec823、Ec841、Ec842、Ec843、Ec824分別示出絕緣層823、金屬氧化物層841、金屬氧化物層842、金屬氧化物層843、絕緣層824的導帶底能量。
這裡，真空能階和導帶底之間的能量差(也稱為“電子親和力”)是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置測定。
絕緣層823及絕緣層824是絕緣體，所以Ec823及Ec824比Ec841、Ec842及Ec843更接近於真空能階(電子親和力小)。
作為金屬氧化物層842，使用其電子親和力大於金屬氧化物層841及金屬氧化物層843的氧化物。例如，作為金屬氧化物層842，使用其電子親和力比金屬氧化物層841及金屬氧化物層843大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階與導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小且氧阻擋性高。因此，金屬氧化物層843較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。此時，若施加閘極電壓，通道則形成在金屬氧化物層841、金屬氧化物層842和金屬氧化物層843中的電子親和力最大的金屬氧化物層842中。
在此，有時在金屬氧化物層841與金屬氧化物層842之間具有金屬氧化物層841和金屬氧化物層842的混合區域。另外，有時在金屬氧化物層842與金屬氧化物層843之間具有金屬氧化物層842和金屬氧化物層843的混合區域。混合區域的介面態密度較低。因此，在金屬氧化物層841、金屬氧化物層842和金屬氧化物層843的疊層體的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。
此時，電子不在金屬氧化物層841及金屬氧化物層843中而主要在金屬氧化物層842中移動。如上所述，藉由降低金屬氧化物層841與金屬氧化物層842的介面處的介面態密度、金屬氧化物層842與金屬氧化物層843的介面處的介面態密度，在金屬氧化物層842中電子移動受到妨礙的情況減少，從而可以提高OS電晶體800的通態電流。
在圖16B的半導體區域840中，金屬氧化物層842形成井(well)，通道形成在金屬氧化物層842中。注意，由於半導體區域840的導帶底能量連續地變化，因此也可以將該井稱為U型井(U Shape Well)，並可以將這種能帶結構的通道稱為埋入通道。
越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的因素的情況下，假定電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。或者，例如，在形成有通道的區域中的缺陷能階密度高的情況下也會發生電子移動的妨礙。
為了提高OS電晶體800的通態電流，例如，使金屬氧化物層842的頂面或底面(被形成面，在此為金屬氧化物層841的頂面)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，使其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。使其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm，即可。RMS粗糙度、Ra以及P-V可以藉由使用掃描探針顯微鏡測定。
例如，在金屬氧化物層842具有氧缺陷(也記為“V0”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“V0H”。由於V0H使電子散射，所以會成為降低OS電晶體800的通態電流的原因。另外，氧進入氧缺陷位點的情況比氫進入氧缺陷位點的情況更加穩定。因此，藉由降低金屬氧化物層842中的氧缺陷，有時能夠提高OS電晶體800的通態電流。
例如，在金屬氧化物層842的某個深度或某個區域中，使利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。
為了減少金屬氧化物層842的氧缺陷，例如採用將包含於絕緣層823中的過量氧經過金屬氧化物層841移動到金屬氧化物層842的方法等。此時，金屬氧化物層841較佳為具有氧透過性的層(使氧透過的層)。例如，藉由在形成絕緣層825之後進行150℃以上且低於600℃的熱處理，將包含於與半導體區域840接觸的絕緣層(例如絕緣層823)中的氧擴散且移動到金屬氧化物層842，而可以用氧填補金屬氧化物層842中的氧缺陷。由於減少金屬氧化物層842的局部能階密度，因此能夠製造具有優異的電特性的OS電晶體800。此外，還可以製造因時間經過或應力測試而產生的電特性的變動小的可靠性高的OS電晶體800。可以將此時的熱處理的溫度設定為250℃以上且500℃以下，較佳為設定為300℃以上且450℃以下。
當OS電晶體800具有s-channel結構時，在整個金屬氧化物層842中形成有通道。因此，金屬氧化物層842的厚度越大，通道區越大。亦即，金屬氧化物層842越厚，越能夠提高OS電晶體800的通態電流。
此外，為了提高OS電晶體800的通態電流，金屬氧化物層843的厚度越小越好。例如，金屬氧化物層843可以具有厚度低於10nm，較佳為5nm 以下，更佳為3nm以下的區域。另一方面，金屬氧化物層843具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的金屬氧化物層842中的功能。因此，金屬氧化物層843較佳為具有一定程度的厚度。例如，金屬氧化物層843可以具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域。另外，為了抑制從絕緣層823及絕緣層824等釋放的氧向外擴散，金屬氧化物層843較佳為具有阻擋氧的性質。
此外，為了提高OS電晶體800的可靠性，較佳的是，金屬氧化物層841較厚且金屬氧化物層843較薄。例如，金屬氧化物層841可以具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域。藉由將金屬氧化物層841形成得厚，可以拉開從相鄰的絕緣體與金屬氧化物層841的介面到形成有通道的金屬氧化物層842的距離。注意，為了防止半導體裝置的生產率下降，金屬氧化物層841具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域。
為了對OS電晶體800賦予穩定的電特性，藉由降低半導體區域840中的雜質濃度，來使金屬氧化物層842成為本質或實質上本質是有效的。注意，在本說明書等中，在氧化物半導體是實質上本質的情況下，氧化物半導體的載子密度低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3。或者，實質上本質或本質的氧化物半導體的載子密度可以為1×10-9/cm3以上。
對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽 引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低金屬氧化物層841、金屬氧化物層842及金屬氧化物層843中或各介面的雜質濃度。
例如，在金屬氧化物層842與金屬氧化物層841之間設置有矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3的區域。矽濃度較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3。另外，在金屬氧化物層842與金屬氧化物層843之間設置有矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3的區域。矽濃度較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3。矽濃度例如可以利用SIMS測定出。
另外，為了降低金屬氧化物層842的氫濃度，較佳為降低金屬氧化物層841及金屬氧化物層843的氫濃度。金屬氧化物層841及金屬氧化物層843包括氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下的區域。氫濃度較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。氫濃度例如可以利用SIMS測定出。
為了降低金屬氧化物層842的氮濃度，較佳為降低金屬氧化物層841及金屬氧化物層843的氮濃度。金屬氧化物層841及金屬氧化物層843包括氮濃度為1×1016atoms/cm3以上且低於5×1019atoms/cm3的區域。氮濃度較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，較佳為1×1016atoms/cm3 以上且1×1018atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1017atoms/cm3以下。氮濃度可以利用SIMS測定出。
此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區域的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1(V)、5(V)或10(V)左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
圖15A至圖15D示出半導體區域840為三層的例子，但是不侷限於此。例如，也可以採用沒有金屬氧化物層841或金屬氧化物層843的兩層結構。或者，也可以採用在金屬氧化物層841之上或金屬氧化物層841之下或者金屬氧化物層843之上或金屬氧化物層843之下設置與金屬氧化物層841至843同樣的半導體層而構成四層結構。或者，可以在金屬氧化物層841之上、金屬氧化物層841之下、金屬氧化物層843之上和金屬氧化物層843之下中的任兩個以上的位置設置與金屬氧化物層841至843同樣的半導體層而構成n層結構(n為5以上的整數)。
當形成沒有背電極的OS電晶體800時，不設置導電層853及絕緣層822，而在絕緣層821上形成絕緣層823即可。
〈絕緣層〉
絕緣層821至825使用單層結構或疊層結構的絕緣膜形成。作為絕緣膜的材料，例如可以舉出氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、 氧化鉭等。
注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。在本說明書等中，用於絕緣材料的氧化物包括氮濃度低於1atomic%的氧化物。
由於絕緣層823及絕緣層824與半導體區域840接觸，因此較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣層823、絕緣層824脫離的氧被供應到為氧化物半導體的半導體區域840，由此可以減少氧化物半導體中的氧缺陷。其結果，可以抑制電晶體的電特性變動，而可以提高可靠性。
例如在熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，其氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
絕緣層821及絕緣層825較佳為具有防止絕緣層823及絕緣層824中的氧減少的鈍化功能。絕緣層821及絕緣層825較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置具有這種功能的絕緣層821及絕緣層825，可以防止氧從半導體區域840擴散到外部並防止氫或水等從外 部進入半導體區域840。為了實現上述功能，絕緣層821及絕緣層825例如包括至少一個包含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的絕緣層即可。
〈電荷俘獲層〉
在Si電晶體中，可以由通道摻雜容易控制臨界電壓。與此相反，在OS電晶體中，難以由通道摻雜使臨界電壓高效地變化。在OS電晶體中，藉由向電荷俘獲層注入電子可以使臨界電壓變動。例如，利用穿隧效應將電子注入到電荷俘獲層即可。藉由對導電層853施加正電壓，而將穿隧電子注入到電荷俘獲層。
在OS電晶體800中，可以在絕緣層823中設置電荷俘獲層。例如，作為電荷俘獲層可以舉出使用氧化鉿、氧化鋁、氧化鉭以及矽酸鋁等形成的絕緣層。例如，作為絕緣層823，採用氧化矽層、氧化鉿層以及氧化矽層的三層結構即可。
〈基板〉
作為基板820例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如有玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板，例如有由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。半導體基板可以為塊型或在半導體基板上隔著絕緣區域設置有半導體層的SOI(Silicon on Insulator：絕緣層上覆矽)型等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在上述基板上設置有元件的基板。作為設置在基板上的元件，有電容元件、電阻元件、切換元件、發光元件、記憶元件等。
基板820也可以為撓性基板。作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在非撓性基板(例如，半導體基板)上形成電晶體之後，剝離電晶體而將該電晶體轉置到具有撓性的基板820上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。作為基板820，也可以使用包含纖維的薄片、薄膜或箔等。基板820也可以具有伸縮性。基板820可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板820的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板820形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板820形成得薄，即便在使用如玻璃等材料的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩解因掉落等而對基板820上的半導體裝置產生的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為具有撓性的基板820，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制， 所以是較佳的。作為撓性基板，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的材料。
〈〈OS電晶體的結構實例2〉〉
可以以導電層850為遮罩對金屬氧化物層843及絕緣層824進行蝕刻。圖17A示出經過該製程而形成的OS電晶體的結構實例。在圖17A所示的OS電晶體801中，金屬氧化物層843及絕緣層824的端部與導電層850的端部大致對齊。因此，僅在導電層850之下存在金屬氧化物層843及絕緣層824。
〈〈OS電晶體的結構實例3〉〉
圖17B所示的OS電晶體802具有在OS電晶體801中追加導電層855及導電層856的裝置結構。作為源極電極及汲極電極的一對電極分別由導電層855與導電層851的疊層以及導電層856與導電層852的疊層構成。
導電層855及導電層856使用單層或疊層的導電體形成。例如，可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體。導電體也可以為合金膜或化合物，例如可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
導電層855及導電層856也可以具有使可見光線透過的性質。或者，導電層855及導電層856也可以具有藉由將可見光線、紫外線、紅外線或X射線反射或吸収而不使其透過的性質。藉由具有上述性質，有時可以抑制雜散光導致的OS電晶體802的電特性變動。
有時較佳為將不在與金屬氧化物層842之間形成肖特基能障的層用於導電層855及導電層856。由此，可以提高OS電晶體802的通態特性。
導電層855及導電層856有時較佳為使用電阻高於導電層851及導電層852的膜。另外，導電層855及導電層856的電阻有時較佳為低於OS電晶體802的通道(明確而言，金屬氧化物層842)的電阻。例如，可以將導電層855及導電層856的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將導電層855及導電層856的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低OS電晶體802的電特性變動。另外，也可以降低起因於從汲極產生的電場的衝穿電流。因此，在通道長度短的電晶體中也能夠實現良好的飽和特性。注意，在不調換源極與汲極的電路結構中，有時較佳為只配置導電層855及導電層856中的一個(例如，位於汲極一側的導電層)。
〈〈OS電晶體的結構實例4〉〉
在圖15A至圖15D所示的OS電晶體800中，導電層851及導電層852與金屬氧化物層841及金屬氧化物層842的側面也可以接觸。在圖17C中 示出這種結構實例。在圖17C所示的OS電晶體803中，導電層851及導電層852與金屬氧化物層841的側面及金屬氧化物層842的側面接觸。
〈〈OS電晶體的結構例子5〉〉
圖18A至圖18C示出OS電晶體的結構例子。圖18A是OS電晶體804的俯視圖，圖18B是沿y5-y6線的剖面圖，圖18C是沿x5-x6線的剖面圖。注意，在圖18A中，為了明確起見，省略一部分的組件。
OS電晶體804是OS電晶體803(圖17C)的變形例子，並採用s-channel結構。導電層853被絕緣層826覆蓋，金屬氧化物層841、842、導電層851、852被絕緣層827覆蓋。絕緣層826、827可以以與絕緣層821至825同樣的方式形成。
絕緣層827上設置有金屬氧化物層843、絕緣層824及導電層850。在OS電晶體804中，以填充絕緣層827等的開口部的方式自對準地形成用作導電層850的閘極電極的區域。因此，可以使OS電晶體804中的因導電層850與導電層851重疊而產生的寄生電容及因導電層850與導電層852重疊而產生的寄生電容比OS電晶體803中的小。
在半導體裝置的製程中，藉由濺射法、化學氣相沉積(CVD；Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法、或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法等進行絕緣體、導電體及半導體的成膜即可。CVD法包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic CVD)法以及 電漿CVD(PECVD：Plasma Enhanced CVD)法等。例如，在藉由CVD法，較佳為藉由PECVD法形成絕緣膜的情況下，能夠提高覆蓋率，所以是較佳的。為了減少由於電漿的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。另外，在藉由濺射法進行成膜的情況下，例如，使用對向靶材式濺射裝置或平行板型濺射裝置等即可。例如，半導體區域840的金屬氧化物層842較佳為使用對向靶材式濺射裝置形成。
〈〈記憶單元的裝置結構例子〉〉
OS電晶體可以被層疊在形成有Si電晶體等的元件層上。實施方式1的記憶體104可以採用層疊有Si電晶體與OS電晶體的裝置結構。在此，使用圖19至圖22說明使用OS電晶體的記憶體的裝置結構。
圖19是示意性地示出記憶單元的裝置結構的電路圖。圖19的記憶單元156是記憶單元154的變形例子，設置有電晶體TW2代替電晶體TW1。
圖20是示出記憶單元156的佈局的一個例子的分解平面圖。在圖20中，省略一部分的組件。圖21示出沿圖20的x11-x12線的剖面圖及沿y11-y12線的剖面圖。沿x11-x12線的剖面圖是電晶體TW2的通道長度方向的剖面圖，沿y11-y12線的剖面圖是電晶體TW2的通道寬度方向的剖面圖。在圖21中，沒有附加符號或陰影的區域是使用絕緣物形成的區域。761、762是絕緣層。
記憶單元156形成在單晶矽晶圓700上。單晶矽晶圓700上形成有元件層701至703。元件層701至703分別是形成有Si電晶體、OS電晶體、 電容元件的層。
單晶矽晶圓700中形成有p型井710。p型井710中形成有電晶體TR1。電晶體TR1包括p型雜質區域711、712、導電體713。導電體713構成電晶體TR1的閘極電極。佈線SL由p型雜質區域711、712構成。
電晶體TW2的裝置結構與OS電晶體800(圖15A至圖15D)是同樣的。導電體721構成電晶體TW2的閘極電極及佈線WL。導電體722構成電晶體TW2的背閘極電極及佈線OBG。一對導電體723構成電晶體TW2的源極電極及汲極電極。電容元件CS1包括導電體731及導電體732。導電體731構成佈線RWL。導電體741構成佈線BL。
電晶體TR2、TW2、電容元件CS1、佈線WWL、RWL、BL、SL藉由導電體751至757電連接，來構成記憶單元156。
也可以將OS電晶體及儲存電容器形成在同一元件層中。圖22示出該例子。圖22所示的記憶單元157是記憶單元155(圖3F)的變形例子，包括電晶體TW2代替電晶體TW1。在圖22中，沒有附加符號及陰影的區域由絕緣體形成。另外，附加有陰影但沒有附加符號的區域由導電體形成，並構成佈線及電極。記憶單元157藉由這些導電體與佈線WWL、RWL、BL、SL、CNL及OBG電連接。
電晶體TW2具有與OS電晶體800(圖15A至圖15D)同樣的裝置結構。電容元件CS1與電晶體TW2一起形成。由此，可以減少記憶體晶片的製程 數。電容元件CS1的一對電極中的一個由導電體723構成。電容元件CS1的一對電極中的另一個由與電晶體TW2的閘極電極同一層的導電體形成。
雖然在此電晶體TR1至TR3是平面型電晶體，但是並不侷限於此。電晶體TR1至TR3例如也可以是具有立體結構的電晶體(鰭(FIN)型、三維(TRI-GATE)型等)。圖23A和圖23B示出鰭型電晶體的一個例子。圖23A是電晶體的通道長度方向的剖面圖，圖23B是沿e1-e2線切斷的圖23A的剖面圖。
在圖23A和圖23B所示的電晶體T70中，活性層(也被稱為半導體區域)772具有凸形狀，沿著其側面及頂面設置有閘極絕緣層776及閘極電極777。770是元件分離層。771是井，773是低濃度雜質區域，774是高濃度雜質區域。775是導電性區域。778、779是側壁絕緣層。雖然在圖23A和圖23B中示出對單晶矽晶圓700進行加工而形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體區域。
另外，在記憶單元151至153(圖3A至圖3C)中，當構成記憶單元陣列120時，記憶單元陣列120的電晶體可以是OS電晶體。因此，由形成在單晶矽晶圓700上的Si電晶體構成行驅動器121及列驅動器122，並可以將記憶單元陣列120層疊在驅動器121、122上。
實施方式5
在本實施方式中，對氧化物半導體進行說明。在此說明的氧化物半導 體是金屬氧化物，可以適用於實施方式4的OS電晶體的金屬氧化物層841至843。
注意，在本說明書等中，六方晶系包括三方晶系和菱方晶系。在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
《氧化物半導體的結構》
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。換句話說，非晶結構的鍵角不固定，具有短程有序性而不具有長程有序性。這意味著不能將本質上穩定 的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，是不穩定的結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，不能觀察到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。根據從大致平行於樣本面的方向觀察的CAAC-OS的剖面的高解析度TEM影像可知在顆粒中金屬原子排列為層狀。各金屬原子層的配置反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
根據高解析度TEM影像可知CAAC-OS具有特有的原子排列。另外可知，有的顆粒為1nm以上，有的顆粒為3nm以上，因顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc： nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
根據從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體 中，在將2θ固定為56°附近來進行Φ掃描時，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，當對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時，觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，這意味著CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011/cm3，較佳為小於1×1011/cm3，更佳為小於1×1010/cm3，且是1×10-9/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時觀察不到明確的晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配 向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和觀察不到結晶 部的區域。由於a-like OS包含空洞，所以其結構不穩定。有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比是不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
100‧‧‧存儲系統
101‧‧‧I/F
102‧‧‧處理器
103‧‧‧存儲系統
104‧‧‧記憶體
105‧‧‧ECC電路
110‧‧‧主機裝置

Claims (7)

  1. 一種存儲系統，包括：記憶體；電路；以及處理器，其中，該記憶體包括使用者資料區域及管理區域，該使用者資料區域被分割成多個塊，該電路對從該多個塊中的一個塊讀出的資料進行錯誤檢查和糾正，該管理區域作為管理表儲存該多個塊中的每個塊的訪問資訊，該訪問資訊的值是示出訪問次數為0的第一值和示出訪問次數為1以上的第二值中的一個，該處理器決定該訪問資訊的該值、控制該管理區域的寫入及讀出、控制該使用者資料區域的寫入及讀出、並控制該電路，並且，當該塊的該訪問資訊的該值是該第二值時，該處理器控制該電路以不使該電路對從該塊讀出的資料執行錯誤檢查和糾正。
  2. 根據申請專利範圍第1項之存儲系統，其中當該電路執行錯誤檢查和糾正時，該處理器控制該電路以使該塊的該訪問資訊的該值為該第二值。
  3. 根據申請專利範圍第1項之存儲系統，其中當有對該使用者資料區域的寫入訪問時，該處理器控制該電路以使該塊的該訪問資訊的該值為該第二值。
  4. 根據申請專利範圍第1項之存儲系統，其中當電源開啟時，該處理器控制該電路以使該管理表初始化為該第一值。
  5. 根據申請專利範圍第1項之存儲系統，其中當電源關閉時，在存在該訪問資訊的該值為該第一值的塊的情況下，該處理器控制該電路以使該 電路對從該塊讀出的資料執行錯誤檢查和糾正。
  6. 根據申請專利範圍第1項之存儲系統，其中該記憶體包括多個記憶單元，該多個記憶單元中的每一個包括保持節點及能夠控制該保持節點的充放電的電晶體，並且該電晶體的通道形成區域使用氧化物半導體形成。
  7. 一種資訊處理系統，包括：申請專利範圍第1項之存儲系統；以及主機裝置，其中，該主機裝置連接到該存儲系統，以使該主機裝置可以訪問該使用者資料區域。
TW105105184A 2015-02-26 2016-02-22 存儲系統及資訊處理系統 TWI696071B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015036768 2015-02-26
JP2015-036768 2015-02-26

Publications (2)

Publication Number Publication Date
TW201643723A true TW201643723A (zh) 2016-12-16
TWI696071B TWI696071B (zh) 2020-06-11

Family

ID=56787957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105105184A TWI696071B (zh) 2015-02-26 2016-02-22 存儲系統及資訊處理系統

Country Status (6)

Country Link
US (1) US9852023B2 (zh)
JP (1) JP2016164780A (zh)
KR (2) KR20230003301A (zh)
DE (1) DE112016000926T5 (zh)
TW (1) TWI696071B (zh)
WO (1) WO2016135591A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112540663A (zh) * 2019-09-20 2021-03-23 铠侠股份有限公司 存储系统及保护方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6901831B2 (ja) * 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
SG10201701689UA (en) * 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
CN113424310A (zh) * 2019-02-22 2021-09-21 株式会社半导体能源研究所 具有错误检测功能的存储装置、半导体装置以及电子设备
WO2021024083A1 (ja) 2019-08-08 2021-02-11 株式会社半導体エネルギー研究所 半導体装置
KR20210022260A (ko) 2019-08-20 2021-03-03 삼성전자주식회사 메모리 컨트롤러의 구동방법, 메모리 컨트롤러 및 스토리지 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4073799B2 (ja) * 2003-02-07 2008-04-09 株式会社ルネサステクノロジ メモリシステム
JP2005078378A (ja) * 2003-08-29 2005-03-24 Sony Corp データ記憶装置及び不揮発性メモリに対するデータ書き込み方法
JP4528242B2 (ja) * 2005-10-20 2010-08-18 富士通セミコンダクター株式会社 メモリシステムおよびメモリシステムの動作方法
JP2008287404A (ja) * 2007-05-16 2008-11-27 Hitachi Ltd 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法
JP2009087509A (ja) * 2007-10-03 2009-04-23 Toshiba Corp 半導体記憶装置
WO2011013351A1 (ja) 2009-07-30 2011-02-03 パナソニック株式会社 アクセス装置およびメモリコントローラ
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP5612514B2 (ja) 2010-03-24 2014-10-22 パナソニック株式会社 不揮発性メモリコントローラ及び不揮発性記憶装置
US20130254463A1 (en) 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system
JP6102632B2 (ja) * 2013-08-14 2017-03-29 ソニー株式会社 記憶制御装置、ホストコンピュータ、情報処理システムおよび記憶制御装置の制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112540663A (zh) * 2019-09-20 2021-03-23 铠侠股份有限公司 存储系统及保护方法
CN112540663B (zh) * 2019-09-20 2024-03-15 铠侠股份有限公司 存储系统及存储系统的保护方法

Also Published As

Publication number Publication date
KR20230003301A (ko) 2023-01-05
KR20170122771A (ko) 2017-11-06
US20160253236A1 (en) 2016-09-01
JP2016164780A (ja) 2016-09-08
TWI696071B (zh) 2020-06-11
US9852023B2 (en) 2017-12-26
DE112016000926T5 (de) 2017-11-09
WO2016135591A1 (en) 2016-09-01

Similar Documents

Publication Publication Date Title
US11004528B2 (en) Electronic device
TWI696071B (zh) 存儲系統及資訊處理系統
TWI691972B (zh) 半導體裝置、中央處理裝置及電子裝置
JP6549422B2 (ja) 半導体装置
US10002648B2 (en) Memory device, semiconductor device, and electronic device
US9424890B2 (en) Semiconductor device and driving method thereof
TWI723187B (zh) 半導體裝置及半導體裝置的工作方法
JP2020145473A (ja) 半導体装置
JP6901831B2 (ja) メモリシステム、及び情報処理システム
TW201630351A (zh) 邏輯電路、處理裝置、電子構件以及電子裝置
TW201834244A (zh) 半導體裝置以及半導體裝置的製造方法
JP2016115388A (ja) 記憶装置、およびそれを有する半導体装置
TW201705489A (zh) 半導體裝置及電子裝置
JP2023121797A (ja) 記憶装置
US20220293603A1 (en) Semiconductor Device
KR20220044546A (ko) 기억 장치
JP2016092084A (ja) 半導体装置、半導体装置の作製方法、モジュールおよび電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees