TWI627758B - 儲存裝置及半導體裝置 - Google Patents

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    • H03K19/1776—Structural details of configuration resources for memories

Abstract

本發明的一個方式提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的儲存裝置。本發明的一個方式是一種儲存裝置，包括：第一電晶體；第二電晶體；邏輯元件；以及半導體元件，其中，第二電晶體控制對第一電晶體所具有的閘極供應第一信號，在被輸入的第二信號從第一電位變為低於第一電位的第二電位時，邏輯元件將第一電晶體的源極和汲極中的一方的電位從第二電位變為低於第二電位的第三電位，然後將其從第三電位變為第一電位，半導體元件具有使第一電晶體的源極和汲極中的另一方成為浮動狀態的功能，並且，第一電晶體在氧化物半導體膜中具有通道形成區。

Description

儲存裝置及半導體裝置
本發明的一個方式係關於一種半導體裝置。例如，本發明的一個方式係關於一種儲存裝置以及使用該儲存裝置的半導體裝置。
作為新穎的半導體，被稱為氧化物半導體的呈現半導體特性的金屬氧化物受到關注。對使用氧化物半導體的電晶體不斷地進行開發，例如，下述專利文獻1公開了在藉由使該電晶體成為非導通狀態而成為浮動狀態的節點中保持資料的記憶元件的結構。
[專利文獻1]日本專利申請公開第2011-171702號公報
在儲存裝置等半導體裝置的性能評價上，低耗電量和高速工作都是關鍵的要素。但是，在為了實現儲存裝置的低耗電量化而減少電源電壓時，電晶體的通態電流(on-state current)變小，因此儲存裝置的工作速度也變慢。就是說，在耗電量的降低與工作速度的提高之間權 衡(trade-off)，若考慮到工作速度，則不能只為了實現低耗電量化而減少電源電壓。
另外，藉由n通道型電晶體施加到儲存裝置的記憶單元內部的節點的高位準電位低出該電晶體的臨界電壓。因此，在為了降低耗電量而減少儲存裝置的電源電壓時，記憶單元內部的節點中的電位變得過低，使得從記憶單元輸出的信號的邏輯位準變化，由此容易降低資料的可靠性。
鑒於上述技術背景，本發明的一個方式的目的之一是提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的儲存裝置。另外，本發明的一個方式的目的之一是提供一種能夠在確保儲存裝置的正常工作的同時實現低耗電量化的儲存裝置。此外，本發明的一個方式的目的之一是提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的半導體裝置。另外，本發明的一個方式的目的之一是提供一種能夠在確保半導體裝置的正常工作的同時實現低耗電量化的半導體裝置。
在本發明的一個方式中，將電荷藉由第一電晶體積聚在節點中，由此對儲存裝置寫入資料。另外，由第二電晶體控制對第一電晶體的閘極供應第一信號。根據第一信號的電位選擇第一電晶體的導通狀態或非導通狀態。
另外，在本發明的一個方式中，在對儲存裝置寫入資料時，對具有低電流供應能力的邏輯元件輸入包括資料的第二信號的電位，將從該邏輯元件輸出的電位供應到第一電晶體的源極和汲極中的一方。藉由採用上述結構，在包括資料的第二信號從第一電位變為低於上述第一電位的第二電位時，可以將第一電晶體的源極和汲極中的一方的電位從第二電位變為低於第二電位的第三電位，然後將其從第三電位變為第一電位。
並且，在對儲存裝置寫入資料時，對第二電晶體的閘極供應比對第二電位加上第二電晶體的臨界電壓的值高的電位。在對第二電晶體的閘極供應上述電位的上述狀態下，在第一電晶體的源極和汲極中的一方的電位從第二電位降低到第三電位時，第二電晶體處於導通狀態，所以藉由第二電晶體對第一電晶體的閘極供應第一信號的電位。另外，在對第二電晶體的閘極供應上述電位的上述狀態下，在第一電晶體的源極和汲極中的一方的電位從第三電位上升到第一電位時，第二電晶體從導通狀態變為非導通狀態，所以第一電晶體的閘極成為浮動狀態。並且，隨著第一電晶體的源極和汲極中的一方的電位從第三電位上升到第一電位，由於形成在第一電晶體的源極與閘極之間的容量Cs，第一電晶體的閘極的電位也上升。
因此，在第一信號的電位為高位準的情況下，即使第一電晶體的閘極的電位低出第二電晶體的臨界電壓，藉由上述工作也可以使第一電晶體的閘極的電位上 升，所以可以確保第一電晶體的導通狀態。因此，在根據本發明的一個方式的儲存裝置中，即使供應到儲存裝置的電源電壓變小，也可以對上述節點高速地寫入資料，可以防止在寫入資料時供應到上述節點的電位由第一電晶體的臨界電壓下降。
明確而言，根據本發明的一個方式的儲存裝置包括：第一電晶體；第二電晶體；邏輯元件；以及半導體元件。第二電晶體控制對上述第一電晶體的閘極供應第一信號。在被輸入的第二信號從第一電位變為低於上述第一電位的第二電位時，邏輯元件將上述第一電晶體的源極和汲極中的一方的電位從第二電位變為低於上述第二電位的第三電位，然後將其從第三電位變為第一電位。半導體元件具有使上述第一電晶體的源極和汲極中的另一方成為浮動狀態的功能。
上述第一電晶體的關態電流(off-state current)比在矽膜或矽基板中具有通道形成區的電晶體小。與通常的在矽或鍺等半導體中具有通道形成區的電晶體相比，在其能帶間隙比矽的能帶間隙寬且其本質載子密度比矽的本質載子密度低的半導體膜中具有通道形成區的電晶體可以具有極小的關態電流，所以適合用於第一電晶體。作為其能帶間隙比矽的能帶間隙寬且其本質載子密度比矽的本質載子密度低的半導體，例如可以舉出具有矽的能帶間隙的2倍以上的寬能隙的氧化物半導體、碳化矽、氮化鎵等。
藉由採用上述結構，在第一電晶體處於非導通狀態時，上述節點成為與其他電極或佈線之間的絕緣性極高的浮動狀態。因此，在上述節點中保持包括資料的信號的電位。
根據本發明的一個方式，可以提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的儲存裝置。另外，根據本發明的一個方式，可以提供一種能夠在確保儲存裝置的正常工作的同時實現低耗電量化的儲存裝置。此外，根據本發明的一個方式，可以提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的半導體裝置。另外，根據本發明的一個方式，可以提供一種能夠在確保半導體裝置的正常工作的同時實現低耗電量化的半導體裝置。
10‧‧‧儲存裝置
10a‧‧‧儲存裝置
10b‧‧‧儲存裝置
11‧‧‧電晶體
12‧‧‧電晶體
13‧‧‧邏輯元件
14‧‧‧記憶單元
15‧‧‧電容元件
16‧‧‧半導體元件
16t‧‧‧電晶體
17‧‧‧佈線
17a‧‧‧佈線
17b‧‧‧佈線
18‧‧‧電晶體
19‧‧‧電晶體
20‧‧‧佈線
21‧‧‧佈線
22‧‧‧反相器
30‧‧‧單元陣列
40‧‧‧PLD
41‧‧‧邏輯塊
41-1‧‧‧邏輯塊
41-2‧‧‧邏輯塊
42‧‧‧LUT
43‧‧‧正反器
44‧‧‧輸入端子
45‧‧‧輸出端子
46‧‧‧輸出端子
47‧‧‧AND電路
48‧‧‧多工器
121‧‧‧佈線群
122‧‧‧開關電路
123‧‧‧佈線資源
124‧‧‧輸出端子
125‧‧‧佈線
126‧‧‧佈線
127‧‧‧電晶體
128‧‧‧電晶體
129‧‧‧電晶體
130‧‧‧電晶體
131‧‧‧電晶體
132‧‧‧電晶體
140‧‧‧I/O元件
141‧‧‧PLL
142‧‧‧RAM
143‧‧‧乘法器
400‧‧‧基板
401‧‧‧絕緣膜
402‧‧‧半導體膜
403‧‧‧閘極絕緣膜
404‧‧‧閘極電極
405‧‧‧第一區域
406‧‧‧第二區域
407‧‧‧第二區域
408‧‧‧半導體膜
409‧‧‧閘極絕緣膜
410‧‧‧閘極電極
411‧‧‧第一區域
412‧‧‧第二區域
413‧‧‧第二區域
414‧‧‧半導體膜
415‧‧‧閘極絕緣膜
416‧‧‧閘極電極
417‧‧‧第一區域
418‧‧‧第二區域
419‧‧‧第二區域
420‧‧‧絕緣膜
423‧‧‧佈線
424‧‧‧佈線
425‧‧‧佈線
426‧‧‧佈線
427‧‧‧佈線
430‧‧‧絕緣膜
431‧‧‧半導體膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極絕緣膜
435‧‧‧閘極電極
436‧‧‧導電膜
441‧‧‧絕緣膜
442‧‧‧絕緣膜
443‧‧‧導電膜
445‧‧‧佈線
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中：圖1是示出儲存裝置的結構的圖；圖2A和圖2B是示出儲存裝置的工作的圖；圖3是儲存裝置的時序圖；圖4A和圖4B是示出儲存裝置的結構的圖；圖5是示出單元陣列的結構的圖；圖6是單元陣列的時序圖；圖7是示出PLD的結構的圖；圖8A至圖8C是示出邏輯塊的結構的圖； 圖9A和圖9B是示出PLD的結構的一部分的圖和示出開關電路的結構的圖；圖10是示出PLD整體的結構的圖；圖11是單元的剖面圖；圖12A至圖12F是電子裝置的圖；圖13是示出藉由計算得到的電位的波形的圖。
以下，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在本發明的一個方式的半導體裝置的範疇內包括使用半導體元件的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位訊號處理器)、微控制器、二次電池等電池的控制電路或保護電路等。另外，在本發明的一個方式的半導體裝置的範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微 鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以及在驅動電路中具有半導體元件的其他半導體顯示裝置。
<儲存裝置的結構例子1>
首先，對根據本發明的一個方式的儲存裝置的結構例子進行說明。圖1例示出根據本發明的一個方式的儲存裝置10的結構。
根據本發明的一個方式的儲存裝置10包括一個或多個至少具有電晶體11、電晶體12和邏輯元件13的組。圖1示出作為上述組具有一個記憶單元14的儲存裝置10的結構例。
另外，圖1所示的儲存裝置10包括被供應從記憶單元14輸出的電位的半導體元件16。從半導體元件16輸出的電位施加到佈線17。另外，雖然在圖1所示的儲存裝置10的結構中記憶單元14不包括半導體元件16，但是記憶單元14也可以包括半導體元件16。
電晶體11具有根據節點ND2的電位控制記憶單元14中的節點ND1與節點ND3之間的電連接的功能。明確而言，在電晶體11中，源極和汲極中的一方相當於節點ND1，源極和汲極中的另一方相當於節點ND3，閘極相當於節點ND2。對節點ND1供應從邏輯元件13輸出的包括資料的信號的電位。該電位藉由電晶體11供應到節點ND3，由此對應於該電位的電荷積聚在節點ND3中， 對記憶單元14寫入資料。
圖1例示出記憶單元14包括與節點ND3連接的電容元件15的情況，藉由電容元件15保持節點ND3的電位。
另外，在本說明書中，“連接”是指“電連接”，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，“連接”的狀態不一定必須是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻、二極體、電晶體等的電路元件電連接的狀態。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。與此同樣，電晶體的汲極是指用作活性層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。另外，閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來描述電晶體的連接關係，但是實際上，源極和汲極的名稱根據上述電位關係而互換。
並且，在本發明的一個方式中，電晶體11的關態電流極小。與通常的在矽或鍺等半導體中具有通道形成區的電晶體相比，在其能帶間隙比矽的能帶間隙寬且其本質載子密度比矽的本質載子密度低的半導體膜中形成通道形成區的電晶體可以具有極小的關態電流。由此，上述電晶體適合用於電晶體11。作為這種半導體，例如可以舉出具有矽的能帶間隙的2倍以上的寬能隙的氧化物半導體、氮化鎵等。
由於電晶體11具有極小的關態電流，在電晶體11處於非導通狀態時，電晶體11的源極和汲極中的另一方成為與其他電極或佈線之間的絕緣性極高的浮動狀態。因此，可以防止保持在節點ND3中的電荷的洩漏，在節點ND3中保持包括資料的信號的電位。
注意，在沒有特別的說明的情況下，本說明書所述的關態電流是指在截止區(cut-off region)中流過電晶體的源極與汲極之間的電流。
電晶體12具有控制對電晶體11的閘極，即節點ND2供應來自佈線WL的信號的功能。因此，根據上述信號的電位選擇電晶體11的導通狀態或非導通狀態。明確而言，在電晶體12中，源極及汲極中的一方與被供應上述信號的佈線WL連接，源極及汲極中的另一方與電晶體11的閘極連接，閘極與佈線VL連接。
半導體元件16具有使電晶體11的源極和汲極中的另一方，即節點ND3成為浮動狀態的功能。明確 而言，作為半導體元件16，可以使用電晶體、電容元件等。例如，在作為半導體元件16使用電晶體的情況下，該電晶體的閘極與節點ND3連接。例如，在作為半導體元件16使用電容元件的情況下，該電容元件的一對電極的一個電極與節點ND3連接。
邏輯元件13具有如下功能：在被輸入包括資料的信號時，將該信號的電位的極性反轉而將其供應到電晶體11的源極和汲極中的一方，即節點ND1的功能。例如，作為邏輯元件13可以使用反相器等。並且，邏輯元件13較佳為具有低電流供應能力。明確而言，邏輯元件13較佳為具有低電流供應能力，以便在輸入到邏輯元件13的信號從第一電位變為低於上述第一電位的第二電位時，將節點ND1的電位從第二電位變為低於第二電位的第三電位，然後將其從第三電位變為第一電位。
明確而言，邏輯元件13的輸入端子與佈線DL連接，邏輯元件13的輸出端子與電晶體11的源極及汲極中的一方，即節點ND1連接。
<儲存裝置的工作例子>
下面，對圖1所示的儲存裝置10的工作的一個例子進行說明。圖2A和圖2B示意性地示出圖1所示的儲存裝置10的工作的一個例子。注意，圖2A和圖2B例示出作為半導體元件16使用n通道型電晶體16t，節點ND3與電晶體16t的閘極連接的情況。並且，圖2A和圖2B例 示出電晶體16t的源極及汲極中的一方與佈線17的一個例子的佈線17a連接，另一方與佈線17的一個例子的佈線17b連接的情況。另外，圖3示出佈線WL、佈線DL、節點ND1、節點ND2和節點ND3的電位的時序圖的一個例子。
首先，如圖2A所示，在期間t1中，對佈線WL供應高位準電位(VDD)。此外，對佈線VL供應比對低位準電位(例如，接地電位GND)加上電晶體12的臨界電壓的值高的高位準電位(例如，VDD)。因此，電晶體12處於導通狀態，所以對電晶體11的閘極，即節點ND2藉由電晶體12供應從高位準電位(VDD)減去電晶體12的臨界電壓Vth的電位(VDD-Vth)。
並且，對佈線DL供應高位準電位(VDD)，由此低位準電位(GND)從邏輯元件13供應到電晶體11的源極和汲極中的一方，即節點ND1。因此，對節點ND3藉由電晶體11施加低位準電位(GND)。由此，在期間t1中，可以使電晶體16t處於非導通狀態，而實現佈線17a與佈線17b電分離的狀態。
接著，如圖2B所示，在期間t2開始時，供應到佈線DL的電位從高位準電位(VDD)降低到低位準電位(GND)。因為邏輯元件13具有低電流供應能力，所以由於存在於邏輯元件13的輸入端子與輸出端子之間的容量，隨著供應到佈線DL的電位降低，節點ND1的電位也降低。圖2B和圖3例示出節點ND1的電位從低位準 電位(GND)降低到更低的低位準電位(-VDD)的情況。
另外，在期間t2中，維持對佈線WL供應高位準電位(VDD)且對佈線VL供應高位準電位(VDD)的狀態。因此，在期間t2開始時電晶體12處於導通狀態，所以維持對電晶體11的閘極，即節點ND2供應電位(VDD-Vth)的狀態。
接著，在期間t2中，如圖2B所示，邏輯元件13將節點ND1的電位從低位準電位(-VDD)上升到高位準電位(VDD)。並且，隨著節點ND1的電位上升，由於形成在電晶體11的源極與閘極之間的容量Cs，電晶體11的閘極，即節點ND2的電位也開始上升。因此，與電位(VDD-Vth)相比，連接到節點ND2的電晶體12的源極及汲極中的另一方變高，而電晶體12成為非導通狀態。因此，電晶體11的閘極，即節點ND2成為浮動狀態。
並且，在節點ND2成為浮動狀態之後也節點ND2的電位繼續上升。理想的是，節點ND2的電位上升到藉由對電位(VDD-Vth)加上相當於低位準電位(-VDD)與高位準電位(VDD)之間的差分的電壓得到的電位(3VDD-Vth)。就是說，在本發明的一個方式中，即使在期間t1結束時電晶體11的閘極的電位從高位準電位(VDD)低出電晶體12的臨界電壓Vth，在期間t2中，也可以藉由上述工作使電晶體11的閘極的電位上升。因 此，在根據本發明的一個方式的儲存裝置10中，即使供應到儲存裝置10的電源電壓變小而電位(VDD)與電位(GND)之間的電位差變小，也可以防止在寫入資料時供應到上述節點ND1的電位(VDD)由電晶體11的臨界電壓下降，同時對節點ND3供應電位(VDD)，並且，可以對上述節點ND3高速地寫入資料。
並且，因為在期間t2中對節點ND3供應高位準電位(VDD)，所以電晶體16t成為導通狀態，佈線17a與佈線17b電連接。
另外，圖2B和圖3例示出如下情況：在期間t2中，將供應到佈線DL的電位從高位準電位(VDD)降低到低位準電位(GND)，對節點ND3供應對應於邏輯值“1”的高位準電位(VDD)的情況。但是，在本發明的一個方式中，在期間t2中，可以將供應到佈線DL的電位保持為高位準電位(VDD)，並可以對節點ND3供應對應於邏輯值“0”的低位準電位(GND)。
接著，在期間t3中，對佈線WL供應低位準電位(GND)。另外，對佈線VL供應高位準電位(例如，VDD)。因此，因為電晶體12處於導通狀態，所以對電晶體11的閘極，即節點ND2藉由電晶體12供應低位準電位(GND)。因此，電晶體11成為非導通狀態，在節點ND3中，保持在期間t2中供應的電位(VDD)。因此，電晶體16t維持導通狀態，佈線17a與佈線17b維持電連接。
另外，因為例示出在期間t3中對佈線DL供應高位準電位(VDD)的情況，所以節點ND1成為電位(GND)。
<邏輯元件的結構例子>
下面，圖4A例示出作為邏輯元件13使用反相器的儲存裝置10的結構。
圖4A所示的儲存裝置10所具有的邏輯元件13包括p通道型電晶體18和n通道型電晶體19。電晶體18的閘極及電晶體19的閘極都與佈線DL連接。電晶體18的源極及汲極中的一方與被供應高位準電位的佈線20連接，電晶體19的源極及汲極中的一方與被供應低位準電位的佈線21連接。電晶體18的源極及汲極中的另一方與電晶體19的源極及汲極中的另一方與電晶體11的源極及汲極中的一方，即節點ND1連接。
另外，圖4B示出作為邏輯元件13使用反相器的儲存裝置10的其他結構例子。圖4B所示的儲存裝置10具有對圖4A所示的儲存裝置10附加反相器22的結構。明確而言，在圖4B所示的儲存裝置10中，佈線WL與佈線DL連接，佈線DL與反相器22的輸入端子以及電晶體12的源極及汲極中的一方連接。此外，在圖4B中，省略圖示佈線WL，僅圖示佈線DL。並且，反相器22的輸出端子與邏輯元件13的輸入端子(圖示為節點ND4)連接。
另外，在圖4A和圖4B中，在資料的保持期間變長時，有可能對半導體元件16長期施加高位準電位與低位準電位之間的電位。因此，例如，在作為半導體元件16使用反相器的情況下，較佳的是，藉由增大構成該反相器的電晶體的通道長度，降低上述反相器的耗電量。
另外，在根據本發明的一個方式的儲存裝置10中，邏輯元件13較佳為具有低電流供應能力，以便在輸入到邏輯元件13的信號從第一電位變為低於上述第一電位的第二電位時，將節點ND1的電位從第二電位變為低於第二電位的第三電位，然後將其從第三電位變為第一電位。明確而言，在圖4A和圖4B中，電晶體18和電晶體19的通道長度較佳為長。下面，對具體的通道長度進行說明。注意，為了便於說明，在以下說明中，假設如下情況：電晶體18的源極與佈線20連接，電晶體19的源極與佈線21連接，電晶體18的汲極及電晶體19的汲極與節點ND1連接的情況。
在圖4B所示的儲存裝置10中，在邏輯元件13的輸入端子，即節點ND4的電位從高位準電位(VDD)降低到低位準電位(例如，接地電位GND)的過渡期間中，在邏輯元件13所具有的電晶體18和電晶體19中都形成通道形成區。注意，通道形成區是指包括在電晶體中的半導體膜或半導體基板中的與閘極電極重疊且夾在源極電極或源極區與汲極區或汲極電極之間的區域。並且，如果閘極電極與通道形成區之間的容量中的一半為 閘極電極與源極區之間的容量Cs，並且另一半為閘極電極與汲極區之間的容量Cd，則容量Cs和容量Cd以以下算式1表示。注意，將電晶體19的通道長度和通道幅度分別設定為Li和Wn，將電晶體18的通道長度和通道幅度分別設定為Li和Wp，將比例常數設定為a。
對與電晶體18的源極連接的佈線20及與電晶體19的源極連接的佈線21都施加固定電位。並且，如果電晶體11的通道形成區具有高電阻且在邏輯元件13的輸入端子的電位從高位準電位(VDD)降低到低位準電位(GND)時電晶體12處於非導通狀態，則可以認為電晶體18的汲極和電晶體19的汲極處於浮動狀態。
如果以Is表示從反相器22的輸出端子供應到邏輯元件13的輸入端子的灌電流(sink current)，因為邏輯元件13的容量Cs由灌電流Is充電，則邏輯元件13的輸入端子的電位的下降時間常數τi以以下算式2表示。
將反相器22所具有的各電晶體的通道長度和通道幅度分別設定為L和W。通常，作為上述通道長度L和通道幅度W，採用由製程規定的最小尺寸。另外，假設 邏輯元件13中的電晶體19的通道幅度Wn相等於上述通道幅度W。考慮到n通道型電晶體19與p通道型電晶體18之間的移動率的差異，將電晶體18的通道幅度Wp調節為在電晶體18和電晶體19中流過相等的汲極電流。
並且，如果在邏輯元件13的輸入端子從高位準電位(VDD)降低到低位準電位(GND)時節點ND1降低到電位(-VDD)，則在邏輯元件13中的電晶體18和電晶體19中都流過電流Ii。上述電流Ii可以以以下算式3表示。
並且，由流過在邏輯元件13的電晶體18和電晶體19中的電流Ii對邏輯元件13的容量Cd進行充電，因此，節點ND1的電位的上升時間常數τo以以下算式4表示。
在本發明的一個方式中，邏輯元件13較佳為具有低電流供應能力，為此，較佳為滿足時間常數τo大於時間常數τi的條件。就是說，為了滿足上述條件，需要滿足從算式2和算式4導出的以下算式5。
從算式5導出以下算式6。
[算式6]Li>2 L (6)
因此，在本發明的一個方式中，較佳的是，邏輯元件13所具有的電晶體的通道長度Li大於反相器22所具有的電晶體的通道長度L的2倍。
另外，在圖4A中，在以Rp表示佈線DL的寄生電阻且以Cp表示寄生電容時，邏輯元件13的輸入端子的電位的下降時間常數τi以以下算式7表示。
[算式7]τi=Cp．Rp (7)
並且，與圖4B同樣，圖4A中的節點ND1的電位的上升時間常數τo以算式4表示。為了滿足時間常數τo大於時間常數τi的條件，需要滿足以下算式8。
從算式8導出以下算式9。
因此，在圖4A中，較佳的是，邏輯元件13所具有的電晶體的通道長度L比其他電晶體的通道長度L足夠大，以便滿足算式9。
下面，圖13示出圖4B所示的儲存裝置10的藉由計算得到的各佈線及節點的電位的波形。在低位準電位為0V且高位準電位為1V的情況下進行計算。
在佈線DL的電位從0V上升到1V時，反相器的邏輯元件13的輸入端子，即節點ND4的電位從1V降低到0V。在採用具有足夠高的電流供應能力的反相器的情況下，在對輸入端子供應0V時，從輸出端子輸出1V。但是，邏輯元件13具有低電流供應能力。由此，在節點ND4的電位下降時，由於存在於邏輯元件13的輸入端子與輸出端子之間的容量，節點ND1的電位從0V降低到-1V附近，然後隨著時間的推移上升到1V。
另外，隨著佈線DL的電位從0V上升到1V，節點ND2的電位也開始上升。並且，在電晶體12的閘極電壓接近於臨界電壓時，電晶體12的汲極電流變小，節點ND2的電位不到達1V而在0.6V至0.7V左右停止上升。並且，在節點ND2的電位到達上述電位之後，節點ND1的電位從0V降低到-1V附近，此時，節點ND2的電位由於電晶體11的容量Cs幾乎降低，但是對節點ND2藉由電晶體12從佈線DL供應1V，所以節點ND2的 電位幾乎不降低。
接著，在節點ND1的電位從-1V附近上升到1V時，電晶體12成為非導通狀態，由此節點ND2的電位由於電晶體11的容量Cs而上升到超過2V的值左右。並且，節點ND2的電位足夠高，由此可知，可以對節點ND3寫入所希望的電位1V而不使節點ND3的電位低出電晶體11的臨界電壓。
如果邏輯元件13具有足夠高的電流供應能力而節點ND1的電位不從0V降低地上升到1V，則節點ND2的電位有可能由於電晶體11的容量Cs而上升到超過1V的值左右，但是不會上升到超過2V的值。另一方面，在本發明的一個方式中，邏輯元件13的輸出端子的電位在降低之後上升。由此，與邏輯元件13具有足夠高的電流供應能力的情況相比，可以增大節點ND2的電位，即電晶體11的閘極的電位。因此，可以對記憶單元14的節點ND3寫入所希望的電位而不增加電源電位的個數。
<儲存裝置的結構例子2>
下面，對具有多個記憶單元的儲存裝置的結構和其驅動方法的一個例子進行說明。
圖5是具有多個記憶單元14的單元陣列30的電路圖的一個例子。注意，與圖1不同，圖5例示出半導體元件16包括在記憶單元14中且作為半導體元件16使用電晶體16t的情況。
在圖5所示的單元陣列30中，設置有多個佈線WL、多個佈線DL、多個佈線VL、多個佈線CL、多個佈線SL等各種佈線，來自驅動電路的信號或電位藉由這些佈線供應到各記憶單元14。
另外，可以根據記憶單元14的個數及配置決定上述佈線的個數。明確而言，在圖5所示的單元陣列30中，例示出如下情況：排列為y行×x列(x、y為2以上的自然數)的記憶單元14以矩陣狀連接，並且，相當於多個佈線WL的佈線WL1至佈線WLy、相當於多個佈線DL的佈線DL1至佈線DLx、相當於多個佈線VL的佈線VL1至佈線VLy、相當於多個佈線CL的佈線CL1至佈線CLy、相當於多個佈線SL的佈線SL1至佈線SLy配置在單元陣列30中的情況。
並且，在各記憶單元14中，邏輯元件13的輸入端子與佈線DL之一連接，邏輯元件13的輸出端子與電晶體11的源極及汲極中的一方連接。在電晶體12中，閘極與佈線VL之一連接，源極及汲極中的一方與佈線WL連接，源極及汲極中的另一方與電晶體11的閘極連接。電晶體11的源極及汲極中的另一方與電晶體16t的閘極及電容元件15的一個電極連接。電容元件15的另一個電極與佈線CL之一連接。在電晶體16t中，源極及汲極中的一方與佈線DL之一連接，源極及汲極中的另一方與佈線SL之一連接。
圖5例示出電晶體11和電晶體12是n通道 型，電晶體16t是p通道型的情況。另外，佈線DL和佈線SL中的一方相當於圖1所示的佈線17的一個例子的佈線17a，另一方相當於圖1所示的佈線17的一個例子的佈線17b。
下面，參照圖6的時序圖對圖5所示的單元陣列30的工作進行說明。另外，在圖6中，例示出在第1行第1列記憶單元14、第1行第x列記憶單元14、第y行第1列記憶單元14、第y行第x列記憶單元14中進行資料的寫入、保持、讀出的情況。
另外，在圖6中，例示出作為低位準電位使用接地電位(GND)的情況。
首先，在期間T1中，選擇第1行記憶單元14所具有的佈線WL1和佈線CL1。明確而言，在圖6中，對佈線WL1供應高位準電位(VDD)，對佈線WL2至佈線WLy供應低位準電位(GND)。另外，對佈線SL和佈線VL供應電位(VDD)。因此，第1行記憶單元14所具有的電晶體11選擇性地成為導通狀態。此外，對佈線CL1供應電位(GND)，對佈線CL2至佈線CLy供應電位(VDD)。
並且，在選擇佈線WL1和佈線CL1的期間中，對佈線DL1和佈線DLx供應包括資料的信號的電位。當然，根據資料的內容供應到佈線DL1和佈線DLx的電位的位準不同。在圖6中，例示出對佈線DL1供應電位(GND)，對佈線DLx供應電位(VDD)的情況。 供應到佈線DL1和佈線DLx的電位的極性由邏輯元件13反轉，然後，反轉的電位藉由處於導通狀態的電晶體11供應到電晶體16t的閘極，即節點ND3。並且，根據被供應的電位控制積聚在節點ND3中的電荷量，由此對第1行第1列記憶單元14和第1行第x列記憶單元14寫入資料。
另外，因為邏輯元件13具有低電流供應能力，所以隨著在期間T1中供應到佈線DL1的電位降低，由於邏輯元件13的容量，與佈線DL1及佈線WL1連接的記憶單元14的節點ND1的電位也降低。並且，隨著節點ND1的電位上升，由於形成在電晶體11的源極與閘極之間的容量Cs，電晶體11的閘極，即節點ND2的電位也開始上升。因此，與節點ND2連接的電晶體12的源極及汲極中的另一方的電位高於電位(VDD-Vth)，電晶體12成為非導通狀態。因此，電晶體11的閘極，即節點ND2成為浮動狀態。並且，在節點ND2成為浮動狀態之後也節點ND2的電位繼續上升，理想的是，可以上升到藉由對電位(VDD-Vth)加上相當於低位準電位(-VDD)與高位準電位(VDD)之間的差分的電壓得到的電位(3VDD-Vth)。因此，可以防止在寫入資料時供應到上述節點ND1的電位(VDD)由電晶體11的臨界電壓下降，同時對節點ND3供應電位(VDD)，並且，可以對上述節點ND3高速地寫入資料。
接著，對佈線WL1供應電位(GND)，第1 行記憶單元14所具有的電晶體11成為非導通狀態。另外，對佈線CL1供應電位(VDD)，由此節點ND3的電位上升，而無論寫入到節點ND3的資料如何，電晶體16t都成為非導通狀態。
接著，在期間T2中，選擇第y行記憶單元14所具有的佈線WLy和佈線CLy。明確而言，在圖6中，對佈線WLy供應電位(VDD)，對佈線WL1至佈線WL(y-1)供應電位(GND)。另外，對佈線SL和佈線VL供應電位(VDD)。因此，第y行記憶單元14所具有的電晶體11選擇性地成為導通狀態。此外，對佈線CLy供應電位(GND)，對佈線CL1至佈線CL(y-1)供應電位(VDD)。
並且，在選擇佈線WLy和佈線CLy的期間中，對佈線DL1和佈線DLx供應包括資料的信號的電位。在圖6中，例示出對佈線DL1供應電位(VDD)，對佈線DLx供應電位(GND)的情況。供應到佈線DL1和佈線DLx的電位的極性由邏輯元件13反轉，然後，反轉的電位藉由處於導通狀態的電晶體11供應到電晶體16t的閘極，即節點ND3。並且，根據被供應的電位控制積聚在節點ND3中的電荷量，由此對第y行第1列記憶單元14和第y行第x列記憶單元14寫入資料。
另外，與期間T1中的連接到佈線DL1及佈線WL1的記憶單元14的情況同樣，在期間T2中，在連接到佈線DLx及佈線WLy的記憶單元14中，可以將電晶體 11的閘極，即節點ND2理想的是上升到電位(3VDD-Vth)。因此，可以防止在寫入資料時供應到上述節點ND1的電位(VDD)由電晶體11的臨界電壓下降，同時對節點ND3供應電位(VDD)，並且，可以對上述節點ND3高速地寫入資料。
另外，為了防止對記憶單元14寫入錯誤資料，較佳的是，在佈線WL和佈線CL的選擇期間結束之後，結束對佈線DL供應包括資料的信號。
接著，對佈線WLy供應電位(GND)，第y行記憶單元14所具有的電晶體11成為非導通狀態。另外，對佈線CLy供應電位(VDD)，由此節點ND3的電位上升，而無論寫入到節點ND3的資料如何，電晶體16t都成為非導通狀態。
如上所述，在本發明的一個方式中，電晶體11具有極小的關態電流。在電晶體11的關態電流小時，積聚在節點ND3中的電荷不容易洩漏，所以可以長期間地保持資料。
接著，如期間T3所示，選擇第1行記憶單元14所具有的佈線CL1。明確而言，在圖6中，對佈線CL1供應電位(GND)，對佈線CL2至佈線CLy供應高位準電位(VDD)。另外，在期間T3中，所有佈線WL被供應電位(GND)而處於非選擇狀態。並且，在選擇佈線CL1的期間中，對佈線SL和佈線VL供應電位(VDD)。
電晶體16t的源極與汲極之間的電阻依賴於積聚在節點ND3中的電荷量。因此，對佈線DL1及佈線DLx供應與積聚在節點ND3中的電荷量對應的電位。並且，藉由從上述電位讀出電荷量的差異，可以從第1行第1列記憶單元14和第1行第x列記憶單元14讀出資料。
接著，如期間T4所示，選擇第y行記憶單元14所具有的佈線CLy。明確而言，在圖6中，對佈線CLy供應電位(GND)，對佈線CL1至佈線CL(y-1)供應高位準電位(VDD)。另外，在期間T4中，所有佈線WL被供應電位(GND)而處於非選擇狀態。並且，在選擇佈線CLy的期間中，對佈線SL和佈線VL供應電位(VDD)。
電晶體16t的源極與汲極之間的電阻依賴於積聚在節點ND3中的電荷量。因此，對佈線DL1及佈線DLx供應與積聚在節點ND3中的電荷量對應的電位。並且，藉由從上述電位讀出電荷量的差異，可以從第y行第1列記憶單元14和第y行第x列記憶單元14讀出資料。
另外，各佈線DL與讀出電路連接，讀出電路的輸出信號包括從單元陣列30實際上讀出的資料。
<半導體裝置的結構例子>
在半導體裝置之一的可程式邏輯裝置(PLD：Programmable Logic Device)中，由適當的規模的邏輯塊(可程式邏輯元件：Programmable Logic Element)構成 邏輯電路，其特徵在於可以在製造之後改變(組態：configuration)各邏輯塊的功能或邏輯塊之間的連接結構。明確而言，上述PLD包括多個邏輯塊和控制邏輯塊之間的連接的佈線資源。各邏輯塊的功能及由佈線資源構成的邏輯塊之間的連接結構根據組態資料定義，上述組態資料儲存在各邏輯塊所具有的儲存裝置或佈線資源所具有的儲存裝置中。
圖7示出PLD的結構例子，其中作為圖1中的儲存裝置10所具有的半導體元件16使用開關，由半導體元件16控制多個邏輯塊41之間的電連接。
圖7示出半導體元件16以及邏輯塊41-1和邏輯塊41-2，其中該半導體元件16使用具有作為根據保持在儲存裝置10中的資料選擇導通狀態或非導通狀態的開關的功能的電晶體等形成，並且該邏輯塊41-1與邏輯塊41-2之間的電連接由半導體元件16控制。邏輯塊41-1和邏輯塊41-2相當於多個邏輯塊(LB)41的一個例子。
明確而言，在根據資料半導體元件16成為導通狀態時，邏輯塊41-1與邏輯塊41-2電連接，而在根據資料半導體元件16成為非導通狀態時，邏輯塊41-1與邏輯塊41-2電分離。
因此，可以根據保持在儲存裝置10中的組態資料控制邏輯塊41-1與邏輯塊41-2之間的電連接。
另外，為了預先檢測出儲存裝置10中的組態資料的消失，也可以在PLD中設置檢測用儲存裝置10。 例如，在圖4B所示的儲存裝置10中，檢測用儲存裝置10可以具有作為半導體元件16使用反相器的結構。較佳的是，檢測用儲存裝置10的包括與節點ND3連接的電容元件15的容量和其他寄生電容的容量值比用作組態記憶體的儲存裝置10小。並且，在組態結束之後，在檢測用儲存裝置10中，將佈線DL的電位設定為高位準，對節點ND3寫入高位準電位。在與反相器的半導體元件16的臨界值電位相比節點ND3的電位變低時，從半導體元件16輸出的電位從低位準變為高位準，所以藉由檢測出該電位的変化，可以得知組態資料消失的時序。藉由採用上述結構，在組態資料消失之前，可以在保存在PLD中使用的資料之後停止供應時脈信號和電源電壓，或者，可以對外部記憶體要求再次寫入組態資料。另外，如果使PLD的電源成為截止狀態之後再次使其成為導通狀態時的從反相器的半導體元件16輸出的電位為高位準，則PLD可以對外部記憶體要求再次寫入組態資料。
下面，圖8A例示出邏輯塊(LB)41的一個方式。圖8A所示的邏輯塊41包括：LUT(查找表)42；正反器43；以及儲存裝置10。根據儲存裝置10的組態資料定義在LUT42中進行的邏輯運算。明確而言，決定與施加到輸入端子44的多個輸入信號的輸入值相對的LUT42的一個輸出值。並且，從LUT42輸出包括上述輸出值的信號。正反器43保持從LUT42輸出的信號，與時脈信號CLK同步地從第一輸出端子45及第二輸出端子46 輸出對應於該信號的輸出信號。
另外，邏輯塊41也可以還包括多工器電路，並且可以藉由該多工器電路選擇來自LUT42的輸出信號是否經過正反器43。
另外，也可以採用能夠根據組態資料定義正反器43的種類的結構。明確而言，也可以根據組態資料，正反器43具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個功能。
另外，圖8B例示出邏輯塊41的其他方式。圖8B所示的邏輯塊41具有對圖8A所示的邏輯塊41附加AND電路47的結構。對AND電路47施加來自正反器43的信號作為正邏輯的輸入，還施加信號INIT作為負邏輯的輸入。藉由採用上述結構，可以使被供應來自邏輯塊41的輸出信號的佈線的電位初始化。因此，可以防止在邏輯塊41之間流過大量的電流而導致PLD的損壞。
另外，圖8C例示出邏輯塊41的其他方式。圖8C所示的邏輯塊41具有對圖8A所示的邏輯塊41附加多工器48的結構。另外，圖8C所示的邏輯塊41具有以儲存裝置10a和儲存裝置10b表示的兩個儲存裝置10。根據儲存裝置10a的組態資料定義在LUT42進行的邏輯運算。另外，對多工器48輸入來自LUT42的輸出信號和來自正反器43的輸出信號。並且，多工器48具有根據儲存在儲存裝置10b中的組態資料選擇而輸出上述兩個輸出信號中的任一個的功能。來自多工器48的輸出信號 從第一輸出端子45和第二輸出端子46輸出。
圖9A示意性地例示出PLD40的結構的一部分。圖9A所示的PLD40包括：多個邏輯塊(LB)41；與多個邏輯塊41中的任何一個連接的佈線群121；以及控制構成佈線群121的佈線之間的連接的開關電路122。佈線群121和開關電路122相當於佈線資源123。根據儲存裝置10的組態資料決定由開關電路122控制的佈線之間的連接結構。
圖9B示出開關電路122的結構例子。圖9B所示的開關電路122具有控制包括在佈線群121中的佈線125與佈線126之間的連接結構的功能。明確地說，開關電路122具有電晶體127至電晶體132。電晶體127至電晶體132相當於儲存裝置10所具有的半導體元件16。因此，可以說，開關電路122和儲存裝置10共同使用電晶體127至電晶體132。電晶體127至電晶體132與多個儲存裝置10的節點ND3連接。並且，根據保持在儲存裝置10的節點ND3中的資料決定電晶體127至電晶體132的導通狀態或非導通狀態的選擇(開關)。
電晶體127具有控制佈線125的PointA與佈線126的PointC之間的電連接的功能。電晶體128具有控制佈線125的PointB與佈線126的PointC之間的電連接的功能。電晶體129具有控制佈線125的PointA與佈線126的PointD之間的電連接的功能。電晶體130具有控制佈線125的PointB與佈線126的PointD之間的電連 接的功能。電晶體131具有控制佈線125的PointA與PointB之間的電連接的功能。電晶體132具有控制佈線126的PointC與PointD之間的電連接的功能。
另外，開關電路122還具有控制佈線群121與PLD40的輸出端子124之間的電連接的功能。
圖10示出PLD40整體的結構的一個例子。在圖10中，PLD40包括I/O元件140、PLL(phase lock loop：鎖相環)141、RAM142和乘法器143。I/O元件140具有控制來自PLD40的外部電路的信號輸入或向外部電路的信號輸出的介面功能。PLL141具有產生信號CK的功能。RAM142具有儲存用於邏輯運算的資料的功能。乘法器143相當於乘法專用的邏輯電路。只要PLD40具有進行乘法的功能，不一定必須要設置乘法器143。
<單元的剖面結構的例子>
圖11示出圖4A中的儲存裝置10所具有的電晶體11、電晶體12、電晶體18、電晶體19和電容元件15的剖面結構的一個例子。
在圖11中，例示出如下情況：在SOI(Silicon On Insulator：絕緣體上矽)基板上形成有p通道型電晶體18、n通道型電晶體19、n通道型電晶體12，在電晶體18、電晶體19和電晶體12上形成有使用氧化物半導體膜的電晶體11的情況。電晶體18、電晶體19和電晶體12也可以使用非晶、微晶、多晶或單晶的矽 或鍺等的薄膜的半導體膜。或者，電晶體18、電晶體19和電晶體12也可以使用氧化物半導體膜。在所有電晶體使用氧化物半導體膜的情況下，也可以在電晶體18、電晶體19和電晶體12上不層疊電晶體11，可以在同一絕緣表面上形成有所有電晶體。另外，電晶體18、電晶體19和電晶體12也可以使用單晶的矽基板形成。注意，為了防止在對節點ND1供應具有負的極性的電位時產生閂鎖效應，在本發明的一個方式中，較佳的是，使用設置在絕緣表面上的半導體薄膜形成電晶體18、電晶體19和電晶體12。
另外，在使用矽薄膜形成電晶體18、電晶體19和電晶體12的情況下，也可以使用藉由電漿CVD法等氣相生長法或濺射法製造的非晶矽或利用雷射退火法等處理使非晶矽結晶化的多晶矽等。
在圖11中，在形成有絕緣膜401的基板400上形成有電晶體18、電晶體19和電晶體12。
對可以用作基板400的材料沒有大限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板400，可以使用藉由熔融法或浮法來製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。當後面的加熱處理的溫度較高時，較佳為使用應變點為730℃以上的玻璃基板。
在本實施方式中，將單晶矽的半導體基板用作基板400是較佳的。單晶的半導體基板的表面的平坦性 比玻璃基板高。因此，可以防止由基板表面不平所引起的絕緣膜、導電膜等的厚度不均勻；從而，即使電晶體等的半導體元件微型化，半導體元件的電特性也可以為均勻。
明確而言，電晶體18在絕緣膜401上包括：具有結晶性的半導體膜402；半導體膜402上的閘極絕緣膜403；以及設置在隔著閘極絕緣膜403與半導體膜402重疊的位置的閘極電極404。並且，半導體膜402包括用作通道形成區的第一區域405以及具有p型導電型且用作源極或汲極的第二區域406和第二區域407。第一區域405夾在第二區域406與第二區域407之間。
明確而言，電晶體19在絕緣膜401上包括：具有結晶性的半導體膜408；半導體膜408上的閘極絕緣膜409；以及設置在隔著閘極絕緣膜409與半導體膜408重疊的位置的閘極電極410。並且，半導體膜408包括用作通道形成區的第一區域411以及具有n型導電型且用作源極或汲極的第二區域412和第二區域413。第一區域411夾在第二區域412與第二區域413之間。
明確而言，電晶體12在絕緣膜401上包括：具有結晶性的半導體膜414；半導體膜414上的閘極絕緣膜415；以及設置在隔著閘極絕緣膜415與半導體膜414重疊的位置的閘極電極416。並且，半導體膜414包括用作通道形成區的第一區域417以及具有n型導電型且用作源極或汲極的第二區域418和第二區域419。第一區域417夾在第二區域418與第二區域419之間。
在電晶體18、電晶體19和電晶體12上設置有絕緣膜420。在絕緣膜420中形成有開口部，在上述開口部中，與第二區域406連接的佈線423、與第二區域407及第二區域412連接的佈線424、與第二區域413連接的佈線425、與第二區域418連接的佈線426、與第二區域419連接的佈線427形成在絕緣膜420上。
在佈線423至佈線427上形成有絕緣膜430。並且，在絕緣膜430上形成有電晶體11、電容元件15和佈線445。
電晶體11在絕緣膜430上包括：包含氧化物半導體的半導體膜431；半導體膜431上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜431、導電膜432和導電膜433上的閘極絕緣膜434；以及在導電膜432與導電膜433之間隔著閘極絕緣膜434重疊於半導體膜431的閘極電極435。
並且，導電膜432藉由設置在絕緣膜430中的開口部與佈線424連接。另外，佈線445藉由設置在絕緣膜430中的開口部與佈線426連接。
另外，在閘極絕緣膜434上的與導電膜433重疊的位置設置有導電膜436。導電膜433隔著閘極絕緣膜434與導電膜436重疊的部分用作電容元件15。
另外，雖然圖11例示出電容元件15與電晶體11一起設置在絕緣膜430上的情況，但是電容元件15也可以與電晶體18、電晶體19及電晶體12一起設置在 絕緣膜430的下方。
在電晶體11和電容元件15上以依次層疊的方式設置有絕緣膜441及絕緣膜442。絕緣膜441較佳為具有防止從絕緣膜442釋放的氫侵入到半導體膜431中的功能的使用氮化矽等的絕緣膜。
在絕緣膜441、絕緣膜442和閘極絕緣膜434中設置有開口部，在上述開口部中與閘極電極435及佈線445連接的導電膜443設置在絕緣膜442上。
另外，在圖11中，電晶體11在半導體膜431的至少一側具有閘極電極435即可，但是也可以具有隔著半導體膜431存在的一對閘極電極。
在電晶體11具有隔著半導體膜431存在的一對閘極電極的情況下，也可以處於如下狀態：對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，對另一個閘極電極供應來自其他元件的電位的狀態。在此情況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
另外，在圖11中，例示出電晶體11具有包括對應於一個閘極電極435的一個通道形成區的單閘極結構的情況。但是，電晶體11也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
<關於半導體膜>
藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，至少包含銦(In)或鋅(Zn)是較佳的。另外，作為降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外還包含鎵(Ga)是較佳的。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類 氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Ce-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，可以使用其原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，較佳為使用其原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高移 動率。但是，使用In-Ga-Zn類氧化物也可以藉由降低塊體內缺陷密度而提高移動率。
以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM： Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)設備對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在 繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或在進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC- OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近出現峰值而在2θ為36°附近不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
<電子裝置的例子>
根據本發明的一個方式的儲存裝置或半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再生裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD： Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的儲存裝置或半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。在圖12A至圖12F中示出這些電子裝置的具體例子。
圖12A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。注意，雖然圖12A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖12B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一 外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
圖12C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。
圖12D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖12E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖12F示出普通汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。

Claims (17)

  1. 一種半導體裝置，包括記憶單元陣列中的記憶單元，該等記憶單元各自包括：第一電晶體；第二電晶體；第三電晶體；電容元件；以及邏輯元件，其中，該第一電晶體的第一端子與該邏輯元件的輸出端子電連接，其中，該第二電晶體的第一端子與該第一電晶體的閘極電連接，其中，該第一電晶體的第二端子與該電容元件的端子和該第三電晶體的閘極電連接，其中，該邏輯元件係組構成在第一信號被輸入到該邏輯元件的輸入端子時，將該第一電晶體的該第一端子的電位從第一電位變為第二電位，然後將其變為第三電位，其中，該第二電位低於該第一電位，並且其中，該第三電位高於該第一電位。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該邏輯元件包括第四電晶體和第五電晶體，其中，該第四電晶體的第一端子與具有該第一電位的第一佈線電連接，其中，該第五電晶體的第一端子與具有該第三電位的第二佈線電連接，並且其中，該第四電晶體的第二端子與該第五電晶體的第二端子電連接。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該邏輯元件係組構成在該第一信號的電位從該第三電位變為該第一電位時，將該第一電晶體的該第一端子的該電位從該第一電位變為該第二電位，然後將其變為該第三電位。
  4. 根據申請專利範圍第1項之半導體裝置，還包括第一反相器，其中，該邏輯元件包括第二反相器，其中，該第一反相器包括第四電晶體，其中，該第二反相器包括第五電晶體，其中，該第一反相器的輸出端子與該第二反相器的輸入端子電連接，其中，該第二反相器的輸出端子與該第一電晶體的該第一端子電連接，並且其中，該第五電晶體的通道長度大於該第四電晶體的通道長度的2倍。
  5. 根據申請專利範圍第1項之半導體裝置，其中，在該第一信號的該電位從該第三電位變為該第一電位時，該第三電位被供應到該第二電晶體的閘極和該第二電晶體的第二端子。
  6. 根據申請專利範圍第5項之半導體裝置，其中，該第一電晶體係組構成在該第一信號的該電位從該第三電位變為該第一電位時，從該第一電晶體的第二端子供應具有該第三電位的第二信號。
  7. 一種半導體裝置，包括記憶單元陣列中的記憶單元，該等記憶單元各自包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；以及電容元件，其中，該第一電晶體的第一端子與該第四電晶體的第一端子和該第五電晶體的第一端子電連接，其中，該第二電晶體的第一端子與該第一電晶體的閘極電連接，其中，該第一電晶體的第二端子與該電容元件的端子和該第三電晶體的閘極電連接，並且其中，該第一電晶體包括包含氧化物半導體的通道形成區。
  8. 根據申請專利範圍第7項之半導體裝置，其中，該第四和第五電晶體係組構成在輸入至該第四電晶體的閘極和該第五電晶體的閘極之第一信號的電位從第三電位變為第一電位時，將該第一電晶體的該第一端子的電位從該第一電位變為第二電位，然後將其變為該第三電位，其中，該第四電晶體的第二端子與具有該第一電位的第一佈線電連接，其中，該第五電晶體的第二端子與具有該第三電位的第二佈線電連接，其中，該第二電位低於該第一電位，並且其中，該第三電位高於該第一電位。
  9. 根據申請專利範圍第8項之半導體裝置，其中，在該第一信號的該電位從該第三電位變為該第一電位時，該第三電位被供應到該第二電晶體的閘極和該第二電晶體的第二端子。
  10. 根據申請專利範圍第9項之半導體裝置，其中，該第一電晶體係組構成在該第一信號的該電位從該第三電位變為該第一電位時，從該第一電晶體的第二端子供應具有該第三電位的第二信號。
  11. 根據申請專利範圍第7項之半導體裝置，其中，該氧化物半導體包含銦、鎵和鋅。
  12. 一種半導體裝置，包括：第一電晶體；第五電晶體；邏輯元件；第一邏輯塊；以及第二邏輯塊，其中，該第一電晶體的第一端子與該邏輯元件的輸出端子電連接，其中，該第一電晶體的第二端子與該第五電晶體的閘極電連接，其中，該第五電晶體的第一端子與該第一邏輯塊的輸出端子電連接，其中，該第五電晶體的第二端子與該第二邏輯塊的輸入端子電連接，其中，該第一邏輯塊包括儲存第一組態資料的第一組態記憶體，其中，該第二邏輯塊包括儲存第二組態資料的第二組態記憶體，其中，在第一信號被輸入到該邏輯元件的輸入端子時，該邏輯元件將該第一電晶體的該第一端子的電位從第一電位變為第二電位，然後將其變為第三電位，其中，該第二電位低於該第一電位，其中，該第三電位高於該第一電位，並且其中，該第一電晶體包括包含氧化物半導體的通道形成區。
  13. 根據申請專利範圍第12項之半導體裝置，其中，該邏輯元件包括第二電晶體和第三電晶體，其中，該第二電晶體的第一端子與具有該第一電位的第一佈線電連接，其中，該第三電晶體的第一端子與具有該第三電位的第二佈線電連接，並且其中，該第二電晶體的第二端子與該第三電晶體的第二端子電連接。
  14. 根據申請專利範圍第12項之半導體裝置，其中，該邏輯元件係組構成在該第一信號的電位從該第三電位變為該第一電位時，將該第一電晶體的該第一端子的該電位從該第一電位變為該第二電位，然後將其變為該第三電位。
  15. 根據申請專利範圍第12項之半導體裝置，還包括第一反相器，其中，該邏輯元件包括第二反相器，其中，該第一反相器包括第二電晶體，其中，該第二反相器包括第三電晶體，其中，該第一反相器的輸出端子與該第二反相器的輸入端子電連接，其中，該第二反相器的輸出端子與該第一電晶體的該第一端子電連接，並且其中，該第三電晶體的通道長度大於該第二電晶體的通道長度的2倍。
  16. 根據申請專利範圍第12項之半導體裝置，還包括第二電晶體，其中，該第二電晶體的第一端子與該第一電晶體的閘極電連接，其中，該邏輯元件包括第三電晶體和第四電晶體，其中，該第三電晶體的第一端子與具有該第一電位的第一佈線電連接，其中，該第四電晶體的第一端子與具有該第三電位的第二佈線電連接，其中，該第三電晶體的第二端子與該第四電晶體的第二端子電連接，其中，該邏輯元件係組構成在該第一信號的電位從該第三電位變為該第一電位時，將該第一電晶體的該第一端子的該電位從該第一電位變為該第二電位，然後將其變為該第三電位，並且其中，在該第一信號的該電位從該第三電位變為該第一電位時，該第三電位被供應到該第二電晶體的閘極和該第二電晶體的第二端子。
  17. 根據申請專利範圍第16項之半導體裝置，其中，該第一電晶體係組構成在該第一信號的該電位從該第三電位變為該第一電位時，從該第一電晶體的第二端子供應具有該第三電位的第二信號。
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