KR102160845B1 - 기억 장치 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 저전력 기억 장치를 제공한다. 상기 기억 장치는 제 1 트랜지스터, 제 2 트랜지스터, 논리 소자, 및 반도체 소자를 포함한다. 제 2 트랜지스터는 제 1 트랜지스터의 게이트로의 제 1 신호의 공급을 제어한다. 입력되는 제 2 신호의 전위가 제 1 전위로부터 상기 제 1 전위보다 낮은 제 2 전위로 변화될 때, 논리 소자가 제 1 트랜지스터의 제 1 단자의 전위를 제 2 전위로부터 상기 제 2 전위보다 낮은 제 3 전위로 변화시킨 후, 제 1 트랜지스터의 제 1 단자의 전위를 제 3 전위로부터 제 1 전위로 변화시킨다. 반도체 소자는 제 1 트랜지스터의 제 2 단자를 플로팅 상태로 하는 기능을 갖는다. 제 1 트랜지스터는 산화물 반도체막에 채널 형성 영역을 포함한다.

Description

기억 장치 및 반도체 장치{STORAGE DEVICE AND SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 예를 들어, 본 발명의 일 형태는 기억 장치, 및 상기 기억 장치를 포함하는 반도체 장치에 관한 것이다.
산화물 반도체로 불리는 반도체 특성을 갖는 금속 산화물이 새로운 반도체로서 주목을 끌고 있다. 산화물 반도체를 포함하는 트랜지스터는 개발 중이다. 예를 들어, 특허문헌 1은 이러한 트랜지스터를 오프시킴으로써 플로팅 상태가 되는 노드에 데이터를 유지하기 위한 기억 소자의 구조를 개시(開示)하고 있다.
일본 공개 특허 제 2011-171702호
기억 장치 등의 반도체 장치의 성능을 평가하기 위하여 저소비 전력 및 고속 동작은 중요한 요소다. 그러나, 기억 장치의 소비 전력을 줄이기 위하여 전원 전압을 감소시키면, 트랜지스터의 온 전류가 감소되기 때문에, 기억 장치의 동작 속도도 감소된다. 바꿔 말하면, 소비 전력의 저감과 동작 속도의 향상 사이에는 트레이드오프가 있다. 동작 속도를 고려하면, 소비 전력 저감만을 위하여 전원 전압을 감소시킬 수는 없다.
n채널 트랜지스터를 통하여 기억 장치의 메모리 셀 내의 노드에 인가되는 high 레벨 전위는 상기 트랜지스터의 문턱 전압만큼 감소된다. 그러므로, 소비 전력을 저감하기 위하여 기억 장치의 전원 전압을 감소시키면, 기억 장치의 메모리 셀 내의 노드의 전위가 지나치게 낮아져, 메모리 셀로부터 출력되는 신호의 논리 레벨이 변화된다. 그 결과, 데이터 신뢰성이 저하되기 쉽다.
상술한 기술 배경을 고려하여, 동작 속도가 유지될 수 있는 저전력 기억 장치를 제공하는 것이 본 발명의 일 형태의 목적이다. 또는, 정확하게 동작할 수 있는 저전력 기억 장치를 제공하는 것이 본 발명의 일 형태의 목적이다. 또는, 동작 속도가 유지될 수 있는 저전력 반도체 장치를 제공하는 것이 본 발명의 일 형태의 목적이다. 또는, 정확하게 동작할 수 있는 저전력 반도체 장치를 제공하는 것이 본 발명의 일 형태의 목적이다.
본 발명의 일 형태에서는 제 1 트랜지스터를 통하여 노드에 전하를 축적함으로써 기억 장치에 데이터가 기록된다. 제 1 트랜지스터의 게이트에 제 1 신호를 공급하는 것은 제 2 트랜지스터에 의하여 제어된다. 제 1 트랜지스터는 제 1 신호의 전위에 따라 온 또는 오프된다.
또한, 본 발명의 일 형태에 있어서, 기억 장치에 데이터가 기록될 때, 낮은 전류 공급 능력을 갖는 논리 소자에, 데이터를 포함하는 제 2 신호의 전위가 입력되고, 상기 논리 소자로부터 출력된 전위는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 공급된다. 이러한 구조에 의하여, 데이터를 포함하는 제 2 신호의 전위가 제 1 전위로부터 상기 제 1 전위보다 낮은 제 2 전위로 변화될 때, 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위가 제 2 전위로부터 상기 제 2 전위보다 낮은 제 3 전위로 변화된 후에 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위는 제 3 전위로부터 제 1 전위로 변화된다.
또한, 기억 장치에 데이터를 기록할 때, 제 2 트랜지스터의 문턱 전압을 제 2 전위에 더하여 얻어지는 전위보다 높은 전위가 제 2 트랜지스터의 게이트에 공급된다. 제 2 트랜지스터의 게이트에 상기 전위가 공급된 상태에서 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위가 제 2 전위로부터 제 3 전위로 감소될 때, 제 2 트랜지스터는 온 상태이기 때문에, 제 2 트랜지스터를 통하여 제 1 트랜지스터의 게이트에 제 1 신호의 전위가 공급된다. 제 2 트랜지스터의 게이트에 상기 전위가 공급된 상태에서 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위가 제 3 전위로부터 제 1 전위로 증가할 때, 제 2 트랜지스터가 오프됨으로써, 제 1 트랜지스터의 게이트는 플로팅 상태가 된다. 제 1 트랜지스터의 소스와 게이트 사이에 형성된 용량 Cs로 인하여, 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위가 제 3 전위로부터 제 1 전위로 증가함에 따라, 제 1 트랜지스터의 게이트의 전위도 증가한다.
그러므로, 제 1 신호의 전위가 high인 경우, 상기 전위로부터 제 2 트랜지스터의 문턱 전압만큼 제 1 트랜지스터의 게이트의 전위가 감소되더라도, 제 1 트랜지스터의 게이트의 전위는 상술한 동작에 의하여 증가할 수 있다. 따라서, 제 1 트랜지스터는 확실하게 온될 수 있다. 그 결과, 본 발명의 일 형태에 따른 기억 장치에 있어서, 기억 장치에 공급되는 전원 전압이 감소되더라도, 데이터는 상기 노드에 고속으로 기록될 수 있고, 데이터 기록 시에 상기 노드에 공급되는 전위가 제 1 트랜지스터의 문턱 전압만큼 감소되는 것을 방지할 수 있다.
구체적으로, 본 발명의 일 형태에 따른 기억 장치는 제 1 트랜지스터, 제 2 트랜지스터, 논리 소자, 및 반도체 소자를 포함한다. 제 2 트랜지스터는 제 1 트랜지스터의 게이트로의 제 1 신호의 공급을 제어한다. 입력되는 제 2 신호의 전위가 제 1 전위로부터 상기 제 1 전위보다 낮은 제 2 전위로 변화될 때, 논리 소자가 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위를 제 2 전위로부터 상기 제 2 전위보다 낮은 제 3 전위로 변화시킨 후, 제 1 트랜지스터의 소스 및 드레인 중 한쪽의 전위를 제 3 전위로부터 제 1 전위로 변화시킨다. 반도체 소자는 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽을 플로팅 상태로 하는 기능을 갖는다.
제 1 트랜지스터는 실리콘막 또는 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터보다 낮은 오프 전류를 갖는다. 실리콘보다 넓은 밴드갭 및 낮은 진성 캐리어 밀도를 갖는 반도체의 막에 채널 형성 영역을 포함하는 트랜지스터는 실리콘 또는 저마늄 등 보통의 반도체에 채널 형성 영역을 포함하는 트랜지스터보다 상당히 낮은 오프 전류를 가질 수 있다. 그러므로, 이러한 트랜지스터는 제 1 트랜지스터에 적합하다. 실리콘보다 넓은 밴드갭 및 낮은 진성 캐리어 밀도를 갖는 반도체의 예에는, 밴드갭이 실리콘의 2배 이상인 산화물 반도체, 탄소화 실리콘, 및 질화 갈륨이 있다.
이러한 구조에 의하여, 제 1 트랜지스터가 오프 상태일 때, 상기 노드는 플로팅 상태, 즉 다른 전극 또는 배선과의 절연성이 매우 높게 된다. 그러므로, 데이터를 포함하는 신호의 전위는 상기 노드에 유지된다.
본 발명의 일 형태에 따르면, 동작 속도가 유지될 수 있는 저전력 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 정확하게 동작할 수 있는 저전력 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 동작 속도가 유지될 수 있는 저전력 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 정확하게 동작할 수 있는 저전력 반도체 장치를 제공할 수 있다.
첨부되는 도면에 있어서:
도 1은 기억 장치의 구조를 도시한 것.
도 2의 (A) 및 (B)는 기억 장치의 동작을 도시한 것.
도 3은 기억 장치의 타이밍 차트.
도 4의 (A) 및 (B)는 각각 기억 장치의 구조를 도시한 것.
도 5는 셀 어레이의 구조를 도시한 것.
도 6은 셀 어레이의 타이밍 차트.
도 7은 PLD 구조를 도시한 것.
도 8의 (A) 내지 (C)는 각각 논리 블록의 구조를 도시한 것.
도 9의 (A)는 PLD 구조의 일부를 도시한 것이고, 도 9의 (B)는 스위치 회로의 구조를 도시한 것.
도 10은 PLD 전체의 구조를 도시한 것.
도 11은 셀의 단면도.
도 12의 (A) 내지 (F)는 각각 전자 기기를 도시한 것.
도 13은 계산에 의하여 얻어지는 전위 파형을 도시한 것.
본 발명의 일 형태를 도면을 참조하여 아래에서 자세히 설명하기로 한다. 또한, 본 발명은 이하의 설명에 제한되지 않는다. 본 발명의 형태 및 세부 사항을 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 바꿀 수 있다는 것은 당업자에 의하여 용이하게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태의 설명에 제한되어 해석되지 말아야 한다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 그 범주에, 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치용 컨트롤러, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 이차 전지 등의 전지용 제어 회로, 및 보호 회로 등, 반도체 소자를 사용하여 형성된 다양한 반도체 집적 회로를 포함한다. 본 발명의 일 형태에 따른 반도체 장치는 그 범주에, 상기 반도체 집적 회로 중 어느 것을 사용하여 형성된 RF 태그 및 반도체 표시 장치 등의 다양한 장치를 포함한다. 반도체 표시 장치는 그 범주에, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 종이, 디지털 마이크로미러 디바이스(DMD), 플라즈마 디스플레이 패널(PDP), 전계 방출 디스플레이(FED), 및 구동 회로에 반도체 소자가 포함되는 다른 반도체 표시 장치를 포함한다.
<기억 장치의 구조예 1>
먼저, 본 발명의 일 형태에 따른 기억 장치의 구조예를 설명한다. 도 1은 본 발명의 일 형태에 따른 기억 장치(10)의 구조를 도시한 것이다.
본 발명의 일 형태에 따른 기억 장치(10)는 각각 트랜지스터(11), 트랜지스터(12), 및 논리 소자(13)를 적어도 포함하는 하나 이상의 그룹을 포함한다. 도 1은 상기 그룹으로서 하나의 메모리 셀(14)을 포함하는 기억 장치(10)의 구조예를 도시한 것이다.
도 1의 기억 장치(10)는 메모리 셀(14)로부터 출력된 전위가 공급되는 반도체 소자(16)를 더 포함한다. 반도체 소자(16)로부터 출력된 전위가 배선(17)에 인가된다. 또한, 도 1의 기억 장치(10)의 구조에서 반도체 소자(16)는 메모리 셀(14)에 포함되지 않지만, 메모리 셀(14)에 반도체 소자(16)가 포함되어도 좋다.
트랜지스터(11)는 노드(ND2)의 전위에 따라 메모리 셀(14) 내의 노드(ND1)와 노드(ND3) 사이의 전기적인 접속을 제어하는 기능을 갖는다. 구체적으로, 트랜지스터(11)의 소스 및 드레인 중 한쪽이 노드(ND1)에 상당하고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽이 노드(ND3)에 상당하고, 트랜지스터(11)의 게이트가 노드(ND2)에 상당한다. 논리 소자(13)로부터 출력되는 데이터를 포함하는 신호의 전위가 노드(ND1)에 공급된다. 상기 전위가 트랜지스터(11)를 통하여 노드(ND3)에 공급될 때, 상기 전위에 상당하는 전하가 노드(ND3)에 축적되어 데이터가 메모리 셀(14)에 기록된다.
도 1에 있어서, 메모리 셀(14)은 노드(ND3)에 접속된 용량 소자(15)를 포함하고, 노드(ND3)의 전위는 용량 소자(15)에 의하여 유지된다.
본 명세서에 있어서, '접속'이라는 용어는 전기적인 접속을 뜻하고, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있는 상태에 상당한다. 따라서, 접속 상태란, 항상 직접적인 접속 상태를 뜻하는 것이 아니라, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있도록 배선, 저항 소자, 다이오드, 또는 트랜지스터 등의 회로 소자를 통한 전기적인 접속 상태를 포함한다.
트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 전기적으로 접속되는 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 전기적으로 접속되는 드레인 전극을 뜻한다. 게이트란, 게이트 전극을 뜻한다.
트랜지스터의 '소스'와 '드레인'이라는 용어는 트랜지스터의 도전형 또는 단자에 인가된 전위의 레벨에 따라 서로 교환된다. 일반적으로, n채널 트랜지스터에서는 낮은 전위가 인가되는 단자가 소스라고 불리고, 높은 전위가 인가되는 단자가 드레인이라고 불린다. 또한, p채널 트랜지스터에서는 낮은 전위가 인가되는 단자가 드레인이라고 불리고, 높은 전위가 인가되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스 및 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 호칭이 서로 교환된다.
본 발명의 일 형태에서, 트랜지스터(11)는 현저하게 낮은 오프 전류를 갖는다. 실리콘보다 넓은 밴드갭 및 낮은 진성 캐리어 밀도를 갖는 반도체의 막에 채널 형성 영역을 포함하는 트랜지스터는 실리콘 또는 저마늄 등 보통의 반도체에 채널 형성 영역을 포함하는 트랜지스터보다 상당히 낮은 오프 전류를 가질 수 있다. 그러므로, 이러한 트랜지스터는 트랜지스터(11)에 적합하다. 이러한 반도체의 예에는 밴드갭이 실리콘의 2배 이상인 산화물 반도체 및 질화 갈륨이 있다.
트랜지스터(11)의 오프 전류는 현저하게 낮기 때문에, 트랜지스터(11)가 오프 상태일 때 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 플로팅 상태, 즉 다른 전극 또는 배선과의 절연성이 매우 높게 된다. 따라서, 노드(ND3)에 유지된 전하가 누설되는 것을 방지할 수 있고, 데이터를 포함하는 신호의 전위가 노드(ND3)에 유지된다.
또한, 별도 명시되지 않는 한, 본 명세서에서 오프 전류란, 트랜지스터의 소스와 드레인 사이의 컷 오프 영역(cut-off region)에서 흐르는 전류를 뜻한다.
트랜지스터(12)는 배선(WL)으로부터 트랜지스터(11)의 게이트, 즉 노드(ND2)로의 신호 공급을 제어하는 기능을 갖는다. 그러므로, 트랜지스터(11)는 상기 신호의 전위에 따라 온 또는 오프된다. 구체적으로, 트랜지스터(12)의 소스 및 드레인 중 한쪽은 상기 신호가 공급되는 배선(WL)에 접속되고, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속되고, 트랜지스터(12)의 게이트는 배선(VL)에 접속된다.
반도체 소자(16)는 트랜지스터(11)의 소스 및 드레인 중 다른 쪽, 즉 노드(ND3)를 플로팅 상태로 하는 기능을 갖는다. 구체적으로, 반도체 소자(16)로서 트랜지스터, 용량 소자 등이 사용될 수 있다. 예를 들어, 반도체 소자(16)로서 트랜지스터가 사용되는 경우, 상기 트랜지스터의 게이트는 노드(ND3)에 접속된다. 예를 들어, 반도체 소자(16)로서 용량 소자가 사용되는 경우, 상기 용량 소자의 한 쌍의 전극 중 한쪽이 노드(ND3)에 접속된다.
논리 소자(13)는 데이터를 포함하는 신호가 입력된 후, 상기 신호의 전위의 극성을 반전시키고, 트랜지스터(11)의 소스 및 드레인 중 한쪽, 즉 노드(ND1)에 반전 신호를 공급하는 기능을 갖는다. 예를 들어, 논리 소자(13)로서 인버터 등이 사용될 수 있다. 또한, 논리 소자(13)는 전류 공급 능력이 낮은 것이 바람직하다. 구체적으로는, 논리 소자(13)에 입력된 신호의 전위가 제 1 전위로부터 상기 제 1 전위보다 낮은 제 2 전위로 변화되었을 때, 노드(ND1)의 전위가 제 2 전위로부터 상기 제 2 전위보다 낮은 제 3 전위로 변화된 후, 노드(ND1)의 전위가 제 3 전위로부터 제 1 전위로 변화되도록 논리 소자(13)는 낮은 전류 공급 능력을 갖는 것이 바람직하다.
구체적으로는, 논리 소자(13)의 입력 단자는 배선(DL)에 접속되고, 논리 소자(13)의 출력 단자는 트랜지스터(11)의 소스 및 드레인 중 한쪽, 즉 노드(ND1)에 접속된다.
<기억 장치의 동작예>
다음에, 도 1의 기억 장치(10)의 동작예를 설명한다. 도 2의 (A) 및 (B)는 도 1의 기억 장치(10)의 동작예를 개략적으로 도시한 것이다. 또한, 도 2의 (A) 및 (B)에 있어서, 반도체 소자(16)로서 n채널 트랜지스터(16t)가 사용되고, 노드(ND3)는 트랜지스터(16t)의 게이트에 접속된다. 도 2의 (A) 및 (B)에 있어서, 트랜지스터(16t)의 소스 및 드레인 중 한쪽이 배선(17a)(배선(17)의 예)에 접속되고, 트랜지스터(16t)의 소스 및 드레인 중 다른 쪽이 배선(17b)(배선(17)의 예)에 접속된다. 도 3은 배선(WL), 배선(DL), 노드(ND1), 노드(ND2), 및 노드(ND3)의 전위를 나타내는 타이밍 차트의 일례다.
우선, 도 2의 (A)에 도시된 바와 같이, 기간(t1)에 high 레벨 전위(VDD)가 배선(WL)에 공급된다. 또한, low 레벨 전위(예를 들어, 접지 전위(GND))에 트랜지스터(12)의 문턱 전압을 더하여 얻어지는 전위보다 높은 high 레벨 전위(예를 들어, VDD)가 배선(VL)에 공급된다. 그러므로, 트랜지스터(12)는 온 상태이기 때문에, high 레벨 전위(VDD)로부터 트랜지스터(12)의 문턱 전압(Vth)을 빼서 얻어지는 전위(VDD-Vth)가 트랜지스터(12)를 통하여 트랜지스터(11)의 게이트, 즉 노드(ND2)에 공급된다.
그리고, high 레벨 전위(VDD)가 배선(DL)에 공급되기 때문에, low 레벨 전위(GND)가 논리 소자(13)로부터 트랜지스터(11)의 소스 및 드레인 중 한쪽, 즉 노드(ND1)에 공급된다. 그러므로, low 레벨 전위(GND)가 트랜지스터(11)를 통하여 노드(ND3)에 인가된다. 이렇게 하여, 기간(t1)에 트랜지스터(16t)가 오프될 수 있고, 배선(17a)은 배선(17b)으로부터 전기적으로 분리될 수 있다.
다음에, 도 2의 (B)에 도시된 바와 같이, 기간(t2)의 초반에, 배선(DL)에 공급된 전위가 high 레벨 전위(VDD)로부터 low 레벨 전위(GND)로 감소된다. 논리 소자(13)는 낮은 전류 공급 능력을 갖기 때문에, 배선(DL)에 공급되는 전위의 감소에 따라, 노드(ND1)의 전위는 논리 소자(13)의 입력 단자와 출력 단자 사이의 용량으로 인하여 감소된다. 도 2의 (B) 및 도 3에 있어서, 노드(ND1)의 전위는 low 레벨 전위(GND)로부터 더 낮은 low 레벨 전위(-VDD)로 감소된다.
또한, 기간(t2)에, 배선(WL)에 high 레벨 전위(VDD)가 공급되고 배선(VL)에 high 레벨 전위(VDD)가 계속 공급된다. 그러므로, 트랜지스터(12)는 기간(t2)의 초반에 온 상태이기 때문에, 트랜지스터(11)의 게이트, 즉 노드(ND2)에 전위(VDD-Vth)가 계속 공급된다.
그리고, 기간(t2)에 있어서, 도 2의 (B)에 도시된 바와 같이, 논리 소자(13)는 노드(ND1)의 전위를 low 레벨 전위(-VDD)로부터 high 레벨 전위(VDD)로 증가시킨다. 노드(ND1)의 전위의 증가에 따라, 트랜지스터(11)의 게이트, 즉 노드(ND2)의 전위는 트랜지스터(11)의 소스와 게이트 사이에 형성된 용량 Cs로 인하여 증가하기 시작한다. 그러므로, 노드(ND2)에 접속된 트랜지스터(12)의 소스 및 드레인 중 다른 쪽의 전위가 전위(VDD-Vth)보다 높아지기 때문에, 트랜지스터(12)는 오프된다. 그 결과, 트랜지스터(11)의 게이트, 즉 노드(ND2)는 플로팅 상태가 된다.
노드(ND2)가 플로팅 상태가 된 후에도 노드(ND2)의 전위가 계속 증가한다. 이상적으로는 노드(ND2)의 전위는 low 레벨 전위(-VDD)와 high 레벨 전위(VDD)의 차이를 전위(VDD-Vth)에 더하여 얻어지는 전위(3VDD-Vth)로 증가한다. 바꿔 말하면, 본 발명의 일 형태에 있어서, 기간(t1)의 종료 시에, 트랜지스터(11)의 게이트 전위가 high 레벨 전위(VDD)로부터 트랜지스터(12)의 문턱 전압(Vth)만큼 감소되더라도, 기간(t2)에 트랜지스터(11)의 게이트 전위는 상술한 동작에 의하여 증가할 수 있다. 그 결과, 본 발명의 일 형태에 따른 기억 장치(10)에 있어서, 기억 장치(10)에 공급되는 전원 전압이 감소되고 전위(VDD)와 전위(GND)의 차이가 감소되더라도, 데이터 기록 시에 노드(ND1)에 공급되는 전위(VDD)가 트랜지스터(11)의 문턱 전압만큼 감소되는 것을 방지할 수 있고, 전위(VDD)가 노드(ND3)에 공급될 수 있고, 데이터가 노드(ND3)에 고속으로 기록될 수 있다.
기간(t2)에 high 레벨 전위(VDD)가 노드(ND3)에 공급되기 때문에, 트랜지스터(16t)는 온되어, 배선(17a)이 배선(17b)에 전기적으로 접속된다.
또한, 도 2의 (B) 및 도 3에 있어서, 기간(t2)에, 배선(DL)에 공급되는 전위가 high 레벨 전위(VDD)로부터 low 레벨 전위(GND)로 감소되고, 논리값 '1'에 상당하는 high 레벨 전위(VDD)가 노드(ND3)에 공급된다. 그러나, 본 발명의 일 형태에 있어서, 기간(t2)에, 배선(DL)에 공급된 전위는 high 레벨 전위(VDD)로 유지될 수 있고, 논리값 '0'에 상당하는 low 레벨 전위(GND)는 노드(ND3)에 공급될 수 있다.
그리고, 기간(t3)에, low 레벨 전위(GND)가 배선(WL)에 공급된다. high 레벨 전위(예를 들어, VDD)가 배선(VL)에 공급된다. 그러므로, 트랜지스터(12)가 온 상태이기 때문에, low 레벨 전위(GND)가 트랜지스터(12)를 통하여 트랜지스터(11)의 게이트, 즉 노드(ND2)에 공급된다. 따라서, 트랜지스터(11)는 오프되어, 기간(t2)에 공급된 전위(VDD)가 노드(ND3)에 유지된다. 그 결과, 트랜지스터(16t)는 온 상태가 유지되고, 배선(17a)은 배선(17b)과의 전기적인 접속이 유지된다.
또한, 기간(t3)에 high 레벨 전위(VDD)가 배선(DL)에 공급되기 때문에, 노드(ND1)는 전위(GND)를 갖는다.
<논리 소자의 구조예>
다음에, 도 4의 (A)는 논리 소자(13)로서 인버터를 포함하는 기억 장치(10)의 구조를 도시한 것이다.
도 4의 (A)의 기억 장치(10)에 포함되는 논리 소자(13)는 p채널 트랜지스터(18) 및 n채널 트랜지스터(19)를 포함한다. 트랜지스터(18)의 게이트 및 트랜지스터(19)의 게이트는 배선(DL)에 접속된다. 트랜지스터(18)의 소스 및 드레인 중 한쪽은 high 레벨 전위가 공급되는 배선(20)에 접속되고, 트랜지스터(19)의 소스 및 드레인 중 한쪽은 low 레벨 전위가 공급되는 배선(21)에 접속된다. 트랜지스터(18)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(19)의 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 소스 및 드레인 중 한쪽, 즉 노드(ND1)에 접속된다.
도 4의 (B)는 논리 소자(13)로서 인버터를 포함하는 기억 장치(10)의 다른 구조예를 도시한 것이다. 도 4의 (B)의 기억 장치(10)는 도 4의 (A)의 기억 장치(10)에 인버터(22)를 추가하여 얻어지는 것이다. 구체적으로는, 도 4의 (B)의 기억 장치(10)에 있어서, 배선(WL)은 배선(DL)에 접속되고, 배선(DL)은 인버터(22)의 입력 단자 및 트랜지스터(12)의 소스 및 드레인 중 한쪽에 접속된다. 도 4의 (B)에는 배선(WL)을 도시하지 않았고 배선(DL)만 도시하였다. 또한, 인버터(22)의 출력 단자는 논리 소자(13)의 입력 단자(노드(ND4))에 접속된다.
도 4의 (A) 및 (B)에 있어서, 데이터 유지 기간이 길어지면, high 레벨 전위와 low 레벨 전위 사이의 전위가 오랫동안 반도체 소자(16)에 인가되는 경우가 있다. 그러므로, 예를 들어 반도체 소자(16)로서 인버터가 사용되는 경우, 상기 인버터에 포함되는 트랜지스터의 채널 길이를 늘림으로써 상기 인버터의 소비 전력을 줄이는 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 기억 장치(10)에 있어서, 논리 소자(13)에 입력된 신호의 전위가 제 1 전위로부터 상기 제 1 전위보다 낮은 제 2 전위로 변화되었을 때, 노드(ND1)의 전위가 제 2 전위로부터 상기 제 2 전위보다 낮은 제 3 전위로 변화된 후, 노드(ND1)의 전위가 제 3 전위로부터 제 1 전위로 변화되도록 논리 소자(13)는 낮은 전류 공급 능력을 갖는 것이 바람직하다. 구체적으로는 도 4의 (A) 및 (B)에 있어서, 트랜지스터(18) 및 트랜지스터(19) 각각의 채널 길이가 긴 것이 바람직하다. 구체적인 채널 길이는 아래에서 설명한다. 이하의 설명에 있어서, 이해하기 쉽게 하기 위하여, 트랜지스터(18)의 소스는 배선(20)에 접속되고, 트랜지스터(19)의 소스는 배선(21)에 접속되고, 트랜지스터(18)의 드레인 및 트랜지스터(19)의 드레인은 노드(ND1)에 접속된다.
도 4의 (B)의 기억 장치(10)에 있어서, high 레벨 전위(VDD)로부터 low 레벨 전위(예를 들어, 접지 전위(GND))로 감소되는, 논리 소자(13)의 입력 단자, 즉 노드(ND4)의 전위의 과도(transition)에 있어서, 논리 소자(13)에 포함되는 트랜지스터(18) 및 트랜지스터(19) 각각에 채널 형성 영역이 형성된다. 또한, 채널 형성 영역이란, 게이트 전극과 중첩되고 소스 전극 또는 소스 영역과 드레인 영역 또는 드레인 전극 사이에 끼워져 있는 트랜지스터의 반도체막 또는 반도체 기판의 영역을 뜻한다. 또한, 게이트 전극과 채널 형성 영역 사이의 용량의 반이 게이트 전극과 소스 영역 사이의 용량 Cs이고, 게이트 전극과 채널 형성 영역 사이의 용량의 나머지 반이 게이트 전극과 드레인 영역 사이의 용량 Cd라면, 용량 Cs 및 용량 Cd는 방정식 (1)로 표현된다. 트랜지스터(19)의 채널 길이를 Li, 채널 폭을 Wn이라고 나타낸다. 트랜지스터(18)의 채널 길이를 Li, 채널 폭을 Wp라고 나타낸다. 비례 상수는 a로 한다.
Figure 112015105646114-pct00001
(1)
트랜지스터(18)의 소스에 접속된 배선(20) 및 트랜지스터(19)의 소스에 접속된 배선(21)의 각각에 고정 전위가 인가된다. 트랜지스터(11)의 채널 형성 영역의 저항이 높고, 논리 소자(13)의 입력 단자의 전위가 high 레벨 전위(VDD)로부터 low 레벨 전위(GND)로 감소될 때 트랜지스터(12)가 오프 상태이면, 트랜지스터(18)의 드레인 및 트랜지스터(19)의 드레인은 플로팅 상태에 있는 것으로 간주할 수 있다.
인버터(22)의 출력 단자로부터 논리 소자(13)의 입력 단자에 공급되는 싱크 전류를 Is라고 나타내면, 논리 소자(13)의 용량 Cs는 싱크 전류 Is에 의하여 충전되므로, 논리 소자(13)의 입력 단자의 전위의 하강 시상수(falling time constant) τi는 방정식 (2)로 표현된다.
Figure 112015105646114-pct00002
(2)
인버터(22)에 포함되는 각 트랜지스터의 채널 길이는 L, 채널 폭은 W라고 나타낸다. 일반적으로 채널 길이 L 및 채널 폭 W로서는, 각각 프로세스로 결정되는 최소 채널 길이 및 최소 채널 폭이 사용된다. 논리 소자(13)의 트랜지스터(19)의 채널 폭 Wn은 채널 폭 W와 같다. p채널 트랜지스터(18)와 n채널 트랜지스터(19)의 이동도의 차이를 고려하여, 같은 드레인 전류가 트랜지스터(18) 및 트랜지스터(19)를 통하여 흐르도록 트랜지스터(18)의 채널 폭 Wp가 조정된다.
논리 소자(13)의 입력 단자의 전위가 high 레벨 전위(VDD)로부터 low 레벨 전위(GND)로 감소될 때, 노드(ND1)의 전위가 전위(-VDD)로 감소된다면, 논리 소자(13)에서 트랜지스터(18) 및 트랜지스터(19)에 전류 Ii가 흐른다. 전류 Ii는 방정식 (3)으로 표현될 수 있다.
Figure 112015105646114-pct00003
(3)
논리 소자(13)의 트랜지스터(18) 및 트랜지스터(19)에 흐르는 전류 Ii에 의하여 논리 소자(13)의 용량 Cd가 충전되기 때문에, 노드(ND1)에서의 전위의 상승 시상수(rising time constant) τo는 방정식 (4)로 표현된다.
Figure 112015105646114-pct00004
(4)
본 발명의 일 형태에 있어서, 논리 소자(13)는 낮은 전류 공급 능력을 갖는 것이 바람직하다. 이를 달성하기 위하여, 시상수 τo는 시상수 τi보다 큰 것이 바람직하다. 바꿔 말하면, 상술한 조건에 맞기 위하여, 방정식 (2) 및 방정식 (4)로부터 도출되는 방정식 (5)를 만족시킬 필요가 있다.
Figure 112015105646114-pct00005
(5)
방정식 (5)로부터 방정식 (6)을 도출할 수 있다.
Figure 112015105646114-pct00006
(6)
그러므로, 본 발명의 일 형태에 있어서, 논리 소자(13)에 포함되는 트랜지스터의 채널 길이 Li는 인버터(22)에 포함되는 트랜지스터의 채널 길이 L의 2배보다 큰 것이 바람직하다.
도 4의 (A)의 경우에는 배선(DL)의 기생 저항을 Rp, 기생 용량을 Cp라고 나타내면, 논리 소자(13)의 입력 단자의 전위의 하강 시상수 τi는 방정식 (7)로 표현된다.
Figure 112015105646114-pct00007
(7)
또한, 도 4의 (B)의 경우와 같이, 도 4의 (A)의 경우의 노드(ND1)에서의 전위의 상승 시상수 τo는 방정식 (4)로 표현된다. 시상수 τo가 시상수 τi보다 크다는 조건에 맞기 위해서는 방정식 (8)을 만족시킬 필요가 있다.
Figure 112015105646114-pct00008
(8)
방정식 (8)로부터 방정식 (9)를 도출할 수 있다.
Figure 112015105646114-pct00009
(9)
그러므로, 도 4의 (A)의 경우, 논리 소자(13)에 포함되는 트랜지스터의 채널 길이 L은 다른 트랜지스터의 채널 길이 L보다 방정식 (9)를 만족시키도록 상당히 큰 것이 바람직하다.
다음에, 도 13은 계산에 의하여 얻어진 도 4의 (B)의 기억 장치(10)의 배선 및 노드의 전위 파형을 나타낸 것이다. 계산은 low 레벨 전위가 0V 및 high 레벨 전위가 1V의 조건에서 수행하였다.
배선(DL)의 전위가 0V로부터 1V로 증가하였을 때, 논리 소자(13)(인버터)의 입력 단자, 즉 노드(ND4)의 전위는 1V로부터 0V로 감소되었다. 충분히 높은 전류 공급 능력을 갖는 인버터의 경우, 입력 단자에 0V가 공급되면 출력 단자로부터 1V가 출력되지만, 논리 소자(13)는 전류 공급 능력이 낮다. 따라서, 노드(ND4)의 전위가 감소되었을 때, 논리 소자(13)의 입력 단자와 출력 단자 사이의 용량으로 인하여 노드(ND1)의 전위는 0V로부터 약 -1V로 일시적으로 감소된 후, 시간이 지나면서 1V로 증가하였다.
배선(DL)의 전위가 0V로부터 1V로 증가함에 따라, 노드(ND2)의 전위는 증가하기 시작한다. 그리고, 트랜지스터(12)의 게이트 전압이 문턱 전압에 가까워질 때, 트랜지스터(12)의 드레인 전류가 감소되고, 노드(ND2)의 전위가 1V에 도달되지 않고 약 0.6V~0.7V가 된 후, 증가가 정지된다. 노드(ND2)의 전위가 상술한 전위에 도달된 후, 노드(ND1)의 전위가 0V로부터 약 -1V로 감소된다. 이 때, 트랜지스터(11)의 용량 Cs로 인하여 노드(ND2)의 전위가 거의 감소될 뻔했지만, 노드(ND2)의 전위는 배선(DL)으로부터 트랜지스터(12)를 통하여 노드(ND2)에 1V가 공급되기 때문에 거의 감소되지 않았다.
다음에, 노드(ND1)의 전위가 약 -1V로부터 1V로 증가하였을 때, 트랜지스터(12)는 오프되기 때문에, 노드(ND2)의 전위가 트랜지스터(11)의 용량 Cs로 인하여 2V보다 높게 되도록 증가하였다. 노드(ND2)의 전위는 충분히 증가하였기 때문에, 트랜지스터(11)의 문턱 전압만큼 노드(ND3)의 전위가 감소되지 않고, 원하는 전위 1V가 노드(ND3)에 기록될 수 있었다는 것이 확인되었다.
논리 소자(13)는 충분히 높은 전류 공급 능력을 갖고, 노드(ND1)의 전위가 일시적으로 감소되지 않고 0V로부터 1V로 증가한다면, 노드(ND2)의 전위는 트랜지스터(11)의 용량 Cs로 인하여 1V보다 높게 되도록 증가할 수도 있지만, 2V보다 높게 되도록 증가하지는 않는다. 한편, 본 발명의 일 형태에 있어서, 논리 소자(13)의 출력 단자의 전위가 일시적으로 감소된 후에 증가하기 때문에, 노드(ND2)의 전위, 즉 트랜지스터(11)의 게이트 전위는 논리 소자(13)가 충분히 높은 전류 공급 능력을 갖는 경우에 비하여 높게 될 수 있다. 그 결과, 전원 전위의 수를 증가시키지 않고 메모리 셀(14) 내의 노드(ND3)에 원하는 전위를 기록할 수 있다.
<기억 장치의 구조예 2>
이어서, 복수의 메모리 셀을 포함하는 기억 장치의 구조예, 및 기억 장치의 구동 방법의 예를 설명한다.
도 5는 복수의 메모리 셀(14)을 포함하는 셀 어레이(30)의 회로도의 일례다. 도 1과 달리, 도 5는 반도체 소자(16)가 메모리 셀(14)에 포함되고 반도체 소자(16)로서 트랜지스터(16t)가 사용되는 경우를 도시한 것이다.
도 5의 셀 어레이(30)에 있어서, 복수의 배선(WL), 복수의 배선(DL), 복수의 배선(VL), 복수의 배선(CL), 및 복수의 배선(SL) 등의 다양한 배선이 제공되고, 이들 배선을 통하여 구동 회로로부터의 신호 또는 전위가 각 메모리 셀(14)에 공급된다.
배선의 개수는 메모리 셀(14)의 개수 및 배치에 의하여 결정될 수 있다. 구체적으로는, 도 5의 셀 어레이(30)의 경우, y행 x열(x 및 y는 각각 2 이상의 자연수)의 메모리 셀(14)이 매트릭스로 접속되고, 복수의 배선(WL)에 상당하는 배선(WL1) 내지 배선(WLy), 복수의 배선(DL)에 상당하는 배선(DL1) 내지 배선(DLx), 복수의 배선(VL)에 상당하는 배선(VL1) 내지 배선(VLy), 복수의 배선(CL)에 상당하는 배선(CL1) 내지 배선(CLy), 및 복수의 배선(SL)에 상당하는 배선(SL1) 내지 배선(SLy)이 셀 어레이(30)에 제공된다.
메모리 셀(14) 각각에 있어서, 논리 소자(13)의 입력 단자는 배선(DL) 중 하나에 접속되고, 논리 소자(13)의 출력 단자는 트랜지스터(11)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(12)의 게이트는 배선(VL) 중 하나에 접속되고, 트랜지스터(12)의 소스 및 드레인 중 한쪽은 배선(WL)에 접속되고, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽은 트랜지스터(11)의 게이트에 접속된다. 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 트랜지스터(16t)의 게이트 및 용량 소자(15)의 한쪽 전극에 접속된다. 용량 소자(15)의 다른 쪽 전극은 배선(CL) 중 하나에 접속된다. 트랜지스터(16t)의 소스 및 드레인 중 한쪽은 배선(DL) 중 하나에 접속되고, 트랜지스터(16t)의 소스 및 드레인 중 다른 쪽은 배선(SL) 중 하나에 접속된다.
도 5에 있어서, 트랜지스터(11) 및 트랜지스터(12)는 n채널 트랜지스터이고, 트랜지스터(16t)는 p채널 트랜지스터다. 배선(DL) 및 배선(SL) 중 한쪽이 배선(17a)(도 1에서의 배선(17)의 예)에 상당하고, 배선(DL) 및 배선(SL) 중 다른 쪽이 배선(17b)(도 1에서의 배선(17)의 예)에 상당한다.
다음에, 도 6의 타이밍 차트를 참조하여 도 5에서의 셀 어레이(30)의 동작을 설명한다. 또한, 도 6은 제 1 행 제 1 열의 메모리 셀(14), 제 1 행 제 x 열의 메모리 셀(14), 제 y 행 제 1 열의 메모리 셀(14), 및 제 y 행 제 x 열의 메모리 셀(14)에 대하여 데이터 기록, 데이터 유지, 및 데이터 판독이 수행되는 경우를 도시한 것이다.
도 6에 있어서, low 레벨 전위로서 접지 전위(GND)가 사용된다.
먼저, 기간(T1)에, 제 1 행의 메모리 셀(14)에 포함되는 배선(WL1) 및 배선(CL1)이 선택된다. 구체적으로는, 도 6에 있어서, high 레벨 전위(VDD)가 배선(WL1)에 공급되고, low 레벨 전위(GND)가 배선(WL2) 내지 배선(WLy)에 공급된다. 또한, 전위(VDD)가 배선(SL) 및 배선(VL)에 공급된다. 그러므로, 제 1 행의 메모리 셀(14)에 포함되는 트랜지스터(11)는 선택적으로 온된다. 또한, 전위(GND)가 배선(CL1)에 공급되고, 전위(VDD)가 배선(CL2) 내지 배선(CLy)에 공급된다.
배선(WL1) 및 배선(CL1)이 선택되는 기간에, 데이터를 포함하는 신호의 전위가 배선(DL1) 및 배선(DLx)에 공급된다. 배선(DL1) 및 배선(DLx)에 공급되는 전위의 레벨은 데이터의 내용에 따라 당연히 달라진다. 도 6은 전위(GND)가 배선(DL1)에 공급되고, 전위(VDD)가 배선(DLx)에 공급되는 경우를 도시한 것이다. 배선(DL1) 및 배선(DLx)에 공급되는 전위의 극성이 논리 소자(13)에 의하여 반전되고 나서, 온 상태인 트랜지스터(11)를 통하여 트랜지스터(16t)의 게이트, 즉 노드(ND3)에 반전 전위가 공급된다. 공급된 전위에 따라, 노드(ND3)에 축적된 전하량이 제어될 때, 제 1 행 제 1 열의 메모리 셀(14) 및 제 1 행 제 x 열의 메모리 셀(14)에 데이터가 기록된다.
또한, 논리 소자(13)는 전류 공급 능력이 낮기 때문에, 기간(T1)에 배선(DL1)에 공급되는 전위가 감소됨에 따라, 배선(DL1) 및 배선(WL1)에 접속된 메모리 셀(14) 내의 노드(ND1)의 전위는 논리 소자(13)의 용량으로 인하여 감소된다. 노드(ND1)의 전위의 증가에 따라, 트랜지스터(11)의 게이트, 즉 노드(ND2)의 전위는 트랜지스터(11)의 소스와 게이트 사이에 형성된 용량 Cs로 인하여 증가하기 시작한다. 그러므로, 노드(ND2)에 접속된 트랜지스터(12)의 소스 및 드레인 중 다른 쪽의 전위가 전위(VDD-Vth)보다 높아지기 때문에, 트랜지스터(12)는 오프된다. 그 결과, 트랜지스터(11)의 게이트, 즉 노드(ND2)는 플로팅 상태가 된다. 노드(ND2)가 플로팅 상태가 된 후에도 노드(ND2)의 전위는 계속 증가한다. 이상적으로 노드(ND2)의 전위는, low 레벨 전위(-VDD)와 high 레벨 전위(VDD)의 차이를 전위(VDD-Vth)에 더하여 얻어지는 전위(3VDD-Vth)로 증가할 수 있다. 그 결과, 데이터 기록 시에 노드(ND1)에 공급되는 전위(VDD)는 트랜지스터(11)의 문턱 전압만큼 감소되는 것을 방지할 수 있고, 전위(VDD)가 노드(ND3)에 공급될 수 있고, 데이터가 노드(ND3)에 고속으로 기록될 수 있다.
다음에, 전위(GND)가 배선(WL1)에 공급되어, 제 1 행의 메모리 셀(14)에 포함되는 트랜지스터(11)가 오프된다. 또한, 전위(VDD)가 배선(CL1)에 공급되어, 노드(ND3)의 전위가 증가한다. 따라서, 노드(ND3)에 기록된 데이터에 상관없이 트랜지스터(16t)는 오프된다.
다음에, 기간(T2)에, 제 y 행의 메모리 셀(14)에 포함되는 배선(WLy) 및 배선(CLy)이 선택된다. 구체적으로는, 도 6에 있어서, 전위(VDD)가 배선(WLy)에 공급되고, 전위(GND)가 배선(WL1) 내지 배선(WL(y-1))에 공급된다. 또한, 전위(VDD)가 배선(SL) 및 배선(VL)에 공급된다. 그러므로, 제 y 행의 메모리 셀(14)에 포함되는 트랜지스터(11)는 선택적으로 온된다. 또한, 전위(GND)가 배선(CLy)에 공급되고, 전위(VDD)가 배선(CL1) 내지 배선(CL(y-1))에 공급된다.
배선(WLy) 및 배선(CLy)이 선택되는 기간에, 데이터를 포함하는 신호의 전위가 배선(DL1) 및 배선(DLx)에 공급된다. 도 6은 전위(VDD)가 배선(DL1)에 공급되고, 전위(GND)가 배선(DLx)에 공급되는 경우를 도시한 것이다. 배선(DL1) 및 배선(DLx)에 공급되는 전위의 극성이 논리 소자(13)에 의하여 반전되고 나서, 온 상태인 트랜지스터(11)를 통하여 트랜지스터(16t)의 게이트, 즉 노드(ND3)에 반전 전위가 공급된다. 공급된 전위에 따라, 노드(ND3)에 축적된 전하량이 제어될 때, 제 y 행 제 1 열의 메모리 셀(14) 및 제 y 행 제 x 열의 메모리 셀(14)에 데이터가 기록된다.
또한, 기간(T1)에서의 배선(DL1) 및 배선(WL1)에 접속된 메모리 셀(14)의 경우와 같이, 기간(T2)에서의 배선(DLx) 및 배선(WLy)에 접속된 메모리 셀(14)에 있어서, 트랜지스터(11)의 게이트, 즉 노드(ND2)의 전위는 이상적으로는 전위(3VDD-Vth)로 증가할 수 있다. 그 결과, 데이터 기록 시에 노드(ND1)에 공급되는 전위(VDD)가 트랜지스터(11)의 문턱 전압만큼 감소되는 것을 방지할 수 있고, 전위(VDD)는 노드(ND3)에 공급될 수 있고, 데이터가 노드(ND3)에 고속으로 기록될 수 있다.
메모리 셀(14)에 잘못된 데이터가 기록되는 것을 방지하기 위하여, 배선(WL) 및 배선(CL)의 선택 기간이 종료된 후에, 데이터를 포함하는 신호를 배선(DL)에 공급하는 것을 종료시키는 것이 바람직하다.
다음에, 전위(GND)가 배선(WLy)에 공급되어, 제 y 행의 메모리 셀(14)에 포함되는 트랜지스터(11)가 오프된다. 또한, 전위(VDD)가 배선(CLy)에 공급되어, 노드(ND3)의 전위가 증가한다. 따라서, 노드(ND3)에 기록된 데이터에 상관없이 트랜지스터(16t)는 오프된다.
본 발명의 일 형태에 있어서, 상술한 바와 같이 트랜지스터(11)는 현저하게 낮은 오프 전류를 갖는다. 트랜지스터(11)의 오프 전류가 낮으면, 노드(ND3)에 축적된 전하는 누설되기 어려워지기 때문에, 오랫동안 데이터가 유지될 수 있다.
다음에, 기간(T3)에 나타낸 바와 같이, 제 1 행의 메모리 셀(14)에 포함되는 배선(CL1)이 선택된다. 구체적으로는, 도 6에 있어서, 전위(GND)가 배선(CL1)에 공급되고, high 레벨 전위(VDD)가 배선(CL2) 내지 배선(CLy)에 공급된다. 기간(T3)에, 전위(GND)의 공급에 의하여 배선(WL) 중 어느 하나도 선택되지 않는다. 또한, 배선(CL1)이 선택되는 기간에, 전위(VDD)가 배선(SL) 및 배선(VL)에 공급된다.
트랜지스터(16t)의 소스와 드레인 사이의 저항은 노드(ND3)에 축적된 전하량에 의존한다. 그러므로, 노드(ND3)에 축적된 전하량에 기초한 전위가 배선(DL1) 및 배선(DLx)에 공급된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, 제 1 행 제 1 열의 메모리 셀(14) 및 제 1 행 제 x 열의 메모리 셀(14)로부터 데이터가 판독될 수 있다.
다음에, 기간(T4)에 나타낸 바와 같이, 제 y 행의 메모리 셀(14)에 포함되는 배선(CLy)이 선택된다. 구체적으로는, 도 6에 있어서, 전위(GND)가 배선(CLy)에 공급되고, high 레벨 전위(VDD)가 배선(CL1) 내지 배선(CL(y-1))에 공급된다. 기간(T4)에, 전위(GND)의 공급에 의하여 배선(WL) 중 어느 하나도 선택되지 않는다. 또한, 배선(CLy)이 선택되는 기간에, 전위(VDD)가 배선(SL) 및 배선(VL)에 공급된다.
트랜지스터(16t)의 소스와 드레인 사이의 저항은 노드(ND3)에 축적된 전하량에 의존한다. 그러므로, 노드(ND3)에 축적된 전하량에 기초한 전위가 배선(DL1) 및 배선(DLx)에 공급된다. 그리고, 상기 전위로부터 전하량의 차이를 판독함으로써, 제 y 행 제 1 열의 메모리 셀(14) 및 제 y 행 제 x 열의 메모리 셀(14)로부터 데이터가 판독될 수 있다.
또한, 각 배선(DL)의 끝에 판독 회로가 접속되고, 판독 회로로부터 출력된 신호가 셀 어레이(30)로부터 실제로 판독된 데이터를 포함한다.
<반도체 장치의 구조예>
반도체 장치의 하나인 프로그램 가능 논리 소자(PLD)에 있어서, 논리 회로는 적당한 규모의 프로그래머블 논리 블록(PLE)을 사용하여 형성되고, 이 논리 블록의 기능 및 논리 블록들 사이의 접속은 제조 후에 변경(컨피규레이션)될 수 있다. 구체적으로, 상기 PLD는 복수의 논리 블록 및 논리 블록들 사이의 접속을 제어하는 라우팅 리소스(routing resource)를 포함한다. 논리 블록의 기능, 및 라우팅 리소스를 사용하여 형성되는 논리 블록들 사이의 접속은 컨피규레이션 데이터에 의하여 정의되고, 이 컨피규레이션 데이터는 각 논리 블록에 포함되는 기억 장치 또는 라우팅 리소스에 포함되는 기억 장치에 저장된다.
도 7은 도 1의 기억 장치(10)에 포함되는 반도체 소자(16)로서 스위치가 사용되고, 복수의 논리 블록(41)들 사이의 전기적인 접속이 반도체 소자(16)에 의하여 제어되는 PLD 구조예를 도시한 것이다.
도 7은 기억 장치(10)에 유지된 데이터에 따라 온 또는 오프되는 스위치로서 기능하는 트랜지스터를 사용하여 형성된 반도체 소자(16) 및 논리 블록(41-1) 및 논리 블록(41-2)을 도시한 것이다. 논리 블록(41-1)과 논리 블록(41-2) 사이의 전기적인 접속은 반도체 소자(16)에 의하여 제어된다. 논리 블록(41-1) 및 논리 블록(41-2)은 복수의 논리 블록(LB)(41)의 예다.
구체적으로는, 반도체 소자(16)가 데이터에 따라 온되면, 논리 블록(41-1)과 논리 블록(41-2)은 서로 전기적으로 접속된다. 반도체 소자(16)가 데이터에 따라 오프되면, 논리 블록(41-1) 및 논리 블록(41-2)은 서로 전기적으로 분리된다.
그러므로, 기억 장치(10)에 유지된 컨피규레이션 데이터에 따라 논리 블록(41-1)과 논리 블록(41-2) 사이의 전기적인 접속을 제어할 수 있다.
또한, 기억 장치(10)에서의 컨피규레이션 데이터의 소실을 미리 검출하기 위하여, PLD에 검출용 기억 장치(10)가 제공되어도 좋다. 검출용 기억 장치(10)는 예를 들어, 도 4의 (B)의 기억 장치(10)에 반도체 소자(16)로서 인버터가 사용되는 구조를 가질 수 있다. 검출용 기억 장치(10)의, 노드(ND3)에 접속된 용량 소자(15)의 용량 및 다른 기생 용량의 용량은 컨피규레이션 메모리로서 사용되는 기억 장치(10)보다 높게 설정되는 것이 바람직하다. 컨피규레이션이 종료되면, 검출용 기억 장치(10)에서는 배선(DL)의 전위가 높게 설정되고, 노드(ND3)에 high 레벨 전위가 기록된다. 노드(ND3)의 전위는 반도체 소자(16)(인버터)의 문턱 전압보다 낮아지면, 반도체 소자(16)로부터 출력되는 전위는 low 레벨 전위로부터 high 레벨 전위로 변화된다. 그러므로, 상기 전위의 변화를 검출함으로써, 컨피규레이션 데이터의 소실의 타이밍을 결정할 수 있다. 이러한 구조에 의하여, 컨피규레이션 데이터가 소실되기 전에, PLD에서 사용된 데이터가 백업된 후에 클록 신호 및 전원 전압의 공급을 정지할 수 있거나, 또는 외부 메모리에 컨피규레이션 데이터의 재기록을 요구할 수 있다. 또한, PLD가 재기동될 때, 반도체 소자(16)(인버터)로부터 출력되는 전위가 high 레벨 전위이면, PLD는 외부 메모리에 컨피규레이션 데이터의 재기록을 요구할 수 있다.
다음에, 도 8의 (A)는 논리 블록(LB)(41)의 일 형태를 도시한 것이다. 도 8의 (A)의 논리 블록(41)은 룩업 테이블(LUT)(42), 플립플롭(43), 및 기억 장치(10)를 포함한다. LUT(42)의 논리 연산은 기억 장치(10)의 컨피규레이션 데이터에 따라 결정된다. 구체적으로는, 입력 단자(44)에 공급된 복수의 입력 신호의 입력값에 대한 LUT(42)의 한 출력값이 결정된다. 그리고, LUT(42)는 상기 출력값을 포함하는 신호를 출력한다. 플립플롭(43)은 LUT(42)로부터 출력되는 신호를 유지하고, 클록 신호(CLK)에 동기하여 제 1 출력 단자(45) 및 제 2 출력 단자(46)로부터의 상기 신호에 상당하는 출력 신호를 출력한다.
또한, 논리 블록(41)은 멀티플렉서 회로를 더 포함하여도 좋다. 상기 멀티플렉서 회로는 LUT(160)로부터의 출력 신호가 플립플롭(43)을 거칠지 여부를 선택할 수 있다.
또한, 컨피규레이션 데이터에 의하여 플립플롭(43)의 종류가 결정되어도 좋다. 구체적으로, 플립플롭(43)은 컨피규레이션 데이터에 따라 D 플립플롭, T 플립플롭, JK 플립플롭, 및 RS 플립플롭 중 어느 것의 기능을 가져도 좋다.
도 8의 (B)는 논리 블록(41)의 다른 형태를 도시한 것이다. 도 8의 (B)의 논리 블록(41)은 도 8의 (A)의 논리 블록(41)에 AND 회로(47)가 추가된 구조를 갖는다. AND 회로(47)에는, 정논리(正論理) 입력으로서 플립플롭(43)으로부터의 신호가 공급되고, 부논리(負論理) 입력으로서 신호(INIT)가 공급된다. 이러한 구조에 의하여, 논리 블록(41)으로부터 출력되는 신호가 공급되는 배선의 전위를 초기화할 수 있다. 그 결과, 논리 블록(41) 사이에서 대량의 전류가 흐르는 것을 방지할 수 있어, PLD의 파손을 방지할 수 있다.
도 8의 (C)는 논리 블록(41)의 다른 형태를 도시한 것이다. 도 8의 (C)의 논리 블록(41)은 도 8의 (A)의 논리 블록(41)에 멀티플렉서(48)가 추가된 구조를 갖는다. 도 8의 (C)의 논리 블록(41)은 2개의 기억 장치(10)(기억 장치(10a) 및 기억 장치(10b))를 더 포함한다. LUT(42)의 논리 연산은 기억 장치(10a)의 컨피규레이션 데이터에 따라 결정된다. LUT(42)로부터 출력된 신호, 및 플립플롭(43)으로부터 출력된 신호가 멀티플렉서(48)에 입력된다. 멀티플렉서(48)는 기억 장치(10b)에 저장된 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 하나를 선택하여 출력하는 기능을 갖는다. 멀티플렉서(48)로부터 출력된 신호는 제 1 출력 단자(45) 및 제 2 출력 단자(46)로부터 출력된다.
도 9의 (A)는 PLD(40)의 구조의 일부를 개략적으로 도시한 것이다. 도 9의 (A)의 PLD(40)는 복수의 논리 블록(LB)(41), 복수의 논리 블록(41) 중 어느 것에 접속된 배선군(121), 및 배선군(121)에 포함되는 배선들 사이의 접속을 제어하기 위한 스위치 회로(122)를 포함한다. 배선군(121) 및 스위치 회로(122)는 라우팅 리소스(123)에 상당한다. 스위치 회로(122)에 의하여 제어되는 배선들 사이의 접속은 기억 장치(10)의 컨피규레이션 데이터에 의하여 결정된다.
도 9의 (B)는 스위치 회로(122)의 구조예를 도시한 것이다. 도 9의 (B)의 스위치 회로(122)는 배선군(121)에 포함되는 배선(125)과 배선(126) 사이의 접속을 제어하는 기능을 갖는다. 구체적으로는, 스위치 회로(122)는 트랜지스터(127) 내지 트랜지스터(132)를 포함한다. 트랜지스터(127) 내지 트랜지스터(132)는 기억 장치(10)에 포함되는 반도체 소자(16)에 각각 상당한다. 그러므로, 스위치 회로(122) 및 기억 장치(10)는 트랜지스터(127) 내지 트랜지스터(132)를 공유한다. 트랜지스터(127) 내지 트랜지스터(132)는 복수의 기억 장치(10)의 노드(ND3)에 접속된다. 트랜지스터(127) 내지 트랜지스터(132) 각각의 온 상태 또는 오프 상태의 선택(스위칭)은 기억 장치(10)의 노드(ND3)에 유지된 데이터에 의하여 결정된다.
트랜지스터(127)는 배선(125)의 Point A와 배선(126)의 Point C 사이의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(128)는 배선(125)의 Point B와 배선(126)의 Point C 사이의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(129)는 배선(125)의 Point A와 배선(126)의 Point D 사이의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(130)는 배선(125)의 Point B와 배선(126)의 Point D 사이의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(131)는 배선(125)의 Point A와 Point B 사이의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(132)는 배선(126)의 Point C와 Point D 사이의 전기적인 접속을 제어하는 기능을 갖는다.
스위치 회로(122)는 배선군(121)과 PLD(40)의 출력 단자(124) 사이의 전기적인 접속을 제어하는 기능도 갖는다.
도 10은 PLD(40) 전체의 구조예를 도시한 것이다. 도 10에 있어서, PLD(40)에 I/O 소자(140), PLL(phase lock loop)(141), RAM(142), 및 곱셈기(143)가 제공된다. I/O 소자(140)는 PLD(40)의 외부 회로로부터의 신호 입력 및 PLD(40)의 외부 회로로의 신호 출력을 제어하는 인터페이스로서 기능한다. PLL(141)은 신호(CK)를 생성하는 기능을 갖는다. RAM(142)은 논리 연산에 사용되는 데이터를 저장하는 기능을 갖는다. 곱셈기(143)는 곱셈용 논리 회로에 상당한다. PLD(40)가 곱셈을 실시하는 기능을 가질 때, 곱셈기(143)를 반드시 제공할 필요는 없다.
〈셀의 단면 구조예〉
도 11은 도 4의 (A)의 기억 장치(10)에 포함되는 트랜지스터(11), 트랜지스터(12), 트랜지스터(18), 트랜지스터(19), 및 용량 소자(15)의 단면 구조예를 도시한 것이다.
도 11에 있어서, SOI(Silicon On Insulator) 기판에 p채널 트랜지스터(18), n채널 트랜지스터(19), 및 n채널 트랜지스터(12)가 형성되고, 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12) 위에, 산화물 반도체막을 사용하여 형성된 트랜지스터(11)가 형성된다. 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)는 각각 비정질, 미결정, 다결정, 또는 단결정 상태인, 실리콘, 저마늄 등의 반도체 박막을 포함하여도 좋다. 또는, 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)는 각각 산화물 반도체막을 포함하여도 좋다. 트랜지스터들이 산화물 반도체막을 각각 포함하는 경우, 트랜지스터(11)는 반드시 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12) 위에 적층될 필요는 없고, 동일한 절연 표면 위에 트랜지스터(11), 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)가 형성되어도 좋다. 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)는 단결정 실리콘 기판을 사용하여 형성되어도 좋다. 또한, 노드(ND1)에 음 전위가 공급될 때의 래치업을 방지하기 위하여, 본 발명의 일 형태에서는 절연 표면 위에 제공된 반도체 박막을 사용하여 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)를 형성하는 것이 바람직하다.
실리콘 박막을 사용하여 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12) 각각을 형성하는 경우, 스퍼터링 또는 PECVD(plasma-enhanced CVD) 등의 기상 성장에 의하여 형성된 비정질 실리콘, 및 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어지는 다결정 실리콘 등 중 어느 것을 사용하여도 좋다.
도 11에 있어서, 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)는 절연막(401)이 제공된 기판(400) 위에 형성된다.
기판(400)으로서 사용할 수 있는 재료에 특별한 제한은 없지만, 상기 재료가 적어도, 나중에 수행되는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가질 필요가 있다. 예를 들어, 융합 공정 또는 플로트 공정에 의하여 형성되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 기판(400)으로서 사용할 수 있다. 유리 기판으로서는 나중에 수행되는 가열 처리의 온도가 높은 경우, 변형점(strain point)이 730℃ 이상인 유리 기판을 사용하는 것이 바람직하다.
본 실시형태에 있어서, 기판(400)으로서 단결정 실리콘의 반도체 기판을 사용하는 것이 바람직하다. 단결정 반도체 기판은 유리 기판보다 높은 표면 평탄성을 갖는다. 따라서, 기판의 표면 요철로 인한, 절연막, 도전막 등의 두께 편차를 방지할 수 있기 때문에, 반도체 소자가 소형화되어도 트랜지스터 등의 반도체 소자의 전기적 특성을 균일하게 할 수 있다.
구체적으로, 트랜지스터(18)는 절연막(401) 위에, 결정성 반도체막(402), 반도체막(402) 위의 게이트 절연막(403), 및 게이트 절연막(403)을 개재(介在)하여 반도체막(402)과 중첩되는 게이트 전극(404)을 포함한다. 반도체막(402)은 채널 형성 영역으로서 기능하는 제 1 영역(405), 및 p형 도전형을 갖고 소스 및 드레인으로서 기능하는 제 2 영역(406) 및 제 2 영역(407)을 포함한다. 제 1 영역(405)은 제 2 영역(406)과 제 2 영역(407) 사이에 끼워진다.
구체적으로, 트랜지스터(19)는 절연막(401) 위에, 결정성 반도체막(408), 반도체막(408) 위의 게이트 절연막(409), 및 게이트 절연막(409)을 개재하여 반도체막(408)과 중첩되는 게이트 전극(410)을 포함한다. 반도체막(408)은 채널 형성 영역으로서 기능하는 제 1 영역(411), 및 n형 도전형을 갖고 소스 및 드레인으로서 기능하는 제 2 영역(412) 및 제 2 영역(413)을 포함한다. 제 1 영역(411)은 제 2 영역(412)과 제 2 영역(413) 사이에 끼워진다.
구체적으로, 트랜지스터(12)는 절연막(401) 위에, 결정성 반도체막(414), 반도체막(414) 위의 게이트 절연막(415), 및 게이트 절연막(415)을 개재하여 반도체막(414)과 중첩되는 게이트 전극(416)을 포함한다. 반도체막(414)은 채널 형성 영역으로서 기능하는 제 1 영역(417), 및 n형 도전형을 갖고 소스 및 드레인으로서 기능하는 제 2 영역(418) 및 제 2 영역(419)을 포함한다. 제 1 영역(417)은 제 2 영역(418)과 제 2 영역(419) 사이에 끼워진다.
트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)상에 절연막(420)이 제공된다. 절연막(420)에 개구가 형성된다. 개구를 통하여, 제 2 영역(406)에 접속되는 배선(423), 제 2 영역(407) 및 제 2 영역(412)에 접속되는 배선(424), 제 2 영역(413)에 접속되는 배선(425), 제 2 영역(418)에 접속되는 배선(426), 및 제 2 영역(419)에 접속되는 배선(427)이 절연막(420)상에 형성된다.
배선(423) 내지 배선(427) 위에 절연막(430)이 형성된다. 절연막(430) 위에 트랜지스터(11), 용량 소자(15), 및 배선(445)이 형성된다.
트랜지스터(11)는 절연막(430) 위에, 산화물 반도체를 포함하는 반도체막(431); 반도체막(431) 위에 제공되고 소스 전극 및 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433); 반도체막(431), 및 도전막(432) 및 도전막(433) 위의 게이트 절연막(434); 도전막(432)과 도전막(433) 사이의 영역에서, 게이트 절연막(434)을 끼워서 반도체막(431)과 중첩된 게이트 전극(435)을 포함한다.
도전막(432)은 절연막(430)에 형성된 개구를 통하여 배선(424)에 접속된다. 배선(445)은 절연막(430)에 형성된 개구를 통하여 배선(426)에 접속된다.
도전막(433)과 중첩되도록 게이트 절연막(431) 위에 도전막(436)이 제공된다. 게이트 절연막(434)을 개재하여 도전막(433)과 도전막(436)이 서로 중첩되는 부분이 용량 소자(15)로서 기능한다.
또한, 도 11은 용량 소자(15)가 트랜지스터(11)와 함께 절연막(430) 위에 제공된 예를 도시한 것이다. 그러나, 용량 소자(15)는 트랜지스터(18), 트랜지스터(19), 및 트랜지스터(12)와 함께 절연막(430) 아래에 제공되어도 좋다.
트랜지스터(11) 및 용량 소자(15) 위에 절연막(441) 및 절연막(442)이 이 순서로 적층된다. 절연막(441)은 절연막(442)으로부터 방출된 수소가 반도체막(431)으로 들어가는 것을 방지할 수 있는 질화 실리콘 등의 절연막인 것이 바람직하다.
절연막(441) 및 절연막(442) 및 게이트 절연막(434)에 개구가 형성된다. 이 개구를 통하여 게이트 전극(435) 및 배선(445)에 접속되는 도전막(443)이 절연막(442) 위에 제공된다.
또한, 도 11에 있어서, 트랜지스터(11)는 반도체막(431)의 적어도 한쪽 측에 게이트 전극(435)을 포함한다. 또는, 트랜지스터(11)는 반도체막(431)을 사이에 끼우는 한 쌍의 게이트 전극을 포함하여도 좋다.
반도체막(431)을 사이에 끼우는 한 쌍의 게이트 전극을 트랜지스터(11)가 포함하는 경우, 게이트 전극 중 한쪽에는 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급되어도 좋고, 게이트 전극 중 다른 쪽에는 다른 소자로부터 전위가 공급되어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극 중 다른 쪽에 인가되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 11에 있어서, 트랜지스터(11)는, 하나의 게이트 전극(435)에 상당하는 하나의 채널 형성 영역이 제공되는 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(11)는 서로 전기적으로 접속되는 복수의 게이트 전극을 제공함으로써 하나의 활성층에 복수의 채널 형성 영역이 형성되는 멀티 게이트 구조를 가져도 좋다.
<반도체막>
전자 도너(도너)로서 기능하는 수분 또는 수소 등의 불순물이 저감되고 산소 빈자리(oxygen vacancy)가 저감됨으로써 얻어지는, 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 진성(i형) 반도체 또는 실질적으로 진성인 반도체다. 그러므로, 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터는 매우 낮은 오프 전류 및 높은 신뢰성을 갖는다.
구체적으로, 각종 실험에 의하여 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터의 오프 전류가 낮은 것을 증명할 수 있다. 예를 들어, 1×106μm의 채널 폭 및 10μm의 채널 길이를 갖는 소자라도, 1V~10V의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 100zA/μm 이하임을 알 수 있다. 또한, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자로 또는 용량 소자로부터 흐르는 전하를 상기 트랜지스터에 의하여 제어하는 회로를 사용하여 오프 전류를 측정하였다. 이 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 변화로부터 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십yA/μm라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 채널 형성 영역에 고순도화된 산화물 반도체막을 포함하는 트랜지스터는 결정성 실리콘 트랜지스터보다 오프 전류가 아주 낮다.
반도체막으로서 산화물 반도체막이 사용되는 경우, 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기적 특성의 편차를 저감하기 위한 스테빌라이저로서, 산화물 반도체는 In 및 Zn에 더하여 갈륨(Ga)을 함유하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 함유하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 함유하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 함유하는 것이 바람직하다. 스테빌라이저로서 지르코늄(Zr)을 함유하는 것이 바람직하다.
산화물 반도체 중에서, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은 스퍼터링 또는 습식법에 의하여 양호한 전기적 특성을 갖는 트랜지스터를 형성할 수 있기 때문에 높은 양산성이라는 장점을 갖는다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn계 산화물의 사용에 의하여 유리 기판 위에 양호한 전기적 특성을 갖는 트랜지스터를 형성할 수 있다. 또한, 더 큰 기판을 사용할 수 있다.
다른 스테빌라이저로서 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드 중 한 종류 이상이 함유되어도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Ce-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 함유하는 산화물을 뜻하고, In, Ga, 및 Zn의 비율에 제한은 없다. 또한, In-Ga-Zn계 산화물이 In, Ga, 및 Zn 이외의 금속 원소를 함유하여도 좋다. In-Ga-Zn계 산화물은 전계가 인가되지 않았을 때, 충분히 높은 저항을 가지기 때문에, 오프 전류가 충분히 저감될 수 있다. 또한, In-Ga-Zn계 산화물은 높은 이동도를 갖는다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자 비율을 갖는 In-Ga-Zn계 산화물, 또는 그 조성이 상술한 조성의 근방에 있는 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자 비율을 갖는 In-Sn-Zn계 산화물, 또는 그 조성이 상술한 조성의 근방에 있는 산화물을 사용하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에 의하여 높은 이동도를 비교적 쉽게 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에 의해서도, 벌크 내의 결함 밀도를 낮춤으로써 이동도를 높일 수 있다.
아래에서 산화물 반도체막의 구조를 설명한다.
산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막 등 중 어느 것을 뜻한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 갖고, 결정 성분을 갖지 않는다. 비정질 산화물 반도체막의 전형적인 예에는, 미세한 영역에도 결정부가 존재하지 않고 막의 전체가 비정질인 산화물 반도체막이 있다.
미결정 산화물 반도체막은, 예를 들어 1nm 이상 10nm 미만의 미결정(나노 결정이라고도 함)을 포함한다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 정도가 높다. 그로 인해, 미결정 산화물 반도체막의 결함 상태 밀도는 비정질 산화물 반도체막보다 낮다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이고, 결정부의 대부분은 각각 한 변이 100nm 미만인 입방체에 들어맞는다. 그러므로, CAAC-OS막에 포함되는 결정부가 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체에 들어맞는 경우가 있다. CAAC-OS막의 결함 상태 밀도는 미결정 산화물 반도체막보다 낮다. 아래에서 CAAC-OS막에 대해서 자세히 설명한다.
CAAC-OS막의 투과형 전자 현미경(TEM) 이미지에서는, 결정부들 사이의 경계, 즉 결정립계가 명확하게 관찰되지 않는다. 그러므로, CAAC-OS막에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
시료면과 실질적으로 평행한 방향으로 관찰한 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 위에 형성되는 면(아래에서는 CAAC-OS막이 위에 형성되는 면을 형성면이라고 함) 또는 CAAC-OS막의 상면이 반영된 형태를 가지며, CAAC-OS막의 형성면 또는 상면과 평행하게 배열된다.
본 명세서에서, '평행'이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10°~10°임을 나타내기 때문에, 상기 각도가 -5°~5°인 경우를 포함한다. 또한, '수직'이라는 용어는 2개의 직선 사이에 형성되는 각도가 80°~100°임을 나타내기 때문에, 상기 각도가 85°~95°의 경우를 포함한다.
한편, 시료면과 실질적으로 수직인 방향으로 관찰되는 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에 배향이 확인된다.
CAAC-OS막에 대하여, X선 회절(XRD) 장치에 의하여 구조 해석을 수행한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법에 의하여 해석하면, 회절 각도(2θ)가 약 31°일 때에 피크가 흔히 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는데, 이것은 CAAC-OS막 내의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.
한편, c축에 실질적으로 수직인 방향으로 X선이 시료에 입사하는 in-plane법에 의하여 CAAC-OS막을 해석하면, 2θ가 약 56°일 때에 피크가 흔히 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. 여기서, 2θ를 약 56°에 고정하여 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키는 조건하에서 해석(φ
스캔)을 수행한다. 시료가 InGaZnO4 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면에서 유래한다. 한편, CAAC-OS막의 경우에는, 2θ를 약 56°에 고정하여 φ 스캔을 수행하여도 피크가 명확하게 관찰되지 않는다.
상술한 결과에 따르면, c축 배향을 갖는 CAAC-OS막에서는, a축 및 b축의 방향은 결정부들 사이에서 상이하지만, c축은 형성면의 법선 벡터 또는 상면의 법선 벡터와 평행한 방향으로 배향된다. 그러므로, 층상으로 배열되고, 단면 TEM 이미지에서 관찰되는 각 금속 원자층은 결정의 a-b면과 평행한 면에 상당한다.
또한, 결정부는 CAAC-OS막의 퇴적과 함께, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성면의 법선 벡터 또는 상면의 법선 벡터와 평행한 방향으로 배향된다. 그러므로, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화된 경우, c축이 CAAC-OS막의 형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행하지 않을 수도 있다.
또한, CAAC-OS막에서의 결정성이 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 막의 상면 근방으로부터 발생하는 경우, 상면 근방에서의 결정성이 형성면 근방보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하면, 불순물이 첨가된 영역에서의 결정성이 변화되어, CAAC-OS막에서의 결정성이 영역에 따라 달라진다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 해석되는 경우, 약 31°에서의 2θ의 피크에 더하여, 약 36°에도 2θ의 피크가 관찰되는 경우가 있다. 약 36°에서의 2θ의 피크는 CAAC-OS막의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막에 있어서, 2θ의 피크가 약 31°에 나타나고 2θ의 피크가 약 36°에 나타나지 않는 것이 바람직하다.
CAAC-OS막을 포함하는 트랜지스터에서는, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다. 그러므로, 상기 트랜지스터는 높은 신뢰성을 갖는다.
또한, 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2종류 이상의 막을 포함하는 적층막이어도 좋다.
<전자 기기의 예>
본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치는, 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 포함할 수 있는 전자 기기로서 휴대 전화, 게임기(휴대형 게임기를 포함함), 휴대 정보 단말기, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 12의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 12의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(stylus)(5008) 등을 포함하는 휴대형 게임기를 도시한 것이다. 또한, 도 12의 (A)의 휴대형 게임기는 2개의 표시부(5003 및 5004)를 갖지만, 휴대형 게임기에 포함되는 표시부의 개수는 이에 제한되지 않는다.
도 12의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 조작 키(5606) 등을 포함하는 휴대 정보 단말기를 도시한 것이다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)에 의하여 변경이 가능하다. 제 1 표시부(5603)의 화상이 연결부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환되어도 좋다. 위치 입력 기능을 갖는 표시 장치가 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽으로서 사용되어도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 추가할 수 있다. 또는, 위치 입력 기능은 포토센서로 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 추가할 수 있다.
도 12의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함하는 노트북 컴퓨터를 도시한 것이다.
도 12의 (D)는 하우징(5301), 냉장실 도어(5302), 냉동실 도어(5303) 등을 포함하는 전기 냉동냉장고를 도시한 것이다.
도 12의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공된다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)에 의하여 서로 접속되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)에 의하여 변경될 수 있다. 표시부(5803)의 화상은 연결부(5806)의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환되어도 좋다.
도 12의 (F)는 차체(5101), 차륜(5102), 대시보드(5103), 라이트(5104) 등을 포함하는 보통 자동차를 도시한 것이다.
10: 기억 장치, 10a: 기억 장치, 10b: 기억 장치, 11: 트랜지스터, 12: 트랜지스터, 13: 논리 소자, 14: 메모리 셀, 15: 용량 소자, 16: 반도체 소자, 16t: 트랜지스터, 17: 배선, 17a: 배선, 17b: 배선, 18: 트랜지스터, 19: 트랜지스터, 20: 배선, 21: 배선, 22: 인버터, 30: 셀 어레이, 40: PLD, 41: 논리 블록, 41-1: 논리 블록, 41-2: 논리 블록, 42: LUT, 43: 플립플롭, 44: 입력 단자, 45: 출력 단자, 46: 출력 단자, 47: AND 회로, 48: 멀티플렉서, 121: 배선군, 122: 스위치 회로, 123: 라우팅 리소스, 124: 출력 단자, 125: 배선, 126: 배선, 127: 트랜지스터, 128: 트랜지스터, 129: 트랜지스터, 130: 트랜지스터, 131: 트랜지스터, 132: 트랜지스터, 140: I/O 소자, 141: PLL, 142: RAM, 143: 곱셈기, 400: 기판, 401: 절연막, 402: 반도체막, 403: 게이트 절연막, 404: 게이트 전극, 405: 제 1 영역, 406: 제 2 영역, 407: 제 2 영역, 408: 반도체막, 409: 게이트 절연막, 410: 게이트 전극, 411: 제 1 영역, 412: 제 2 영역, 413: 제 2 영역, 414: 반도체막, 415: 게이트 절연막, 416: 게이트 전극, 417: 제 1 영역, 418: 제 2 영역, 419: 제 2 영역, 420: 절연막, 423: 배선, 424: 배선, 425: 배선, 426: 배선, 427: 배선, 430: 절연막, 431: 반도체막, 432: 도전막, 433: 도전막, 434: 게이트 절연막, 435: 게이트 전극, 436: 도전막, 441: 절연막, 442: 절연막, 443: 도전막, 445: 배선, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실 도어, 5303: 냉동실 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 힌지, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 및 5806: 힌지.
본 출원은 2013년 4월 19일에 일본 특허청에 출원된 일련 번호 2013-087938의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (22)

  1. 반도체 장치에 있어서,
    메모리 셀 어레이 내의 메모리 셀들을 포함하고,
    상기 메모리 셀들 각각은,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    용량 소자; 및
    논리 소자를 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 논리 소자의 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 용량 소자의 단자 및 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 논리 소자는, 상기 논리 소자의 입력 단자에 제 1 신호가 입력될 때, 상기 제 1 트랜지스터의 상기 제 1 단자의 전위를 제 1 전위로부터 제 2 전위로 변화시킨 후, 제 3 전위로 변화시키고,
    상기 제 2 전위는 상기 제 1 전위보다 낮고,
    상기 제 3 전위는 상기 제 1 전위보다 높은, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 장치에 있어서,
    메모리 셀 어레이 내의 메모리 셀들을 포함하고,
    상기 메모리 셀들 각각은,
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 5 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 제 4 트랜지스터의 제 1 단자 및 상기 제 5 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 용량 소자의 단자 및 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 장치에 있어서,
    제 1 트랜지스터;
    제 5 트랜지스터;
    논리 소자;
    제 1 논리 블록; 및
    제 2 논리 블록을 포함하고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 논리 소자의 출력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 단자는 상기 제 1 논리 블록의 출력 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 단자는 상기 제 2 논리 블록의 입력 단자에 전기적으로 접속되고,
    상기 제 1 논리 블록은 제 1 컨피규레이션 데이터를 저장하는 제 1 컨피규레이션 메모리를 포함하고,
    상기 제 2 논리 블록은 제 2 컨피규레이션 데이터를 저장하는 제 2 컨피규레이션 메모리를 포함하고,
    상기 논리 소자는, 상기 논리 소자의 입력 단자에 제 1 신호가 입력될 때, 상기 제 1 트랜지스터의 상기 제 1 단자의 전위를 제 1 전위로부터 제 2 전위로 변화시킨 후, 제 3 전위로 변화시키고,
    상기 제 2 전위는 상기 제 1 전위보다 낮고,
    상기 제 3 전위는 상기 제 1 전위보다 높고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 논리 소자는 제 2 트랜지스터 및 제 3 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 전위를 갖는 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 3 전위를 갖는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 제 2 단자에 전기적으로 접속되는, 반도체 장치.
  17. 제 1 항 또는 제 15 항에 있어서,
    상기 논리 소자는, 상기 제 1 신호의 전위가 상기 제 3 전위로부터 상기 제 1 전위로 변화될 때, 상기 제 1 트랜지스터의 상기 제 1 단자의 전위를 상기 제 1 전위로부터 상기 제 2 전위로 변화시킨 후, 상기 제 3 전위로 변화시키는, 반도체 장치.
  18. 제 15 항에 있어서,
    제 1 인버터를 더 포함하고,
    상기 논리 소자는 제 2 인버터를 포함하고,
    상기 제 1 인버터는 제 2 트랜지스터를 포함하고,
    상기 제 2 인버터는 제 3 트랜지스터를 포함하고,
    상기 제 1 인버터의 출력 단자는 상기 제 2 인버터의 입력 단자에 전기적으로 접속되고,
    상기 제 2 인버터의 출력 단자는 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 채널 길이는 상기 제 2 트랜지스터의 채널 길이의 2배보다 긴, 반도체 장치.
  19. 제 15 항에 있어서,
    제 2 트랜지스터를 더 포함하고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 논리 소자는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 1 전위를 갖는 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 3 전위를 갖는 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 제 2 단자에 전기적으로 접속되고,
    상기 논리 소자는, 상기 제 1 신호의 전위가 상기 제 3 전위로부터 상기 제 1 전위로 변화될 때, 상기 제 1 트랜지스터의 상기 제 1 단자의 전위를 상기 제 1 전위로부터 상기 제 2 전위로 변화시킨 후, 상기 제 3 전위로 변화시키고,
    상기 제 1 신호의 전위가 상기 제 3 전위로부터 상기 제 1 전위로 변화될 때, 상기 제 3 전위가 상기 제 2 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 제 2 단자에 공급되는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 신호의 전위가 상기 제 3 전위로부터 상기 제 1 전위로 변화될 때, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 제 2 단자로부터 상기 제 3 전위를 갖는 제 2 신호를 공급하는, 반도체 장치.
  21. 제 20 항에 있어서,
    용량 소자를 더 포함하고,
    상기 제 1 트랜지스터의 상기 제 2 단자는 상기 용량 소자의 단자에 전기적으로 접속되는, 반도체 장치.
  22. 제 20 항에 있어서,
    상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 반도체 장치.

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