KR102229962B1 - 반도체 장치의 구동 방법 - Google Patents

반도체 장치의 구동 방법 Download PDF

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KR102229962B1
KR102229962B1 KR1020140063152A KR20140063152A KR102229962B1 KR 102229962 B1 KR102229962 B1 KR 102229962B1 KR 1020140063152 A KR1020140063152 A KR 1020140063152A KR 20140063152 A KR20140063152 A KR 20140063152A KR 102229962 B1 KR102229962 B1 KR 102229962B1
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히로키 이노우에
다카노리 마츠자키
도모아키 아츠미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오판독을 방지할 수 있는 반도체 장치를 제공한다.
제1 트랜지스터(101), P형의 제2 트랜지스터(102) 및 제3 트랜지스터(105)를 갖는 메모리 셀에 있어서, 데이터의 기입 시에는, 배선(113)의 전위를 VDD 또는 GND로 한다. 스탠바이 기간에는 배선(113)의 전위는 GND로 한다. 데이터를 판독하는 동작은, 배선(113)을 전위 GND로 프리차지하여, 부유 상태로 하고, 배선(114)을 전위 (VDD-α)로 한 뒤, 제3 트랜지스터(105)를 온으로 한다. 제2 트랜지스터(102)의 게이트(노드(104))의 전위가, 스탠바이 기간 중에 VDD보다 ΔVMAX만큼 저하되어도, 확실하게 제2 트랜지스터(102)가 오프가 되도록 α를 설정한다. 즉, Vth+ΔVMAX<α로 한다. 여기서, Vth는 제2 트랜지스터(102)의 임계값이다.

Description

반도체 장치의 구동 방법{DRIVING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 물(物), 방법, 또는 제조 방법에 관한 것이다. 본 발명은 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그것들의 구동 방법, 또는 그것들의 제조 방법에 관한 것이다. 본 발명은 예를 들어, 산화물 반도체를 갖는 반도체 장치에 관한 것이다.
특허문헌 1에는 산화물 반도체막을 사용한 트랜지스터와, 단결정 실리콘을 사용한 트랜지스터를 갖는 반도체 장치가 기재되어 있다. 또한 산화물 반도체막을 사용한 트랜지스터는, 오프 누설 전류가 매우 작은 것이 기재되어 있다.
일본 특허 공개 제2012-256400호 공보
본 발명의 일 형태는, 오판독이 적은 반도체 장치를 제공한다. 또는, 본 발명의 일 형태는, 높은 유지 특성을 갖고, 고신뢰성을 갖는 반도체 장치의 구동 방법을 제공한다.
본 발명의 일 형태는, 오프 전류가 낮은(오프 저항이 높은) 반도체 장치의 구동 방법 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 소비 전력이 낮은 반도체 장치의 구동 방법 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 신뢰성이 높은 반도체층을 사용한 반도체 장치의 구동 방법 등을 제공하는 것을 과제로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 스스로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, N형 또는 P형의 제1 트랜지스터, P형의 제2 트랜지스터 및 N형 또는 P형의 제3 트랜지스터를 갖고, 제1 트랜지스터의 채널이 형성되는 영역은 산화물 반도체막을 갖고, 제1 트랜지스터의 게이트는 기입 워드선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 한쪽은 기입 비트선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제2 트랜지스터의 게이트에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은 일정한 전위 V1이 공급되도록 설정된 전원선에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은 판독 비트선에 전기적으로 접속되고, 제2 트랜지스터와 판독 비트선 사이, 또는 제2 트랜지스터와 전원선 사이에 제3 트랜지스터가 설치되고, 제3 트랜지스터의 게이트는 판독 워드선에 전기적으로 접속된 반도체 장치에 있어서, 데이터를 기입하는 동작은, 기입 비트선의 전위를 전위 VH 또는 전위 VL(VH>VL)로 하고, 또한, 제1 트랜지스터를 온으로 하고, 데이터를 유지하는 동작은, 제1 트랜지스터를 오프로 하고, 데이터를 판독하는 동작은, 판독 비트선의 전위를 제2 전위 V2로 한 상태에서, 부유 상태로 하고, 그 후, 제3 트랜지스터를 온으로 하는 반도체 장치의 구동 방법이며, 제2 트랜지스터의 임계값을 Vth, 기입 비트선의 전위를 전위 VH로 했을 경우의 데이터를 유지하는 동작과 데이터를 판독하는 동작 사이인 데이터 유지 기간 후의 제2 트랜지스터의 게이트 전위를 V3(<VH)라 할 때, V2<V1<V3-Vth이다.
본 발명의 일 형태는, N형 또는 P형의 제1 트랜지스터, P형의 제2 트랜지스터 및 N형 또는 P형의 제3 트랜지스터를 갖고, 제1 트랜지스터의 채널이 형성되는 영역은 산화물 반도체막을 갖고, 제1 트랜지스터의 게이트는 기입 워드선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 한쪽은 비트선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제2 트랜지스터의 게이트에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은 일정한 전위 V1이 공급되도록 설정된 전원선에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은 비트선에 전기적으로 접속되고, 제2 트랜지스터와 비트선 사이, 또는 제2 트랜지스터와 전원선 사이에 제3 트랜지스터가 설치되고, 제3 트랜지스터의 게이트는 판독 워드선에 전기적으로 접속된 반도체 장치에 있어서, 데이터를 기입하는 동작은, 비트선의 전위를 전위 VH 또는 전위 VL(VH>VL)로 하고, 또한, 제1 트랜지스터를 온으로 하고, 데이터를 유지하는 동작은, 제1 트랜지스터를 오프로 하고, 데이터를 판독하는 동작은, 비트선의 전위를 제2 전위 V2로 한 상태에서, 부유 상태로 하고, 그 후, 제3 트랜지스터를 온으로 하는 반도체 장치의 구동 방법이며, 제2 트랜지스터의 임계값을 Vth, 비트선의 전위를 전위 VH로 했을 경우의 데이터를 유지하는 동작과 데이터를 판독하는 동작 사이인 데이터 유지 기간 후의 제2 트랜지스터의 게이트 전위를 V3(<VH)라 할 때, V2<V1<V3-Vth이다.
본 발명의 일 형태는, N형 또는 P형의 제1 트랜지스터, P형의 제2 트랜지스터, N형 또는 P형의 제3 트랜지스터 및 용량 소자를 갖고, 제1 트랜지스터의 채널이 형성되는 영역은 산화물 반도체막을 갖고, 제1 트랜지스터의 게이트는 기입 워드선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 한쪽은 비트선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제2 트랜지스터의 게이트와 용량 소자의 한쪽 전극에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽은 일정한 전위 V1이 공급되도록 설정된 전원선에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은 비트선에 전기적으로 접속되고, 제2 트랜지스터와 비트선 사이, 또는 제2 트랜지스터와 전원선 사이에 제3 트랜지스터가 설치되고, 제3 트랜지스터의 게이트는 판독 워드선에 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 용량선에 전기적으로 접속된 반도체 장치에 있어서, 데이터를 기입하는 동작은, 비트선의 전위를 전위 VH 또는 전위 VL(VH>VL)로 하고, 또한, 제1 트랜지스터를 온으로 하고, 데이터를 유지하는 동작은, 제1 트랜지스터를 오프로 하고, 데이터를 판독하는 동작은, 비트선의 전위를 제2 전위 V2로 한 상태에서, 부유 상태로 하고, 그 후, 제3 트랜지스터를 온으로 함과 함께, 용량선의 전위를 전위 V3까지 상승시키는 반도체 장치의 구동 방법이다.
또한, 상기에 있어서, 전위 VH를 전위 V1, 전위 VL을 전위 V2로 하고, 제2 트랜지스터의 임계값을 Vth, 비트선의 전위를 전위 VH로 했을 경우의 데이터를 유지하는 동작과 데이터를 판독하는 동작 사이인 데이터 유지 기간 후의 제2 트랜지스터의 게이트 전위 저하분을 ΔV(0<ΔV<V1)라 할 때, V2+ΔV+Vth<V3<V1+Vth인 것을 특징으로 하는 반도체 장치의 구동 방법이다.
본 발명의 일 형태인 반도체 장치는, 제2 트랜지스터의 게이트 전위가 데이터 유지 동작 중에 변동해도 오판독을 방지할 수 있다. 또는, 본 발명의 일 형태인 반도체 장치는, 높은 유지 특성을 갖고, 고신뢰성을 갖는다.
도 1은 메모리 셀의 회로도.
도 2는 타이밍 차트.
도 3은 메모리 셀의 회로도.
도 4는 메모리 셀의 회로도.
도 5는 타이밍 차트.
도 6은 반도체 장치의 회로 블록도.
도 7은 행 드라이버의 회로 블록도.
도 8은 열 드라이버의 회로 블록도.
도 9는 반도체 장치의 회로 블록도.
도 10은 열 드라이버의 회로 블록도.
도 11은 타이밍 차트.
도 12는 메모리 셀의 회로도.
도 13은 타이밍 차트.
도 14는 메모리 셀의 회로도.
도 15는 메모리 셀의 회로도.
도 16은 타이밍 차트.
도 17은 메모리 셀의 회로도.
도 18은 메모리 셀의 회로도.
도 19는 타이밍 차트.
도 20은 반도체 장치의 회로 블록도.
도 21은 트랜지스터의 단면도.
도 22는 반도체 장치의 제작 공정을 도시하는 단면도.
도 23은 전자 기기의 도면.
본 발명의 실시 형태에 대해서 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에만 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명하는데 있어서, 동일한 것을 가리키는 부호가 다른 도면들에서도 공통되어서 사용하는 경우가 있다.
본 명세서에 첨부한 도면에서는, 구성 요소를 기능마다 분류하고, 서로 독립한 블록으로 하여 블록도를 도시하고 있지만, 실제의 구성 요소는 기능마다 완전히 구분하는 것이 어렵고, 하나의 구성 요소가 복수의 기능에 관계될 수도 있다.
또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체의 일부인 소스 영역, 또는 상기 반도체에 전기적으로 접속된 소스 전극도 의미한다. 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체의 일부인 드레인 영역, 또는 상기 반도체에 전기적으로 접속된 드레인 전극도 의미한다. 또한, 게이트는 게이트 전극도 의미한다.
또한, 어떤 하나의 실시 형태에서 설명하는 내용(일부의 내용이어도 됨)은 그 실시 형태에서 설명하는 별도의 내용(일부의 내용이어도 됨), 또는/및 1개 또는 복수의 다른 실시 형태에서 설명하는 내용(일부의 내용이어도 됨)에 대하여 적용, 조합하거나, 또는 치환 등을 할 수 있다.
또한, 도면은, 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 제조 기술에 의한 형상의 변동, 오차에 의한 형상의 변동, 노이즈에 의한 신호, 전압, 또는 전류의 변동, 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 변동 등을 포함하는 것이 가능하다.
또한, 제1, 제2로서 첨부되는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 그 때문에, 예를 들어, 「제1」을 「제2」 또는 「제3」 등으로 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
(실시 형태 1)
도 1의 (A)에 메모리 셀(100a)을 도시한다. 또한, 본 명세서에서는, 메모리 셀이란 메모리 기능을 갖는 반도체 장치라고 하는 의미이므로, 메모리 기능 이외의 기능을 가져도 된다. 메모리 셀(100a)은 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 트랜지스터(105)를 갖는다.
트랜지스터(101)의 채널이 형성되는 영역은 산화물 반도체막을 갖고 있다. 따라서, 트랜지스터(101)는 오프 전류가 매우 낮다(오프 저항이 극히 높다)고 하는 특성을 갖는다. 트랜지스터(101)는 데이터의 기입 시에 온이 되는 점에서 기입 트랜지스터라고도 불린다. 트랜지스터(101)는 N형 또는 P형의 트랜지스터인데, 이하에서는 N형인 것으로 하여 설명한다.
트랜지스터(101)의 게이트는 배선(111)에 전기적으로 접속된다. 배선(111)은 기입 워드선으로서 기능할 수 있다. 또한, 트랜지스터(101)가 박막 트랜지스터일 경우, 박막 반도체층의 양면에 게이트 전극을 가져도 된다. 또한, 그들 게이트 전극 중 한쪽이 항상 일정한 전위로 유지되는 구조여도 된다.
트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(113)에 전기적으로 접속된다. 배선(113)은 기입 비트선으로서 기능할 수 있다.
트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 용량 소자(103)의 한쪽 전극에 전기적으로 접속된다. 용량 소자(103)의 다른 쪽 전극은 일정한 전위로 유지되는 것이 바람직하다. 또한, 트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 게이트에 전기적으로 접속된다. 또한, 용량 소자는 의도적으로 설치하지 않아도 되는 경우가 있다.
트랜지스터(102)는 P형의 트랜지스터이다. 트랜지스터(102)의 채널이 형성되는 영역은 산화물 반도체, 실리콘 등, 여러가지 재료를 사용할 수 있다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은, 트랜지스터(105)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 배선(114)에 전기적으로 접속된다.
트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(112)에 전기적으로 접속된다. 배선(112)은 판독 비트선으로서 기능할 수 있다. 트랜지스터(105)의 게이트는 배선(115)에 전기적으로 접속된다. 트랜지스터(105)는 데이터의 판독 시에 트랜지스터(102)와 배선(112)을 도통시키기 위한 것으로서, 선택 트랜지스터라고도 불린다.
배선(114)은 소스선 또는 전원선으로서 기능할 수 있다. 배선(114)은 일정한 전위로 유지되는 것이 바람직하다. 단, 전원의 차단 투입 시에 전위의 변동이 있어도 상관없다.
또한, 도 1의 (B)에 도시하는 메모리 셀(100b)과 같이, 트랜지스터(105)의 소스와 드레인을 트랜지스터(102)와 배선(114) 사이에 배치해도 된다.
도 1의 (A)의 메모리 셀(100a)에 있어서, 데이터는 노드(104)의 전위로서 유지된다. 트랜지스터(101)의 오프 저항이 충분히 높으면, 상당한 장기에 걸쳐 데이터를 유지할 수 있다. 이론적으로는, 데이터의 유지 기간은, 노드(104)와 그 외 노드 사이의 모든 용량(용량 소자(103)를 포함함)과, 노드(104)와 그 외 노드 사이의 모든 저항(트랜지스터(101)의 오프 저항을 포함함)에 의해 결정된다.
예를 들어, 용량이 30 fF, 저항이 1×1022 Ω이면, 시상수는 9.5년이므로, 10년 후에는, 노드(104)의 전위(와 기준이 되는 전위와의 차)는 당초 35％ 정도까지 저하되어 있다. 이렇게 전위가 저하된 경우에도, 데이터를 잘못 판독하지 않는 판독 방법이 요구된다.
이하, 도 2를 사용하여, 메모리 셀(100a)에의 데이터의 기입 동작 및 메모리 셀(100a)로부터의 데이터의 판독 동작을 설명한다. 또한, 트랜지스터(102), 트랜지스터(105)의 임계값은 0 미만 또한, -VDD보다 큰 것으로 한다.
(기입 동작)
데이터의 기입은, 기입 비트선인 배선(113)의 전위를 데이터에 따른 것으로 한 후, 트랜지스터(101)를 온으로부터 오프로 함으로써 행해진다. 기본적으로는DRAM에의 데이터의 기입 방법과 마찬가지이다. 트랜지스터(101)는 트랜지스터(102)나 트랜지스터(105)와는 임계값 등이 상이하므로, 여기에서는, 트랜지스터(101)를 온으로 할 때에는, 그 게이트의 전위(배선(111)의 전위)를 VOS _H, 트랜지스터(101)를 오프로 할 때에는, 그 게이트의 전위를 VOS _L로 하고, 또한, VOS_L=GND(<VDD)여도 된다.
여기에서는, 데이터 "1"(2치 중 하나)을 기입할 때에는 배선(113)의 전위를 GND, 데이터 "0"(2치 중 다른 것)을 기입할 때에는 배선(113)의 전위를 VDD로 한다. 도 2의 시간 T1에 배선(111)의 전위가 상승을 시작하고, 트랜지스터(101)가 온이 된다. 그 결과, 노드(104)의 전위는 데이터에 따른 것이 된다. 예를 들어, 데이터 "1"을 기입하는 경우에는 GND가, 데이터 "0"을 기입하는 경우에는 VDD가 된다. 시간 T2에 배선(111)의 전위가 저하되기 시작하고, 트랜지스터(101)가 오프가 되고, 기입은 종료된다. 또한, 트랜지스터(101)가 오프가 되는 때에, 트랜지스터(101)의 게이트(및 배선(111))와 노드(104) 사이의 용량 결합에 의해 노드(104)의 전위가 약간 강하된다.
또한, 기입 시에는, 배선(112), 배선(114), 배선(115)의 전위는 어떠한 것이어도 되지만, 배선(112)과 배선(114) 사이에 전류가 흐르지 않는 것으로 하는 것이 바람직하다. 예를 들어, 배선(112)과 배선(114) 사이에 전위차가 있는 경우에는, 배선(115)의 전위를 트랜지스터(105)가 오프가 되는 전위로 하면 된다. 예를 들어, 배선(112), 배선(114) 모두 전위가 GND 이상 VDD 이하이면 배선(115)은 VDD로 해두면 된다. 또는, 배선(112)과 배선(114) 사이의 전위차를 없애도 된다. 여기에서는, 배선(112), 배선(114), 배선(115) 모두 GND로 한다.
(유지 동작)
데이터의 유지 시에는, 트랜지스터(101)를 오프로 한다. 도 2의 시간 T3부터 시간 T4가, 전원이 차단된 상태에서의 데이터를 유지하고 있는 기간(스탠바이 기간)을 나타낸다. 또한, 스탠바이 기간에는 모든 배선의 전위가 동일(여기서는, GND)해진다. 여기서, 노드(104)의 전위가 GND보다 높았던 경우에는, 노드(104)의 전위는 서서히 저하된다.
데이터 "1"이 기입된 경우에는, 노드(104)의 전위는 GND에 가까운 값이므로, 변동은 문제가 되지 않는다. 그러나, 데이터 "0"이 기입된 경우에는, 당초에는, VDD에 가까운 값이지만, 시간의 경과와 함께 저하된다. 전위의 저하분을 ΔV(>0)로 한다. 즉, 데이터 유지 기간 후의 노드(104)의 전위(트랜지스터(102)의 게이트 전위)는 (VDD-ΔV)이다. 상기의 조건에서는, 유지의 기간이 1년 정도라면, 전위의 저하는 10％ 정도지만, 10년 후라면, 상기와 같이 당초의 35％까지 저하되어버린다. 즉, ΔV=0.65×VDD이다. 여기에서는, 데이터 유지를 보증하는 기간 경과 후에, 노드(104)의 전위가 가장 저하되는 경우에는, (VDD-ΔVMAX)가 되는 것으로 한다.
(판독 동작)
데이터를 판독하는 동작은, 배선(112)과 배선(114)의 전위를 상이한 것으로 하고, 그 후, 트랜지스터(105)를 온으로 함으로써, 트랜지스터(102)의 소스와 드레인 사이에 전류가 흐르는지 여부로 판단한다. 노드(104)의 전위에 의해, 트랜지스터(102)의 도통 상태가 상이한 것에 의해, 기입되어 있는 데이터를 판단할 수 있다.
구체적으로는, 배선(115)의 전위를 적절한 값(여기서는 VDD)으로 하여 트랜지스터(105)를 오프로 하고, 또한, 배선(114)의 전위는 (VDD-α)(>GND)로 한다. 단, α는 0 이상 VDD 미만이다. 상세한 것은 후술한다. 배선(112)을 적절한 전위(여기서는 GND)로 프리차지한 뒤, 부유 상태로 한다. 그리고, 시간 T5에, 배선(115)의 전위를 적절한 값(여기서는 GND)으로 하여 트랜지스터(105)를 온으로 한다.
데이터 "1"이 기입된 경우에는, 노드(104)의 전위는 GND에 가까운 값이므로, 트랜지스터(102)는 온이며, 배선(112)의 전위가 (VDD-α)가 된다. 한편, 데이터 "0"이 기입된 경우에는, 트랜지스터(102)는 오프이고, 배선(112)의 전위가 거의 변동하지 않는다.
여기서, 문제가 되는 것은, 스탠바이 기간 동안의 전위 강하이다. 데이터 "0"이 기입되어 있는 경우의, 노드(104)의 가장 낮은 전위는 (VDD-ΔVMAX)이지만, 이때, 배선(114)의 전위에 따라서는, 트랜지스터(102)가 온이 되고, 배선(112)의 전위가 (VDD-α)가 된다.
이러한 경우에는, 데이터 "0"이 기입되었음에도 불구하고, 배선(112)의 전위가 데이터 "1"이 기입되었던 경우와 동일해지기 때문에, 데이터 "1"이 기입되었다고 잘못 판단된다.
따라서, 배선(114)의 전위는, 트랜지스터(102)가 온이 되지 않는 전위일 필요가 있다. 즉, 트랜지스터(102)의 임계값을 Vth라 할 때, Vth+ΔVMAX<α이면 된다.
예를 들어, VDD=+1.8 [V], GND=0 [V], Vth=-0.5 [V], ΔVMAX=1.2 [V]로 할 때, α>0.7 [V]로 하면 된다. 이 조건에서는, 데이터 "0"인 때의 배선(112)의 전위는 0 [V] 그대로이며, 데이터 "1"인 때의 전위는 배선(114)의 전위(+1.1 [V] 미만)까지 상승한다. 또는, VDD=+0.9 [V], GND=0 [V], Vth=-0.4 [V], ΔVMAX=0.6 [V]로 할 때, α>0.2 [V]로 하면 된다. 이 조건에서는, 데이터 "0"인 때의 배선(112)의 전위는 0 [V] 그대로이며, 데이터 "1"인 때의 전위는 배선(114)의 전위(+0.7 [V] 미만)까지 상승한다.
또한, 상기의 조건이면, ΔV(단, 0<ΔV<ΔVMAX)가 어떠한 경우에도 오판독은 발생하지 않는다.
이렇게 스탠바이 기간에 있어서, 노드(104)의 전위가, 당초보다 60％ 이상 저하되는 경우(당초의 전위의 40％ 이하인 경우)에는, 배선(114)의 전위를 VDD보다도 낮은 것으로 하는 것이 바람직하다.
또한, 데이터 "0"인 때에 당초 기입한 전위가 VDD인데도, 배선(112)에 출력되는 전위는 GND이다. 이렇게 데이터가 반전되어서 출력되는 것에 주의할 필요가 있다. 또한, 출력 전위는 VDD보다도 낮으므로, 인버터 또는 후술하는 감지 증폭기를 사용하여 증폭하면 된다.
상기의 설명으로부터 명확하지만, 배선(114)의 전위는 데이터의 판독 시에는 특정한 값으로 할 것이 요구된다. 또한, 도 3에 도시한 바와 같이 2개의 메모리 셀(100a[1] 및 100a[2])에서 공유해도 된다. 또한, 3개 이상의 메모리 셀에서 공유해도 된다. 또한, 배선(114)은 배선(112)과 평행할뿐만 아니라, 직각 또는 그 외의 각도로 교차해도 되고, 매트릭스 형상이어도 된다.
(실시 형태 2)
도 4의 (A)에 메모리 셀(110a)을 도시한다. 메모리 셀(110a)은 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 트랜지스터(105)를 갖는다. 이것들은 실시 형태 1에서 설명한 것과 동일하다.
트랜지스터(101)의 게이트는 배선(111)에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(113)에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 용량 소자(103)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 게이트에도 전기적으로 접속된다.
트랜지스터(102)의 소스 및 드레인 중 한쪽은, 트랜지스터(105)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 배선(114)에 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(113)에 전기적으로 접속된다. 트랜지스터(105)의 게이트는 배선(115)에 전기적으로 접속된다.
배선(111), 배선(114), 배선(115)의 기능은 실시 형태 1에서 설명한 것과 동일하다. 메모리 셀(110a)에서는, 배선(112)의 기능을 배선(113)이 실시할 수 있다. 즉, 메모리 셀(110a)에서는, 배선(113)은 기입 비트선이며, 판독 비트선이기도 하다.
또한, 도 4의 (B)에 도시하는 메모리 셀(110b)과 같이, 트랜지스터(105)를 트랜지스터(102)와 배선(114) 사이에 배치해도 된다.
이하, 도 5를 사용하여, 메모리 셀(110a)에의 데이터의 기입 동작 및 메모리 셀(110a)로부터의 데이터의 판독 동작을 설명한다. 또한, 트랜지스터(102), 트랜지스터(105)의 임계값은 0 미만 또한, -VDD보다 큰 것으로 한다. 실시 형태 1과 동일한 조작에 대해서는 상세한 설명은 생략하는 경우가 있다.
(기입 동작)
시간 T1부터, 배선(111)의 전위를 상승시키고, VOS _H로서, 트랜지스터(101)를 온으로 한다. 또한, 배선(113)의 전위는 GND 또는 VDD로 한다. 실시 형태 1과 마찬가지로, 데이터 "1"을 기입할 때에는 배선(113)의 전위를 GND, 데이터 "0"을 기입할 때에는 배선(113)의 전위를 VDD로 한다.
또한, 이때, 배선(113)과 배선(114) 사이에 전류가 흐르지 않도록 하는 것이 바람직하다. 예를 들어, 배선(113)과 배선(114) 사이에 전위차를 없애도 된다. 즉, 배선(114)의 전위를 배선(113)과 마찬가지로, 데이터에 따라서 변동시킬 수도 있다.
보다 효과적인 방법은, 배선(115)의 전위를 트랜지스터(105)가 오프가 되는 전위로 하는 것이다. 여기에서는, 배선(113), 배선(114)의 전위는 VDD 이하이므로, 배선(115)의 전위는 VDD로 한다. 또한, 본 실시 형태에서는 배선(114)의 전위는, 스탠바이 기간 이외에는 (VDD-α)에 유지되는 것으로 한다. 또한, α는 실시 형태 1에서 설명한 것과 동일하다.
(유지 동작)
트랜지스터(101)를 오프로 한다. 도 5의 시간 T3부터 시간 T4가 스탠바이 기간을 나타낸다. 또한, 스탠바이 기간에는 모든 배선의 전위가 동일(여기서는, GND)해진다.
(판독 동작)
배선(114)의 전위는, 스탠바이 기간이 종료되었으므로, (VDD-α)가 된다. 먼저, 배선(115)의 전위를 VDD로 하여 트랜지스터(105)를 오프로 하고, 또한, 배선(113)을 GND로 프리차지한 뒤, 부유 상태로 한다. 그리고, 배선(115)의 전위를 GND로 하여 트랜지스터(105)를 온으로 한다.
α를 실시 형태 1에서 나타낸 것으로 함으로써, 데이터 "1"이 기입된 경우에는, 노드(104)의 전위 GND에 가까운 값이므로, 트랜지스터(102)는 온이며, 배선(113)의 전위가 (VDD-α)가 된다. 한편, 데이터 "0"이 기입된 경우에는, 트랜지스터(102)는 오프이고, 배선(113)의 전위가 거의 변동하지 않는다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 도 1, 도 3, 도 4에서 설명한 메모리 셀을 적용할 수 있는 반도체 장치의 예에 대하여 도 6, 도 7의 (A), 도 8 내지 도 11을 사용하여 설명한다.
(반도체 장치(200)의 구성예)
도 6은, 도 4의 (A)에서 설명한 메모리 셀(110a)을 갖는 반도체 장치(200)의 구성예를 도시하는 블록도이다.
도 6에 도시하는 반도체 장치(200)는 메모리 셀 어레이(201), 행 드라이버(202), 열 드라이버(203), 전원선 제어 회로(204)를 갖는다. 또한, 도 6에서는, 배선(111), 배선(113), 배선(114), 배선(115)으로서, (m-1)행째의 배선(111[m-1]), 배선(115[m-1]), m행째의 배선(111[m]), 배선(115[m]), (n-1)열째의 배선(113[n-1]), n열째의 배선(113[n]), (n-1)열째와 n열째에서 공유되는 배선(114[n-1/n])을 도시하고 있다.
도 6에 도시하는 메모리 셀 어레이(201)는 도 4의 (A)에서 설명한 메모리 셀(110a)이 매트릭스 형상으로 설치되어 있다. 또한, 도 3에 대하여 설명한 바와 같이, 인접하는 2개의 메모리 셀(110a)이 1개의 배선(114)을 공유한다. 또한, 메모리 셀(110a)이 갖는 각 구성의 설명은 도 4의 (A)와 동일하며, 도 4의 (A)에서의 설명을 원용하기로 하고 설명을 생략한다.
행 드라이버(202)는 메모리 셀(110a)의 각 행에 있어서의 트랜지스터(101), 트랜지스터(105)를 선택적으로 도통 상태로 하는 기능을 구비한 회로이다. 구체적으로는, 배선(111), 배선(112), 배선(115)에 신호를 부여하는 회로이다. 행 드라이버(202)를 구비함으로써, 반도체 장치(200)는 메모리 셀(110a)에의 데이터의 기입 및 판독을 행마다 선택해서 행할 수 있다.
열 드라이버(203)는 메모리 셀(110a)의 배선(113)의 전위를 프리차지하는 기능, 배선(113)을 전기적으로 부유 상태로 하는 기능, 배선(113)에 데이터에 따른 전위를 공급하는 기능, 메모리 셀(110a)에 유지된 데이터에 따른 전위가 된 배선(113)의 전위를 외부로 출력하는 기능을 구비한 회로이다. 열 드라이버(203)를 구비함으로써, 반도체 장치(200)는 메모리 셀(110a)에의 데이터의 기입 및 판독을 행할 수 있다.
전원선 제어 회로(204)는 메모리 셀(110a)로부터 데이터를 판독하는 때에, 배선(114)의 전위를 판독에 적합한 값(실시 형태 1의 전위 (VDD-α)에 상당)으로 하기 위한 기능을 구비한 회로이다. 또한, 반도체 장치(200)에 전원이 공급되는 때에는, 항상, 배선(114)의 전위가 판독에 적합한 값이 되도록 설계되어 있는 경우에는, 정전압 전원으로 대용할 수 있다.
(행 드라이버(202)의 구성예)
도 7의 (A)는 도 6에서 설명한 행 드라이버(202)의 구성예를 도시하는 블록도이다.
도 7의 (A)에 도시하는 행 드라이버(202)는 디코더(205), 및 제어 회로(206)를 갖는다. 제어 회로(206)는 행마다 설치된다. 1행째에는 제어 회로(206[1])이 설치되고, 2행째에는 제어 회로(206[2])가 설치된다. 또한 각 행의 제어 회로(206)는 배선(111), 배선(115)에 접속된다.
디코더(205)는 어드레스 신호 Address에 따른 행을 선택하기 위한 신호를 출력하는 기능을 구비한 회로이다.
제어 회로(206)는 디코더(205)로 선택된 행에, 기입 제어 신호 WCONT 또는 판독 제어 신호 RCONT에 따른 신호를 배선(111), 배선(115)에 출력하는 기능을 구비한 회로이다.
(열 드라이버(203)의 구성예)
도 8은 도 6에서 설명한 열 드라이버(203)의 일부를 도시하는 블록도이다.
도 8에 도시하는 열 드라이버(203)는 기입 회로(207), 증폭 회로(208), 스위치 회로(209), 트랜지스터(210)를 갖는다. 전술한 각 회로 및 트랜지스터는 열마다 설치된다. 또한 각 열의 스위치 회로(209), 트랜지스터(210)는 배선(113)에 접속된다.
기입 회로(207)는 상기 열에 입력되는 데이터 DIN에 따른 전위를 스위치 회로(209)에 출력하는 회로이다.
증폭 회로(208)는 배선(113)의 전위를 증폭하고, 데이터 DOUT를 출력하는 회로이다. 예를 들어, 인버터나 감지 증폭기 등을 사용할 수 있다. 바람직하게는, 증폭 회로(208)는 판독 제어 신호 RCONT에 의해 동작이 제어되면 된다. 예를 들어, 클록드 인버터(clocked inverter)를 사용할 수 있다.
스위치 회로(209)는 기입 회로(207)와 배선(113)을 접속하는 기능, 및 배선(113)을 전기적으로 부유 상태로 하는 기능을 구비한 회로이다. 구체적으로는, 기입 제어 신호 WCONT에 의해, 배선(113)과 기입 회로(207)를 접속하거나, 또는 배선(113)을 전기적으로 부유 상태로 한다. 도면에서는, 아날로그 스위치와 인버터를 구비하고 있는 회로를 도시하지만, 이것에 한정되지 않는다.
트랜지스터(210)는 프리차지 전위 GND를 배선(113)에 부여하는 기능, 및 배선(113)을 전기적으로 부유 상태로 하는 기능을 구비한 회로이다. 구체적으로는, 프리차지 제어 신호 Pre_EN에 의해 온이 됨으로써, 프리차지 전위 GND를 배선(113)에 부여하고, 그 후, 오프가 됨으로써, 배선(113)을 전기적으로 부유 상태로 하는 스위치이다. 트랜지스터(210)를 구비함으로써, 열 드라이버(203)는 프리차지 전위 GND를 배선(113)에 부여한 후, 배선(113)을 전기적으로 부유 상태로 유지할 수 있다.
또한, 열마다 입력하는 데이터 DIN을 할당하거나, 각각의 열로부터 출력되는 데이터 DOUT를 통합하거나 하기 위하여 디코더를 사용해도 된다. 또는 시프트 레지스터 등의 시리얼 인 패러렐 아웃 회로(또는 패러렐 인 시리얼 아웃 회로)를 사용해도 된다.
(반도체 장치(220)의 구성예)
도 9는, 도 4의 (A)에서 설명한 메모리 셀(110a)을 갖는 반도체 장치(220)의 구성예를 도시하는 블록도이다.
도 9에 도시하는 반도체 장치(220)는 메모리 셀 어레이(211a), 메모리 셀 어레이(211b), 행 드라이버(212), 열 드라이버(213)를 갖는다. 메모리 셀 어레이(211a)와 메모리 셀 어레이(211b)는 거의 동일 정도의 규모가 바람직하다.
도 9에 도시하는 메모리 셀 어레이(211a), 메모리 셀 어레이(211b)는, 도 4의 (A)에서 설명한 메모리 셀(110a)이 매트릭스 형상으로 설치되어 있다. 또한, 도 3에 대하여 설명한 바와 같이, 인접하는 2개의 메모리 셀(110a)이 1개의 배선(114)을 공유한다. 또한, 메모리 셀(110a)이 갖는 각 구성의 설명은 도 4의 (A)와 동일하며, 도 4의 (A)에서의 설명을 원용하기로 하고 설명을 생략한다.
또한, 도 9에서는, 배선(111), 배선(113), 배선(114), 배선(115)으로서, k행째의 배선(111[k]), 배선(115[k]), (m-1)행째의 배선(111[m-1]), 배선(115[m-1]), m행째의 배선(111[m]), 배선(115[m]), (n-1)열째의 배선(113a[n-1]), 배선(113b[n-1]), n열째의 배선(113a[n]), 배선(113b[n]), (n-1)열째와 n열째에서 공유되는 배선(114a[n-1/n]), 배선(114b[n-1/n])을 나타낸다. 또한, 그들 배선의 교점에 있는 메모리 셀(110a)을 도시한다.
또한, 배선(111[k]), 배선(115[k]), 배선(113b[n-1]), 배선(113b[n]), 배선(114b[n-1/n])은 메모리 셀 어레이(211b)에, 배선(111[m-1]), 배선(115[m-1]), 배선(111[m]), 배선(115[m]), 배선(113a[n-1]), 배선(113a[n]), 배선(114a[n-1/n])은 메모리 셀 어레이(211a)에 있다.
행 드라이버(212)는 도 6 및 도 7의 (A)에서 설명되는 행 드라이버(202)와 동일한 구성으로 하면 된다.
열 드라이버(213)는 배선(113a), 배선(113b)의 전위를 데이터에 따른 전위로 하는 기능, 배선(113a)과 배선(113b)을 프리차지하는 기능, 배선(113a)과 배선(113b)을 전기적으로 부유 상태로 하는 기능, 배선(114a), 배선(114b)을 특정한 전위로 하는 기능, 및 배선(113a)과 배선(113b) 사이의 전위차를 증폭하는 기능을 구비한 회로이다. 열 드라이버(213)를 구비함으로써, 반도체 장치(220)는 메모리 셀(110a)에의 데이터의 기입 및 판독을 행할 수 있다.
도 10은, 도 9에서 설명한 열 드라이버(213)의 구성예를 도시하는 블록도이다. 도 10에 도시하는 열 드라이버(213)는 스위치 회로(214), 트랜지스터(215a), 트랜지스터(215b), 트랜지스터(216a), 트랜지스터(216b), 감지 증폭기(217)를 갖는다. 또한, 도시하지 않았지만, 열 드라이버(213)는 판독에 적합한 전위(실시 형태 1에서 설명한 전위 (VDD-α)에 상당)를 배선(114a), 배선(114b)에 부여하는 기능을 갖는다.
각 열의 스위치 회로(214), 트랜지스터(215a), 트랜지스터(215b), 트랜지스터(216a), 트랜지스터(216b)는 배선(113a) 및 배선(113b) 중 한쪽 또는 양쪽에 접속된다. 감지 증폭기(217)는 배선(113a)과 배선(113b)의 양쪽에 접속된다.
스위치 회로(214)는 배선(113a) 및 배선(113b) 중 한쪽 또는 양쪽과 데이터의 입출력에 관계되는 회로(도시하지 않음)와의 도통을 제어하는 기능, 및 배선(113a) 또는 배선(113b)을 전기적으로 부유 상태로 하는 기능을 구비한 회로이다. 예를 들어, 아날로그 스위치와 인버터를 구비한다. 스위치 제어 신호 SW1 및 스위치 제어 신호 SW2에 의한 제어에 의해, 배선(113a) 또는 배선(113b)에 데이터 DIN을 입력하거나, 배선(113a) 또는 배선(113b)으로부터 데이터 DOUT를 출력하거나, 배선(113a) 및 배선(113b) 중 한쪽 또는 양쪽을 전기적으로 부유 상태로 할 수 있다.
트랜지스터(215a), 트랜지스터(215b)는 각각, 참조 전위 VRF를 배선(113a), 배선(113b)에 부여하는 기능을, 트랜지스터(216a), 트랜지스터(216b)는 각각, 전위 GND를 배선(113a), 배선(113b)에 부여하는 기능을 갖는다.
참조 전위 VRF는, 예를 들어, 전위 VDD와 전위 GND의 평균값(이하, VDD/2라고 함)이나 전위 VDD와 전위 GND의 차를 N 등분한 것과 전위 GND에 더한 값(=GND+(VDD-GND)/N, (N=3, 4, 5, ··), 이하, VDD/N이라고 함) 등을 사용할 수 있다. 또한, 판독에 적절한 전위 (VDD-α)로서는, 실시 형태 1의 조건을 만족하고, 또한, 참조 전위 VRF보다 높은 전위이면 되고, VDD/N 등을 사용할 수 있다. 예를 들어, 참조 전위 VRF로서, VDD/4, 전위 (VDD-α)로서, VDD/2를 사용해도 된다.
프리차지 제어 신호 Pre_EN1 또는 프리차지 제어 신호 Pre_EN2에 의한 제어에서, 배선(113a) 및 배선(113b) 중 한쪽에는 참조 전위 VRF를, 다른 쪽에는 전위 GND를 부여할 수 있다. 또한, 프리차지 제어 신호 Pre_EN1과 프리차지 제어 신호 Pre_EN2가 동시에 액티브로 될 일은 없다.
예를 들어, 프리차지 제어 신호 Pre_EN1이 액티브이면, 배선(113a)은 참조 전위 VRF로, 배선(113b)은 전위 GND로 프리차지된다. 반대로, 프리차지 제어 신호 Pre_EN2가 액티브이면, 배선(113a)은 전위 GND로, 배선(113b)은 참조 전위 VRF로 프리차지된다.
프리차지 완료 후, 프리차지 제어 신호 Pre_EN1 및 프리차지 제어 신호 Pre_EN2가 비액티브가 됨으로써, 트랜지스터(215a), 트랜지스터(215b), 트랜지스터(216a), 트랜지스터(216b)가 오프가 되고, 배선(113a) 및 배선(113b)을 전기적으로 부유 상태로 할 수 있다.
감지 증폭기(217)는 배선(113a)과 배선(113b)의 전위차를 증폭하는 기능을 갖는다. 감지 증폭기(217)의 전원 전위를 VDD와 GND로 하면, 증폭 후에는, 배선(113a)과 배선(113b)의 전위는, 한쪽이 VDD, 다른 쪽이 GND가 된다.
(반도체 장치(220)의 구동 방법의 구체예)
도 11을 사용하여, 반도체 장치(220)의 구동 방법의 일례를 설명한다. 도 11은 배선(111[m]), 배선(115[m]), 배선(113a[n]), 배선(113b[n]), 배선(114[n-1/n]), 제m행 제n열의 메모리 셀(110a[m,n])의 노드(104[m,n])의 전위의 변동, 및 스위치 제어 신호 SW1, 스위치 제어 신호 SW2, 프리차지 제어 신호 Pre_EN1, 프리차지 제어 신호 Pre_EN2의 상태를 도시한다. 또한, 참조 전위 VRF는 VDD/4로 한다.
시간 T1 조금 전에 스위치 제어 신호 SW1이 액티브(전위 VDD)가 되고, 그것에 의해, 데이터의 입력에 관계되는 회로(도시하지 않음)와 메모리 셀 어레이(211a)의 배선(113a)이 접속된다. 배선(113a[n])은 데이터에 따른 전위가 된다. 또한, 도면에서는, 시간 T1의 시점에서의 배선(113b[n])의 전위가 GND인 것으로 하고 있지만, 이 시점에서는, 배선(113b[n])은 부유 상태이며, 또한, 접속하고 있는 트랜지스터로부터의 누설 전류 등에 의해, 실제로는, VDD와 GND 사이의 전위가 되어 있는 경우가 많다.
그 후, 행 드라이버(212)가 배선(111[m])을 선택하고, 시간 T1부터 시간 T2 사이에 트랜지스터(101)가 온이 되고, 메모리 셀(110a[m,n])에 데이터가 기입된다.
그 후, 시간 T3부터 시간 T4 사이에, 반도체 장치(220)는 스탠바이 기간에 들어가고, 메모리 셀(110a[m,n])에 데이터 "0"이 기입된 경우에는, 노드(104[m,n])의 전위가 (VDD-ΔV)까지 저하된다.
스탠바이 기간 종료 후, 메모리 셀(110a[m,n])의 데이터의 판독을 행한다. 먼저, 배선(113a[n]), 배선(113b[n])을, 각각, 전위 GND, 전위 VDD/4로 프리차지한다. 그것을 위해, 프리차지 제어 신호 Pre_EN1을 액티브(전위 VDD)로 한다. 또한, 이 예에서는, 배선(114)의 전위는 VDD/2로 한다. 또한, Vth+ΔVMAX<VDD/2인 것으로 한다.
프리차지 완료 후, 행 드라이버(212)가 배선(115[m])을 선택하고, 시간 T5부터 트랜지스터(105)가 온이 된다. 노드(104[m,n])의 전위가 GND라면, 배선(113a[n])의 전위는 VDD/2가 된다. 한편, 노드(104[m,n])의 전위가 (VDD-ΔV)라면, 배선(113a[n])의 전위는 GND 그대로이다.
그 후, 감지 증폭기(217)로, 배선(113a[n])과 배선(113b[n])의 전위차를 증폭하고, 증폭 완료 후에는 스위치 제어 신호 SW2를 액티브(전위 VDD)로 하여, 배선(113b[n])과 데이터의 출력에 관계되는 회로를 접속하고, 데이터를 취출한다.
데이터 "1"이 입력된 경우, 노드(104[m,n])의 전위는 GND이고, 증폭 전의 배선(113a[n])의 전위는 VDD/2이며, 이것은, 배선(113b[n])의 전위 VDD/4보다 높다. 그로 인해, 증폭에 의해, 배선(113a[n])의 전위는 VDD까지 상승한다. 한편, 배선(113b[n])의 전위는 GND까지 저하된다. 따라서, 판독된 데이터는 GND이며, 이것은 당초, 입력된 것과 동일하다.
데이터 "0"이 입력된 경우, 노드(104[m,n])의 전위는 (VDD-ΔV)이고, 증폭 전의 배선(113a[n])의 전위는 GND이며, 이것은, 배선(113b[n])의 전위 VDD/4보다 낮다. 그로 인해, 증폭에 의해, 배선(113a[n])의 전위는 GND 그대로인 한편, 배선(113b[n])의 전위는 VDD까지 상승한다. 따라서, 판독된 데이터는 VDD이며, 이것은 당초, 입력된 것과 동일하다.
이상의 예에서는, 메모리 셀 어레이(211a)에 있는 메모리 셀(110a)의 데이터의 판독이므로, 프리차지 제어 신호 Pre_EN2가 액티브가 되는 일은 없다. 메모리 셀 어레이(211b)에 있는 메모리 셀(110a)의 데이터의 판독 경우에는, 프리차지 제어 신호 Pre_EN2가 액티브가 된다.
상기의 예에서는, 참조 전위 VRF로서 VDD/4를, 배선(114)의 전위로서 VDD/2를, 각각, 사용했지만, 안정되게 증폭할 수 있기 위해서는, 참조 전위 VRF는, 배선(114)의 전위보다 0.2V 이상 높으면 된다. 또한, 배선(114)의 전위는 GND보다 0.2V 이상 높으면 된다.
이와 같이 하여, 반도체 장치(220)를 동작시킬 수 있다. 도 9에서는, 배선(113a[n])과 배선(113b[n])의 관계는, 소위, 오픈 비트(open-bit)형의 배치인데, 폴디드 비트(folded-bit)형의 배치로 해도 된다. 일반적으로 폴디드 비트형의 배치로 하면 노이즈에 의한 영향을 상쇄할 수 있기 때문에 오판독을 보다 저감할 수 있다.
또한, 반도체 장치(220)의 구동 방법은 상기에 한정되지 않는다. 본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
도 12의 (A)에 메모리 셀(120a)을 도시한다. 메모리 셀(120a)은 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 트랜지스터(106)를 갖는다. 메모리 셀(120a)은 메모리 셀(100a)(도 1의 (A))과 비교하면, 트랜지스터(105)에 상당하는 트랜지스터(106)가 N형인 점이 상이하다. N형의 트랜지스터를 사용함으로써 응답 속도 향상, 또는 집적화가 도모된다.
또한 메모리 셀(120b)과 같이, 트랜지스터(106)를 트랜지스터(102)와 배선(114) 사이에 설치해도 된다(도 12의 (B)). 메모리 셀(120b)에서는, 트랜지스터(106)의 소스 및 드레인 중 한쪽은 배선(114)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
실시 형태 1에서 설명한 바와 같이, 배선(114)을 2개의 메모리 셀(120a)에서 공유하여도 된다. 또한, 3개 이상의 메모리 셀에서 공유해도 된다. 또한, 배선(114)은 배선(112)과 평행할 뿐만 아니라, 직각 등의 각도로 교차해도 되고, 매트릭스 형상이어도 된다.
메모리 셀(120a)에의 데이터의 기입 동작 및 메모리 셀(120a)로부터의 데이터의 판독 동작을, 도 13을 사용하여 설명한다. 또한, 실시 형태 1 내지 3에서 기재한 내용에 대해서는 생략하는 경우도 있다.
(기입 동작)
시간 T1부터, 배선(111)의 전위를 VOS _H까지 상승시켜서, 트랜지스터(101)를 온으로 한다. 배선(113)의 전위는 데이터에 따른 것으로 한다. 여기에서는, 데이터 "1"을 기입할 때에는 배선(113)의 전위를 GND, 데이터 "0"을 기입할 때에는 배선(113)의 전위를 VDD로 한다. 그 결과, 노드(104)의 전위는 데이터에 따른 것이 된다. 예를 들어, 데이터 "1"을 기입하는 경우에는 GND가, 데이터 "0"을 기입하는 경우에는 VDD가 된다. 시간 T2에 배선(111)의 전위가 저하되기 시작하고, 트랜지스터(101)가 오프가 되고, 기입은 종료된다.
또한, 기입 시에는, 배선(112), 배선(114), 배선(115)의 전위는 어떠한 것이어도 되지만, 배선(112)과 배선(114) 사이에 전류가 흐르지 않는 것으로 하는 것이 바람직하다. 여기에서는, 배선(112)은 GND, 배선(114)은 (VDD-α), 배선(115)은 GND로 한다. α는 실시 형태 1에서 설명한 것과 동일하다.
(유지 동작)
트랜지스터(101)를 오프로 한다. 실시 형태 1에서 설명한 바와 같이, 데이터 유지를 보증하는 기간에, 노드(104)의 전위가 가장 저하되는 경우에는, (VDD-ΔVMAX)가 되는 것으로 한다.
(판독 동작)
배선(115)의 전위를 적절한 값(여기서는 GND)으로 하여 트랜지스터(106)를 오프로 하고, 또한, 배선(114)의 전위는 (VDD-α)로 한다. 배선(112)을 적절한 전위(여기서는 GND)로 프리차지한 후, 부유 상태로 한다. 그리고, 배선(115)의 전위를 적절한 값으로 하여 트랜지스터(106)를 온으로 한다.
여기서, 배선(115)의 전위로서는 VDD보다 높은 전위 (VDDH)를 사용해도 된다. 그러나, 트랜지스터(106)의 소스와 드레인의 전위는 상기와 같이 (VDD-α)이며, 따라서, α가 트랜지스터(106)의 임계값보다 크면, 배선(115)의 전위를 VDD로 하여도 지장은 없다. 일반적으로 VDD가 트랜지스터(106)의 임계값보다 충분히 높은 경우에는 이러한 것이 가능하다.
예를 들어, 실시 형태 1에서는, VDD=+1.8 [V], GND=0 [V], Vth=-0.5 [V], ΔVMAX=1.2 [V]인 경우를 다루었지만, 그 경우에는, α>0.7 [V]이므로, 트랜지스터(106)의 임계값이 +0.7 [V] 이하이면 배선(115)의 전위를 VDD로 할 수 있다.
데이터 "1"이 기입된 경우에는, 노드(104)의 전위가 GND에 가까운 값이므로, 트랜지스터(102)는 온이며, 배선(112)의 전위가 (VDD-α)가 되고, 데이터 "0"이 기입된 경우에는, 트랜지스터(102)는 오프이고, 배선(112)의 전위가 거의 변동하지 않는다.
또한, 도 14의 (A), 도 14의 (B)에 도시하는 메모리 셀(130a), 메모리 셀(130b)과 같이, 배선(112)의 기능을 배선(113)으로 실시할 수 있는 구조로 해도 된다. 동작 방법에 대해서는 메모리 셀(120a)과 동일하므로 생략한다.
(실시 형태 5)
도 15의 (A)에 메모리 셀(140a)을 도시한다. 메모리 셀(140a)은 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 트랜지스터(105)를 갖는다.
트랜지스터(101)의 채널이 형성되는 영역은 산화물 반도체막을 갖고 있다. 트랜지스터(101)는 N형 또는 P형의 트랜지스터인데, 이하에서는 N형인 것으로 하여 설명한다.
트랜지스터(101)의 게이트는 배선(111)에 전기적으로 접속된다. 배선(111)은 기입 워드선으로서 기능할 수 있다. 또한, 트랜지스터(101)가 박막 트랜지스터일 경우, 박막 반도체층의 양면에 게이트 전극을 가져도 된다. 또한, 그들 게이트 전극 중 한쪽이 항상 일정한 전위로 유지되는 구조여도 된다.
트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(113)에 전기적으로 접속된다. 배선(113)은 비트선으로서 기능할 수 있다.
트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 용량 소자(103)의 한쪽 전극에 전기적으로 접속된다. 용량 소자(103)의 다른 쪽 전극은 배선(116)에 전기적으로 접속된다. 또한, 트랜지스터(101)의 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 게이트에 전기적으로 접속된다.
또한, 배선(116)의 전위를 변동시킴으로써 트랜지스터(102)의 게이트(노드(104))의 전위가 변동한다. 배선(116)은 용량선이라고도 불린다.
트랜지스터(102)는 P형의 트랜지스터이다. 트랜지스터(102)의 채널이 형성되는 영역은 산화물 반도체, 실리콘 등, 여러가지 재료를 사용할 수 있다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은, 트랜지스터(105)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 배선(114)에 전기적으로 접속된다.
트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(113)에 전기적으로 접속된다. 트랜지스터(105)의 게이트는 배선(115)에 전기적으로 접속된다. 트랜지스터(105)는 데이터의 판독 시에, 트랜지스터(102)와 배선(113)을 도통시키기 위한 것으로서, 선택 트랜지스터라고도 불린다.
배선(114)은 소스선 또는 전원선으로서 기능할 수 있다. 배선(114)은 일정한 전위로 유지되는 것이 바람직하다. 단, 전원의 차단 투입 시에 전위의 변동이 있어도 상관없다.
또한, 도 15의 (B)에 도시하는 메모리 셀(140b)과 같이, 트랜지스터(105)를 트랜지스터(102)와 배선(114) 사이에 배치해도 된다.
도 15의 (A)의 메모리 셀(140a)에 있어서, 데이터는 노드(104)의 전위로서 유지된다. 트랜지스터(101)의 오프 저항이 충분히 높으면, 상당한 장기에 걸쳐 데이터를 유지할 수 있다.
이하, 도 16을 사용하여, 메모리 셀(140a)에의 데이터의 기입 동작 및 메모리 셀(140a)로부터의 데이터의 판독 동작을 설명한다. 또한, 트랜지스터(102), 트랜지스터(105)의 임계값은 0 미만 또한, -VDD보다 큰 것으로 한다.
(기입 동작)
트랜지스터(101)는 트랜지스터(102)나 트랜지스터(105)와는 임계값 등이 상이하므로, 여기에서는, 트랜지스터(101)를 온으로 할 때에는, 그 게이트의 전위(배선(111)의 전위)를 VOS _H, 트랜지스터(101)를 오프로 할 때에는, 그 게이트의 전위를 VOS _L로 하고, 또한, VOS _L=GND(<VDD)여도 된다.
여기에서는, 데이터 "1"을 기입할 때에는 배선(113)의 전위를 GND, 데이터 "0"을 기입할 때에는 배선(113)의 전위를 VDD로 한다. 도 16의 시간 T1에 배선(111)의 전위가 상승을 시작하고, 트랜지스터(101)가 온이 된다. 그 결과, 노드(104)의 전위는 데이터에 따른 것이 된다. 예를 들어, 데이터 "1"을 기입하는 경우에는 GND가, 데이터 "0"을 기입하는 경우에는 VDD가 된다. 시간 T2에 배선(111)의 전위가 저하되기 시작하고, 트랜지스터(101)가 오프가 되고, 기입은 종료된다. 또한, 트랜지스터(101)가 오프가 되는 때에, 트랜지스터(101)의 게이트(및 배선(111))와 노드(104) 사이의 용량 결합에 의해 노드(104)의 전위가 약간 강하된다.
또한, 기입 시에, 배선(113)과 배선(114) 사이에 전류가 흐르지 않도록 하는 것이 바람직하다. 예를 들어, 배선(113)과 배선(114) 사이의 전위차를 없애도 된다. 즉, 배선(114)의 전위를 배선(113)과 마찬가지로, 데이터에 따라서 변동시키면 좋다.
보다 효과적인 방법은, 배선(115)의 전위를 트랜지스터(105)가 오프가 되는 전위로 하는 것이다. 여기에서는, 배선(113), 배선(114)의 전위는 GND 이상 VDD 이하로 한다. 따라서, 배선(115)의 전위를 VDD로 하면, 트랜지스터(105)가 오프가 된다. 또한, 본 실시 형태에서는 배선(114)의 전위는, 스탠바이 기간 이외에는 VDD에 유지되는 것으로 하지만, 그 외의 전위여도 된다.
(유지 동작)
데이터의 유지 시에는, 트랜지스터(101)를 오프로 한다. 도 16의 시간 T3부터 시간 T4가, 전원이 차단된 상태에서의 데이터를 유지하고 있는 기간(스탠바이 기간)을 나타낸다. 또한, 스탠바이 기간에는 모든 배선의 전위가 동일(여기서는, GND)해진다. 여기서, 노드(104)의 전위가 GND보다 높은 경우에는, 노드(104)의 전위는 서서히 저하된다.
데이터 "1"이 기입된 경우에는, 노드(104)의 전위는 GND에 가까운 값이므로, 변동은 문제가 되지 않는다. 그러나, 데이터 "0"이 기입된 경우에는, 당초에는, VDD에 가까운 값이지만, 시간의 경과와 함께 저하된다. 전위의 저하분을 ΔV로 한다. 상기의 조건에서는, 유지의 기간이 1년 정도라면, 전위의 저하는 10％ 정도지만, 10년 후라면, 상기와 같이 당초의 35％까지 저하되어버린다. 즉, ΔV=0.65×VDD이다. 여기에서는, 데이터 유지를 보증하는 기간 경과 후에, 노드(104)의 전위가 가장 저하되는 경우에는, (VDD-ΔVMAX)가 되는 것으로 한다.
(판독 동작)
데이터를 판독하는 동작은, 배선(113)과 배선(114)의 전위를 다른 것으로 하고, 그 후, 트랜지스터(105)를 온으로 함으로써, 트랜지스터(102)의 소스와 드레인 사이에 전류가 흐르는지 여부로 판단한다. 노드(104)의 전위에 의해, 트랜지스터(102)의 도통 상태가 상이한 것에 의해, 기입되었던 데이터를 판단할 수 있다.
구체적으로는, 배선(115)의 전위를 적절한 값(여기서는 VDD)으로 하여 트랜지스터(105)를 오프로 하고, 또한, 배선(114)의 전위는 VDD로 한다. 배선(113)을 적절한 전위(여기서는 GND)로 프리차지한 뒤, 부유 상태로 한다. 그리고, 배선(116)의 전위를 적절한 값(여기서는 α, 단, GND<α<VDD)으로 한다.
이 직전까지, 데이터 "1"이 기입된 경우에는, 노드(104)의 전위는 GND에 가까운 값이지만, 배선(116)의 전위가 GND로부터 α로 상승한 것에 의해, 용량 소자(103)를 통한 용량 결합에 의해, 전위는 거의 α가 된다. 또한, 데이터 "0"이 기입된 경우에는, 노드(104)의 전위는 거의 (VDD-ΔV+α-GND)가 된다. 그 후, 시간 T5에, 배선(115)의 전위를 적절한 값(여기서는 GND)으로 하여 트랜지스터(105)를 온으로 한다.
여기서, 데이터가 정확하게 판독되기 위해서는, 데이터 "1"이 기입된 경우에는, 트랜지스터(102)는 온이며, 배선(113)의 전위가 GND로부터 VDD까지 상승할 것이 요구되고, 데이터 "0"이 기입된 경우에는, 오프이며, 배선(113)의 전위가 GND 그대로일 것이 요구된다.
이것을 위해서는, 트랜지스터(102)의 임계값을 Vth라 하면, α<VDD+Vth, VDD-ΔV+α-GND≥VDD+Vth라고 하는 2개의 부등식을 만족할 것이 요구된다. 즉, GND+ΔV+Vth≤GND+ΔVMAX+Vth≤α<VDD+Vth이다.
예를 들어, VDD=+1.8 [V], GND=0 [V], Vth=-0.5 [V], ΔVMAX=1.2 [V]라 할 때, 0.7 [V ]≤α<1.3 [V]로 하면 된다. 또는, VDD=+0.9 [V], GND=0 [V], Vth=-0.4 [V], ΔVMAX=0.6 [V]라 할 때, 0.2 [V ]≤α<0.5 [V]로 하면 된다.
또한, α는 요구되는 범위 내의 임의의 값으로 할 수 있지만, VDD와 GND의 평균값(VDD/2이라고도 함), 또는 VDD와 GND의 차를 N 등분한 것과 GND와의 합(VDD/N이라고도 하며, 단, N=3, 4, 5, ··)을 사용해도 된다. 전자의 예에서는, VDD/2는 0.9 [V]이며, 후자의 예에서는, VDD/3은, 0.3 [V]이다. 모두 요구되는 수치 범위 내에 있다.
이렇게 스탠바이 기간에 있어서, 노드(104)의 전위가, 당초보다 60％ 이상 저하되는 경우(당초의 전위의 40％ 이하인 경우)에는, 판독 시에 배선(116)의 전위를 적절하게 상승시킴으로써, 노드(104)의 전위를 상승시키는 것이 바람직하다.
또한, 데이터 "0"인 때에 당초 기입한 전위가 VDD인데도, 배선(116)에 출력되는 전위는 GND이다. 이렇게 데이터가 반전되어서 출력되는 것에 주의할 필요가 있다.
상기의 설명으로부터 명확하지만, 배선(114)은 도 17에 도시한 바와 같이 2개의 메모리 셀(140a[1] 및 140a[2])에서 공유해도 된다. 또한, 3개 이상의 메모리 셀에서 공유해도 된다. 또한, 배선(114)은 배선(113)과 평행할뿐만 아니라, 직각 또는 그 외의 각도로 교차해도 되고, 매트릭스 형상이어도 된다.
(실시 형태 6)
도 18의 (A)에 메모리 셀(150a)을 도시한다. 메모리 셀(150a)은 트랜지스터(101), 트랜지스터(102), 용량 소자(103)를 갖는다. 이것들은 실시 형태 5에서 설명한 것과 동일하다. 메모리 셀(150a)에서는, 실시 형태 5의 메모리 셀(140a)의 트랜지스터(105) 대신 N형의 트랜지스터(106)를 갖는다. N형의 트랜지스터를 사용함으로써 응답 속도 향상, 또는 집적화가 도모된다.
또한, 도 18의 (B)에 도시하는 메모리 셀(150b)과 같이, 트랜지스터(106)를 트랜지스터(102)와 배선(114) 사이에 배치해도 된다. 메모리 셀(150b)에서는, 트랜지스터(106)의 소스 및 드레인 중 한쪽은 배선(114)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
이하, 도 19를 사용하여, 메모리 셀(150a)에의 데이터의 기입 동작 및 메모리 셀(150a)로부터의 데이터의 판독 동작을 설명한다. 또한, 트랜지스터(102)의 임계값은 0 미만 또한, -VDD보다 크고, 트랜지스터(106)의 임계값은 0보다 큰 것으로 한다. 실시 형태 1과 동일한 조작에 대해서는 상세한 설명은 생략하는 경우가 있다.
(기입 동작)
시간 T1부터, 배선(111)의 전위를 VOS _H까지 상승시켜서, 트랜지스터(101)를 온으로 한다. 또한, 배선(113)의 전위는 GND 또는 VDD로 한다. 실시 형태 1과 마찬가지로, 데이터 "1"을 기입할 때에는 배선(113)의 전위를 GND, 데이터 "0"을 기입할 때에는 배선(113)의 전위를 VDD로 한다. 시간 T2로 배선(111)의 전위가 저하됨으로써 트랜지스터(101)가 오프가 되고, 기입은 종료된다.
또한, 기입 시에는, 배선(114), 배선(115), 배선(116)의 전위는 어떠한 것이어도 되지만, 배선(113)과 배선(114) 사이에 전류가 흐르지 않는 것으로 하는 것이 바람직하다. 여기에서는, 배선(113)은 GND, 배선(114)은 VDD, 배선(115)은 GND로 한다.
(유지 동작)
트랜지스터(101)를 오프로 한다. 도 19의 시간 T3부터 시간 T4가 스탠바이 기간을 나타낸다. 또한, 스탠바이 기간에는 모든 배선의 전위가 동일(여기서는, GND)해진다. 실시 형태 1에서 설명한 바와 같이, 데이터 유지를 보증하는 기간에, 노드(104)의 전위가 가장 저하되는 경우에는, (VDD-ΔVMAX)가 되는 것으로 한다.
(판독 동작)
배선(115)의 전위를 적절한 값(여기서는 GND)으로 하여 트랜지스터(106)를 오프로 하고, 또한, 배선(114)의 전위는 VDD로 한다. 배선(113)을 적절한 전위(여기서는 GND)로 프리차지한 후, 부유 상태로 한다. 그리고, 배선(116)의 전위를 실시 형태 1에서 나타낸 전위 α로 한 후에, 배선(115)의 전위를 적절한 값으로 하여 트랜지스터(106)를 온으로 한다.
이때의 배선(115)의 전위로서는 VDD보다 높은 전위 (VDDH)를 사용해도 된다. 트랜지스터(106)의 임계값을 Vth106이라 하면, VDDH> VDD+Vth106인 것이 바람직하다. 또한, VDDH=VOS _H여도 된다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 도 15, 도 17, 도 18에서 설명한 메모리 셀을 적용할 수 있는 반도체 장치의 예에 대하여 도 7의 (B), 도 20을 사용하여 설명한다.
(반도체 장치(230)의 구성예)
도 20은, 도 15의 (A)에서 설명한 메모리 셀(140a)을 갖는 반도체 장치(230)의 구성예를 도시하는 블록도이다.
도 20에 도시하는 반도체 장치(230)는 도 15의 (A)에서 설명한 메모리 셀(140a)이 매트릭스 형상으로 설치된 메모리 셀 어레이(201), 행 드라이버(202), 열 드라이버(203)를 갖는다. 또한, 도 20에서는, 배선(111), 배선(113), 배선(115), 배선(116)으로서, (m-1)행째의 배선(111[m-1]), 배선(115[m-1]), 배선(116[m-1]), m행째의 배선(111[m]), 배선(115[m]), 배선(116[m]), (n-1)열째의 배선(113[n-1]), n열째의 배선(113[n])을 도시하고 있다.
또한 메모리 셀(140a)이 갖는 각 구성의 설명은 도 15의 (A)와 동일하며, 도 15의 (A)에서의 설명을 원용하기로 하고 설명을 생략한다.
행 드라이버(202)는 메모리 셀(140a)의 각 행에 있어서의 트랜지스터(101), 트랜지스터(105)를 선택적으로 도통 상태로 하는 기능, 및 메모리 셀(140a)의 각 행에 있어서의 노드(104)의 전위를 선택적으로 변화시키는 기능을 구비한 회로이다. 구체적으로는, 배선(111), 배선(116), 배선(115)에 신호를 부여하는 회로이다. 행 드라이버(202)를 구비함으로써, 반도체 장치(230)는 메모리 셀(140a)에의 데이터의 기입 및 판독을 행마다 선택해서 행할 수 있다.
열 드라이버(203)는 메모리 셀(140a)의 배선(113)의 전위를 프리차지하는 기능, 배선(113)을 전기적으로 부유 상태로 하는 기능, 배선(113)에 데이터에 따른 전위를 공급하는 기능, 메모리 셀(140a)에 유지된 데이터에 따른 전위가 된 배선(113)의 전위를 외부로 출력하는 기능을 구비한 회로이다. 열 드라이버(203)를 구비함으로써, 반도체 장치(230)는 메모리 셀(140a)에의 데이터의 기입 및 판독을 행할 수 있다.
도 7의 (B)는 도 20에서 설명한 행 드라이버(202)의 구성예를 도시하는 블록도이다.
도 7의 (B)에 도시하는 행 드라이버(202)는 디코더(205), 및 제어 회로(206)를 갖는다. 제어 회로(206)는 행마다 설치된다. 1행째에는 제어 회로(206[1])가 설치되고, 2행째에는 제어 회로(206[2])가 설치된다. 또한 각 행의 제어 회로(206)는 배선(111), 배선(116), 배선(115)에 접속된다.
디코더(205)는 어드레스 신호 Address에 따른 행을 선택하기 위한 신호를 출력하는 기능을 구비한 회로이다.
제어 회로(206)는 디코더(205)로 선택된 행에, 기입 제어 신호 WCONT 또는 판독 제어 신호 RCONT에 따른 신호를 배선(111), 배선(116), 배선(115)에 출력하는 기능을 구비한 회로이다.
또한, 열 드라이버는, 실시 형태 3에서 설명한 도 8의 열 드라이버(203)를 사용할 수 있다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시 형태 8)
실시 형태 1 내지 7의 트랜지스터(101)의 채널에 적용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은, 탄화실리콘, 질화갈륨, 또는 산화갈륨과는 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하고, 양산성이 우수하다고 하는 이점이 있다. 또한, 탄화실리콘, 질화갈륨, 또는 산화갈륨과는 달리, 상기 In-Ga-Zn계 산화물은, 유리 기판 위에 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 포함하고 있어도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화갈륨, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn이외의 금속 원소를 포함하고 있어도 된다. In-Ga-Zn계 산화물은, 무전계 시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방 산화물을 사용하면 된다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은, 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은, 막 중에 있어서의 원자 배열이 불규칙해서, 결정 성분을 갖지 않은 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은, 예를 들어, 1 nm 이상 10 nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 원자 배열의 규칙성이 높다. 그로 인해, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나로서, 대부분의 결정부는, 1변이 100 nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 1변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 수용되는 크기의 경우도 포함된다. CAAC-OS막은, 미결정 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상(層狀)으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 점에서, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ을 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 비해, CAAC-OS막의 경우에는, 2θ을 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 드러나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 전술한 단면 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 중의 일부에, c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
CAAC-OS막은, 예를 들어, 다결정인 금속 산화물 타깃을 사용하고, 스퍼터링법에 의해 성막한다.
또한, CAAC-OS막을 성막하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들어, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30 체적％ 이상, 바람직하게는 100 체적％로 한다.
또한, 산화물 반도체막은, 단수의 금속 산화물막으로 구성되어 있다고 한정하지는 않고, 적층된 복수의 금속 산화물막으로 구성되어 있어도 된다. 예를 들어, 제1 내지 제3 금속 산화물막이 순서대로 적층되어 있는 반도체막의 경우, 제1 금속 산화물막 및 제3 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하고, 전도대 하단부의 에너지 준위가 제2 금속 산화물막보다도 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하, 진공 준위에 가까운 산화물막이다. 또한, 제2 금속 산화물막은, 적어도 인듐을 포함하면, 캐리어 이동도가 높아지기 때문에 바람직하다.
상기 구성의 반도체막을 트랜지스터가 갖는 경우, 게이트 전극에 전압을 인가함으로써, 반도체막에 전계가 가해지면, 반도체막 중, 전도대 하단부의 에너지 준위가 낮은 제2 금속 산화물막에 채널 영역이 형성된다. 즉, 제2 금속 산화물막과 게이트 절연막 사이에 제3 금속 산화물막이 설치되어 있는 것에 의해, 게이트 절연막과 이격하고 있는 제2 금속 산화물막에 채널 영역을 형성할 수 있다.
또한, 제3 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제2 금속 산화물막과 제3 금속 산화물막의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에 있어서 캐리어의 움직임이 저해되기 어렵기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 제2 금속 산화물막과 제1 금속 산화물막의 계면에 계면 준위가 형성되면, 계면 근방의 영역에도 채널 영역이 형성되기 때문에, 트랜지스터의 임계값이 변동되어버린다. 그러나, 제1 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제2 금속 산화물막과 제1 금속 산화물막의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구성에 의해, 트랜지스터의 임계값 등의 전기적 특성의 변동을 저감할 수 있다.
또한, 금속 산화물막 사이에 불순물이 존재함으로써, 각 막의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되는 경우가 없도록 복수의 금속 산화물막을 적층시키는 것이 바람직하다. 적층된 금속 산화물막의 막 사이에 불순물이 존재하고 있으면, 금속 산화물막 사이에서의 전도대 하단부의 에너지 준위의 연속성이 상실되어, 계면 근방에 있어서, 캐리어가 포획되거나, 또는 재결합에 의해 소멸해버리기 때문이다. 막 사이에서의 불순물을 저감시킴으로써, 주성분인 하나의 금속을 적어도 모두에 갖는 복수의 금속 산화물막을, 단지 적층시키는 것 보다도, 연속 접합(여기서는 특히 전도대 하단부의 에너지 준위가 각 막 사이에서 연속적으로 변화하는 U자형의 웰 구조를 갖고 있는 상태)이 형성되기 쉬워진다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요해진다. 스퍼터링 장치에 있어서의 각 챔버는, 산화물 반도체에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7 Pa 정도로부터 1×10-4 Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내로 기체가 역류하지 않도록 해두는 것이 바람직하다.
고순도의 진성의 산화물 반도체를 얻기 위해서는, 각 챔버 내를 고진공 배기할 뿐만 아니라, 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상기 가스로서 사용하는 산소 가스나 아르곤 가스의 노점을, -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하로 하고, 사용하는 가스의 고순도화를 도모함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
예를 들어, 제1 금속 산화물막 또는 제3 금속 산화물막은, 알루미늄, 실리콘, 티타늄, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란탄, 세륨 또는 하프늄을, 제2 금속 산화물막보다도 높은 원자수비로 포함하는 산화물막이면 된다. 구체적으로, 제1 금속 산화물막 또는 제3 금속 산화물막으로서, 제2 금속 산화물막보다도 상술한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 포함하는 산화물막을 사용하면 된다. 전술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물막에 발생하는 것을 억제하는 기능을 갖는다. 따라서, 상기 구성에 의해, 제1 금속 산화물막 또는 제3 금속 산화물막을, 제2 금속 산화물막보다도 산소 결손이 발생하기 어려운 산화물막으로 할 수 있다.
또한, 제1 금속 산화물막 및 제3 금속 산화물막의 두께는, 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다. 또한, 제2 금속 산화물막의 두께는, 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하이고, 더욱 바람직하게는 3 nm 이상 50 nm 이하이다.
3층 구조의 반도체막에 있어서, 제1 금속 산화물막 내지 제3 금속 산화물막은, 비정질 또는 결정질의 양쪽 형태를 취할 수 있다. 단, 채널 영역이 형성되는 제2 금속 산화물막이 결정질인 것에 의해, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에, 제2 금속 산화물막은 결정질인 것이 바람직하다.
(실시 형태 9)
실시 형태 3 또는 7에서 설명한 반도체 장치(200), 반도체 장치(220) 또는 반도체 장치(230), 및 실시 형태 1 내지 7에 나타낸 트랜지스터(101)의 단면 구조의 예를 도 21 및 도 22를 사용하여 설명한다.
도 21의 (A)에 도시하는 트랜지스터(300A)는, 절연막(301) 등 위에 설치된 반도체막(306)과, 반도체막(306)과 전기적으로 접속되고 있는 도전막(302), 및 도전막(303)과, 게이트 절연막(304)과, 게이트 절연막(304) 위에 반도체막(306)과 중첩하도록 설치된 게이트 전극(305)을 갖는다.
그리고, 트랜지스터(300A)에서는, 반도체막(306)으로서, 산화물 반도체막(306a) 내지 산화물 반도체막(306c)이 절연막(301)측부터 순서대로 적층되어 있다.
그리고, 산화물 반도체막(306a) 및 산화물 반도체막(306c)은 산화물 반도체막(306b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하고, 전도대 하단부의 에너지 준위가 산화물 반도체막(306b)의 것보다도 0.05 eV 이상 2 eV 이하, 또는 0.07 eV 이상 1 eV 이하, 또는 0.1 eV 이상 0.5 eV 이하, 또는 0.15 eV 이상 0.4 eV 이하의 범위에서 진공 준위에 가까운 산화물막이다. 또한, 산화물 반도체막(306b)은 적어도 인듐을 포함하면, 캐리어 이동도가 높아지기 때문에 바람직하다.
산화물 반도체막(306c)은 도 21의 (B)에 도시하는 트랜지스터(300B)와 같이, 도전막(302) 및 도전막(303)의 상층에서 게이트 절연막(304)과 중첩시켜서 설치하는 구성으로 해도 된다.
또한, 도 21의 (C)에 도시하는 트랜지스터(300C)와 같이, 산화물 반도체막(306)과 절연막(301) 사이에 제2 게이트 절연막(308)을 개재하여 제2 게이트 전극(307)을 설치해도 된다.
트랜지스터(300C)가 제2 게이트 전극(307)을 갖고 있는 경우, 게이트 전극(305)에는 도통 상태 또는 비도통 상태를 제어하기 위한 통상 신호가 부여되고, 제2 게이트 전극(307)에는, 고정된 전위가 기타 구성 요소로부터 부여되고 있는 상태여도 된다. 제2 게이트 전극(307)에 부여하는 전위의 높이를 제어함으로써 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, 게이트 전극(305)의 전위가 제2 게이트 전극(307)의 전위와 동일해지도록 부여되어도 된다.
또한, 도 21의 (A) 내지 도 21의 (C)에서는, 트랜지스터(300A) 내지 트랜지스터(300C)는 싱글 채널 구조인 경우를 예시하고 있다. 그러나, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 채널 형성 영역을 복수 갖는 멀티채널 구조여도 된다.
(반도체 장치의 제작 공정예)
도 22를 사용하여, 반도체 장치(200)의 제작 공정의 일례를 설명한다. 상세한 것은 특허문헌 1을 참조하면 된다. 또한, 도 22는 적층 구조를 이해하기 쉽게 표현하는 것이며, 특정한 단면을 가리키는 것은 아니다.
단결정, 다결정 또는 비정질 중 어느 하나인 반도체 기판(400)에 소자 분리용 절연물(401)과 N형의 웰(402)을 설치한다(도 22의 (A)).
제1 게이트 절연막(403)과 제1 게이트 배선(404)을 형성하고, 또한, 웰(402)에 P형의 불순물 영역(405)을 설치한다. 불순물 영역에 실리사이드 등의 보다 도전성이 높은 재료를 적층해도 된다. 불순물 영역(405)은 익스텐션 영역을 가져도 된다.
또한, 제1 층간 절연물(406)을 설치한다. 제1 층간 절연물(406)은 단층 또는 다층이며, 또한, 상층에의 산소 공급 능력과 하층으로부터의 수소나 물의 상층으로의 이동을 차단하는 능력을 갖는 것이 바람직하다. 그리고, 제1 층간 절연물(406)을 평탄화하면서 에칭한다. 에칭은, 제1 게이트 배선(404)이 노출된 단계에서 정지한다.
제1 층간 절연물(406) 위에 산화물 반도체막(407)을 설치한다. 또한, 산화물 반도체 이외의 반도체를 사용해도 된다. 예를 들어, 2 nm 이하의 두께 실리콘막이어도 된다. 또한, 제1 층간 절연물(406)에 콘택트 홀(408)을 형성한다(도 22의 (B)).
도전성 재료를 퇴적하고, 콘택트 홀(408)에 도전성 재료를 매립한다. 이때, 산화물 반도체막(407)은 도전성 재료로 덮인다. 도전성 재료는 단층 또는 다층이다. 또한, 도전성 재료의 표면을 평탄화한다. 그리고, 도전성 재료를 선택적으로 에칭하고, 제1 배선(409)을 형성한다. 또한, 제1 배선(409)은 콘택트 홀(408) 부분에 콘택트 플러그를 갖는 구조여도 된다. 제1 배선(409)은 다층의 도전성 재료를 가져도 된다.
제1 배선(409)을 덮고, 제2 게이트 절연막(410)을 형성한다. 또한, 도전성 재료를 퇴적하고, 그 표면을 평탄화한다. 도전성 재료는 단층 또는 다층이며, 또한, 상층으로부터의 수소나 물의 하층으로의 이동을 차단하는 능력을 갖는 것이 바람직하다. 표면을 평탄화한 도전성 재료를 선택적으로 에칭함으로써 제2 게이트 배선(411)을 형성한다(도 22의 (C)).
제2 층간 절연물(412)을 퇴적하고, 그 표면을 평탄화한다. 그리고, 제2 층간 절연물(412)에 제1 배선(409)에 도달하는 콘택트 홀을 형성하고, 이 콘택트 홀을 도전성 재료로 매립하여 제2 배선(413)을 형성한다. 제2 배선(413)은 콘택트 홀 부분에 콘택트 플러그를 갖는 구조여도 된다. 제2 배선(413)은 다층의 도전성 재료를 가져도 된다.
이와 같이 하여, 도 22의 (D)에 도시한 바와 같은 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 트랜지스터(105)를 형성할 수 있다. 용량 소자(103)는 제1 배선(409)과 제2 게이트 배선(411) 사이에 제2 게이트 절연막(410)을 끼운 구조로 된다.
(실시 형태 10)
본 발명의 일 형태에 관한 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외, 본 발명의 일 형태에 관한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 23에 도시하었다.
도 23의 (A)는 휴대형 게임기로서, 하우징(501), 하우징(502), 표시부(503), 표시부(504), 마이크로폰(505), 스피커(506), 조작 키(507), 스타일러스(508) 등을 갖는다. 또한, 도 23의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(503)와 표시부(504)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이것에 한정되지 않는다.
도 23의 (B)는 휴대 데이터 단말기로서, 제1 하우징(511), 제2 하우징(512), 제1 표시부(513), 제2 표시부(514), 접속부(515), 조작 키(516) 등을 갖는다. 제1 표시부(513)는 제1 하우징(511)에 설치되어 있고, 제2 표시부(514)는 제2 하우징(512)에 설치되어 있다. 그리고, 제1 하우징(511)과 제2 하우징(512)은 접속부(515)에 의해 접속되어 있고, 제1 하우징(511)과 제2 하우징(512) 사이의 각도는 접속부(515)에 따라 변경이 가능하다. 제1 표시부(513)에 있어서의 영상을, 접속부(515)에 있어서의 제1 하우징(511)과 제2 하우징(512) 사이의 각도에 따라 전환하는 구성으로 하여도 된다. 또한, 제1 표시부(513) 및 제2 표시부(514) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도 부가할 수 있다.
도 23의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(521), 표시부(522), 키보드(523), 포인팅 디바이스(524) 등을 갖는다.
도 23의 (D)는 전기 냉동 냉장고로서, 하우징(531), 냉장실용 도어(532), 냉동실용 도어(533) 등을 갖는다.
도 23의 (E)는 비디오 카메라로서, 제1 하우징(541), 제2 하우징(542), 표시부(543), 조작 키(544), 렌즈(545), 접속부(546) 등을 갖는다. 조작 키(544) 및 렌즈(545)는 제1 하우징(541)에 설치되어 있고, 표시부(543)는 제2 하우징(542)에 설치되어 있다. 그리고, 제1 하우징(541)과 제2 하우징(542)은, 접속부(546)에 의해 접속되어 있고, 제1 하우징(541)과 제2 하우징(542) 사이의 각도는 접속부(546)에 따라 변경이 가능하다. 표시부(543)에 있어서의 영상을, 접속부(546)에 있어서의 제1 하우징(541)과 제2 하우징(542) 사이의 각도에 따라서 전환하는 구성으로 하여도 된다.
도 23의 (F)는 보통 자동차로서, 차체(551), 차륜(552), 대시보드(553), 라이트(554) 등을 갖는다.
Address: 어드레스 신호
DIN: 데이터
DOUT: 데이터
Pre_EN: 프리차지 제어 신호
Pre_EN1: 프리차지 제어 신호
Pre_EN2: 프리차지 제어 신호
RCONT: 판독 제어 신호
SW1: 스위치 제어 신호
SW2: 스위치 제어 신호
VRF: 참조 전위
WCONT: 기입 제어 신호
100a: 메모리 셀
101: 트랜지스터
102: 트랜지스터
103: 용량 소자
104: 노드
105: 트랜지스터
106: 트랜지스터
100b: 메모리 셀
111: 배선
112: 배선
113: 배선
113a: 배선
113b: 배선
114: 배선
114a: 배선
114b: 배선
115: 배선
116: 배선
110a: 메모리 셀
110b: 메모리 셀
120a: 메모리 셀
120b: 메모리 셀
130a: 메모리 셀
130b: 메모리 셀
140a: 메모리 셀
140b: 메모리 셀
150a: 메모리 셀
150b: 메모리 셀
200: 반도체 장치
201: 메모리 셀 어레이
202: 행 드라이버
203: 열 드라이버
204: 전원선 제어 회로
205: 디코더
206: 제어 회로
207: 기입 회로
208: 증폭 회로
209: 스위치 회로
210: 트랜지스터
211a: 메모리 셀 어레이
211b: 메모리 셀 어레이
212: 행 드라이버
213: 열 드라이버
214: 스위치 회로
215a: 트랜지스터
215b: 트랜지스터
216a: 트랜지스터
216b: 트랜지스터
217: 감지 증폭기
220: 반도체 장치
230: 반도체 장치
300A: 트랜지스터
300B: 트랜지스터
300C: 트랜지스터
301: 절연막
302: 도전막
303: 도전막
304: 게이트 절연막
305: 게이트 전극
306: 반도체막
306a: 산화물 반도체막
306b: 산화물 반도체막
306c: 산화물 반도체막
307: 제2 게이트 전극
308: 제2 게이트 절연막
400: 반도체 기판
401: 소자 분리용 절연물
402: 웰
403: 제1 게이트 절연막
404: 제1 게이트 배선
405: 불순물 영역
406: 제1 층간 절연물
407: 산화물 반도체막
408: 콘택트 홀
409: 제1 배선
410: 제2 게이트 절연막
411: 제2 게이트 배선
412: 제2 층간 절연물
413: 제2 배선
501: 하우징
502: 하우징
503: 표시부
504: 표시부
505: 마이크로폰
506: 스피커
507: 조작 키
508: 스타일러스
511: 하우징
512: 하우징
513: 표시부
514: 표시부
515: 접속부
516: 조작 키
521: 하우징
522: 표시부
523: 키보드
524: 포인팅 디바이스
531: 하우징
532: 냉장실용 도어
533: 냉동실용 도어
541: 하우징
542: 하우징
543: 표시부
544: 조작 키
545: 렌즈
546: 접속부
551: 차체
552: 차륜
553: 대시보드
554: 라이트

Claims (23)

  1. 제1 워드선, 제2 워드선, 제1 비트선, 제2 비트선, 제1 배선, 제1 트랜지스터, 제2 트랜지스터, 및 상기 제2 트랜지스터와 상기 제2 비트선 사이 또는 상기 제2 트랜지스터와 상기 제1 배선 사이의 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제1 워드선에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 전위 V1이 공급되는 상기 제1 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 비트선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제2 워드선에 접속되는 반도체 장치의 구동 방법으로서,
    상기 제1 비트선의 전위를 전위 VH, 또는 VH보다 낮은 전위 VL로 설정하고, 상기 제1 트랜지스터를 온으로 하는 단계;
    상기 제1 트랜지스터를 오프로 하는 단계; 및
    상기 제2 비트선을 전위 V2에서 부유 상태로 한 후, 상기 제3 트랜지스터를 온으로 하는 단계를 포함하고,
    Vth는 상기 제2 트랜지스터의 임계값이고,
    V3는, 상기 제1 비트선의 전위를 VH로 설정했을 때의 유지 기간 후의 상기 제2 트랜지스터의 상기 게이트의 전위이고,
    상기 유지 기간은 상기 제1 트랜지스터를 오프로 하는 단계와 상기 제2 비트선을 상기 부유 상태로 하는 단계 사이의 기간이며,
    V2<V1<V3-Vth를 만족하는, 반도체 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제2 비트선을 상기 부유 상태로 하기 전에, 상기 제3 트랜지스터를 오프로 하고 상기 제1 배선에 V1을 공급하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 제2 비트선에 전기적으로 접속된 감지 증폭기에 전기적으로 접속된 제2 배선의 전위를 참조 전위로 설정하고, 상기 제2 배선을 상기 부유 상태로 한 후, 상기 감지 증폭기에 의해 상기 제2 비트선과 상기 제2 배선 사이의 전위차를 증폭하여, 상기 제2 배선의 전위를 출력하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  4. 제3항에 있어서,
    상기 참조 전위는 VH와 VL의 평균값인, 반도체 장치의 구동 방법.
  5. 제1 워드선, 제2 워드선, 비트선, 제1 배선, 제1 트랜지스터, 제2 트랜지스터, 및 상기 제2 트랜지스터와 상기 비트선 사이 또는 상기 제2 트랜지스터와 상기 제1 배선 사이의 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제1 워드선에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 전위 V1이 공급되는 상기 제1 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 비트선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제2 워드선에 접속되는 반도체 장치의 구동 방법으로서,
    상기 비트선의 전위를 전위 VH, 또는 VH보다 낮은 전위 VL로 설정하고, 상기 제1 트랜지스터를 온으로 하는 단계;
    상기 제1 트랜지스터를 오프로 하는 단계; 및
    상기 비트선을 전위 V2에서 부유 상태로 한 후, 상기 제3 트랜지스터를 온으로 하는 단계를 포함하고,
    Vth는 상기 제2 트랜지스터의 임계값이고,
    V3는, 상기 비트선의 전위를 VH로 설정했을 때의 유지 기간 후의 상기 제2 트랜지스터의 상기 게이트의 전위이고,
    상기 유지 기간은 상기 제1 트랜지스터를 오프로 하는 단계와 상기 비트선을 상기 부유 상태로 하는 단계 사이의 기간이며,
    V2<V1<V3-Vth를 만족하는, 반도체 장치의 구동 방법.
  6. 제1항 또는 제5항에 있어서,
    상기 제1 트랜지스터는 N형의 트랜지스터 또는 P형의 트랜지스터이고, 상기 제2 트랜지스터는 P형의 트랜지스터이고, 상기 제3 트랜지스터는 N형의 트랜지스터 또는 P형의 트랜지스터인, 반도체 장치의 구동 방법.
  7. 제5항에 있어서,
    상기 비트선을 상기 부유 상태로 하기 전에, 상기 제3 트랜지스터를 오프로 하고 상기 제1 배선에 V1을 공급하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  8. 제1항 또는 제5항에 있어서,
    VH와 VL의 평균값은 V1보다 낮은, 반도체 장치의 구동 방법.
  9. 제1항 또는 제5항에 있어서,
    V3는 VH의 40％ 이하인, 반도체 장치의 구동 방법.
  10. 제5항에 있어서,
    상기 비트선에 전기적으로 접속된 감지 증폭기에 전기적으로 접속된 제2 배선의 전위를 참조 전위로 설정하고, 상기 제2 배선을 상기 부유 상태로 한 후, 상기 감지 증폭기에 의해 상기 비트선과 상기 제2 배선 사이의 전위차를 증폭하여, 상기 제2 배선의 전위를 출력하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 참조 전위는 VH와 VL의 평균값인, 반도체 장치의 구동 방법.
  12. 제1 워드선, 제2 워드선, 비트선, 제1 배선, 제1 트랜지스터, 제2 트랜지스터, 상기 제2 트랜지스터와 상기 비트선 사이 또는 상기 제2 트랜지스터와 상기 제1 배선 사이의 제3 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제1 워드선에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 게이트, 및 상기 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 전위 V1이 공급되는 상기 제1 배선에 전기적으로 접속되고, 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 비트선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제2 워드선에 접속되는 반도체 장치의 구동 방법으로서,
    상기 비트선의 전위를 전위 VH, 또는 VH보다 낮은 전위 VL로 설정하고, 상기 제1 트랜지스터를 온으로 하는 단계;
    상기 제1 트랜지스터를 오프로 하는 단계; 및
    상기 비트선을, V1보다 낮은 전위 V2에서 부유 상태로 한 후, 상기 용량 소자의 다른 쪽 전극의 전위를 전위 V3로 설정하고, 상기 제3 트랜지스터를 온으로 하는 단계를 포함하고,
    Vth는 상기 제2 트랜지스터의 임계값이고,
    ΔV는, 상기 비트선의 전위를 VH로 설정했을 때의 유지 기간 후의 상기 제2 트랜지스터의 상기 게이트의 전위 저하분이고,
    V1은 VH이고,
    V2는 VL이고,
    ΔV는 0보다 크고 V1보다 작고,
    상기 유지 기간은 상기 제1 트랜지스터를 오프로 하는 단계와 상기 비트선을 상기 부유 상태로 하는 단계 사이의 기간이며,
    V2+ΔV+Vth<V3<V1+Vth를 만족하는, 반도체 장치의 구동 방법.
  13. 삭제
  14. 제12항에 있어서,
    V3는 V1과 V2의 평균값인, 반도체 장치의 구동 방법.
  15. 제1항, 제5항, 및 제12항 중 어느 한 항에 있어서,
    V3는 VH의 40％ 이하인, 반도체 장치의 구동 방법.
  16. 제1항, 제5항, 및 제12항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 채널 형성 영역에 산화물 반도체막을 포함하는, 반도체 장치의 구동 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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