JP2011129896A - 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置 - Google Patents

不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置 Download PDF

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Abstract

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。
【選択図】図１

Description

開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性の論理回路及びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導体装置に関する。
電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロジックを集積した集積回路が提案されている。例えば、強誘電体素子を用いた不揮発性のラッチ回路が不揮発性ロジックとして提案されている（特許文献１）。
国際公開第２００３／０４４９５３号
しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数の信頼性や低電圧化に課題がある。また、強誘電体素子は、素子に印加される電界によって分極し、この分極が残ることで情報を記憶する。しかし、この残留分極が小さいと、ばらつきの影響が大きくなったり、高精度の読み出し回路が必要になったりする。
このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供することを課題の一とする。
本発明の一形態は、第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成されるものである。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。また、上記トランジスタを用いて、インバータのゲート容量あるいは別に用意した容量に書き込んだデータを保持することができる。
すなわち、本発明の一形態は、ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有している。データ保持部は、トランジスタと、インバータとを有し、トランジスタのチャネル形成領域は、酸化物半導体層を有し、トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、トランジスタのソース電極及びドレイン電極の他方は、インバータの入力に電気的に接続され、インバータの出力は、入力信号が与えられる配線に電気的に接続されることにより不揮発性のラッチ回路が構成されるものである。
上記において、データ保持部はトランジスタとインバータの他に容量を有することができる。上記容量は、ラッチ部に保持されているデータの書き込み及び保持に用いることができる。上記容量の一方の電極は、トランジスタのソース電極及びドレイン電極の他方に電気的に接続して用いることができる。
上記において、ラッチ部は、第１の素子と、第２の素子とを有し、第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第１の素子の入力に電気的に接続されるループ構造を有している。また、第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、第１の素子の出力は、出力信号が与えられる配線に電気的に接続された構造を有している。例えば、第１の素子としてインバータを用い、第２の素子としてインバータを用いることができる。また例えば、第１の素子としてＮＡＮＤを用い、第２の素子としてクロックドインバータを用いることができる。
上記において、トランジスタは、ラッチ部に保持されているデータを、データ保持部のインバータのゲート容量あるいは別に用意した容量に書き込む機能を有している。また、トランジスタは、データ保持部のインバータのゲート容量あるいは別に用意した容量に書き込んだデータを保持させる機能を有している。
上記において、酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に用いたトランジスタは、例えば、チャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、常温におけるオフ電流が１×１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．程度（ゲート絶縁膜厚１００ｎｍ）の特性が得られる。従って、ゲートとソース電極間の電圧がほぼ０の状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに比べて著しく小さい。そのため、チャネル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子として用いることで、ラッチ回路への電源電圧の供給が停止された後も、データ保持部の容量に蓄積された電荷をそのまま保持し続けることができる。すなわち、データ保持部に書き込んだデータをそのまま保持し続けることができる。また、ラッチ回路への電源電圧の供給が再び開始された後には、データ保持部に保持されたデータを読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。また、温度特性において高温でもオフ電流が十分低く、オン電流が十分高いものを得ることができる。例えば、このトランジスタのＶｇ−Ｉｄ特性は−２５℃〜１５０℃の範囲において、オフ電流、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。このように、本発明の一形態は、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路を提供するものである。
上記において、不揮発性のラッチ回路を用いることで、さまざまな論理回路を提供することができる。また、上記論理回路を用いたさまざまな半導体装置を提供することができる。例えば、論理回路が有する複数のブロック回路のうち、使用しない一又は複数のブロック回路への電源電圧の供給を停止することができる。上記不揮発性のラッチ回路を用いることで、ブロック回路への電源電圧の供給を停止した後も、ブロック回路の論理状態を記憶しつづけることができる。また、ブロック回路への電源電圧の供給が再び開始された後に、記憶している論理状態を読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。
上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の材料を用いることができる。また、酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含んだものを用いることができる。また、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とすることができる。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また、トランジスタの常温におけるオフ電流は１×１０−１３Ａ以下とすることができる。
上記において、酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし、トップゲート型であっても良い。また、ボトムコンタクト型であっても良いし、トップコンタクト型であっても良い。ボトムゲート型トランジスタは、少なくとも絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重なるチャネル形成領域となる酸化物半導体層とを有する。トップゲート型トランジスタは、少なくとも絶縁表面上のチャネル形成領域となる酸化物半導体層と、酸化物半導体層上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体層と重なるゲート電極とを有する。ボトムコンタクト型トランジスタは、ソース電極及びドレイン電極上にチャネル形成領域となる酸化物半導体層を有する。トップコンタクト型トランジスタは、チャネル形成領域となる酸化物半導体層上にソース電極及びドレイン電極を有する。
なお、本明細書等において「上」や「下」などの用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本発明の一形態によれば、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ程度あるいはそれ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の一部の構成の一例を示す図。 不揮発性のラッチ回路が有する素子の断面及び平面の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 酸化物半導体を用いた逆スタガー型のトランジスタの断面構成の一例を示す図。 図７のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（−ＶＧ）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 シリコン（Ｓｉ）において、ホットキャリア注入に要するエネルギーを示す図。 Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）において、ホットキャリア注入に要するエネルギーを示す図。 炭化シリコン（４Ｈ−ＳｉＣ）において、ホットキャリア注入に要するエネルギーを示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 短チャネル効果に関するデバイスシミュレーションの結果を示す図。 Ｃ−Ｖ特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の構成と動作の一例を示す図。 不揮発性のラッチ回路の構成と動作の一例を示す図 不揮発性のラッチ回路の構成と動作の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路を用いた半導体装置の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の評価結果の一例を示す図。
本発明の実施の形態および実施例について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮発性のラッチ回路が有する素子の作製方法等について、図１、図２、図３乃至図６、図７乃至図１７を参照して説明する。
＜不揮発性のラッチ回路の構成、動作＞
図１（Ａ）は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッチ回路４００の構成を示している。図１（Ｂ）は、データ保持部４０１の構成を示している。
図１（Ａ）に示す不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第１の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有するラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有している。
第１の素子（Ｄ１）４１２の入力は、ラッチ回路の入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（Ｄ１）４１２の出力は、ラッチ回路の出力信号が与えられる配線４１５に電気的に接続されている。
第１の素子（Ｄ１）４１２の入力が複数ある場合は、そのうちの一をラッチ回路の入力信号が与えられる配線４１４に電気的に接続することができる。第２の素子（Ｄ２）４１３の入力が複数ある場合は、そのうちの一を第１の素子（Ｄ１）４１２の出力に電気的に接続することができる。
第１の素子（Ｄ１）４１２は、入力された信号を反転したものが出力となる素子を用いることができる。例えば、第１の素子（Ｄ１）４１２には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。また、第２の素子（Ｄ２）４１３は、入力された信号を反転したものが出力となる素子を用いることができる。例えば、第２の素子（Ｄ２）４１３には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いている。このトランジスタ４０２のソース電極及びドレイン電極の一方は、出力信号が与えられる配線４１５に電気的に接続されている。また、データ保持部４０１は、このトランジスタ４０２のソース電極及びドレイン電極の他方に電気的に接続された容量４０４とインバータ４０３とを有している。すなわち、このトランジスタ４０２のソース電極及びドレイン電極の他方に容量４０４の電極の一方とインバータ４０３の入力（入力端子）とが電気的に接続されている。この容量４０４の電極の一方とインバータ４０３の入力とトランジスタ４０２のソース電極及びドレイン電極の他方とが電気的に接続されているノードをノードＳと呼ぶことにする。容量４０４の電極の他方には電位Ｖｃが与えられる。
またインバータ４０３の出力は入力信号が与えられる配線４１４に電気的に接続されている。インバータ４０３は、トランジスタ４２０とトランジスタ４２１とを有している。トランジスタ４２０のソース電極はハイレベルの電源電圧ＶＤＤに電気的に接続されている。トランジスタ４２１のソース電極はロ−レベルの電源電圧ＶＳＳに電気的に接続されている。
インバータ４０３は図１（Ｂ）に示した構成に限らず、例えば、図２（Ａ）に示すような、Ｎチャネル型トランジスタ４２０、Ｎチャネル型トランジスタ４２１で構成しても良いし、出力にバッファを設けた構成でも良い。また、インバータ４０３の代わりにセンスアンプ回路も用いても良い。例えば、図２（Ｂ）に示すような差動増幅型のセンスアンプ回路を用いても良い。図２（Ｂ）に示すような差動増幅型のセンスアンプ回路は、Ｎチャネル型トランジスタ４２１、Ｎチャネル型トランジスタ５０１、５０２と、Ｐチャネル型トランジスタ５０３〜５０６で構成される。いずれの場合も、入力（入力端子）がフローティング状態（ハイインピーダンス状態）であることが重要である。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデータを、データ保持部４０１の容量４０４及びインバータ４０３のゲート容量に書き込む機能を有している。また、トランジスタ４０２は、データ保持部４０１の容量４０４及びインバータ４０３のゲート容量に書き込んだデータを保持させる機能を有している。
ラッチ部４１１に保持されているデータの、データ保持部４０１への書き込み、保持、読み出し、書き換えの動作について説明する。まず、トランジスタ４０２のゲート電極にトランジスタ４０２がオン状態となる電位を供給し、トランジスタ４０２をオン状態とする。これにより、ラッチ部に保持されているデータ、すなわち出力信号が与えられる配線４１５の電位が容量４０４の一方の電極及びインバータ４０３の入力端子に与えられる。その結果、容量４０４の一方の電極及びインバータ４０３のゲート容量には、配線４１５の電位に応じた電荷が蓄積される（書き込み）。その後、トランジスタ４０２のゲート電極の電位をトランジスタ４０２がオフ状態となる電位として、トランジスタ４０２をオフ状態とすることにより、容量４０４の一方の電極及びインバータ４０３のゲート容量に蓄積された電荷が保持される（保持）。この容量４０４の一方の電極及びインバータ４０３の入力端子の電位を読み出すことにより、データの読み出しを行うことができる（読み出し）。データの書き換えは、上記データの書き込みおよび保持と同様に行うことができる。
トランジスタ４０２が有する酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の材料を用いることが望ましい。
酸化物半導体層は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とする。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また、水素濃度が十分に低減されて高純度化された酸化物半導体層は、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値をとる。
このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ４０２を得ることができる。例えば、チャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、ドレイン電極に印加するドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電極に印加するゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、常温におけるオフ電流が１×１０−１３Ａ以下である。また、温度特性において、高温でもオフ電流が十分低く、オン電流が十分高いトランジスタを得ることができる。例えば、トランジスタ４０２のＶｇ−Ｉｄ特性は−２５℃〜１５０℃の範囲において、オフ電流、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。なお、酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
なお、酸化物半導体層を構成する酸化物半導体は、非単結晶構造であれば特に限定されない。例えば、非晶質構造、微結晶（マイクロクリスタル、ナノクリスタルなど）構造、多結晶構造、非晶質中に微結晶や多結晶が含まれる構造、非晶質構造の表面に微結晶や多結晶が形成された構造など、各種構造を適用することができる。
このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化された酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いることで、ラッチ回路４００への電源電圧の供給が停止された後も、データ保持部４０１の容量４０４及びインバータ４０３のゲート容量に蓄積された電荷を極めて長時間にわたって保持し続けることができる。すなわち、データ保持部４０１に書き込んだデータを極めて長時間にわたって保持し続けることができる。また、ラッチ回路４００への電源電圧の供給が再び開始された後には、データ保持部４０１に保持されたデータを読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化された酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない新規な不揮発性のラッチ回路を実現することができる。
不揮発性のラッチ回路４００が有する素子のうち、トランジスタ４０２以外の素子は、半導体材料として酸化物半導体以外の材料を用いることができる。酸化物半導体以外の材料としては、単結晶シリコン、結晶性シリコンなどを用いることができる。例えば、トランジスタ４０２以外の素子は、半導体材料を含む基板に設けることができる。半導体材料を含む基板としては、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上のシリコン膜などを用いることができる。酸化物半導体以外の材料を用いることにより、高速動作が可能となる。
また不揮発性のラッチ回路４００が有する素子のうち、トランジスタ４０２以外の素子は、半導体材料として酸化物半導体を用いることも可能である。
＜不揮発性のラッチ回路が有する素子の平面構成および断面構成＞
図３は、上記不揮発性のラッチ回路が有するトランジスタ４０２と、トランジスタ４０２以外の素子の構成の一例である。ここではトランジスタ４０２以外の素子として、データ保持部４０１のインバータ４０３が有するトランジスタ４２１を例に説明する。トランジスタ４０２以外のその他の素子は、トランジスタ４２１と同一又は類似の構成とすることができる。容量４０４などの素子は、トランジスタ４０２又はトランジスタ４０２以外の素子を構成する膜を利用して形成することができる。図３（Ａ）には断面を、図３（Ｂ）には平面をそれぞれ示す。ここで、図３（Ａ）は、図３（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図３（Ａ）および図３（Ｂ）に示すように、下部に酸化物半導体以外の材料を用いたトランジスタ４２１が設けられ、上部に酸化物半導体を用いたトランジスタ４０２が設けられている。
トランジスタ４２１は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、平面から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０が存在し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ４２１を囲むように素子分離絶縁層１０６が設けられており、トランジスタ４２１を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、ゲート電極１１０ａには、ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ４０２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ４０２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅの形成と同時に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とする。また、酸化物半導体層１４０のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。また、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０は、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値をとる。このように、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に低い、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ４０２を得ることができる。例えば、チャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、ドレイン電極に印加するドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電極に印加するゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、常温におけるオフ電流が１×１０−１３Ａ以下である。なお、酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、図３に示される不揮発性のラッチ回路が有する素子では、トランジスタ４２１のゲート電極１１０ａと、トランジスタ４０２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されている。
＜不揮発性のラッチ回路が有する素子の作製方法＞
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ４２１の作製方法について図４を参照して説明し、その後、上部のトランジスタ４０２の作製方法について図５および図６を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなど材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）又はヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１４を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する。その後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図４（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０ａと接触する電極（例えば、図３（Ａ）における電極１３０ｃ）などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ４２１が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ４０２を作製する工程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極や、トランジスタ４０２などの作製工程を示すものであるから、トランジスタ４０２の下部に存在するトランジスタ４２１等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図５（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図５（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図５（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層を用いのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ以下（望ましくは濃度数ｐｐｂ以下）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室においては、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（アンモニア、水、過酸化水素水の混合液）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
また、第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることができる。例えば、加熱処理時の雰囲気を、窒素等の不活性気体、またはヘリウム、ネオン、アルゴン等の希ガスの雰囲気とし、降温時に雰囲気を切り替えて、酸素を含む雰囲気とすることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合した気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、プラズマＣＶＤ法などのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。上述した材料の代わりにマンガン、マグネシウム、ジルコニウム、ベリリウム、トリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物導電膜を用いることができる。この場合、酸化物半導体層１４０に用いる材料と比較して、導電率が高いまたは抵抗率が低い材料を酸化物導電膜に用いることが好ましい。酸化物導電膜の導電率は、キャリア濃度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度は、水素濃度を増やすことで増やすことができる。また、酸化物導電膜のキャリア濃度は、酸素欠損を増やすことで増やすことができる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満となるような露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）が２５ｎｍ未満となるような設計をすることが可能であり、即ちチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極またはドレイン電極１４２ｂを形成するための導電層は、連続して形成すること（連続成膜）が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図５（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度数ｐｐｍ以下（望ましくは、濃度数ｐｐｂ以下）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して行ってもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図６（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ４０２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ４０２の常温におけるオフ電流は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ４０２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ４２１を有し、上部に酸化物半導体を用いたトランジスタ４０２を有する優れた特性の半導体装置を作製することができる。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素を用いる半導体プロセスは一般に１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００〜５００℃（ガラス転位温度以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、ＤＯＳそのものを十分に減らすという思想を含まない。開示する発明の一態様では、ＤＯＳの増加の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、ＤＯＳそのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥によるＤＯＳを減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とすることも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、当該酸化膜から酸素を供給して、酸素欠陥によるＤＯＳを減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの準位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであると考えられる。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、特に水や水素を除去することによりｉ型化を実現する。この点で、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図７乃至図１０を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図７は、酸化物半導体を用いた逆スタガー型のトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図８には、図７のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図８中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図９には、図７におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図９（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図９（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図１０は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。
一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである。
すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図９（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図９（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールの数は実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）または実質的に真性となるため、ゲート絶縁層との界面特性が重要となる。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅Ｗが１×１０４μｍ、チャネル長Ｌが３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
＜酸化物半導体を用いたトランジスタのホットキャリア劣化耐性＞
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図１１乃至図１３を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
ホットキャリア劣化の主要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。なお、以下では簡単のため、電子のみを考慮する。
ＣＨＥ注入とは、半導体層中においてゲート絶縁層の障壁以上のエネルギーを有するようになった電子が、ゲート絶縁層などに注入される現象をいう。電子へのエネルギーの授与は、電子が低電界で加速することによって行われる。
ＤＡＨＣ注入とは、高電界により加速された電子の衝突によって生じる新たな電子がゲート絶縁層などに注入される現象を言う。ＤＡＨＣ注入とＣＨＥ注入との相違は、衝突イオン化によるアバランシェ降伏を伴うか否かにある。なお、ＤＡＨＣ注入では、半導体のバンドギャップ以上の運動エネルギーを持つ電子が必要となる。
図１１および図１２に、シリコン（Ｓｉ）とＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（ＩＧＺＯ）のバンド構造から見積もった各種ホットキャリア注入に要するエネルギーを示す。図１１および図１２においては、左がＣＨＥ注入、右がＤＡＨＣ注入を表す。
シリコンでは、ＣＨＥ注入よりもＤＡＨＣ注入による劣化が深刻となる。これは、シリコン中において衝突せずに加速されるキャリア（例えば電子）はごく僅かであるのに対して、シリコンはバンドギャップが小さく、アバランシェ降伏が生じやすいことに起因している。アバランシェ降伏によりゲート絶縁層の障壁を越えられる電子の数は増加し、ＣＨＥ注入の確率を容易に上回るのである。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体では、ＣＨＥ注入に必要なエネルギーはシリコンの場合と大きく異ならず、やはりその確率は低いものである。また、ＤＡＨＣ注入に必要なエネルギーは、バンドギャップの広さからＣＨＥ注入に必要なエネルギーと同程度となる。
つまり、ＣＨＥ注入とＤＡＨＣ注入の確率はいずれも低く、シリコンと比較してホットキャリア劣化の耐性は高い。
ところで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体のバンドギャップは高耐圧材料として注目される炭化シリコン（ＳｉＣ）と同程度である。図１３に、４Ｈ−ＳｉＣについての各種ホットキャリア注入に必要なエネルギーを示す。ＣＨＥ注入に関しては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の方が若干そのしきいが高く、有利といえる。
以上、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体はシリコンと比較してホットキャリア劣化への耐性やソース−ドレイン破壊への耐性が非常に高いということが分かる。また、炭化シリコンと比較しても遜色のない耐圧が得られるといえる。
＜酸化物半導体を用いたトランジスタにおける短チャネル効果＞
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図１４及び図１５を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化をいう。短チャネル効果は、ドレインの効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。
ここでは、デバイスシミュレーションを用い、短チャネル効果を抑制することができる構造に関して検証した。具体的には、キャリア濃度および酸化物半導体層の厚さを異ならせた４種類のモデルを用意して、チャネル長（Ｌ）としきい値電圧（Ｖｔｈ）の関係を確認した。モデルとしては、ボトムゲート構造のトランジスタを採用し、酸化物半導体のキャリア濃度を１．７×１０−８／ｃｍ３、または１．０×１０１５／ｃｍ３のいずれかとし、酸化物半導体層の厚さを１μｍ、または３０ｎｍのいずれかとした。なお、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を、ゲート絶縁層として１００ｎｍの厚さの酸化窒化珪素膜を採用した。酸化物半導体のバンドギャップを３．１５ｅＶ、電子親和力を４．３ｅＶ、比誘電率を１５、電子移動度を１０ｃｍ２／Ｖｓと仮定した。酸化窒化珪素膜の比誘電率を４．０と仮定した。計算にはシルバコ社製デバイスシミュレーションソフト「Ａｔｌａｓ」を使用した。
なお、トップゲート構造とボトムゲート構造では、計算結果に大きな相違はない。
計算結果を図１４および図１５に示す。図１４は、キャリア濃度が１．７×１０−８／ｃｍ３の場合、図１５は、キャリア濃度が１．０×１０１５／ｃｍ３の場合である。図１４および図１５には、チャネル長（Ｌ）が１０μｍのトランジスタを基準とし、チャネル長（Ｌ）を１０μｍから１μｍまで変化させたときのしきい値電圧（Ｖｔｈ）の変化量（ΔＶｔｈ）を示している。図１４に示すとおり、酸化物半導体のキャリア濃度が１．７×１０−８／ｃｍ３であり、酸化物半導体層の厚さが１μｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は−３．６Ｖであった。また、図１４に示すとおり、酸化物半導体のキャリア濃度が１．７×１０−８／ｃｍ３であり、酸化物半導体層の厚さが３０ｎｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は−０．２Ｖであった。また、図１５に示すとおり、酸化物半導体のキャリア濃度が１．０×１０１５／ｃｍ３であり、酸化物半導体層の厚さが１μｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は−３．６Ｖであった。また、図１５に示すとおり、酸化物半導体のキャリア濃度が１．０×１０１５／ｃｍ３であり、酸化物半導体層の厚さが３０ｎｍの場合は、しきい値電圧の変化量（ΔＶｔｈ）は−０．２Ｖであった。当該結果は、酸化物半導体を用いたトランジスタにおいて、酸化物半導体層の厚さを薄くすることで、短チャネル効果を抑制できることを示すものといえる。例えば、チャネル長（Ｌ）が１μｍ程度の場合、キャリア濃度が十分に高い酸化物半導体層であっても、その厚さを３０ｎｍ程度とすれば、短チャネル効果を十分に抑制できることが理解される。
＜キャリア濃度＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に低くし、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方、および、実際に測定したキャリア濃度に関し、図１６および図１７を参照して説明する。
まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシタを作製し、ＭＯＳキャパシタのＣ−Ｖ測定の結果（Ｃ−Ｖ特性）を評価することで求めることが可能である。
より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得し、当該Ｃ−Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求め、当該微分値を式（１）に代入することによりキャリア濃度Ｎｄの大きさが求められる。なお、式（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の比誘電率である。
次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に酸窒化珪素膜を３００ｎｍの厚さで形成し、酸窒化珪素膜上に銀膜を３００ｎｍの厚さで形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図１６にはＣ−Ｖ特性を、図１７にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図１７の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア濃度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図１とは異なる例を図１８を参照して説明する。図１８（Ａ）は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッチ回路４００の構成を示している。図１８（Ｂ）は、データ保持部４０１の構成を示している。
図１８は、データ保持部４０１の構成を図１と異ならせた例である。具体的には、データ保持部４０１の容量（図１の容量４０４）を設けない例である。その他の構成は図１と同様であるので説明を省略する。トランジスタ４０２の構成は、実施の形態１と同様である。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いている。またこのトランジスタ４０２のソース電極及びドレイン電極の他方に電気的に接続されたインバータ４０３を有している。
このトランジスタ４０２のソース電極及びドレイン電極の一方は、出力信号が与えられる配線４１５に電気的に接続されている。またインバータ４０３の出力は、入力信号が与えられる配線４１４に電気的に接続されている。インバータ４０３は、トランジスタ４２０とトランジスタ４２１とを有している。トランジスタ４２０のソース電極はハイレベルの電源電圧ＶＤＤに電気的に接続されている。トランジスタ４２１のソース電極はロ−レベルの電源電圧ＶＳＳに電気的に接続されている。
本実施の形態は、ノードＳに接続される容量を有さない構成である。この場合、インバータ４０３を構成するトランジスタのゲート容量に電荷が蓄積される。ここで、好ましくは、インバータ４０３が有するトランジスタ４２１のゲート容量は、インバータ４０３が有するトランジスタ４２０のゲート容量より大きいものとすることができる。ゲート容量の大きさは、トランジスタのチャネル長Ｌ、チャネル幅Ｗ、ゲート絶縁膜の膜厚、誘電率などにより制御することができる。こうすることで、トランジスタ４２０及びトランジスタ４２１のゲート容量のうちＶＳＳとノードＳとの間に構成される容量の割合が増え、トランジスタ４２０及びトランジスタ４２１のゲート電極の電位がＶＤＤの変動の影響を受けにくくなるため好ましい。
インバータ４０３は図１８（Ｂ）に示した構成に限らず、例えば、図２（Ａ）に示すような、Ｎチャネル型トランジスタで構成しても良いし、出力にバッファを設けた構成でも良い。また、インバータ４０３の代わりにセンスアンプ回路も用いても良い。例えば、図２（Ｂ）に示すような差動増幅型のセンスアンプ回路を用いても良い。いずれの場合も、入力端子がフローティング状態（ハイインピーダンス状態）であることが重要である。また、図２（Ａ）に示す回路は、入力される電荷はトランジスタ４２１のゲート容量に蓄積される。また、図２（Ｂ）に示す回路は、入力される電荷はトランジスタ４２１のゲート容量に蓄積される。図２（Ａ）、図２（Ｂ）に示した回路は、これらのゲート容量が主としてＶＳＳとノードＳとの間に構成されるため、入力端子の電位がＶＤＤの変動の影響を受けにくくなるため好ましい。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデータを、データ保持部４０１のインバータ４０３のゲート容量に書き込む機能を有している。また、トランジスタ４０２は、データ保持部４０１のインバータ４０３のゲート容量に書き込んだデータを保持させる機能を有している。
ラッチ部４１１に保持されているデータの、データ保持部４０１への書き込み、保持、読み出し、書き換えの動作について説明する。まず、トランジスタ４０２のゲート電極にトランジスタ４０２がオン状態となる電位を供給し、トランジスタ４０２をオン状態とする。これにより、ラッチ部に保持されているデータ、すなわち出力信号が与えられる配線４１５の電位がインバータ４０３の入力端子に与えられる。その結果、インバータ４０３のゲート容量には、配線４１５の電位に応じた電荷が蓄積される（書き込み）。その後、トランジスタ４０２のゲート電極の電位をトランジスタ４０２がオフ状態となる電位として、トランジスタ４０２をオフ状態とすることにより、インバータ４０３のゲート容量に蓄積された電荷が保持される（保持）。インバータ４０３の入力端子の電位を読み出すことにより、データの読み出しを行うことができる（読み出し）。データの書き換えは、上記データの書き込みおよび保持と同様に行うことができる。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図１９、図１を参照して説明する。
図１９（Ａ）は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッチ回路４００の構成を示している。図１９（Ｂ）は、不揮発性のラッチ回路４００のタイミングチャートの例を示している。
図１９（Ａ）は、図１（Ａ）のラッチ部４１１の構成を具体的に示した例である。図１９（Ａ）は、図１（Ａ）のラッチ部４１１の構成において、第１の素子としてインバータを用い、第２の素子としてインバータを用いた例である。トランジスタ４０２の構成は、実施の形態１と同様である。
ラッチ部４１１は、インバータ４１２とインバータ４１３とを有している。インバータ４１２の出力がインバータ４１３の入力に電気的に接続され、インバータ４１３の出力がインバータ４１２の入力に電気的に接続されるループ構造を有している。またラッチ部４１１は、スイッチ４３１とスイッチ４３２とを有しており、スイッチ４３２を介してインバータ４１３の出力がインバータ４１２の入力に電気的に接続されている。
インバータ４１２の入力は、スイッチ４３１を介してラッチ回路の入力信号が与えられる配線４１４に電気的に接続されている。インバータ４１２の出力は、ラッチ回路の出力信号が与えられる配線４１５に電気的に接続されている。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いている。またこのトランジスタ４０２のソース電極及びドレイン電極の他方に電気的に接続された容量４０４とインバータ４０３とを有している。
このトランジスタ４０２のソース電極及びドレイン電極の一方は、出力信号が与えられる配線４１５に電気的に接続されている。またインバータ４０３の出力は、スイッチ４０５を介して入力信号が与えられる配線４１４に電気的に接続されている。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデータを、データ保持部４０１の容量４０４及びインバータ４０３のゲート容量に書き込む機能を有している。また、トランジスタ４０２は、データ保持部４０１の容量４０４及びインバータ４０３のゲート容量に書き込んだデータを保持させる機能を有している。
配線４１４には前段の回路から入力信号ＩＮの電位が与えられる。配線４１５の電位は出力信号ＯＵＴとして後段の回路に与えられる。スイッチ４３１にはクロック信号φ１の電位が与えられる。クロック信号φ１にハイレベルの電位が与えられると、スイッチ４３１がオンとなる。スイッチ４３２にはクロック信号φ２の電位が与えられる。クロック信号φ２にハイレベルの電位が与えられると、スイッチ４３２がオンとなる。トランジスタ４０２のゲートには制御信号ＳＴの電位が与えられる。制御信号ＳＴは、ハイレベルの電位が与えられると、トランジスタ４０２がオンとなる電位を有する。スイッチ４０５には制御信号ＬＤの電位が与えられる。制御信号ＬＤは、ハイレベルの電位が与えられると、スイッチ４０５がオンとなる電位を有する。通常の動作期間において、クロック信号φ２はクロック信号φ１を反転した信号を有している。ここでは制御信号、クロック信号がハイレベルのときに、トランジスタ、スイッチがオンとなる例を示す。
データ保持部４０１が有するインバータ４０３、及びラッチ部４１１が有するインバータ４１２、インバータ４１３にはそれぞれ、ハイレベルの電源電圧ＶＤＤ及びローレベルの電源電圧ＶＳＳが与えられている。
次に、図１９（Ｂ）に、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状態の期間（非動作期間）における、入力信号ＩＮ、出力信号ＯＵＴ、制御信号ＳＴ、制御信号ＬＤ、クロック信号φ１、クロック信号φ２の電位のタイミングチャートの例を示す。またデータ保持部４０１のノードＳ、電源電圧ＶＤＤの電位を併せて示す。ノードＳは、容量４０４の一方の電極及びインバータ４０３の入力端子の電位を示している。なお容量４０４の他方の電極には固定電位が与えられている。例えば接地電位が与えられている。
図１９（Ｂ）において、期間ａ、期間ｂ、期間ｄ、期間ｅは動作期間であり、期間ｃは非動作期間である。期間ａ、期間ｅは通常の動作期間であり、クロック信号φ１、クロック信号φ２に交互にハイレベル又はローレベルの電位が与えられている。期間ｂは、非動作期間の前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、電源電圧ＶＤＤがオンした後、通常の動作期間に入るまでの準備期間である。期間ｄを立ち上げ期間ともいう。
通常の動作期間（期間ａ）において、クロック信号φ１にハイレベル、クロック信号φ２にローレベルの電位が与えられると、スイッチ４３２がオフとなりインバータループが切断されると共に、スイッチ４３１がオンとなり、入力信号の電位がインバータ４１２に入力される。入力信号の電位はインバータ４１２で反転され、出力信号ＯＵＴとして後段の回路に与えられる。クロック信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がハイレベルであれば、ローレベルの電位を有する出力信号が得られる。クロック信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がローレベルであれば、ハイレベルの電位を有する出力信号が得られる。クロック信号φ１にローレベル、クロック信号φ２にハイレベルの電位が与えられると、スイッチ４３１がオフとなると共に、スイッチ４３２がオンとなりインバータループが形成され、出力信号ＯＵＴの電位が保持される（データがラッチされる）。通常の動作期間において、制御信号ＳＴにはトランジスタ４０２がオンとなる電位は与えられない。ノードＳは、以前から保持していた電位を有する。ここでは不定値とした。
次に、非動作期間の前の準備期間（期間ｂ）において、制御信号ＳＴにトランジスタ４０２がオンとなる電位が与えられると、トランジスタ４０２がオンとなり、出力信号の電位がノードＳに与えられる（書き込み）。出力信号の電位がハイレベルであれば、ノードＳの電位がハイレベルとなる。その後、制御信号ＳＴにトランジスタ４０２がオフとなる電位が与えられ、トランジスタ４０２がオフとなり、ノードＳの電位はフローティングの状態になる。その結果、ノードＳに書き込まれた電位はそのまま保持される（保持）。なお、クロック信号φ２、クロック信号φ１は期間ａの終了時の電位を保てばよい。或いは、クロック信号φ２をハイレベル、クロック信号φ１をローレベルに固定し、期間ａ終了時のデータをラッチしても構わない。制御信号ＳＴは、期間ｂの開始後にトランジスタ４０２がオンとなる電位を与えても良いし、期間ｂの開始と同時にトランジスタ４０２がオンとなる電位を与えても良い。
次に、非動作期間（期間ｃ）において、電源の供給が停止し、電源電圧ＶＤＤが低下する。クロック信号φ１、クロック信号φ２、入力信号ＩＮ、出力信号ＯＵＴはＶＤＤ−ＶＳＳ間のどのような値をとっても構わない。この間、制御信号ＳＴ、制御信号ＬＤの電位はローレベルに保持される。例えば、接地電位に保持される。非動作期間（期間ｃ）において、ノードＳの電位はフローティングの状態にあるため、ノードＳに蓄積された電荷はそのまま保持される（保持）。なお、電源電圧ＶＤＤが低下したときにノードＳの電位は、電源電位との容量結合の影響により多少変動する場合がある。もちろん、ノードＳに蓄積された電荷は保持されるので、電源電圧ＶＤＤが再び供給されるともとの電位に回復する。
次に、電源電圧ＶＤＤがオンした後、通常の動作期間に入るまでの準備期間（期間ｄ）において、クロック信号φ２、クロック信号φ１はローレベルに固定された状態で、制御信号ＬＤにスイッチ４０５がオンとなる電位が与えられると、スイッチ４０５がオンとなり、ノードＳに保持されていた電位がインバータ４０３で反転され、ラッチ部４１１に与えられる。そして、制御信号ＬＤにスイッチ４０５がオンとなる電位が与えられた後に、クロック信号φ２、及びクロック信号φ１に、期間ａ終了時の電位を与える。これにより、期間ｄの論理状態を非動作期間に入る前の論理状態に戻すことができる。制御信号ＬＤは、期間ｄ終了前にローレベルにしてもよいし、終了時までスイッチ４０５がオンとなる電位を保っても良い。
次に、通常の動作期間（期間ｅ）において、クロック信号φ１、クロック信号φ２に、ハイレベル、ローレベルの電位が与えられ、通常の動作状態となる。通常の動作期間（期間ｅ）の開始時には、クロック信号φ１、クロック信号φ２は、その前の通常の動作期間（期間ａ）の終了時と同じ電位から開始してもよいし、期間ａの終了時の電位の次の状態から開始しても構わない。
ノードＳの電位は、次に制御信号ＳＴにトランジスタ４０２がオンとなる電位が与えられるタイミングで書き換えられる。従って、次に制御信号ＳＴにトランジスタ４０２がオンとなる電位が与えられるタイミングまでは、ノードＳの電位はそのまま保持される。
なお、期間ｄにおいて、容量４０４の他方の電極の電位ＶｃはＶＤＤとＶＳＳの間の値としても良い。これにより、ノードＳには電位Ｖｃの増分を加味した電位が与えられ、読み出し動作をより安定に行うことが可能となる。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図１９とは異なる例を図２０、図１８を参照して説明する。図２０（Ａ）は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッチ回路４００の構成を示している。図２０（Ｂ）は、不揮発性のラッチ回路４００のタイミングチャートの例を示している。
図２０は、データ保持部４０１の構成を図１９と異ならせた例である。具体的には、データ保持部の容量（図１９の容量４０４）を特に設けない例である。その他の構成は図１９と同様であるので説明を省略する。
また図２０（Ａ）は、図１８（Ａ）のラッチ部４１１の構成を具体的に示した例である。図２０（Ａ）は、図１８（Ａ）のラッチ部４１１の構成において、第１の素子としてインバータを用い、第２の素子としてインバータを用いた例である。データ保持部４０１の構成については、図１８を参照して説明する。トランジスタ４０２の構成は実施の形態１と同様である。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタ４０２をスイッチング素子として用いている。またこのトランジスタ４０２のソース電極及びドレイン電極の他方に電気的に接続されたインバータ４０３を有している。
このトランジスタ４０２のソース電極及びドレイン電極の一方は、出力信号が与えられる配線４１５に電気的に接続されている。またインバータ４０３の出力は、スイッチ４０５を介して入力信号が与えられる配線４１４に電気的に接続されている。インバータ４０３の構成は図１８（Ｂ）に示すとおりであり、インバータ４０３は、トランジスタ４２０とトランジスタ４２１とを有している。トランジスタ４２０のソース電極はハイレベルの電源電圧ＶＤＤに電気的に接続されている。トランジスタ４２１のソース電極はロ−レベルの電源電圧ＶＳＳに電気的に接続されている。
本実施の形態は、ノードＳに接続される容量を有さない構成である。この場合、インバータ４０３の入力に接続されるトランジスタのゲート容量に電荷が蓄積される。ここで、好ましくは、インバータ４０３が有するトランジスタ４２１のゲート容量は、インバータ４０３が有するトランジスタ４２０のゲート容量より大きいものとする。ゲート容量の大きさは、トランジスタのチャネル長Ｌ、チャネル幅Ｗ、ゲート絶縁膜の膜厚、誘電率などにより制御することができる。こうすることで、インバータ４０３の入力容量は主としてノードＳとＶＳＳ間の容量で構成され、入力端子の電位がＶＤＤの変動の影響を受けにくくなるため好ましい。
インバータ４０３は図１８（Ｂ）に示した構成に限らず、例えば、図２（Ａ）に示すような、Ｎチャネル型トランジスタで構成しても良いし、出力にバッファを設けた構成でも良い。また、インバータ４０３の代わりにセンスアンプ回路も用いても良い。例えば、図２（Ｂ）に示すような差動増幅型のセンスアンプ回路を用いても良い。いずれの場合も、入力端子がフローティング状態（ハイインピーダンス状態）であることが重要である。また、図２（Ａ）に示す回路は、入力される電荷はトランジスタ４２１のゲート容量に蓄積される。また、図２（Ｂ）に示す回路は、入力される電荷はトランジスタ４２１のゲート容量に蓄積される。図２（Ａ）、図２（Ｂ）に示した回路は、これらのゲート容量が主としてＶＳＳとノードＳとの間に構成されるため、入力端子の電位がＶＤＤの変動の影響を受けにくくなるため好ましい。
この酸化物半導体を用いたトランジスタ４０２は、ラッチ部４１１に保持されているデータを、インバータ４０３のゲート容量に書き込む機能を有している。また、トランジスタ４０２は、インバータ４０３のゲート容量に書き込んだデータを保持させる機能を有している。
図２０（Ｂ）に、不揮発性のラッチ回路４００のタイミングチャートの例を示す。図２０（Ｂ）のタイミングチャートは、図１９（Ｂ）のタイミングチャートとほぼ同様であるので、説明を省略する。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図１９とは異なる例を図２１を参照して説明する。図２１（Ａ）は、不揮発性のラッチ回路４００の構成を示している。不揮発性のラッチ回路４００の構成は、図１９（Ａ）と同様である。図２１（Ｂ）は、不揮発性のラッチ回路４００のタイミングチャートの例を示している。
図２１（Ｂ）に示すタイミングチャートにおいて、電源電圧ＶＤＤが再び供給された後の期間ｄにおいて、制御信号ＳＴにトランジスタ４０２がオンとなる電位が与えられる。制御信号ＳＴがハイレベルとなる立ち上がりのタイミングは、制御信号ＬＤがハイレベルから立ち下がるタイミングより後であればよい。また制御信号ＳＴがローレベルに立ち下がるタイミングは、クロック信号φ１及びクロック信号φ２が期間ａの終了時と同じ電位となっている期間内であればよい。期間ｄにおいて、制御信号ＳＴにトランジスタ４０２がオンとなる電位が与えられることにより、ノードＳの電位をリフレッシュすることができる。
図２１（Ｂ）のタイミングチャートにおいて、制御信号ＳＴ以外のタイミングは図１９（Ｂ）と同様であるので、説明は省略する。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態６）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回路の構成について、図２２を参照して説明する。
図２２は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する不揮発性のラッチ回路４００を二つ有する論理回路の構成を示している。
データ保持部４０１の構成は、図１（Ａ）又は図１８（Ａ）と同様である。ラッチ部４１１の構成は、図１（Ａ）又は図１８（Ａ）のラッチ部４１１の構成において、第１の素子としてＮＡＮＤを用い、第２の素子としてクロックドインバータを用いた例である。
ラッチ部４１１は、ＮＡＮＤ４１２とクロックドインバータ４１３とを有している。ＮＡＮＤ４１２の出力がクロックドインバータ４１３の入力に電気的に接続され、クロックドインバータ４１３の出力がＮＡＮＤ４１２の入力に電気的に接続されるループ構造を有している。またラッチ部４１１は、アナログスイッチ４３１を有している。
ＮＡＮＤ４１２の入力の一つには、アナログスイッチ４３１を介してラッチ回路４００の入力信号が与えられる配線４１４に電気的に接続されている。ＮＡＮＤ４１２の出力は、ラッチ回路４００の出力信号が与えられる配線４１５に電気的に接続されている。ＮＡＮＤ４１２の入力の他の一つには、信号ＲＳＴＢが与えられる配線に電気的に接続されている。
図２２に示す論理回路は、上記の不揮発性のラッチ回路４００として、不揮発性のラッチ回路４００ａと不揮発性のラッチ回路４００ｂとを有している。不揮発性のラッチ回路４００ａは、前段の回路から入力信号の電位が与えられる配線４１４に電気的に接続している。不揮発性のラッチ回路４００ａの出力信号の電位が与えられる配線４１５は、不揮発性のラッチ回路４００ｂの入力信号の電位が与えられる配線４１４に電気的に接続している。不揮発性のラッチ回路４００ｂは、後段の回路に出力信号の電位が与えられる配線４１５に電気的に接続している。不揮発性のラッチ回路４００ａにおいて、アナログスイッチ４３１にはクロック信号φ１とクロック信号φ１の反転信号が与えられ、クロックドインバータ４１３にはクロック信号φ２とクロック信号φ２の反転信号が与えられる。また、不揮発性のラッチ回路４００ｂにおいて、アナログスイッチ４３１にはクロック信号φ２とクロック信号φ２の反転信号が与えられ、クロックドインバータ４１３にはクロック信号φ１とクロック信号φ１の反転信号が与えられる。
本実施の形態に係る不揮発性のラッチ回路を用い、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、データ保持部のスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持部を内蔵したラッチ回路を実現することができる。データの書き込みをトランジスタのスイッチングによって行うことから、実質的に書き換え回数に制限がない。また、書き込み電圧はトランジスタのしきい値電圧程度であり、低い電圧での動作が可能である。例えば動作電圧を１Ｖ以下にすることができる。またデータ保持部の容量に蓄積された電荷がそのままデータとして保持されるため、ばらつきの影響を受けにくく、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器の例について図２３を用いて説明する。先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図２３（Ａ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。開示する発明に係る半導体装置をノート型のパーソナルコンピュータに適用することで、優れた性能のノート型のパーソナルコンピュータを提供することができる。
図２３（Ｂ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。開示する発明に係る半導体装置を携帯情報端末（ＰＤＡ）に適用することで、優れた性能の携帯情報端末（ＰＤＡ）を提供することができる。
図２３（Ｃ）には、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２３（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２３（Ｃ）では表示部３２７）に画像を表示することができる。
また、図２３（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。開示する発明に係る半導体装置を電子ペーパーに適用することで、優れた性能の電子ペーパーを提供することができる。
図２３（Ｄ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。
表示パネル３４２はタッチパネル機能を備えており、図２３（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。開示する発明に係る半導体装置を携帯電話機に適用することで、優れた性能の携帯電話機を提供することができる。
図２３（Ｅ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。開示する発明に係る半導体装置をデジタルカメラに適用することで、優れた性能のデジタルカメラを提供することができる。
図２３（Ｆ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。開示する発明に係る半導体装置をテレビジョン装置に適用することで、優れた性能のテレビジョン装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる
本実施例では、開示する発明の一態様である不揮発性のラッチ回路の動作を評価した結果を示す。
評価に用いた不揮発性のラッチ回路の構成を図２４に示す。図２４に示す不揮発性のラッチ回路４００は、ラッチ部４１１と、ラッチ部のデータを保持するデータ保持部４０１とを有する。
ラッチ部４１１は、インバータ４１２と、インバータ４１３と、トランジスタで構成されるスイッチ４３１と、トランジスタで構成されるスイッチ４３２とを有している。
データ保持部４０１は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタ４０２と、容量４０４と、インバータ４０３と、トランジスタで構成されるスイッチ４０５とを有している。なお、ノードＳは、容量４０４の一方の電極及びインバータ４０３の入力端子の電位を示している。
トランジスタ４０２は、図５（Ａ）〜（Ｇ）、図６（Ａ）〜（Ｄ）に従って作製し、図６（Ｄ）に示したトランジスタと同様の構造のものを使用した。トランジスタ４０２は、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝５μｍの、高純度化された酸化物半導体を用いたトランジスタである。
インバータ４１２、インバータ４１３、インバータ４０３、トランジスタで構成されるスイッチ４３１、トランジスタで構成されるスイッチ４３２、及びトランジスタで構成されるスイッチ４０５は、シリコンを用いたトランジスタで形成した。
配線４１４には前段の回路から入力信号ＩＮの電位が与えられる。配線４１５の電位は出力信号ＯＵＴとして後段の回路に与えられる。スイッチ４３１には信号φ１の電位が与えられる。スイッチ４３２には信号φ２の電位が与えられる。トランジスタ４０２のゲートには制御信号ＳＴの電位が与えられる。スイッチ４０５には制御信号ＬＤの電位が与えられる。
図２５（Ａ）（Ｂ）に不揮発性のラッチ回路４００の評価結果を示す。図２５（Ａ）には、書き込み動作時において、電源電圧ＶＤＤ、入力信号ＩＮ、制御信号ＳＴ、出力信号ＯＵＴの電位をオシロスコープで測定した結果を示す。図２５（Ｂ）には、読み出し動作時において、電源電圧ＶＤＤ、入力信号ＩＮ、制御信号ＬＤ、出力信号ＯＵＴの電位をオシロスコープで測定した結果を示す。なお、不揮発性のラッチ回路４００の評価において、電源供給時の電源電圧は、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。
先ず、出力信号ＯＵＴの電位をノードＳに書き込み、保持する動作を行った（図２５（Ａ）参照）。書き込み時の出力信号ＯＵＴの電位は５Ｖ、入力信号ＩＮの電位は０Ｖとした。制御信号ＳＴにトランジスタ４０２がオンとなる電位（ここでは５Ｖの電位）を与え、トランジスタ４０２をオンにし、出力信号ＯＵＴの電位（ここでは５Ｖの電位）をノードＳに与えた（書き込み）。トランジスタ４０２をオンにする期間は、２００マイクロ秒間とした。
その後、制御信号ＳＴにトランジスタ４０２がオフとなる電位（ここでは０Ｖの電位）を与え、トランジスタ４０２をオフにし、ノードＳの電位をフローティングの状態にした（保持）。
書き込み、保持の間、制御信号ＬＤには、スイッチ４０５がオフとなる電位（ここでは０Ｖの電位）を与えた。
なお、書き込み、保持の間、信号φ２、信号φ１は、書き込み動作前の電位（ここでは信号φ２はローレベル（０Ｖ）、信号φ１はハイレベル（５Ｖ）の電位）に保持した。
次に、電源の供給を停止し（電源をオフするともいう）、常温において１０分間不揮発性のラッチ回路４００を放置した。電源供給の停止時（非動作期間ともいう）には、電源電圧ＶＤＤの電位は低下した。この間、制御信号ＳＴ、制御信号ＬＤの電位を０Ｖの電位に保持した。
その後、電源の供給を再開し（電源をオンするともいう）、電源電圧ＶＤＤの電位を５Ｖにした。
次に、ノードＳの電位を読み出す動作を行った（図２５（Ｂ）参照）。読み出し時には、信号φ２、信号φ１の電位をローレベル（０Ｖ）とし、スイッチ４３２、スイッチ４３１をオフにした。この状態で、制御信号ＬＤにスイッチ４０５がオンとなる電位（ここでは５Ｖの電位）を与え、スイッチ４０５をオンにした。スイッチ４０５をオンにすると、出力信号ＯＵＴの電位として５Ｖの電位が出力された（読み出し）。
出力信号ＯＵＴの電位は、ノードＳの電位がインバータ４０３、及びインバータ４１２を介して出力されたものである。したがって、図２５（Ｂ）から、電源供給停止前にノードＳに書き込まれた電位が電源供給停止後もそのまま保持され、出力信号ＯＵＴの電位として出力されたことが確認できた。即ち、不揮発性のラッチ回路４００を用いることで、電源供給再開後直ぐに、電源供給停止前の論理状態に戻せることが確認できた。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ドレイン電極
１３０ｂ ドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ドレイン電極
１４２ｂ ドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４００ ラッチ回路
４００ａ ラッチ回路
４００ｂ ラッチ回路
４０１ データ保持部
４０２ トランジスタ
４０３ インバータ
４０４ 容量
４０５ スイッチ
４１１ ラッチ部
４１２ 第１の素子
４１３ 第２の素子
４１４ 配線
４１５ 配線
４２０ トランジスタ
４２１ トランジスタ
４３１ スイッチ
４３２ スイッチ
５０１ Ｎチャネル型トランジスタ
５０２ Ｎチャネル型トランジスタ
５０３ Ｐチャネル型トランジスタ
５０４ Ｐチャネル型トランジスタ
５０５ Ｐチャネル型トランジスタ
５０６ Ｐチャネル型トランジスタ

Claims (19)

  1. ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
    前記データ保持部は、
    トランジスタと、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  2. ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
    前記データ保持部は、
    トランジスタと、容量と、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  3. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１の素子と、第２の素子とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  4. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１の素子と、第２の素子とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、容量と、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  5. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１のインバータと、第２のインバータとを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、第３のインバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記第３のインバータの入力に電気的に接続され、前記第３のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  6. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１のインバータと、第２のインバータとを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、容量と、第３のインバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第３のインバータの入力に電気的に接続され、前記第３のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  7. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１のインバータと、第２のインバータと、第１のスイッチと、第２のスイッチとを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は、前記第２のスイッチを介して前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、前記第１のスイッチを介して入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、第３のインバータと、第３のスイッチとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記第３のインバータの入力に電気的に接続され、前記第３のインバータの出力は、前記第３のスイッチを介して前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  8. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１のインバータと、第２のインバータと、第１のスイッチと、第２のスイッチとを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は、前記第２のスイッチを介して前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、前記第１のスイッチを介して入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、容量と、第３のインバータと、第３のスイッチとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第３のインバータの入力に電気的に接続され、前記第３のインバータの出力は、前記第３のスイッチを介して前記入力信号が与えられる配線に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  9. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１の素子と、第２の素子とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
    前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータである
    ことを特徴とする不揮発性のラッチ回路。
  10. ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
    前記ラッチ部は、
    第１の素子と、第２の素子とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記データ保持部は、
    トランジスタと、容量と、インバータとを有し、
    前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
    前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータである
    ことを特徴とする不揮発性のラッチ回路。
  11. 請求項１乃至１０のいずれか一において、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする不揮発性のラッチ回路。
  12. 請求項１乃至４、９及び１０のいずれか一において、前記トランジスタは、前記インバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
  13. 請求項１乃至４、９及び１０のいずれか一において、前記トランジスタは、前記インバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
  14. 請求項５乃至８のいずれか一において、前記トランジスタは、前記第３のインバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
  15. 請求項５乃至８のいずれか一において、前記トランジスタは、前記第３のインバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
  16. 請求項２、４、６、８及び１０のいずれか一において、前記トランジスタは、前記容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
  17. 請求項２、４、６、８及び１０のいずれか一において、前記トランジスタは、前記容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
  18. 請求項１乃至１７のいずれか一における不揮発性のラッチ回路を複数有することを特徴とする不揮発性の論理回路。
  19. 請求項１乃至１７のいずれか一における不揮発性のラッチ回路を有する論理回路を用いたことを特徴とする半導体装置。
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