JP2016192792A - 半導体装置 - Google Patents

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Wataru Uesugi
航 上杉
輝 田村
Teru Tamura
輝 田村
磯部　敦生
Atsuo Isobe
敦生 磯部
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Abstract

【課題】論理回路に保持回路を設けることで、パワーゲーティングを可能にする。
【解決手段】保持回路は、第１端子、ノード、容量素子、および第１乃至第３トランジス
タを有する。第１トランジスタは第１端子と論理回路の入力端子との間の導通状態を制御
する。第２トランジスタは論理回路の出力端子とノードとの間の導通状態を制御する。第
３トランジスタはノードと論理回路の入力端子との間の導通状態を制御する。第１トラン
ジスタのゲートと第２トランジスタのゲートとが電気的に接続されている。データ保持期
間、ノードは電気的に浮遊状態になる。ノードの電圧は容量素子によって保持される。
【選択図】図４

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本
発明の一形態は、半導体装置（例えば、順序回路、保持回路、記憶回路、論理回路等）、
その駆動方法、およびその作製方法等に関する。本発明の一形態は例示した技術分野に限
定されるものではない。例えば、本発明の一形態は、記憶装置、処理装置、撮像装置、表
示装置、発光装置、蓄電装置、又はそれらの駆動方法、又はそれらの製造方法に関する。
半導体装置の消費電力削減のため、パワーゲーティングやクロックゲーティングにより、
動作させる必要のない回路を停止させることが行われている。フリップフロップ（ＦＦ）
は、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よっ
て、ＦＦの消費電力の削減は、ＦＦを組み込んだ半導体装置の消費電力の削減につながる
。一般的なＦＦは、電源を遮断すると保持している状態（データ）が失われてしまう。
半導体領域が酸化物半導体で形成されているトランジスタ（以下、ＯＳトランジスタと呼
ぶ場合がある）のオフ電流が極めて小さいという特性を利用して、電源遮断時でもデータ
を保持することが可能な保持回路が提案されている。例えば、特許文献１−３には、ＯＳ
トランジスタが適用された保持回路をＦＦに組み込むことで、ＦＦのパワーゲーティング
を可能にすることが記載されている。例えば、非特許文献１には、ＦＦおよびＳＲＡＭに
ＯＳトランジスタが用いられた保持回路を設け、プロセッサのパワーゲーティングを行っ
たことが記載されている。
特開２０１２−２５７１９２号公報 特開２０１３−９２９７号公報 特開２０１３−１７５７０８号公報
本発明の一形態の課題は、新規な半導体装置、または新規な半導体装置の駆動方法を提供
することである。または、本発明の一形態の課題は、パワーゲーティングを可能にするこ
と、電源を供給せずにデータを保持できるようにすること、消費電力を削減すること、小
型化すること、設計を容易にすること、等が挙げられる。
複数の課題の記載は互いの課題の存在を妨げるものではない。なお、本発明の一形態はこ
れらの課題の全てを解決する必要はない。また、列記した以外の課題が本明細書等の記載
から自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。
本発明の一形態は、第１回路、および第２回路を有する論理回路であり、第１回路は、第
１乃至第ｎ入力端子、および第１出力端子を有し（ｎは２以上の整数）、第２回路は第ｎ
＋１入力端子、第１ノード、第１容量素子、および第１乃至第３トランジスタを有し、第
１回路は、第１乃至第ｎ入力端子の何れか１つを選択し、選択した入力端子の論理と同じ
論理のデータを第１出力端子から出力する機能を有し、容量素子は第１ノードと電気的に
接続され、第１トランジスタは第ｎ＋１入力端子と第１入力端子との間の導通状態を制御
する機能を有し、第２トランジスタは第１出力端子と第１ノードとの間の導通状態を制御
する機能を有し、第３トランジスタは第１ノードと第１入力端子との間の導通状態を制御
する機能を有し、第１トランジスタのゲートと第２トランジスタのゲートとが電気的に接
続され、第２トランジスタおよび第３トランジスタは半導体領域が酸化物半導体層で形成
されている。
上記形態において、第１容量素子および第１乃至第３トランジスタは、第１回路が形成さ
れている領域上に積層されていてもよい。上記形態において、第１トランジスタは半導体
領域が酸化物半導体層で形成されていてもよく、この場合、第１乃至第３トランジスタの
酸化物半導体層はｃ軸に配向している結晶を有することが好ましい。
また、上記形態に係る論理回路において、第１回路は、選択回路および第１論理回路を有
し、第１論理回路は、第ｎ＋２入力端子および第１出力端子を有し、第１論理回路は、第
ｎ＋２入力端子と同じ論理のデータを第１出力端子から出力する機能を有し、選択回路は
、第２出力端子を有し、選択回路は、第１乃至第ｎ入力端子の何れか１つを第２出力端子
と電気的に接続する機能を有し、第２出力端子は第ｎ＋２入力端子と電気的に接続されて
いてもよい。
本発明の一形態によって、新規な半導体装置、または新規な半導体装置の動作方法を提供
することが可能になる。または、本発明の一形態によって、パワーゲーティングが可能に
なる、電源を供給せずにデータ保持が可能になる、消費電力を削減することが可能になる
、小型化が可能になる、あるいは、設計を容易にすることが可能になる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ず
と明らかになるものである。
Ａ：論理回路の構成例を示すブロック図。Ｂ：図１Ａの回路１０の構成例を示すブロック図。 Ａ、Ｂ：論理回路の構成例を示すブロック図。 論理回路の構成例を示すブロック図。 スキャンＦＦ（ＳＦＦ）の構成例を示す回路図。 ＳＦＦの構成例を示す回路図。 ＳＦＦの動作例を示すタイミングチャート。 ＳＦＦの動作例を示すタイミングチャート。 ＳＦＦの構成例を示す回路図。 ＳＦＦの構成例を示す回路図。 ＳＦＦの構成例を示す回路図。 ＳＦＦの構成例を示す回路図。 ＳＦＦの構成例を示す回路図。 処理装置の構成例を示すブロック図。 プロセッサコアの構成例を示すブロック図。 ＳＦＦのデバイス構造を示す図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ−Ｆ：電子機器の例を示す図。 Ａ：トランジスタの構成例を示す平面図。Ｂ−Ｄ：図１８Ａのトランジスタの断面図。 Ａ：図１８Ｂのトランジスタの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。 Ａ−Ｃ：トランジスタの構成例を示す断面図。 Ａ、Ｂ：トランジスタの構成例を示す断面図。 チップの構成例を示す断面図。 チップの構成例を示す断面図。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、な
ど）であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソー
スまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に
与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、
本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるもの
とする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場
合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０
Ｖを意味しない場合もある。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。
本明細書等において、例えば、クロック信号ＣＬＫを、信号ＣＬＫ、ＣＬＫ等と省略して
記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、
電極、配線等）についても同様である。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合があ
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するも
のであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブ
ロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの
回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで
行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み
合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造
方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。
また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から
逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理
解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるもので
はない。
〔実施の形態１〕
＜＜論理回路の構成例＞＞
図１Ａは論理回路の構成例を示す。図１Ａに示す論理回路１００はデータ（状態）を保持
することが可能な半導体装置である。回路構造等によっては、順序回路と呼ぶこともでき
る。論理回路１００はクロックゲーティングおよびパワーゲーティング可能な半導体装置
である。論理回路１００は、回路１０および回路ＲＣ１を有する。回路ＲＣ１はデータを
保持する機能を有する保持回路である。回路ＲＣ１は回路１０の状態（データ）を読み込
み、それを保持する機能を有する。また、回路ＲＣ１は保持しているデータを回路１０に
読み出す機能を有する。
＜回路１０＞
回路１０は、端子Ｄ１−Ｄｎ（ｎは２以上の整数）、端子Ｑ、端子ＱＢ、端子ＥＮを有す
る。端子Ｄ１−Ｄｎはデータ入力端子である。端子Ｑ、ＱＢはデータ出力端子である。端
子ＥＮは制御信号Ｅ０が入力される端子である。回路１０は論理回路であればよい。回路
１０は、端子ＥＮの論理に応じて、端子Ｄ１−Ｄｎの何れか１つを選択し、選択した端子
に入力されたデータと同じ論理のデータを端子Ｑから出力する演算機能を有していればよ
い。端子ＱＢは端子Ｑの論理を反転したデータを出力する端子である。図１Ａの例では、
回路１０は端子ＱＢを有していなくてもよい。
図１Ｂに回路１０の構成例を示す。図１Ｂに示す回路１０は、選択回路２０および回路３
０を有する。選択回路２０の端子Ｔ１が回路３０の端子Ｔ２と電気的に接続されている。
端子Ｔ１は選択回路２０の出力端子であり、端子Ｔ２は回路３０の入力端子である。
信号Ｅ０は選択回路２０の制御信号である。選択回路２０は、信号Ｅ０に従い、端子Ｄ１
−Ｄｎの何れか１つを選択し、端子Ｔ１と電気的に接続する機能を有する。
回路３０は論理回路であればよい。回路３０は端子Ｔ２に入力されたデータと同じ論理の
データを端子Ｑから出力することができる演算機能を有していればよい。例えば、回路３
０は、クロック信号ＣＬＫ等の制御信号によって、内部の状態が更新される順序回路とす
ることができる。例えば、回路３０は、ラッチ、フリップフロップ、シフトレジスタ、カ
ウンタ回路、分周回路などとすることができる。
＜回路ＲＣ１＞
回路ＲＣ１は、ノードＦＮ、端子Ｄ０、端子Ｔ０、スイッチＳＷ１、スイッチＳＷ２、ス
イッチＳＷ３および容量素子Ｃ１を有する。端子Ｄ０、Ｔ０は入力端子である。
ノードＦＮは電気的に浮遊状態となることが可能なノードであり、回路ＲＣ１のデータ（
状態）保持部として機能するノードである。容量素子Ｃ１の一方の端子はノードＦＮと、
他方の端子は端子Ｔ０と電気的に接続されている。容量素子Ｃ１はノードＦＮの電圧を保
持する保持容量として機能することができる。端子Ｔ０には、信号あるいは一定電圧を入
力することができる。例えば、端子Ｔ０には、回路１０の低電源電圧を入力すればよい。
スイッチＳＷ１は端子Ｄ０と端子Ｄ１との間の導通状態を制御し、スイッチＳＷ２は端子
ＱとノードＦＮとの間の導通状態を制御する。信号Ｅ２により、スイッチＳＷ１、ＳＷ２
のオン、オフが制御される。スイッチＳＷ３はノードＦＮと端子Ｄ１との間の導通状態を
制御する。信号Ｅ３により、スイッチＳＷ３のオン、オフが制御される。
（通常動作）
回路１０が入力されるデータを処理する場合は、スイッチＳＷ３をオフにする。スイッチ
ＳＷ１は必要に応じてオンにすればよい。回路１０が処理するデータに端子Ｄ１のデータ
が含まれない場合は、スイッチＳＷ１はオフにすればよい。回路１０が処理するデータに
端子Ｄ１のデータが含まれる場合は、スイッチＳＷ１をオンにすればよい。スイッチＳＷ
２の状態はオン、オフの何れでもよく、図１Ａの例では、信号Ｅ２によってスイッチＳＷ
２もスイッチＳＷ１と連動してオンになる。スイッチＳＷ１とスイッチＳＷ２との制御信
号を異ならせて、スイッチＳＷ２をオフにしてもよい。スイッチＳＷ１とスイッチＳＷ２
の制御信号を共通にすることで、配線数や素子数の削減となり、消費電力の削減につなが
る。
（バックアップ（退避）動作）
回路１０の状態をバックアップするには、必要に応じて回路１０へのＣＬＫ等の信号の入
力を停止して、端子Ｑの論理（状態）が変更されないようにする。次に、スイッチＳＷ２
をオンにし、かつスイッチＳＷ３をオフにする。ノードＦＮが端子Ｑと電気的に接続され
るので、ノードＦＮの論理は端子Ｑと同じになる。端子Ｑの論理が“１”であれば、ノー
ドＦＮも“１”となり、端子Ｑの論理が“０”であれば、ノードＦＮも“０”となる。ス
イッチＳＷ２、ＳＷ３をオフにして、ノードＦＮを電気的に浮遊状態にすることで、バッ
クアップが完了し、回路ＲＣ１はデータ保持状態となる。
バックアップが完了することで、回路１０への電源供給を遮断することが可能となる。す
なわち、回路ＲＣ１を設けることで、回路１０のクロックゲーティングおよびパワーゲー
ティングが可能となる。
（リストア（復元）動作）
回路１０の状態をリストアする時は、回路１０に電源を供給し、かつ、信号Ｅ０によって
、回路１０を端子Ｄ１のデータが端子Ｑから出力されることが可能な状態にする。端子Ｄ
１がノードＦＮと電気的に接続されるため、その論理レベルはノードＦＮと同じになる。
よって、回路１０は、ノードＦＮで保持していたデータと同じ論理のデータを端子Ｑから
出力することができる。つまり、論理回路１００の状態が復元したことになる。
スイッチＳＷ３をオフにする。必要に応じて、信号ＣＬＫの供給を再開することで、論理
回路１００は通常動作が可能な状態になる。なお、信号ＣＬＫの供給を再開する前に、端
子Ｑの論理をデータ保持期間のノードＦＮの論理と同じにする必要がある場合は、スイッ
チＳＷ３をオフにする前に、信号ＣＬＫ等の制御信号を供給して回路１０を通常動作させ
て、端子Ｄ１のデータを端子Ｑに書き込めばよい。
回路ＲＣ１は、回路１０がパワーゲーティングされている間データを保持することができ
るリテンション特性を備えていればよい。回路ＲＣ１でデータを長時間保持させるには、
電気的に浮遊状態のノードＦＮの電位の変動（特に、電位の降下）を可能な限り抑えるこ
とが好ましい。このための手段の１つとして、スイッチＳＷ２、ＳＷ３は、非導通状態で
のドレイン電流（オフ電流）が非常に小さいトランジスタで構成することが挙げられる。
トランジスタのオフ電流を下げるには、例えば、半導体領域をエネルギーキャップが広い
半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．
７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体として酸化物半
導体が挙げられる。例えば、スイッチＳＷ２、ＳＷ３は、半導体領域が酸化物半導体で形
成されているトランジスタ（ＯＳトランジスタ）とすればよい。チャネル幅で規格化した
ＯＳトランジスタのリーク電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度
）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能であ
る。スイッチＳＷ２、ＳＷ３に適用されるＯＳトランジスタのリーク電流は、室温（２５
℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−
２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または
１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量
が大きい半導体である。このため、ＯＳトランジスタは、シリコン等を用いた一般的なト
ランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊
に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン
耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、回路
ＲＣ１にＯＳトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆
動条件の余裕度（マージン）を高くすることができる。例えば、データ保持状態にノード
ＦＮの電圧が高くなるような駆動も可能になる。
ＯＳトランジスタの酸化物半導体は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１
種以上の元素を含有する酸化物であることが好ましい。このような酸化物としては、Ｉｎ
−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−
Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚ
ｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物
、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物
、Ｚｎ酸化物等がある。また、これら酸化物に、酸化物の構成元素以外の元素や化合物を
含むもの、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
また、ＯＳトランジスタは、ゲート絶縁層を酸化膜換算膜厚で１１ｎｍ程度まで厚くし、
チャネル長を５０ｎｍ程度まで短くしても、非常に良好なオフ電流特性およびサブスレッ
ショルド特性を有することが可能である。よって、ＯＳトランジスタは、論理回路を構成
する一般的なＳｉトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲー
ト絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性
のばらつきも抑えることができる。ＯＳトランジスタの詳細は実施の形態４で説明する。
スイッチＳＷ１、及び回路１０を構成するトランジスタに特段の制約はなく、スタンダー
ドセルに適用される一般的なトランジスタを用いることができ、例えば、半導体領域が第
１４族元素（Ｓｉ、Ｇｅ、Ｃ）で形成されているトランジスタとすることができる。回路
１０のトランジスタの代表例は、シリコンで半導体領域が形成されているトランジスタ（
Ｓｉトランジスタ）である。また、Ｓｉトランジスタの移動度を向上させる目的等のため
、Ｓｉでなる半導体領域にＧｅが添加されている歪みトランジスタを用いてもよい。
スイッチＳＷ１は、スイッチＳＷ２およびスイッチＳＷ３と同様にＯＳトランジスタで構
成してもよいし、アナログスイッチ等のＣＭＯＳ回路で構成してもよい。スイッチＳＷ１
をＯＳトランジスタとすることで、下記に述べるように、回路ＲＣ１の追加による論理回
路１００の面積オーバーヘッドをゼロにすることが可能である。また、スイッチＳＷ１が
アナログスイッチ（ｎ型トランジスタとｐ型トランジスタが並列に接続されているスイッ
チ）である場合、ｐ型のＳｉトランジスタ上にｎ型のＯＳトランジスタを積層することで
、アナログスイッチをＳｉトランジスタだけで構成する場合よりも、論理回路１００の面
積増加を抑えることができる。なお、アナログスイッチはトランスファーゲートとも呼ば
れている。
論理回路１００において、回路ＲＣ１を設けたことによる回路１０の回路構成の変更は不
必要である。例えば、図１Ｂに示す構成例の場合、選択回路２０には、セレクタあるいは
マルチプレクサと呼ばれるような一般的な回路を適用することができる。回路３０には、
ラッチやフリップフロップのような一般的な順序回路を適用することができる。回路１０
に回路ＲＣ１を積層することが可能であるため、回路１０の設計変更、およびレイアウト
変更をせずに、回路ＲＣ１を設けることが可能である。
上述したように、本実施の形態の保持回路によって、論理回路の回路構成およびレイアウ
ト変更を伴わずに、論理回路にバックアップ機能を付加することができる。また、保持回
路によって、通常動作時の性能を実質的に低下させずに、論理回路にバックアップ機能を
付加することが可能である。また、論理回路が形成されている領域に保持回路を積層する
ことができるので、保持回路の追加による面積オーバーヘッドをゼロにすることが可能で
ある。
＜保持回路の変形例＞
図２Ａに示す論理回路１０１は、回路ＲＣ１の代わりに回路ＲＣ２を有する。回路ＲＣ２
は、回路ＲＣ１にインバータ４２を追加したものである。インバータ４２の入力端子は端
子ＱＢと電気的に接続され、同出力端子はスイッチＳＷ２と電気的に接続されている。端
子ＱＢの論理反転したデータを回路ＲＣ２が保持することになる。よって、回路ＲＣ２は
、端子Ｑと同じ論理のデータを保持し、保持しているデータを端子Ｄ１に書き込むことが
可能である。インバータ４２はバックアップ動作時のみ電源を供給するとよい。
図２Ｂに示す論理回路１０２は、回路ＲＣ１の代わりに回路ＲＣ３を有する。回路ＲＣ３
は、回路ＲＣ１にインバータ４３、４４を追加したものである。インバータ４３の入力端
子はスイッチＳＷ１、ＳＷ３と電気的に接続され、同出力端子は端子Ｄ１と電気的に接続
されている。インバータ４４の入力端子は端子Ｄ０と電気的に接続され、同出力端子はス
イッチＳＷ１と電気的に接続されている。スイッチＳＷ２は、端子ＱＢとノードＦＮとの
間の導通状態を制御する。バックアップ動作によって、回路ＲＣ３は、端子ＱＢと同じ論
理のデータを保持する。リストア動作によって端子Ｄ１に書き込まれるデータは、インバ
ータ４３によりノードＦＮの論理を反転したものである。つまり、端子Ｑと同じ論理のデ
ータを端子Ｄ１に書き込むことができる。
図２Ａ、図２Ｂに示す回路１０は端子Ｑを有していなくてもよい。
＜論理回路の変形例＞
図３に示す論理回路１０３は、論理回路１０１の変形例である。回路１０が１入力の回路
１５に変更されている。回路１５は論理回路である。回路１５は端子Ｄ１と同じ論理のデ
ータを出力することができる演算機能を有していればよい。回路１５には、必要に応じて
ＣＬＫ等の制御信号が入力されていてもよい。また、回路１５は端子ＱＢを有していても
よい。回路１５は例えば、バッファ回路とすればよい。
回路ＲＣ４は回路ＲＣ１の変形例である。スイッチＳＷ１−ＳＷ３は互いに異なる信号Ｅ
１−Ｅ３で制御される。これにより、論理回路１０３の通常動作時にスイッチＳＷ１のみ
オンにすることができ、バックアップ動作時にＳＷ１をオフにすることができる。
〔実施の形態２〕
＜＜スキャンフリップフロップの構成例＞＞
論理回路１００のより具体的な回路構成例および駆動方法例について説明する。ここでは
、論理回路１００がスキャンフリップフロップである例を示す。図４に示すスキャンフリ
ップフロップ（ＳＦＦ）１１０は、スキャンフリップフロップ（ＳＦＦ）１１、および回
路ＲＣ１１を有する。ＳＦＦ１１は、選択回路（ＳＥＬ）２１、およびフリップフロップ
（ＦＦ）３１を有する。回路ＲＣ１１はデータを保持する機能を有する保持回路である。
ＳＦＦ１１０は、バックアップ機能を備えたスキャンＦＦと呼ぶことができる。ＳＦＦ１
１０は、パワーゲーティングが行われる電源ドメインに設けることが可能である。
＜ＳＦＦ１１の構成例＞
図５はＳＦＦ１１の回路構成例を示す。図５に示すＳＦＦ１１は、ＳＥＬ２１、ＦＦ３１
、および端子ＶＨ、ＶＬ、Ｄ、Ｑ、ＱＢ、ＳＤ、ＳＥ、ＣＫ、ＲＴを有する。
端子ＶＨは高電源電圧ＶＤＤ用の電源端子であり、端子ＶＬは低電源電圧ＶＳＳ用の電源
端子である。ＶＤＤ、ＶＳＳはＳＥＬ２１のインバータ、ＦＦ３１のインバータおよびＮ
ＡＮＤ回路（以下、“ＮＡＮＤ”と呼ぶ。）に供給される。端子ＶＨへのＶＤＤの入力は
、パワースイッチを介して行われる。
端子Ｄ、ＳＤはデータの入力端子である。端子Ｄは、論理回路（例えば、組み合わせ回路
）の出力端子と電気的に接続されており、データＤＩＮが入力される。端子ＳＤには、回
路ＲＣ１１を介して、リストア用のデータ、またはスキャンテストデータＳＣＮＩＮが入
力される（図４参照）。端子Ｑはデータ出力端子である。端子Ｑは、他のＳＦＦ１１０の
端子ＳＤ＿ＩＮ、および論理回路のデータ入力端子と電気的に接続される。端子ＱＢは、
端子Ｑの論理を反転したデータを出力する。端子ＱＢは、他の論理回路のデータ入力端子
に電気的に接続される。端子ＱＢは必要に応じて設ければよい。
端子ＳＥ、ＣＫ、ＲＴは制御信号用の入力端子である。端子ＳＥには、スキャンイネーブ
ル信号ＳＥｓｉｇが入力される。ＳＥはＳＥＬ２１と電気的に接続されている。端子ＣＫ
にはクロック信号ＣＬＫが入力される。端子ＣＫは回路３１ａと電気的に接続されている
。端子ＲＴにはリセット信号ＲＳＴｓｉｇが入力される。端子ＲＴはＦＦ３１のＮＡＮＤ
と電気的に接続されている。
（ＳＥＬ２１）
ＳＥＬ２１は、端子ＳＥの電圧（論理）によって端子Ｄ、ＳＤの何れか一方を選択し、Ｆ
Ｆ３１の入力端子と電気的に接続する機能を有する。スキャンテストを行うときは信号Ｓ
Ｅを高レベル電圧（“Ｈ”）にし、端子ＳＤをＦＦ３１の入力端子と電気的に接続する。
ＳＦＦ１１をフリップフロップとして通常動作させる場合は、端子ＳＥを低レベル電圧（
“Ｌ”）にして、端子ＤをＦＦ３１の入力端子と電気的に接続する。
（ＦＦ３１）
ＦＦ３１は、２つのラッチ３２Ｍ、３３Ｓ、および回路３１ａを有する。ラッチ３２Ｍは
マスタ・ラッチであり、ラッチ３２Ｓはスレーブ・ラッチであり、ラッチ３２Ｍとラッチ
３２Ｓは直列に電気的に接続されている。回路３１ａはクロック信号入力用の回路であり
、端子ＣＫ１、ＣＫＢ１を有する。端子ＣＫ１は信号ＣＬＫの非反転クロック信号を出力
する端子である。端子ＣＫＢ１は信号ＣＬＫの反転クロック信号を出力する端子である。
端子ＣＫ１およびＣＫＢ１は、それぞれ、ＦＦ３１のアナログスイッチに電気的に接続さ
れている。
＜保持回路の構成例１＞
図４に示す回路ＲＣ１１は、端子ＳＤ＿ＩＮ、ＲＥ、ＢＫおよびＰＬ、ノードＦＮ１１、
トランジスタＭ１−Ｍ３、並びに容量素子Ｃ１１を有する。回路ＲＣ１１は、回路ＲＣ１
のスイッチＳＷ１−ＳＷ３がそれぞれトランジスタＭ１−Ｍ３で構成されている回路であ
る。なお、以下の説明において、端子ＶＨをＶＨと呼ぶ場合がある。他の端子も同様であ
る。また、ノードＦＮ１１をＦＮ１１と呼ぶ場合がある。
ＳＤ＿ＩＮは、スキャンテストデータＳＣＮＩＮの入力端子である。ＢＫ、ＲＥは制御信
号用の入力端子である。ＢＫには、バックアップ動作を制御する信号（バックアップ信号
ＢＫｓｉｇ）が入力される。ＢＫはトランジスタＭ１、Ｍ２のゲートと電気的に接続され
ている。ＲＥには、リストア動作を制御する信号（リストア信号ＲＥｓｉｇ）が入力され
る。ＲＥはトランジスタＭ３のゲートと電気的に接続されている。
容量素子Ｃ１１の２つの端子のうち、一方はＦＮ１１と電気的に接続され、他方はＰＬと
電気的に接続されている。ＰＬにはＶＳＳが入力されている。トランジスタＭ１―Ｍ３は
ｎ型であり、ここではＯＳトランジスタである。トランジスタＭ１はＳＤ＿ＩＮとＳＤと
の間を電気的に接続するためのパストランジスタである。トランジスタＭ２はＱとＦＮ１
１との間を電気的に接続するためのパストランジスタである。トランジスタＭ３はＦＮ１
１とＳＤとの間を電気的に接続するためのパストランジスタである。
トランジスタＭ２、Ｍ３がＯＳトランジスタであることで、ＦＮ１１が“１”のデータを
保持している状態でも、ＦＮ１１の電圧の低下を抑えることができる。よって、回路ＲＣ
１１を、ＳＦＦ１１のバックアップ用の不揮発性の記憶回路として機能させることが可能
となる。また、ＳＦＦ１１０を搭載した半導体装置のパワーゲーティングが可能となり、
半導体装置の消費電力を削減することが可能となる。
なお、回路ＲＣ１１のデータ保持期間に、トランジスタＭ２、Ｍ３が完全にオフ状態とな
るような電圧がゲートに印加され続けている場合がある。または、トランジスタＭ２、Ｍ
３にバックゲートを設けている場合、トランジスタＭ２、Ｍ３がノーマリオフ状態になる
ような電圧がバックゲートに供給され続けている場合がある。そのよう場合には、保持期
間において、回路ＲＣ１１に電圧が供給されていることになるが、電流がほとんど流れな
いので回路ＲＣ１１では電力をほとんど消費しない。したがって、保持期間に所定の電圧
が回路ＲＣ１１に供給されていても、回路ＲＣ１１は電力をほとんど消費しないことから
、回路ＲＣ１１は不揮発性であるということができる。
＜＜スキャンフリップフロップの動作例＞＞
図６、図７はＳＦＦ１１０の動作例を示すタイミングチャートである。図６は、ＳＦＦ１
１０が組み込まれている半導体装置がアクティブモードからスリープモードに移行すると
きの、ＳＦＦ１１０の動作例を示し、図７は、スリープモードからアクティブモードに移
行するときのＳＦＦ１１０の動作例を示す。図６、図７には、端子ＶＨ、ＣＫ、Ｑ、ＳＥ
、ＳＤ、ＢＫおよびＲＥ、並びにノードＦＮ１１の電圧（論理）の変化を示す。図６、図
７において、電圧の最大値はＶＤＤであり、最小値はＶＳＳである。またｔ１−ｔ１０は
時刻を表している。
＜アクティブモード（通常動作モード）＞
アクティブモードでは、ＳＦＦ１１０は通常動作を行う。ＳＦＦ１１０は、論理回路から
の出力データを一時的に保持するフリップフロップとして機能する。ここでは、論理回路
の出力データは、端子Ｄに入力されることとする。通常動作時では、ＲＥ、ＢＫが“Ｌ”
であるので、トランジスタＭ１−Ｍ３はオフである。ＳＥは“Ｌ”であり、ＳＥＬ２１に
よって端子ＤがＦＦ３１の入力端子と接続される。ＲＴは“Ｈ”である。ＣＫには信号Ｃ
ＬＫが入力される。ＣＫが“Ｈ”になるのに連動して、Ｑの電圧（論理）が変化する。
＜スキャンモード＞
スキャンモードでは、複数のＳＦＦ１１０が直列に電気的に接続され、スキャンチェーン
が構成される。回路ＲＣ１１では、トランジスタＭ１、Ｍ２がオンとなり、トランジスタ
Ｍ３がオフになる。ＳＥが“Ｈ”であるので、ＳＥＬ２１によってＳＤがＦＦ３１の入力
端子と電気的に接続される。つまり、スキャンモードでは、ＳＦＦ１１のＱの出力データ
が、次段のＳＦＦ１１のＳＤに入力されることになる。
（スキャンテスト）
スキャンテストを行うには、スキャンモードにして、スキャンチェーンの初段のＳＦＦ１
１０のＳＤ＿ＩＮにスキャンテストデータＳＣＮＩＮを入力する。ＣＬＫの入力によって
スキャンチェーンのシフト動作を行い、スキャンチェーンのＳＦＦ１１０にスキャンテス
トデータＳＣＮＩＮを書き込む。次に、ＳＦＦ１１０を通常動作させ、論理回路の出力デ
ータをＳＦＦ１１０に保持させる。再び、スキャンモードにして、スキャンチェーンのシ
フト動作を行う。最終段のＳＦＦ１１０のＱから出力されるデータから、論理回路および
ＳＦＦ１１０の故障の有無を判定することができる。
（バックアップ・シークエンス）
アクティブモードからスリープモードに移行することでバックアップ・シークエンスが行
われる。バックアップ・シークエンスでは、クロックゲーティング（クロック停止）、デ
ータのバックアップ、およびパワーゲーティング（電源オフ）が行われる。クロックの供
給停止によって、スリープモードになる。
図６の例では、ｔ１で、ＳＦＦ１１のクロックゲーティングが開始し、回路ＲＣ１１では
バックアップ動作が開始している。具体的には、ｔ１でＣＫは“Ｌ”となり、ＢＫは“Ｈ
”となる。ＢＫが“Ｈ”である期間がバックアップ動作期間である。ＢＫが“Ｈ”になる
ことで、トランジスタＭ２によりＦＮ１１がＱと電気的に接続される。よって、Ｑが“０
”であれば、ＦＮ１１は“Ｌ”のままであり、Ｑが“１”であれば、ＦＮ１１の電圧は上
昇して“Ｈ”となる。つまり、ＢＫが“Ｈ”である期間に、ＦＮ１１の論理をＱと同じに
することができる。ＦＮ１１の電圧が“１”の論理レベルまで上昇できるように、ＢＫが
“Ｈ”である期間を決定すればよい。ｔ２でＢＫを“Ｌ”にしてトランジスタＭ１、Ｍ２
をオフにすることで、ＦＮ１１が電気的に浮遊状態になり、回路ＲＣ１１はデータ保持状
態となる。
ｔ３で電源をオフにし、ＲＴを“Ｌ”にする。ＶＨの電圧はＶＤＤから徐々に降下し、Ｖ
ＳＳとなる。ｔ２に電源を遮断してもよい。また、電源の遮断は必要に応じて行えばよい
。ＳＦＦ１１０が組み込まれる半導体装置の電源ドメインの構成や、スリープモードにし
ておく時間等によっては、電源が遮断されることで削減できる電力よりも、スリープモー
ドからアクティブモードに復帰するのに要する電力の方が大きくなる場合がある。この場
合は、パワーゲーティングの効果を得ることができないので、スリープモードでは電源は
遮断せずに、クロックの供給停止のみ行うほうが好ましい。
（リストア・シークエンス）
スリープモードからアクティブモードに移行するリストア・シークエンスでは、電源のオ
ン、データのリストア、クロックの供給が行なわれる。クロックの供給を開始することで
、アクティブモードになる。
ｔ４で電源をオンにする。ＶＨの電圧がＶＳＳから徐々に上昇し、ＶＤＤとなる。ＶＨが
ＶＤＤになった後にリストア動作を開始する。ｔ５でＳＥ、ＲＥを“Ｈ”にする。またＲ
Ｔも“Ｈ”にする。ＲＥが“Ｈ”である間にリストア動作が行われる。トランジスタＭ３
がオンになり、ＦＮ１１とＳＤが接続される。ＦＮ１１が“Ｌ”であれば、ＳＤは“Ｌ”
のままである。ＦＮ１１が“Ｈ”であれば、ＳＤの電圧は上昇し、“Ｈ”となる。ｔ６で
ＳＥを“Ｈ”にする。ＳＥおよびＳＥＬ２１によりＳＤがＦＦ３１の入力端子と電気的に
接続される。つまり、ＲＥを“Ｈ”にすることで、ＦＮ１１で保持されているデータがＳ
Ｄに書き込まれる。
なお、ｔ５で、ＲＥと共にＳＥを“Ｈ”にすることも可能である。図７に示すように、Ｆ
Ｎ１１が“Ｈ”である場合、ＳＤの電圧が“１”の論理レベルまで上昇してから、ＳＥを
“Ｈ”にすることが好ましい。このような駆動によって、ＳＦＦ１１で貫通電流が流れる
ことを防ぐことができる。
容量分配によりＦＮ１１のデータをＳＤに書き込むため、ＦＮ１１が“Ｈ”の状態で、Ｆ
Ｎ１１をＳＤと接続すると、ＳＤの寄生容量によって、ＦＮ１１の電圧が低下する。その
ため、Ｃ１１の容量はＳＤの寄生容量よりも十分に大きくする必要がある場合がある。Ｃ
１１の容量は、ＳＤのデータが入力される論理回路の特性等を考量して決定すればよい。
例えば、この論理回路の閾値電圧がＶＤＤ／２である場合、Ｃ１１の容量はＳＤの寄生容
量以上とする必要がある。
ＳＤの論理がＦＮ１１と同じになった後、一定期間（ｔ７からｔ８）ＣＫを“Ｈ”にする
。図７の例では、ＣＫに１クロック分ＣＬＫを入力している。ｔ７でＣＫが“Ｈ”になる
ことで、ラッチ３２Ｍのデータがラッチ３２Ｓに書き込まれる。ｔ７でＳＤが“０”であ
ればＱは“０”となり、ＳＤが“１”であればＱは“１”となる。つまり、ＦＮ１１のデ
ータがＱに書き込まれ、ＳＦＦ１１０はＣＬＫの供給が停止される（スリープモードにな
る）直前の状態に復帰する。ｔ９でＳＥ、ＲＥを“Ｌ”にしてリストア動作を終了する。
ＳＥＬ２１によりＤがＦＦ３１の入力端子と電気的に接続される。回路ＲＣ１１では、ト
ランジスタＭ３がオフとなり、ノードＦＮ１１が浮遊状態になる。
ＳＥ、ＲＥを“Ｌ”にした後、一定期間（例えば、１クロック期間）経過したｔ１０で、
ＣＬＫの入力を再開し、ＳＦＦ１１０をアクティブモードとする。ＳＦＦ１１０は通常動
作を行う。
上述したように、ＳＦＦ１１０は、高速でデータのバックアップ、リストアが可能であり
、例えば、バックアップ動作、リストア動作を数クロック（２乃至５クロック）以内で完
了することが可能である。回路ＲＣ１１の書き込み動作は、トランジスタＭ１−Ｍ３のス
イッチング動作によってＦＮ１１を充電または放電する動作であり、読み出し動作は、ト
ランジスタＭ１−Ｍ３のスイッチング動作によってＳＤを充電または放電する動作である
ため、これらの動作に要するエネルギーは、ＤＲＡＭセルと同様に小さい。データ保持の
ために回路ＲＣ１に電源を供給する必要がないので、ＳＦＦ１１０のスタンバイ電力を少
なくすることができる。また、同様に、通常動作時に回路ＲＣ１１への電源供給は不要で
あるので、回路ＲＣ１１を設けたことによるＳＦＦ１１０のダイナミック電力は実質的に
増加しない。回路ＲＣ１１を設けたことによって、トランジスタＭ１による寄生容量が端
子Ｑに付加することになるが、端子Ｑに接続される論理回路による寄生容量と比較して小
さいので、ＳＦＦ１１０の通常動作に影響はなく、回路ＲＣ１１を設けたことで、アクテ
ィブモードでのＳＦＦ１１０の性能を実質的に低下させることがない。
以下、スキャンＦＦを例に、保持回路の他の回路構成例を説明する。
＜保持回路の構成例２＞
図８に示すＳＦＦ１１２は、回路ＲＣ１２およびＳＦＦ１１を有する。回路ＲＣ１２は回
路ＲＣ１１（図４）の変形例であり、ノードＦＮ１１と端子ＲＥとの間を容量結合するた
めの容量素子Ｃ１２を有する。このような回路構成によって、リストア動作時にＲＥの電
圧をＶＤＤ（“Ｈ”）とすることによって、ノードＦＮ１１の電圧を上昇させることがで
きる。よって、回路ＲＣ１２は、回路ＲＣ１１よりも長期間“Ｈ”の電圧を保持すること
が可能となる。ただし、この場合、ノードＦＮ１１が“Ｌ”の電圧を保持している場合で
も、ノードＦＮ１１の電圧が上昇してしまう。よって、この場合、ノードＦＮ１１の“Ｌ
”の電圧をＳＤに書きこんだとき、ＳＤの電圧が“０”の論理レベルになるように、容量
素子Ｃ１２の容量を設定する。そのため、容量素子Ｃ１２の容量はＣ１１よりも小さい。
＜保持回路の構成例３、４＞
図９に示すＳＦＦ１１３は、回路ＲＣ１３およびＳＦＦ１１を有する。図１０に示すＳＦ
Ｆ１１４は、回路ＲＣ１４およびＳＦＦ１１を有する。
図８に示す回路ＲＣ１２では、容量素子Ｃ１２とＣ１１の容量比によって、ＳＤにノード
ＦＮ１１の“Ｈ”の電圧を書きこんだとき、ＳＤの電圧が“１”の論理レベルを超える場
合がある。そのような場合には、回路ＲＣ１３または回路ＲＣ１４を保持回路に用いれば
よい。回路ＲＣ１３は、回路ＲＣ１２にバッファ４５（以下、ＢＵＦ４５と呼ぶ。）を追
加した回路である。ＢＵＦ４５の入力端子がトランジスタＭ３のドレイン（またはソース
）と電気的に接続され、ＢＵＦ４５の出力端子がＳＤと電気的に接続されている。ＢＵＦ
４５のトランジスタは、ＶＤＤを超えるゲート電圧に耐えうる高耐圧型とすることが好ま
しい。
図１０に示す回路ＲＣ１４は回路ＲＣ１３の変形例である。図１０に示すように、容量素
子Ｃ１２の接続位置が変更されている。容量素子Ｃ１２の一方の端子は、トランジスタＭ
３のドレイン（またはソース）と電気的に接続され、他方の端子はＢＵＦ４５の入力端子
に電気的に接続されている。必要に応じて、ＢＵＦ４５を回路ＲＣ１４に設ければよい。
＜保持回路の構成例５、６＞
図１１に示すＳＦＦ１１５は、回路ＲＣ１５およびＳＦＦ１１を有する。図１２に示すＳ
ＦＦ１１６は、回路ＲＣ１６およびＳＦＦ１１を有する。回路ＲＣ１５および回路ＲＣ１
６は、回路ＲＣ１１の変形例であり、バックゲートが設けられているトランジスタＭ１−
Ｍ３を有する。
回路ＲＣ１５は、トランジスタＭ１−Ｍ３のバックゲートが端子ＯＢＧと電気的に接続さ
れている。ＯＢＧには、信号、または一定電位を入力することができる。あるいは、ＯＢ
Ｇに容量素子を接続してもよい。この容量素子を充電しておき、トランジスタＭ１−Ｍ３
のバックゲートの電圧を保持するようにしてもよい。トランジスタＭ１−Ｍ３のバックゲ
ートの電圧によって、例えば、トランジスタＭ１−Ｍ３の閾値電圧を調節することが可能
となる。
回路ＲＣ１６では、トランジスタＭ１−Ｍ３のゲートにバックゲートが電気的に接続され
ている。このようなデバイス構造とすることで、トランジスタＭ１−Ｍ３のオン電流特性
を向上することができる。
回路ＲＣ１５では、トランジスタＭ１−Ｍ３にバックゲートを設けたが、一部はバックゲ
ートを有さないトランジスタとしてもよい。また、トランジスタＭ１にバックゲートを設
ける場合、バックゲートを端子ＯＢＧと接続してもよいし、トランジスタＭ１のゲートと
電気的に接続するようにしてもよい。これは、トランジスタＭ２、Ｍ３についても同様で
ある。回路ＲＣ１６も同様である。
＜＜処理装置の構成例＞＞
スキャンＦＦを有する半導体装置の例を説明する。図１３に示す半導体装置は、処理装置
（ＰＵ）２００および電源回路２１０を有する。ＰＵ２００は命令を実行する機能を有す
る回路である。ＰＵ２００は、一のチップに集積された複数の機能回路を有する。ＰＵ２
００は、プロセッサコア２０１、電源管理装置（ＰＭＵ）２０２、パワースイッチ（ＰＳ
Ｗ）２０３、クロック制御回路２０４を有する。図１３は、電源回路２１０がＰＵ２００
と異なるチップに設けられている例を示している。端子２２０は電源用端子であり、電源
回路２１０から電源電圧ＶＤＤが入力される。端子２２１、２２２は、信号の入力端子で
ある。端子２２１はマスタクロック信号ＭＣＬＫが入力される。端子２２２には信号ＩＮ
Ｔが入力される。信号ＩＮＴは割り込み処理を要求する割り込み信号である。信号ＩＮＴ
は、プロセッサコア２０１およびＰＭＵ２０２に入力される。
＜プロセッサコア＞
プロセッサコア２０１は、命令を処理することができる機能を有する回路であり、演算処
理回路、あるいはプロセッサ（処理装置）と呼ぶことも可能である。プロセッサコア２０
１は、論理回路２４０およびＳＦＦ（スキャンＦＦ）２５０等を有しており、これらによ
り、各種の機能回路が構成されている。例えば、論理回路２４０は組み合わせ回路とする
ことができる。例えば、ＳＦＦ２５０はレジスタに含まれる。ＳＦＦ２５０は、ＳＦＦ５
０および回路ＲＣ５０を有する。ＳＦＦ５０はスキャンＦＦの機能を有していればよく、
標準的な回路ライブラリに用意されているスキャンＦＦで構成することが可能である。回
路ＲＣ５０は、ＳＦＦ５０のバックアップ用の保持回路であり、回路ＲＣ１１−ＲＣ１４
を適用することができる。ＳＦＦ２５０の端子Ｑは、論理回路２４０の入力端子と電気的
に接続され、かつスキャンチェーンを構成するため、他のＳＦＦ２５０の端子ＳＤ＿ＩＮ
と電気的に接続されている。ＳＦＦ２５０が設けられたことで、プロセッサコア２０１の
クロックゲーティングおよびパワーゲーティングが可能となり、ＰＵ２００の消費電力を
削減することができる。
図１４はプロセッサコア２０１の構成例を示す。図１４に示すプロセッサコア２０１は、
制御装置２３１、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプライ
ンレジスタ２３４、レジスタファイル２３５、ＡＬＵ（算術論理演算装置）２３６、およ
びデータバス２３７を有する。プロセッサコア２０１とＰＭＵ２０２やキャッシュ等の周
辺回路とのデータのやり取りは、データバス２３７を介して行われる。
制御装置２３１は、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラ
インレジスタ２３４、レジスタファイル２３５、ＡＬＵ２３６、データバス２３７の動作
を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命
令をデコードし、実行する機能を有する。ＡＬＵ２３６は、四則演算、論理演算などの各
種演算処理を行う機能を有する。プログラムカウンタ２３２は、次に実行する命令のアド
レスを記憶する機能を有するレジスタである。
パイプラインレジスタ２３３は、命令データを一時的に記憶する機能を有するレジスタで
ある。レジスタファイル２３５は、汎用レジスタを含む複数のレジスタを有しており、メ
インメモリから読み出されたデータ、またはＡＬＵ２３６の演算処理の結果得られたデー
タ、などを記憶することができる。パイプラインレジスタ２３４は、ＡＬＵ２３６の演算
処理に利用するデータ、またはＡＬＵ２３６の演算処理により得られたデータなどを一時
的に記憶する機能を有するレジスタである。
＜電源管理＞
ＰＭＵ２０２は、パワーゲーティング、クロックゲーティング等を制御する機能を有する
。より具体的には、ＰＭＵ２０２は、プロセッサコア２０１、ＰＳＷ２０３、クロック制
御回路２０４を制御することができる機能を有する。ＰＭＵ２０２は、プロセッサコア２
０１に、ＢＫｓｉｇ、ＲＥｓｉｇ、ＳＥｓｉｇ等の制御信号を出力する機能を有する。
ＰＭＵ２０２は回路２０５を有する。回路２０５は時間を計測することができる機能を有
する。ＰＭＵ２０２は、回路２０５で得られる時間に関するデータをもとに、電源管理を
行うことができる機能を有する。例えば、回路２０５をタイマー回路とすることで、ＰＭ
Ｕ２０２でタイマー割り込み要求信号を生成するようにしてもよい。必要に応じて回路２
０５を設ければよい。
ＰＳＷ２０３は、ＰＭＵ２０２の制御信号に従い、ＰＵ２００へのＶＤＤの供給を制御す
ることができる機能を有する。図１３の例では、プロセッサコア２０１は複数の電源ドメ
インを有していてもよい。この場合、ＰＳＷ２０３により、複数の電源ドメインへの電源
供給を独立に制御できるようにすればよい。また、プロセッサコア２０１は、パワーゲー
ティングが行われない電源ドメインを有していてもよい。この場合、この電源ドメインに
ＰＳＷ２０３を介さずにＶＤＤを供給してもよい。
クロック制御回路２０４は、信号ＭＣＬＫから、ゲーテッドクロック信号を生成し、出力
する機能を有する。クロック制御回路２０４は、ＰＭＵ２０２の制御信号に従い、プロセ
ッサコア２０１へのクロック信号の供給を遮断することができる機能を有する。電源回路
２１０は、ＰＭＵ２０２の制御信号に従い、ＶＤＤの大きさを変更できる機能を有してい
てもよい。
プロセッサコア２０１からＰＭＵ２０２に信号ＳＬＰが出力される。信号ＳＬＰは、プロ
セッサコア２０１をスリープモードに移行するためのトリガとなる信号である。信号ＳＬ
Ｐに従い、プロセッサコア２０１では、ＳＦＦ２５０のバックアップ・シークエンスが実
行される。ＳＦＦ２５０のバックアップ・シークエンスは、図６に示すＳＦＦ１１０のバ
ックアップ・シークエンスと同様に実行することができる。ＰＭＵ２０２は、信号ＳＬＰ
が入力されると、アクティブモードからスリープモードに移行するための制御信号を制御
対象の機能回路に出力する。ＰＭＵ２０２はクロック制御回路２０４を制御し、プロセッ
サコア２０１へのクロック信号の供給を停止させる。また、ＰＭＵ２０２はＰＳＷ２０３
を制御し、プロセッサコア２０１への電源の供給を停止させる。
プロセッサコア２０１をスリープモードからアクティブモードへ復帰するための処理は、
信号ＩＮＴの入力により実行される。信号ＩＮＴに従い、プロセッサコア２０１では、Ｓ
ＦＦ２５０のリストア・シークエンスが実行される。ＳＦＦ２５０のリストア・シークエ
ンスは、図７に示すＳＦＦ１１０のリストア・シークエンスと同様に実行することができ
る。ＰＭＵ２０２は、信号ＩＮＴが入力されると、スリープモードからアクティブモード
に移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２０２はＰＳＷ２０
３を制御して、プロセッサコア２０１への電源の供給を再開させ、また、クロック制御回
路２０４を制御して、プロセッサコア２０１へのクロック信号の供給を再開させる。
バックアップ・シークエンスは、信号ＩＮＴ、あるいはＰＭＵ２０２の割り込み要求信号
をトリガにして実行できるようにしてもよい。また、リストア・シークエンスはＰＭＵ２
０２の割り込み要求信号をトリガにして実行できるようにしてもよい。
＜＜ＳＦＦ２５０のデバイス構造＞＞
図１５は、ＳＦＦ２５０のデバイス構造を示す。図１５では、回路ＲＣ５０は、回路ＲＣ
１１（図４）と同じ回路構成である。トランジスタＭ１−Ｍ３はＯＳトランジスタである
。ＳＦＦ２５０は、ＳＦＦ５０に回路ＲＣ５０が積層された３次元的なデバイス構造とす
ることができる。Ｗ１、Ｗｋ、Ｗｋ＋１、Ｗｈは、それぞれ、第１配線層、第ｋ配線層、
第ｋ＋１配線層、第ｈ配線層である。ｋは１以上の整数であり、ｈはｋ＋２以上の整数で
ある。ＳＦＦ５０の端子Ｄ、ＳＤ、Ｑ、ＳＥ、ＣＫは配線層Ｗｋに設けられ、回路ＲＣ５
０の端子ＳＤ＿ＩＮは配線層Ｗｈに設けられている。
ＦＥＴ層２６０には、ＳＦＦ５０のトランジスタが設けられている。ＦＥＴ層２６０のト
ランジスタは標準的なＣＭＯＳプロセスで作製すればよい。配線層Ｗ１―Ｗｋの導電体に
よって、ＦＥＴ層２６０のトランジスタが電気的に接続される。配線層Ｗｋ＋１―Ｗｈの
導電体によって、ＳＦＦ５０と回路ＲＣ５０とが電気的に接続される。
回路ＲＣ５０は、ＳＦＦ５０と比較して素子数が非常に少ないので、回路ＲＣ５０を積層
するためにＳＦＦ５０の回路構成およびレイアウトの変更が必要ない。つまり、回路ＲＣ
５０は、汎用性が非常に高いバックアップ回路である。また、ＳＦＦ５０が形成されてい
る領域内に回路ＲＣ５０を設けることができるので、回路ＲＣ５０を搭載しても、ＳＦＦ
２５０の面積オーバーヘッドはゼロである。
＜＜回路ＲＣ５０を組み込んだ集積回路＞＞
よって、図１３に示すプロセッサコア２０１では、回路ＲＣ５０はＳＦＦ５０の配置に影
響を与えず、スキャンテストを効率良く行えるように、ＳＦＦ５０を配置することができ
る。つまり、回路ＲＣ５０をバックアップ回路に用いることで、バックアップ機能付きの
集積回路の設計が容易であり、かつ、テスト容易性も確保できる。
プロセッサコア２０１では、ＳＦＦ５０と同様に、ＮＡＮＤ回路等の他のスタンダードセ
ルがＦＥＴ層２６０および配線層Ｗ１―Ｗｋに設けられている。配線層Ｗ１―Ｗｋに回路
ＲＣ５０と端子ＳＤ、Ｑとを接続するための導電体が形成されるので、他のスタンダード
セルの配線は、これら導電体を迂回してレイアウトする必要があり、そのためにプロセッ
サコア２０１の面積が増加する場合がある。ＳＦＦ２５０は、プロセッサコア２０１に多
く搭載されるスタンダードセルの１つであるが、回路ＲＣ５０の搭載によるＳＦＦ２５０
の面積オーバーヘッドは０である。よって、プロセッサコア２０１の面積増加は、他のス
タンダードセル間の配線のレイアウトの変更によるものだけであり、プロセッサコア２０
１の面積オーバーヘッドは数％未満に抑えることが可能である。このことを、回路ＲＣ５
０搭載のプロセッサコアを設計することで確認した。また、シミュレーションにより、回
路ＲＣ５０搭載のプロセッサコアが省電力化されていることを確認した。
＜プロセッサコアの面積と電力＞
回路ＲＣ５０を有するスキャンＦＦを搭載したプロセッサコアを設計した。このプロセッ
サコアを“ＯＳ−ＦＦ搭載プロセッサ”と呼ぶこととし、回路ＲＣ５０を有するスキャン
ＦＦをＯＳ−ＦＦと呼ぶこととする。比較のため、回路ＲＣ５０が無いスキャンＦＦを搭
載したＣＰＵコアを設計した。このプロセッサコアを”Ｓｉ−ＦＦ搭載プロセッサ”と呼
ぶこととする。
設計したプロセッサコアは、ＲＩＳＣプロセッサコアである。ＯＳ−ＦＦ搭載プロセッサ
とＳｉ−ＦＦ搭載プロセッサとは、回路ＲＣ５０の有無以外は、回路構成は同じである。
回路ＲＣ５０以外の回路はＳｉトランジスタで構成されている。Ｓｉトランジスタのチャ
ネル長が６０ｎｍであり、ＯＳトランジスタのチャネル長が６０ｎｍであるデザインルー
ルで、プロセッサコアを設計した。Ｓｉ−ＦＦ搭載プロセッサの面積は２７５μｍ×２７
２μｍであり、ＯＳ−ＦＦ搭載プロセッサの面積は２７５μｍ×２７２μｍである。スキ
ャンＦＦは、プロセッサコアの論理回路の半分近く占めている。ＯＳ−ＦＦ搭載プロセッ
サの各スキャンＦＦに回路ＲＣ５０が設けられていても、面積オーバーヘッドは３％に抑
えられている。
シミュレーションでは、電源電圧が１．２ＶのときのＳｉ−ＦＦ搭載プロセッサのダイナ
ミック電力は１９μＡ／ＭＨｚであり、ＯＳ−ＦＦ搭載プロセッサのダイナミック電力も
１９μＡ／ＭＨｚであり、回路ＲＣ５０搭載によりダイナミック電力は増加していない。
また、パワーゲーティングを行った時のＯＳ−ＦＦ搭載プロセッサのスタンバイ電力は０
．０３μＡと見積もられた。
設計したＯＳ−ＦＦの性能をシミュレーションで確認した。ＯＳトランジスタのチャネル
長は６５ｎｍであり、閾値電圧は１．６Ｖである場合、室温環境下におけるＯＳ−ＦＦの
保持時間は３０日を超える。つまり、ＯＳ−ＦＦ搭載プロセッサのスリープ期間、ＯＳ−
ＦＦは不揮発性の記憶回路として十分な保持性能を有していることが確認された。
シミュレーションでは、動作周波数が５０ＭＨｚでのＯＳ−ＦＦのバックアップ時間、お
よびリストア時間はそれぞれ２クロックである。ＯＳ−ＦＦ搭載プロセッサのパワーゲー
ティング動作によるオーバーヘッド時間は十分に短いことから、ＯＳ−ＦＦはプロセッサ
の性能を実質的に低下させないことが確認された。
シミュレーションで、パワーゲーティングによるＯＳ―ＦＦ搭載プロセッサの省電力効果
を確認した。アクティブ期間が１ｍｓｅｃに対して、スリープ期間を１ｍｓｅｃ、１ｓｅ
ｃ、１００ｓｅｃとする動作条件について、それぞれ消費電力を見積もった。電源電圧は
１．２Ｖである。動作条件１（アクティブ期間１ｍｓｅｃ、スリープ期間１ｍｓｅｃ）で
の消費電力は５７０μＷである。動作条件２（アクティブ期間１ｍｓｅｃ、スリープ期間
１ｓｅｃ）での消費電力は１．２μＷである。動作条件３（アクティブ期間１ｍｓｅｃ、
スリープ期間１００ｓｅｃ）での消費電力は０．０５μＷである。スリープ期間にパワー
ゲーティングを行うことで、ＯＳ−ＦＦ搭載プロセッサの消費電力を効果的に削減できる
ことが確認された。
本実施の形態のスキャンＦＦは保持回路を有することで、例えば、以下のような優れた効
果を奏する。本スキャンＦＦでは、保持回路を設けたことによる面積オーバーヘッドが０
であることが可能である。保持回路を設けたことによって、通常動作時の消費電力はほぼ
なく、また通常動作性能はほとんど低下しないことが可能である。低電力、かつ高速なバ
ックアップ、リストアが可能である。電源を供給しないでデータを保持することが可能で
ある。また、本スキャンＦＦは回路ライブラリのスキャンＦＦをそのまま利用して設計す
ることができるので、設計容易性が高い。よって、本スキャンＦＦを搭載した集積回路は
、本スキャンＦＦによってスキャンチェーンを構成しても、テスト容易性が損なわれない
。
このように、本スキャンＦＦはノーマリオフ・コンピューティングに非常に好適である。
本スキャンＦＦを搭載しても、集積回路のダイナミック電力の増加や、性能低下をほとん
ど発生させないようにすることが可能である。したがって、本スキャンＦＦを搭載した集
積回路は性能を保ったまま、パワーゲーティングによって消費電力を効果的に削減するこ
とが可能である。
ここでは、順序回路がスキャンＦＦである形態を説明したが、他の順序回路でも上掲の効
果を得ることができる。
〔実施の形態３〕
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機
器等について説明する。
＜電子部品の作製方法例＞
図１６Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パ
ッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端
子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例
について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程については、図１６Ａに示す各
工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完
成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を
薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。分離した
チップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング
工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームと
の接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって
行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよ
い。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の
細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を
用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディ
ングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメ
ッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によ
りリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うこ
とができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査
工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形
態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができ
る。
完成した電子部品の斜視模式図を図１６Ｂに示す。図１６Ｂでは、電子部品の一例として
、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６Ｂ
に示すように、電子部品７０００は、リード７００１及び回路部７００３を有する。回路
部７００３には、例えば、実施の形態２のスキャンＦＦ（ＳＦＦ）やその他の論理回路が
作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。この
ような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電
気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は
、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するラン
ダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無
線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部
品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電
子機器を小型化することが容易になる。
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通
信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、
ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティ
クス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡
等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。この
ような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備え
た画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体
を再生する装置、および画像を表示するための表示部を有する装置）を挙げることができ
る。その他に、本発明の一形態に係る電子部品を用いることができる電子機器には、携帯
電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、
デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、
眼鏡型、腕章型、ブレスレッド型、ネックレス型等）、ナビゲーションシステム、音響再
生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、
プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げ
られる。これら電子機器の具体例を図１７に示す。
図１７Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９
０８等を有する。
図１７Ｂに示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部
９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に
設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１
と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５により
変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間
の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。また、
表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用してもよい
。
図１７Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、
およびポインティングデバイス９２４等を有する。
図１７Ｄに示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室
用扉９３３等を有する。
図１７Ｅに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キ
ー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ
９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そ
して、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部９４
６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている。筐
体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変
更、画像の表示／非表示の切り換え等を行えるようにしてもよい。
図１７Ｆに示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およ
びライト９５４等を有する。
〔実施の形態４〕
本実施の形態では、酸化物半導体、およびＯＳトランジスタ等について説明する。
＜＜ＯＳトランジスタの構成例１＞＞
図１８にＯＳトランジスタの構成の一例を示す。図１８ＡはＯＳトランジスタの構成の一
例を示す上面図である。図１８Ｂは、ｙ１−ｙ２線断面図であり、図１８Ｃはｘ１−ｘ２
線断面図であり、図１８Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向
をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって
、図１８Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１８Ｃ
および図１８Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお
、デバイス構造を明確にするため、図１８Ａでは、一部の構成要素が省略されている。
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成され
ている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、
絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯ
Ｓトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶
縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導
電層５４１、および導電層５４２を有する。絶縁層５１３はゲート絶縁層として機能する
領域を有する。導電層５３０はゲート電極として機能する。ここでは、ＯＳ層５２１、Ｏ
Ｓ層５２２およびＯＳ層５２３をまとめてＯＳ層５２０と呼ぶ。
図１８Ｂ、図１８Ｃに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ
層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。
導電層５３１は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４
２は、ＯＳ層５２１およびＯＳ層５２３とでなる積層上に設けられており、それぞれ、積
層上面、および積層のチャネル長方向の側面と接している。また図１８の例では、導電層
５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２
、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ
層５２２の上面と接している。
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャ
ネル幅方向を取り囲むように、導電層５３０が形成されている（図１８Ｃ参照）。このた
め、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加
される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極
層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって
、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５
２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジス
タ５０１は高いオン電流を有することができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流（オン電流）を高くすることができる。
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に
対してもゲート電界を印加できるので、チャネル形成領域の制御がしやすくなる。導電層
５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さ
らに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルド
スイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制すること
ができる。従って、微細化に適した構造である。
ＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすること
で、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化するこ
とで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とする
ことが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。チャネル長は少なく
とも１０ｎｍとすればよい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、また
はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一
つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち
、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本
明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁層＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１
２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜
であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以
上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１
．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成
された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ま
しい。
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタル、窒化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこ
れらの混合材料を用いて形成することができる。
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）な
どの金属、もしくはこれらの合金、またはこれらを主成分とする化合物で形成することが
好ましい。
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１１は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トン
ネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍ
ｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体膜と接して設けることで、酸化物半導
体膜との界面に酸化マンガンを形成することができ、酸化マンガンの存在によりＣｕの拡
散を防ぐことができる。よって、Ｃｕ−Ｍｎ合金層を導電層５４１、導電層５４２に用い
ることが好ましい。また、後述する導電層５３１（図２０Ａ）も、導電層５３０と同様に
作製することができる。
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２
０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐ
ことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該
窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化
アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブ
ロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果
を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０
を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸
素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化
アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚ
ｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮ
ｄ等）がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であり、または、
酸素との結合エネルギーがインジウムよりも高い元素であり、または、酸化物半導体のエ
ネルギーギャップを大きくする機能を有する元素である。また、ＯＳ層５２１−５２３は
、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−
Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、Ｏ
Ｓ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、ＯＳ層５２１、
ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
ＯＳ層５２２は、インジウムを含む酸化物半導体に限定されない。ＯＳ層５２２は、例え
ば、インジウムを含まず亜鉛、ガリウム、およびスズのうちの少なくとも１を含む酸化物
半導体（例えば、亜鉛スズ酸化物、ガリウムスズ酸化物）などであっても構わない。
ＯＳ層５２２は、例えば、エネルギーギャップが大きい酸化物で形成するとよい。ＯＳ層
５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２
．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
ＯＳ層５２２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。酸化物半導体はＺｎ
を含むと結晶化しやすくなる場合があるため、ＯＳ層５２２はＺｎを含むことが好ましい
。
ＯＳ層５２２とＯＳ層５２１の界面に界面準位が形成されると、界面近傍の領域にもチャ
ネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そ
のため、ＯＳ層５２１は、ＯＳ層５２２を構成する金属元素の少なくとも１つをその構成
要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３の界面には、界面
準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気特性のばらつき
を低減することができる。
ＯＳ層５２３は、ＯＳ層５２２を構成する金属元素を少なくとも１つをその構成要素に含
むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３との界面では、界面散乱が
起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１
の電界効果移動度を高くすることができる。
ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３は、少なくともインジウムを含むと好ま
しい。なお、ＯＳ層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａ
ｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍ
ｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％より高いとする。また、ＯＳ層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭ
の和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、
Ｍが６６ａｔｏｍｉｃ％未満とする。また、ＯＳ層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき
、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍ
ｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、ＯＳ層５２３は、ＯＳ層５２１
と同種の酸化物を用いても構わない。または、ＯＳ層５２１または／およびＯＳ層５２３
がインジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１または／および
ＯＳ層５２３を酸化ガリウムとすることができる。
ＯＳ層５２１−５２３のうち、ＯＳ層５２２が最もキャリア移動度が高いことが好ましい
。これにより、絶縁層５１１から離間しているＯＳ層５２２にチャネルを形成することが
できる。
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎを含む酸化物は、Ｉｎの含有率を高めることでキ
ャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道
がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くの
ｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸
化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多
い酸化物を用いることで、キャリア移動度を高めることができる。
酸化物半導体膜をスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、
または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる
場合がある。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いる場合、酸化亜鉛は、
酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースとＩｎ−Ｇａ−Ｚ
ｎ酸化物との組成のずれが生じやすい。具体的には、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物
は、Ｚｎの含有量がソースよりも少なくなる。したがって、あらかじめ組成の変化を考慮
したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外
にも圧力や成膜に用いるガスなどの影響でも変化する。
ＯＳ層５２２がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−
Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、
１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝
４：２：４．１のターゲットを用いて成膜された半導体膜に含まれる金属元素の原子数比
は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
ＯＳ層５２１及びＯＳ層５２３がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の
場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉ
ｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。
酸化物半導体膜をスパッタリング法で成膜する場合、プラズマを発生させるための電源装
置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。スパッ
タリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適
宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高め
ることが好ましい。また、ターゲットは、成膜する酸化物半導体の組成にあわせて、適宜
選択すればよい。
高純度真性または実質的に高純度真性である酸化物半導体を得るためには、チャンバー内
を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして
用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より
好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用
いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層
５２０の機能およびその効果について、図１９Ｂに示すエネルギーバンド構造図を用いて
説明する。図１９Ａは、ＯＳトランジスタ５０１のチャネル領域を拡大した図であり、図
１８Ｂの部分拡大図である。図１９Ｂに、図１９Ａで点線ｚ１−ｚ２で示した部位（ＯＳ
トランジスタ５０１のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳト
ランジスタ５０１を例に説明するが、ＯＳトランジスタ５０２−５０６でも同様である。
図１９Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞ
れ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯
下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
ＯＳ層５２２は、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の大きい酸化物層で
ある。例えば、ＯＳ層５２２として、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力
の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに
好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は
、真空準位と伝導帯下端のエネルギーとの差である。
ＯＳトランジスタ５０１のゲート（導電層５３０）に電圧を印加すると、ＯＳ層５２１、
ＯＳ層５２２、ＯＳ層５２３のうち、電子親和力が大きいＯＳ層５２２にチャネルが形成
される。
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。その
ため、ＯＳ層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［
Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好まし
くは９０％以上とする。
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、ＯＳ層５２１とＯＳ層５２２との間にはＯＳ層５２１とＯＳ層５２２の混合領域が
存在する場合がある。また、ＯＳ層５２３とＯＳ層５２２との間にはＯＳ層５２３とＯＳ
層５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、
ＯＳ層５２１−５２３の積層体（ＯＳ層５２０）は、それぞれの界面近傍においてエネル
ギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このようなエネルギーバンド構造を有するＯＳ層５２０において、電子はＯＳ層５２２を
主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面に、また
は、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位
により、ＯＳ層５２０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジ
スタ５０１のオン電流を高くすることができる。
また、図１９Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面近傍、およびＯＳ層５
２３と絶縁層５１３の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅ
ｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、
ＯＳ層５２２とトラップ準位Ｅｔ５０２とを遠ざけることができる。ＯＳトランジスタ５
０１は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、Ｏ
Ｓ層５２２の下面がＯＳ層５２１と接して形成されている（図１８Ｃ参照）。このように
、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、トラップ準位Ｅ
ｔ５０２の影響をさらに低減することができる。
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、Ｏ
Ｓ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ
準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジス
タの閾値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ５２１、およびＥｃ５２３
と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ
以上とすると、ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ
５０１の電気特性を良好なものとすることができるため、好ましい。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル領域の物理的な凹凸が大きい場合にも阻害され
る。または、チャネル領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、ＯＳ層５２２の上面ま
たは下面（被形成面、ここではＯＳ層５２１）の、１μｍ×１μｍの範囲における二乗平
均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは
０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とす
ればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ
未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０
．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖと
もいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より
好ましくは７ｎｍ未満とすればよい。
例えば、ＯＳ層５２２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに
水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水
素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トラ
ンジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよ
りも酸素が入る方が安定する。したがって、ＯＳ層５２２中の酸素欠損を低減することで
、トランジスタのオン電流を高くすることができる場合がある。例えば、ＯＳ層５２２の
ある深さにおいて、または、ＯＳ層５２２のある領域において、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定
される水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
ＯＳ層５２２の酸素欠損を低減するために、例えば、絶縁層５１２に含まれる過剰酸素を
、ＯＳ層５２１を介してＯＳ層５２２まで移動させる方法などがある。この場合、ＯＳ層
５２１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、ＯＳ層５２２の全体に
チャネルが形成されるようにすることができる。ＯＳ層５２２の厚さは１０ｎｍ以上１０
０ｎｍ以下、または１０ｎｍ以上３０ｎｍ以下とすればよい。
また、トランジスタのオン電流を高くするためには、ＯＳ層５２３を薄くすればよい。例
えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有す
るＯＳ層５２３とすればよい。一方、ＯＳ層５２３は、ＯＳ層５２２へ、隣接する絶縁体
を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能
を有する。そのため、ＯＳ層５２３は、ある程度の厚さを有することが好ましい。例えば
、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を
有するＯＳ層５２３とすればよい。また、ＯＳ層５２３は、絶縁層５１２などから放出さ
れる酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、ＯＳ層５２１は厚く、ＯＳ層５２３は薄いことが好ま
しい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上
、より好ましくは６０ｎｍ以上の厚さの領域を有するＯＳ層５２１とすればよい。ＯＳ層
５２１を厚くすることで、隣接する絶縁体とＯＳ層５２１との界面からチャネルの形成さ
れるＯＳ層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下す
る場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好まし
くは８０ｎｍ以下の厚さの領域を有するＯＳ層５２１とすればよい。
酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸
化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすること
が有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１
７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好
ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面に
おいて不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
図１８は、ＯＳ層５２０が３層構造の例であるが、これに限定されない。例えば、ＯＳ層
５２０をＯＳ層５２１またはＯＳ層５２３のない２層構造とすることができる。または、
ＯＳ層５２１の上もしくは下、またはＯＳ層５２３上もしくは下に、ＯＳ層５２１、ＯＳ
層５２２およびＯＳ層５２３として例示した酸化物半導体層のいずれか一を有する４層構
造とすることもできる。または、ＯＳ層５２０の任意の層の間、ＯＳ層５２０の上、ＯＳ
層５２０の下のいずれか二箇所以上に、ＯＳ層５２１―５２３として例示した酸化物半導
体層を一または複数を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
＜＜ＯＳトランジスタの構成例２＞＞
図２０Ａに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。Ｏ
Ｓトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造で
ある。ＯＳトランジスタ５０２は、導電層５４１および導電層５４２の形状、および絶縁
層５１１上に導電層５３１が設けられていることが、ＯＳトランジスタ５０１と異なる。
導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給し
てもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異な
る信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極ま
たはドレイン電極として機能する。
ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５
２２との積層を形成するために使用されるハードマスクから作製されている。そのため、
導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接する領
域を有していない。例えば、次のような工程を経て、ＯＳ層５２１、５２２、導電層５４
１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導
体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜
をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半
導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層を形成する。次に、ハード
マスクをエッチングして、導電層５４１および導電層５４２を形成する。
導電層５３１は、ＯＳトランジスタ５０２のバックゲート電極として機能させることがで
きる。図２０に示すＯＳトランジスタ５０１や後述するＯＳトランジスタ５０３−５０６
（図１８−図２１）にも、導電層５３１を設けることができる。
＜＜ＯＳトランジスタの構成例３、４＞＞
図２０Ｂに示すＯＳトランジスタ５０３はＯＳトランジスタ５０１の変形例であり、図２
０Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳト
ランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、
ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３およ
び絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
＜＜ＯＳトランジスタの構成例５、６＞＞
図２１Ａに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図
２１Ｂに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳ
トランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層
５４１との間に層５５１を有し、ＯＳ層５２３と導電層５４２との間に層５５２を有する
。
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化
物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層
で、または、導電層５４１、５４２よりも抵抗が高い導電体層で、形成することができる
。例えば、層５５１、層５５２としては、インジウム、スズおよび酸素を含む層、インジ
ウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜
鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およ
びフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズお
よびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこ
れらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を
含んでも構わない。
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、
５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有しても構わない。このような性質を有することで、迷光によるトランジ
スタの電気特性の変動を抑制できる場合がある。
また、層５５１、５５２は、ＯＳ層５２２との間にショットキー障壁を形成しない層を用
いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上さ
せることができる。
層５５１、５５２は、導電層５４１、５４２よりも高抵抗であることが好ましい。また、
層５５１、５５２は、ＯＳトランジスタ５０５、５０６のチャネル抵抗よりも低抵抗であ
ることが好ましい。例えば、層５５１、５５２の抵抗率は、０．１Ωｃｍ以上１００Ωｃ
ｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下であると
よい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインと
の境界部における電界集中を緩和することができる。これにより、トランジスタの電気特
性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスル
ー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても飽
和特性を良好にすることができる。なお、動作中にＯＳトランジスタ５０５、５０６のソ
ースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２の一方の
み（例えば、ドレイン側）を設けるほうが好ましい場合がある。
＜＜チップのデバイス構造例１＞＞
図２２に、ＯＳトランジスタとＳｉトランジスタとで構成されているチップのデバイス構
造の一例を示す。図２２は、ＰＵ２００（図１３）の積層構造を説明するための図であり
、図１４の積層構造をより具体的に記載した図面である。なお、図２２はＰＵ２００のチ
ップを特定の切断線で切ったものではない。
チップは単結晶シリコンウエハ２７０に形成されている。ＦＥＴ層２６０には、回路ＲＣ
５０を除く回路を構成するＳｉトランジスタ、容量素子等の半導体素子が設けられている
。図２２には、代表的に、ｐ型Ｓｉトランジスタ２７１、ｎ型Ｓｉトランジスタ２７２を
示す。ＦＥＴ層２６０に配線層Ｗ１−Ｗ４が積層されている。配線層Ｗ４にＦＥＴ層２６
１が積層されている。
ＦＥＴ層２６１はＯＳトランジスタが形成される層であり、トランジスタＭ１−Ｍ３が形
成されている。トランジスタＭ３を代表的に示している。トランジスタＭ１、Ｍ２も同様
のデバイス構造を有する。ここでは、トランジスタＭ１−Ｍ３の構造は、ＯＳトランジス
タ５０４（図２０Ｃ）と同様である。トランジスタＭ３にバックゲートを設けるために、
配線層Ｗ４に導電層２８０が形成されている。
ＦＥＴ層２６１に配線層Ｗ５、Ｗ６が積層され、配線層Ｗ６に容量素子Ｃ１１が積層され
、容量素子Ｃ１１に配線層Ｗ７、Ｗ８積層されている。容量素子Ｃ１１は、導電層２８１
、２８２、絶縁層２８４を有する。ここでは、導電層２８１が形成される層を配線層とし
て利用している。容量素子Ｃ１１をＦＥＴ層２６１に積層して設けることで、容量素子Ｃ
１１の容量を大きくすることが容易である。また、容量素子Ｃ１１の容量の大きさによる
が、容量素子Ｃ１１をＦＥＴ層２６１に設けることも可能である。この場合、トランジス
タＭ３のソース電極およびドレイン電極と同じ層の導電層と、同ゲート電極と同じ層の導
電層とで、２つの電極を形成すればよい。ＦＥＴ層２６１に容量素子Ｃ１１を設けること
で、工程数が削減できるため、製造コストの削減につながる。
＜＜チップのデバイス構造例２＞＞
ＦＥＴ層２６１にＯＳトランジスタが形成される他のＦＥＴ層を積層することが可能であ
る。図２３は、そのような３次元のデバイス構造を有するチップの例を示す。
図２３のチップでは、容量素子Ｃ１１はＦＥＴ層２６１に形成されている。ＦＥＴ層２６
１に配線層Ｗ６、Ｗ７が積層されている。配線層Ｗ７にＦＥＴ層２６２が積層されている
。ＦＥＴ層２６２はＯＳトランジスタが作製されている層である。ここでは、トランジス
タＭ８０を示している。トランジスタＭ８０にバックゲートを設けるために、配線層Ｗ７
に導電層２８３が形成されている。
ＦＥＴ層２６２に配線層Ｗ８、Ｗ９が積層されている。配線層Ｗ９に容量層２６３が積層
されている。容量層２６３に配線層Ｗ１０、Ｗ１１が積層されている。容量層２６３には
、複数の容量素子Ｃ８０が形成されている。例えば、トランジスタＭ８０と容量素子Ｃ１
１とで１トランジスタ型１容量型のメモリセルを構成することができる。よって、ＦＥＴ
層２６１上に、メモリセルアレイを積層することができる。
また、ＦＥＴ層２６１のＯＳトランジスタとＦＥＴ層２６２のＯＳトランジスタとで電気
特性を異ならせることができる。例えば、ＯＳトランジスタの２層目の酸化物半導体層を
異ならせればよい。２層目の酸化物半導体層がスパッタリング法で成膜されたＩｎ−Ｇａ
−Ｚｎ酸化物である場合、原子数比Ｉｎ：Ｇａ：Ｚｎが異なるターゲットを用いればよい
。例えば、トランジスタＭ３には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを使用し
、トランジスタＭ８０には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを使用する
。トランジスタＭ８０の酸化物半導体層はＩｎの含有量が多くなるため、トランジスタＭ
８０の移動度を高くすることができる。他方、トランジスタＭ３の酸化物半導体層はＩｎ
の含有量が減るため、トランジスタＭ３の移動度はトランジスタＭ８０よりも低くなるが
、トランジスタＭ３のオフ電流はトランジスタＭ８０よりも低くなる。
図２２、図２３のチップに使用されている絶縁体には、酸化アルミニウム、窒化酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上
の材料を含む絶縁体を用いることができる。また、絶縁体には、ポリイミド樹脂、ポリア
ミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用
いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量
が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
絶縁層２９１−２９５は、水素、水等に対するブロッキング効果を有する絶縁物で形成さ
れている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体中にキャリ
アを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることに
より、トランジスタＭ３の信頼性を向上することができる。水素、水等に対するブロッキ
ング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化
ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウ
ム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
＜＜酸化物半導体の構造＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。別の観点では、酸化物半導
体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸
化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結
晶酸化物半導体などがある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書
において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の
結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは結晶粒界に起因
する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍の
ピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピ
ークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示して
いる。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では
、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法に
よる構造解析を行うと、２θが５６°近傍にピークが現れる。このピークはＩｎＧａＺｎ
Ｏ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に
固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャ
ン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化
物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等
価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析
から、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは
、酸素欠損の少ない酸化物半導体ということもできる。酸化物半導体に含まれる不純物は
、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導
体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリ
ア発生源となる場合がある。
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素な
どがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結
合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭
素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。
欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすること
ができる。そのような酸化物半導体を高純度真性または実質的に高純度真性な酸化物半導
体と呼ぶ。ＣＡＡＣ−ＯＳは不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性
または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを
用いたトランジスタはしきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう
。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は
キャリアトラップが少ない。よってＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の
変動が小さく、信頼性の高いトランジスタとなる。ＣＡＡＣ−ＯＳは欠陥準位密度が低い
ため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない
。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電
気特性の変動が小さい。
酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く
、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準
位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある
。
＜微結晶酸化物半導体＞
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域とを有する。微結晶酸化物半導体に含ま
れる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであ
ることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶で
あるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能Ｔ
ＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−
ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳ
の結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。非晶質酸化
物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物
半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法によ
る解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電
子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノ
ビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、長距離秩序性を有さないが、ある原子から最近接
原子または第２近接原子までの範囲において秩序性を有していてもよい構造を非晶質構造
と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を
有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長
距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、
結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半
導体または完全な非晶質酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域とを有する。鬆を有するため、ａ−ｌｉｋｅ
ＯＳは不安定な構造である。また、鬆を有するため、ａ−ｌｉｋｅ ＯＳはｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳ
の密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ
−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上
１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自
体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。可能な限り少ない種類の単結晶を組
み合わせて、密度を見積もることが好ましい。
酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトラ
ンジスタの半導体領域は、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導
体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
１０：回路、１１：スキャンフリップフロップ（ＳＦＦ）、１５：回路、２０：選択回路
、２１：選択回路（ＳＥＬ）、３０：回路、３１：フリップフロップ（ＦＦ）、３１ａ：
回路、３２Ｍ：ラッチ、３２Ｓ：ラッチ、４２：インバータ、４３：インバータ、４４：
インバータ、４５：バッファ（ＢＵＦ）、５０：ＳＦＦ、
１００：論理回路、１０１：論理回路、１０２：論理回路、１０３：論理回路、１１０：
ＳＦＦ、１１２：ＳＦＦ、１１３：ＳＦＦ、１１４：ＳＦＦ、１１５：ＳＦＦ、１１６：
ＳＦＦ、
２００：ＰＵ、２０１：プロセッサコア、２０２：電源管理装置（ＰＭＵ）、２０３：パ
ワースイッチ（ＰＳＷ）、２０４：クロック制御回路、２０５：回路、２１０：電源回路
、２２０：端子、２２１：端子、２２２：端子、２３１：制御装置、２３２：プログラム
カウンタ、２３３：パイプラインレジスタ、２３４：パイプラインレジスタ、２３５：レ
ジスタファイル、２３６：算術論理演算装置（ＡＬＵ）、２３７：データバス、２４０：
論理回路、２５０：ＳＦＦ、
２６０：ＦＥＴ層、２６１：ＦＥＴ層、２６２：ＦＥＴ層、２６３：容量層、２７０：単
結晶シリコンウエハ、２７１：ｐ型Ｓｉトランジスタ、２７２：ｎ型Ｓｉトランジスタ、
２８０：導電層、２８１：導電層、２８２：導電層、２８３：導電層、２８４：絶縁層、
２９１：絶縁層、２９２：絶縁層、２９３：絶縁層、２９４：絶縁層、２９５：絶縁層、
５０１：ＯＳトランジスタ、５０２：ＯＳトランジスタ、５０３：ＯＳトランジスタ、５
０４：ＯＳトランジスタ、５０５：ＯＳトランジスタ、５０６：ＯＳトランジスタ、５１
０：基板、５１１：絶縁層、５１２：絶縁層、５１３：絶縁層、５１４：絶縁層、５１５
：絶縁層、５２０：ＯＳ層、５２１：ＯＳ層、５２２：ＯＳ層、５２３：ＯＳ層、５３０
：導電層、５３１：導電層、５４１：導電層、５４２：導電層、５５１：層、５５２：層
、
９００：携帯型ゲーム機、９０１：筐体、９０２：筐体、９０３：表示部、９０４：表示
部、９０５：マイクロホン、９０６：スピーカ、９０７：操作キー、９０８：スタイラス
、９１０：携帯情報端末、９１１：筐体、９１２：筐体、９１３：表示部、９１４：表示
部、９１５：接続部、９１６：操作キー、９２０：ノート型ＰＣ、９２１：筐体、９２２
：表示部、９２３：キーボード、９２４：ポインティングデバイス、９３０：電気冷凍冷
蔵庫、９３１：筐体、９３２：冷蔵室用扉、９３３：冷凍室用扉、９４０：ビデオカメラ
、９４１：筐体、９４２：筐体、９４３：表示部、９４４：操作キー、９４５：レンズ、
９４６：接続部、９５０：自動車、９５１：車体、９５２：車輪、９５３：ダッシュボー
ド、９５４：ライト、
７０００：電子部品、７００１：リード、７００２：プリント基板、７００３：回路部、
７００４：回路基板、
ＢＫ：端子、Ｃ１：容量素子、Ｃ１１：容量素子、Ｃ１２：容量素子、Ｃ８０：容量素子
、ＣＫ：端子、ＣＫ１：端子、ＣＫＢ１：端子、Ｄ：端子、Ｄ０：端子、Ｄ１：端子、Ｄ
２：端子、Ｄ３：端子、Ｄｎ：端子、ＥＮ：端子、ＦＮ：ノード、ＦＮ１１：ノード、Ｍ
１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ８０：トランジスタ、
ＯＢＧ：端子、ＰＬ：端子、Ｑ：端子、ＱＢ：端子、ＲＣ１：回路、ＲＣ２：回路、ＲＣ
３：回路、ＲＣ４：回路、ＲＣ１１：回路、ＲＣ１２：回路、ＲＣ１３：回路、ＲＣ１４
：回路、ＲＣ１５：回路、ＲＣ１６：回路、ＲＣ５０：回路、ＲＥ：端子、ＲＴ：端子、
ＳＤ：端子、ＳＤ＿ＩＮ：端子、ＳＥ：端子、ＳＷ１：スイッチ、ＳＷ２：スイッチ、Ｓ
Ｗ３：スイッチ、Ｔ０：端子、Ｔ１：端子、Ｔ２：端子、ＶＨ：端子、ＶＬ：端子、Ｗ１
：配線層、Ｗ２：配線層、Ｗ３：配線層、Ｗ４：配線層、Ｗ５：配線層、Ｗ６：配線層、
Ｗ７：配線層、Ｗ８：配線層、Ｗ９：配線層、Ｗ１０：配線層、Ｗ１１：配線層

Claims (5)

  1. フリップフロップを含む第１の回路と、第１乃至第３のスイッチと、容量素子と、を有し、
    前記第１のスイッチの第１の端子には、データが入力され、
    前記第１のスイッチの第２の端子は、前記第１の回路の入力端子と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記第１の回路の出力端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記容量素子と電気的に接続され、
    前記第３のスイッチの第１の端子は、前記第２のスイッチの第２の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第１のスイッチの第２の端子と電気的に接続されることを特徴とする半導体装置。
  2. 選択回路と、フリップフロップと、第１乃至第３のスイッチと、容量素子と、を有し、
    前記選択回路の出力端子は、前記フリップフロップの入力端子と電気的に接続され、
    前記第１のスイッチの第１の端子には、データが入力され、
    前記第１のスイッチの第２の端子は、前記選択回路の入力端子と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記フリップフロップの出力端子と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記容量素子と電気的に接続され、
    前記第３のスイッチの第１の端子は、前記第２のスイッチの第２の端子と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第１のスイッチの第２の端子と電気的に接続されることを特徴とする半導体装置。
  3. フリップフロップを含む第１の回路と、第１乃至第３のスイッチと、容量素子と、を有し、
    前記第１のスイッチは、データを前記第１の回路の入力端子に供給する機能を有し、
    前記第２のスイッチは、前記第１の回路の出力端子から出力されるデータを前記容量素子に供給する機能を有し、
    前記第３のスイッチは、前記容量素子に保持されているデータを前記第１の回路の入力端子に供給する機能を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１乃至第３のスイッチは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１のスイッチと前記第２のスイッチとは、同じ信号に基づいて制御されることを特徴とする半導体装置。
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