TWI782310B - 邏輯電路、處理裝置、電子構件以及電子裝置 - Google Patents

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Abstract

藉由在邏輯電路中設置保持電路，進行電源閘控。保持電路包括第一端子、節點、電容器以及第一電晶體至第三電晶體。第一電晶體控制第一端子與邏輯電路的輸入端子之間的導通狀態。第二電晶體控制邏輯電路的輸出端子與節點之間的導通狀態。第三電晶體控制節點與邏輯電路的輸入端子之間的導通狀態。第一電晶體的閘極與第二電晶體的閘極電連接。在資料保持期間中，節點處於電浮動狀態。節點的電壓被電容器保持。

Description

邏輯電路、處理裝置、電子構件以及電子裝置
在本說明書、圖式以及申請專利範圍（以下，稱為本說明書等）中公開的本發明的一個實施方式係關於一種半導體裝置（例如，順序電路、保持電路、記憶體電路、邏輯電路等）、其驅動方法以及其製造方法等。本發明的一個實施方式不侷限於所例示的技術領域。例如，本發明的一個實施方式係關於一種記憶體裝置、處理裝置、成像裝置、顯示裝置、發光裝置、蓄電裝置、它們的驅動方法或製造方法。
為了減少半導體裝置的功耗，藉由利用電源閘控（power gating）或時脈閘控（clock gating）來停止不需要工作的電路。正反器（FF）是在很多情況下包括在半導體裝置中的順序電路（保持狀態的記憶體電路）之一。因此，藉由減少FF的功耗，可以減少組裝有FF的半導體裝置的功耗。在一般的FF中，若遮斷電源則所保持的狀態（資料）會被消失。
提出了一種保持電路，其中藉由利用由氧化物半導體形成半導體區域的電晶體（以下，有時稱為OS電晶體）的關態電流極小的特性，在停止電源時也能夠保持資料。例如，專利文獻1至3記載有藉由將應用OS電晶體的保持電路組裝在FF中，能夠進行FF的電源閘控。例如，非專利文獻1記載有藉由設置包括用於FF及SRAM的OS電晶體的保持電路，進行處理器的電源閘控。
[專利文獻1] 日本專利申請公開第2012-257192號公報 [專利文獻2] 日本專利申請公開第2013-9297號公報 [專利文獻3] 日本專利申請公開第2013-175708號公報
[非專利文獻1] H.Tamura et al.,“Embedded SRAM and Cortex-M0 Core with Backup Circuits Using a 60-nm Crystalline Oxide Semiconductor for Power Gating,”IEEE COOL Chips XVII,Apr.2014.
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置或者新穎的半導體裝置的驅動方法。另外，作為本發明的一個實施方式的目的之一，可以舉出：進行電源閘控；沒有供應電源地保持資料；減少功耗；小型化；容易進行設計；等。
多個目的的記載不妨礙彼此的目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述列舉的目的以外的目的是從本說明書等的記載自然得知的，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種邏輯電路，包括：第一電路；以及第二電路，其中，第一電路包括第一輸入端子至第n輸入端子及第一輸出端子（n為2以上的整數），第二電路包括第n+1輸入端子、第一節點、第一電容器及第一電晶體至第三電晶體，第一電路具有選擇第一輸入端子至第n輸入端子中的任一個並從第一輸出端子輸出與被選擇的輸入端子的邏輯相同的邏輯的資料的功能，電容器與第一節點電連接，第一電晶體具有控制第n+1輸入端子與第一輸入端子之間的導通狀態的功能，第二電晶體具有控制第一輸出端子與第一節點之間的導通狀態的功能，第三電晶體具有控制第一節點與第一輸入端子之間的導通狀態的功能，第一電晶體的閘極與第二電晶體的閘極電連接，並且，第二電晶體及第三電晶體包括使用氧化物半導體層形成的半導體區域。
在上述方式中，第一電容器及第一電晶體至第三電晶體也可以層疊在形成有第一電路的區域上。在上述方式中，第一電晶體也可以包括使用氧化物半導體層形成的半導體區域，在此情況下第一電晶體至第三電晶體的氧化物半導體層較佳為包含c軸配向的結晶。
此外，也可以在根據上述方式的邏輯電路中，第一電路包括選擇電路及第一邏輯電路，第一邏輯電路包括第n+2輸入端子及第一輸出端子，第一邏輯電路具有從第一輸出端子輸出與第n+2輸入端子相同的邏輯的資料的功能，選擇電路包括第二輸出端子，選擇電路具有使第一輸入端子至第n輸入端子中的任一個與第二輸出端子電連接的功能，並且，第二輸出端子與第n+2輸入端子電連接。
根據本發明的一個實施方式，可以提供一種新穎的半導體裝置或者新穎的半導體裝置的工作方法。另外，根據本發明的一個實施方式，可以實現：進行電源閘控；沒有供應電源地保持資料；減少功耗；小型化；容易進行設計。
多個效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件（電晶體、二極體等）的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也記載於圖式或文中。X和Y都是物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等）。
電晶體包括閘極、源極以及汲極這三個端子。閘極是用作控制電晶體的導通狀態的控制節點的節點。在用作源極或汲極的兩個輸入輸出節點中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多指某個電位與參考電位（例如，接地電位（GND）或源極電位）之間的電位差。由此，可以將電壓改稱為電位。電位是相對性的。因此，即使記載為“接地電位”，也並不一定是指0V的。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”調換為“導電膜”。還有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，有時為了避免構成要素的混淆而附有“第一”、“第二”、“第三”等序數詞，此時，該序數詞不是為了在數目方面或者順序方面上進行限定而附加的。
在本說明書等中，例如，有時將時脈信號CLK省略而記載為“信號CLK”、“CLK”等。其他構成要素（例如，信號、電壓、電位、電路、元件、電極或佈線等）也是同樣的。
在圖式中，為便於理解，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於該尺度。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的偏差等。
在本說明書中，為了方便起見，有時使用“上”“下”等表示配置的詞句以參照圖式說明構成要素的位置關係。另外，構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
圖式中記載的方塊圖的各電路方塊的位置關係是為了便於說明而指定的，即便方塊圖示出不同的電路方塊具有不同的功能，有時在實際的電路方塊中也設置為在一個電路方塊中實現不同的功能。此外，各電路方塊的功能是為了便於說明而指定的，即便示出的是一個電路方塊進行處理的情況，有時在實際的電路方塊中也由多個電路方塊進行該處理。
以下示出本發明的實施方式。注意，可以適當地組合本說明書所記載的實施方式。另外，當在一個實施方式中示出多個結構實例（包括工作實例、製造方法實例）時，可以適當地組合結構實例。另外，本發明可以藉由多個不同方式而實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離精神及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於下面的實施方式所記載的內容中。
實施方式1 ＜＜邏輯電路的結構實例＞＞ 圖1A示出邏輯電路的結構實例。圖1A所示的邏輯電路100是能夠保持資料（狀態）的半導體裝置。根據電路結構等也可以稱為順序電路。邏輯電路100是能夠進行時脈閘控及電源閘控的半導體裝置。邏輯電路100包括電路10及電路RC1。電路RC1是具有能夠保持資料的功能的保持電路。電路RC1具有讀取電路10的狀態（資料）並將其保持的功能。另外，電路RC1具有將保持的資料讀出到電路10的功能。
＜電路10＞ 電路10包括端子D1至Dn（n為2以上的整數）、端子Q、端子QB及端子EN。端子D1至Dn是資料輸入端子。端子Q、端子QB是資料輸出端子。端子EN是被輸入控制信號E0的端子。電路10是邏輯電路即可。電路10具有如下功能，亦即根據端子EN的邏輯選擇端子D1至Dn中的任一個並將與輸入到選擇的端子的資料相同的邏輯的資料從端子Q輸出的運算功能，即可。端子QB是輸出反轉端子Q的邏輯的資料的端子。在圖1A的例子中，電路10也可以不包括端子QB。
圖1B示出電路10的結構實例。圖1B所示的電路10包括選擇電路20及電路30。選擇電路20的端子T1與電路30的端子T2電連接。端子T1是選擇電路20的輸出端子，端子T2是電路30的輸入端子。
信號E0是選擇電路20的控制信號。選擇電路20具有根據信號E0選擇端子D1至Dn中的任一個並將其與端子T1電連接的功能。
電路30是邏輯電路即可。電路30具有運算功能，亦即將與輸入到端子T2的資料相同的邏輯的資料從端子Q輸出的功能，即可。例如，電路30可以是根據時脈信號CLK等的控制信號而更新內部狀態的順序電路。例如，電路30可以是閂鎖器、正反器、移位暫存器、計數電路、分頻電路等。
＜電路RC1＞ 電路RC1包括節點FN、端子D0、端子T0、開關SW1、開關SW2、開關SW3及電容器C1。端子D0、端子T0是輸入端子。
節點FN是可以處於電浮動狀態的節點，被用作電路RC1的資料（狀態）保持部。電容器C1的一個端子與節點FN電連接，另一個端子與端子T0電連接。電容器C1可以被用作保持節點FN的電壓的儲存電容器。可以向端子T0輸入信號或固定電壓。例如，向端子T0輸入電路10的低電源電壓，即可。
開關SW1控制端子D0與端子D1之間的導通狀態，開關SW2控制端子Q與節點FN之間的導通狀態。根據信號E2控制開關SW1、SW2的開啟/關閉。開關SW3控制節點FN與端子D1之間的導通狀態。根據信號E3控制開關SW3的開啟/關閉。
（常規工作） 在電路10對被輸入的資料進行處理的情況下，使開關SW3關閉。根據需要使開關SW1開啟，即可。在電路10進行處理的資料不包括端子D1的資料的情況下，使開關SW1關閉，即可。在電路10進行處理的資料包括端子D1的資料的情況下，使開關SW1開啟，即可。開關SW2的狀態可以處於開啟或關閉，在圖1A的例子中，根據信號E2而開關SW2也與開關SW1聯動地開啟。藉由使開關SW1與開關SW2的控制信號不同，也可以使開關SW2關閉。藉由使開關SW1與開關SW2的控制信號相同，可以減少佈線數及元件數，由此可以減少功耗。
（備份工作） 為了對電路10的狀態進行備份，根據需要停止向電路10輸入CLK等信號以不使端子Q的邏輯（狀態）改變。接著，使開關SW2開啟且使開關SW3關閉。由於節點FN與端子Q電連接，所以節點FN的邏輯與端子Q相同。如果端子Q的邏輯為“1”，則節點FN也為“1”，如果端子Q的邏輯為“0”，則節點FN也為“0”。藉由使開關SW2、SW3關閉並使節點FN處於電浮動狀態，結束備份，電路RC1處於資料保持狀態。
藉由結束備份，可以停止向電路10供應電源。也就是說，藉由設置電路RC1，能夠進行電路10的時脈閘控及電源閘控。
（恢復工作） 為了恢復電路10的狀態，向電路10供應電源，並且根據信號E0而使電路10處於能夠從端子Q輸出端子D1的資料的狀態。因為端子D1與節點FN電連接，所以端子D1的邏輯位準與節點FN相同。因此，電路10可以從端子Q輸出與保持在節點FN中的資料相同的邏輯的資料。也就是說，恢復了邏輯電路100的狀態。
使開關SW3關閉。藉由根據需要再次開始信號CLK的供應，邏輯電路100處於能夠進行常規工作的狀態。在再次開始信號CLK的供應之前需要使端子Q的邏輯與資料保持期間的節點FN的邏輯相同的情況下，在使開關SW3關閉之前，供應信號CLK等控制信號，使電路10進行常規工作，將端子D1的資料寫入到端子Q，即可。
電路RC1可以具備在對電路10進行電源閘控時能夠保持資料的保持特性。為了在電路RC1中長時間保持資料，較佳為儘可能抑制電浮動狀態下的節點FN的電位的變動（尤其是，電位的下降）。作為解決方法之一，可以舉出使用非導通狀態下的汲極電流（關態電流）非常小的電晶體構成開關SW2、SW3的方法。
為了減少電晶體的關態電流，例如使用能隙大的半導體形成半導體區域即可。半導體的能隙較佳為2.5eV以上、2.7eV以上或3eV以上。作為上述半導體可以舉出氧化物半導體。例如，開關SW2、SW3可以為包括使用氧化物半導體形成的半導體區域的電晶體（OS電晶體）。在源極-汲極間電壓為10V，室溫（25℃左右）的狀態下，以通道寬度標準化的OS電晶體的洩漏電流可以為10×10− 21 A/μm（10zA/μm）以下。應用於開關SW2、SW3的OS電晶體的洩漏電流在室溫(25℃左右)下較佳為1×10− 18 A以下、1×10− 21 A以下或1×10− 24 A以下。或者，洩漏電流在85℃下較佳為1×10− 15 A以下、1×10− 18 A以下或1×10− 21 A以下。
氧化物半導體是能隙大，電子不容易被激發，電洞的有效質量大的半導體。因此，OS電晶體與使用矽等的一般的電晶體相比有時不容易發生突崩潰（avalanche breakdown）等。藉由抑制起因於突崩潰的熱載子劣化等，OS電晶體具有高汲極耐壓，由此能夠以高汲極電壓驅動。因此，藉由將OS電晶體應用於電路RC1，可以提高信號的電位位準及輸入時序等驅動條件的工作裕度（margin）。例如，也可以進行在資料保持狀態下節點FN的電壓變高的驅動。
OS電晶體的氧化物半導體較佳為至少含有選自In、Ga、Sn及Zn中的一種以上的元素的氧化物。作為該氧化物，有In-Sn-Ga-Zn氧化物、In-Ga-Zn氧化物、In-Sn-Zn氧化物、In-Al-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In氧化物、Sn氧化物、Zn氧化物等。另外，也可以使用使上述氧化物含有氧化物的構成元素以外的元素或化合物如SiO2 而得到的氧化物半導體。
在OS電晶體中，即使使閘極絕緣層增厚，亦即其等效氧化物厚度為11nm左右，並使通道長度減短，亦即為50nm左右，也可以具有非常良好的關態電流特性及次臨界值特性。由此，因為OS電晶體可以使用比構成邏輯電路的一般的Si電晶體厚的閘極絕緣層，所以經過閘極絕緣層的洩漏電流可以得到降低，並且也可以抑制起因於閘極絕緣層的厚度的不均勻而發生的電特性的不均勻。關於OS電晶體的詳細內容，在實施方式4中進行說明。
對構成開關SW1及電路10的電晶體沒有特別的限制，可以採用適用於標準單元的一般的電晶體，例如可以採用其半導體區域使用第14族元素（Si、Ge、C）形成的電晶體。電路10的電晶體的典型例子是其半導體區域使用矽形成的電晶體（Si電晶體）。另外，為了提高Si電晶體的移動率等，也可以使用對包含Si的半導體區域添加有Ge的彎曲電晶體。
開關SW1既可以與開關SW2及開關SW3同樣使用OS電晶體構成，又可以使用類比開關等的CMOS電路構成。藉由作為開關SW1採用OS電晶體，如下所述，可以使追加電路RC1時的邏輯電路100的附加面積成為0。另外，藉由在開關SW1為類比開關（n型電晶體與p型電晶體並聯連接的開關）的情況下將n型OS電晶體層疊在p型Si電晶體上，可以與只使用Si電晶體構成類比開關的情況相比抑制邏輯電路100的面積增加。此外，也可以將類比開關稱為轉移閘極（transfer gate）。
在邏輯電路100中，不需要因設置電路RC1而發生的電路10的電路結構的改變，例如，在圖1B所示的結構實例的情況下，作為選擇電路20可以應用稱為選擇器或多工器的一般的電路。作為電路30可以應用閂鎖電路或正反器電路等一般的順序電路。由於在電路10上可以層疊電路RC1，所以可以設置電路RC1而不改變電路10的設計及佈局。
如上所述，藉由採用本實施方式的保持電路，可以不改變邏輯電路的電路結構及佈局地使邏輯電路具有備份功能。此外，藉由採用保持電路，可以實質上不使常規工作時的性能下降地使邏輯電路具有備份功能。另外，由於在形成有邏輯電路的區域上層疊保持電路，所以可以使追加保持電路時的附加面積成為0。
＜保持電路的變形例子＞ 圖2A所示的邏輯電路101包括電路RC2代替電路RC1。電路RC2是對電路RC1追加反相器42的電路。反相器42的輸入端子與端子QB電連接，該輸出端子與開關SW2電連接。電路RC2保持反轉端子QB的邏輯的資料。因此，電路RC2可以保持與端子Q相同的邏輯的資料並將保持的資料寫入到端子D1。較佳為在只有反相器42進行備份工作時供應電源。
圖2B所示的邏輯電路102包括電路RC3代替電路RC1。電路RC3是對電路RC1追加反相器43、44的電路。反相器43的輸入端子與開關SW1、SW3電連接，該輸出端子與端子D1電連接。反相器44的輸入端子與端子D0電連接，該輸出端子與開關SW1電連接。開關SW2控制端子QB與節點FN之間的導通狀態。藉由備份工作，電路RC3保持與端子QB相同的邏輯的資料。藉由恢復工作寫入到端子D1的資料是藉由反相器43反轉節點FN的邏輯的資料。也就是說，可以將與端子Q相同的邏輯的資料寫入到端子D1。
圖2A和圖2B所示的電路10也可以不包括端子Q。
＜邏輯電路的變形例子＞ 圖3所示的邏輯電路103是邏輯電路101的變形例子。電路10改變為一個輸入的電路15。電路15是邏輯電路。電路15具有能夠輸出與端子D1相同的邏輯的資料的運算功能，即可。也可以根據需要向電路15輸入CLK等控制信號。另外，電路15也可以包括端子QB。電路15例如為緩衝器電路，即可。
電路RC4是電路RC1的變形例子。開關SW1至SW3被彼此不同的信號E1至E3控制。由此，可以在邏輯電路103的常規工作時只有使開關SW1開啟，並可以在備份工作時使SW1關閉。
實施方式2 ＜＜掃描正反器的結構實例＞＞ 說明邏輯電路100的更具體的電路結構實例及驅動方法實例。在此示出邏輯電路100是掃描正反器的例子。圖4所示的掃描正反器（SFF）110包括掃描正反器（SFF）11及電路RC11。SFF11包括選擇電路（SEL）21及正反器（FF）31。電路RC11是具有保持資料的功能的保持電路。SFF110可以被稱為具有備份功能的掃描FF。SFF110可以設置在進行電源閘控的電源域（power domain）。
＜SFF11的結構實例＞ 圖5示出SFF11的電路結構實例。圖5所示的SFF11包括SEL21、FF31及端子VH、VL、D、Q、QB、SD、SE、CK、RT。
端子VH是高電源電壓VDD用電源端子，端子VL是低電源電壓VSS用電源端子。VDD、VSS被供應到SEL21的反相器、FF31的反相器及NAND電路（以下稱為“NAND”）。藉由電源開關向端子VH輸入VDD。
端子D、SD是資料的輸入端子。端子D與邏輯電路（例如，組合電路）的輸出端子電連接，資料DIN被輸入到端子D。向端子SD藉由電路RC11輸入恢復用資料或掃描測試資料SCNIN（參照圖4）。端子Q是資料輸出端子。端子Q與其他SFF110的端子SD_IN及邏輯電路的資料輸入端子電連接。端子QB輸出反轉端子Q的邏輯的資料。端子QB與其他邏輯電路的資料輸入端子電連接。根據需要設置端子QB，即可。
端子SE、CK、RT是控制信號用輸入端子。向端子SE輸入掃描賦能信號SEsig。SE與SEL21電連接。向端子CK輸入時脈信號CLK。端子CK與電路31a電連接。向端子RT輸入重設信號RSTsig。端子RT與FF31的NAND電連接。
（SEL21） SEL21根據端子SE的電壓（邏輯）選擇端子D和端子SD中的任一個並將其與FF31的輸入端子電連接。當進行掃描測試時，將信號SE設定為高位準電壓（“H”），將端子SD與FF31的輸入端子電連接。在使SFF11用作正反器而進行常規工作的情況下，將端子SE設定為低位準電壓（“L”），將端子D與FF31的輸入端子電連接。
（FF31） FF31包括兩個閂鎖器32M、33S及電路31a。閂鎖器32M是主閂鎖器，閂鎖器32S是從閂鎖器，閂鎖器32M與閂鎖器32S串聯電連接。電路31a是時脈信號輸入用電路，包括端子CK1、CKB1。端子CK1是輸出信號CLK的非反轉時脈信號的端子。端子CKB1是輸出信號CLK的反轉時脈信號的端子。端子CK1和CKB1都與FF31的類比開關電連接。
＜保持電路的結構實例1＞ 圖4所示的電路RC11包括端子SD_IN、RE、BK、PL、節點FN11、電晶體M1至M3以及電容器C11。電路RC11是電路RC1的開關SW1至SW3分別由電晶體M1至M3構成的電路。注意，在以下說明中，有時將端子VH稱為VH。其他端子也是同樣的。此外，有時將節點FN11稱為FN11。
SD_IN是掃描測試資料SCNIN的輸入端子。BK、RE是控制信號用輸入端子。向BK輸入控制備份工作的信號（備份信號BKsig）。BK與電晶體M1、M2的閘極電連接。向RE輸入控制恢復工作的信號（恢復信號REsig）。RE與電晶體M3的閘極電連接。
電容器C11的兩個端子中的一個與FN11電連接，另一個與PL電連接。向PL輸入VSS。電晶體M1至M3為n型，在此為OS電晶體。電晶體M1是用來使SD_IN與SD之間電連接的路徑電晶體。電晶體M2是用來使Q與FN11之間電連接的路徑電晶體。電晶體M3是用來使FN11與SD之間電連接的路徑電晶體。
藉由作為電晶體M2、M3使用OS電晶體，即使在FN11保持“1”的資料的狀態下也可以抑制FN11的電壓的下降。因此，可以將電路RC11用作用來備份SFF11的非揮發性記憶體電路。此外，能夠對安裝有SFF110的半導體裝置進行電源閘控，由此可以減少半導體裝置的功耗。
注意，有時在電路RC11的資料保持期間一直向閘極施加使電晶體M2、M3處於完全的關閉狀態的電壓。或者，在電晶體M2、M3中設置有背閘極的情況下，有時向背閘極一直供應使電晶體M2、M3處於常關閉狀態的電壓。在此情況下，雖然在保持期間向電路RC11供應電壓，但是電流幾乎不流過，因此電路RC11幾乎不消耗電力。因為即使在保持期間固定電壓被供應到電路RC11，電路RC11也幾乎不消耗電力，所以可以說電路RC11是非揮發性電路。
＜＜掃描正反器的工作實例＞＞ 圖6和圖7是示出SFF110的工作實例的時序圖。圖6示出組裝有SFF110的半導體裝置從活動模式轉移到休眠模式時的SFF110的工作實例，圖7示出從休眠模式轉移到活動模式時的SFF110的工作實例。圖6和圖7示出端子VH、CK、Q、SE、SD、BK、RE以及節點FN11的電壓（邏輯）的變化。在圖6和圖7中，電壓的最大值為VDD，最小值為VSS。t1至t10表示時刻。
＜活動模式（常規工作模式）＞ 在活動模式中，SFF110進行常規工作。SFF110被用作暫時保持來自邏輯電路的輸出資料的正反器。在此，邏輯電路的輸出資料被輸入到端子D。在常規工作時，由於RE和BK處於“L”，所以電晶體M1至M3關閉。SE處於“L”，端子D藉由SEL21與FF31的輸入端子連接。RT為“H”。向CK輸入信號CLK。在CK處於“H”時，Q的電壓（邏輯）與此聯動地變化。
＜掃描模式＞ 在掃描模式中，多個SFF110串聯電連接而構成掃描器鏈。在電路RC11中，電晶體M1、M2導通，電晶體M3關閉。因為SE處於“H”，SD藉由SEL21與FF31的輸入端子電連接。也就是說，在掃描模式中，SFF11的Q的輸出資料被輸入到下一級的SFF11的SD。
（掃描測試） 為了進行掃描測試，在掃描模式中，向掃描器鏈的第一級的SFF110的SD_IN輸入掃描測試資料SCNIN。藉由輸入CLK進行掃描器鏈的漂移工作，向掃描器鏈的SFF110寫入掃描測試資料SCNIN。接著，使SFF110進行常規工作，將邏輯電路的輸出資料保持在SFF110中。再次設定為掃描模式來進行掃描器鏈的漂移工作。根據從最終級的SFF110的Q輸出的資料，可以判定邏輯電路及SFF110有沒有故障。
（備份序列） 藉由從活動模式轉移到休眠模式，進行備份序列。在備份序列中，進行時脈閘控（時脈停止），資料的備份以及電源閘控（電源關閉）。藉由停止時脈的供應來設定為休眠模式。
在圖6的例子中，在t1，開始SFF11的時脈閘控及電路RC11的備份工作。明確而言，在t1，將CK設定為“L”，將BK設定為“H”。在BK處於“H”的期間為備份工作期間。藉由將BK設定為“H”，FN11藉由電晶體M2與Q電連接。因此，如果Q為“0”，則FN11保持“L”，Q為“1”，則FN11的電壓上升到“H”。也就是說，在BK處於“H”的期間可以使FN11的邏輯與Q相同。決定BK為“H”的期間以便使FN11的電壓上升到“1”的邏輯位準，即可。藉由在t2將BK設定為“L”並使電晶體M1、M2關閉，FN11處於電浮動狀態，電路RC11處於資料保持狀態。
在t3，使電源關閉，將RT設定為“L”。VH的電壓從VDD逐漸地下降到VSS。也可以在t2停止電源。此外，根據需要遮斷電源，即可。根據組裝有SFF110的半導體裝置的電源域的結構或處於休眠模式的時間等，有時在從休眠模式恢復到活動模式時需要的功率大於因電源的遮斷而能夠減少的功率。在此情況下，因為不能得到電源閘控的效果，所以較佳為在休眠模式中不遮斷電源而只停止時脈的供應。
（恢復序列） 在從休眠模式轉移到活動模式的恢復序列中，進行電源的開啟、資料的恢復及時脈的供應。藉由開始時脈的供應來設定為活動模式。
在t4，使電源開啟。VH的電壓從VSS逐漸地上升到VDD。在VH成為VDD之後開始恢復工作。在t5，將SE、RE設定為“H”。另外，將RT設定為“H”。在RE處於“H”的狀態下進行恢復工作。電晶體M3導通，FN11與SD連接。如果FN11處於“L”，則SD保持“L”。如果FN11處於“H”，則SD的電壓上升到“H”。在t6，將SE設定為“H”。SD藉由SE及SEL21與FF31的輸入端子電連接。也就是說，藉由將RE設定為“H”，保持在FN11中的資料被寫入到SD。
此外，在t5，也可以將RE與SE一起設定為“H”。如圖7所示，在FN11處於“H”的情況下，較佳為在SD的電壓上升到“1”的邏輯位準之後將SE設定為“H”。藉由採用上述驅動方法，可以防止在SFF11中流過貫通電流。
由於藉由電容分配而將FN11的資料寫入到SD，所以當在FN11處於“H”的狀態下將FN11與SD連接時，因SD的寄生電容而FN11的電壓下降。由此，有時使C11的電容需要充分大於SD的寄生電容。考慮到SD的資料被輸入的邏輯電路的特性等而決定C11的電容，即可。例如，在該邏輯電路的臨界電壓為VDD/2的情況下，C11的電容需要為SD的寄生電容以上。
在使SD的邏輯與FN11相同之後，在固定期間（t7至t8）將CK設定為“H”。在圖7的例子中，向CK輸入一個時脈的CLK。藉由在t7將CK設定為“H”，閂鎖器32M的資料被寫入到閂鎖器32S中。在t7，如果SD為“0”，則Q為“0”，如果SD為“1”，則Q為“1”。也就是說，FN11的資料被寫入到Q中，SFF110恢復到停止CLK的供應（成為休眠模式）之前的狀態。在t9，將SE、RE設定為“L”，結束恢復工作。D藉由SEL21與FF31的輸入端子電連接。在電路RC11中，電晶體M3關閉，節點FN11成為浮動狀態。
在將SE、RE設定為“L”之後，在經過固定期間（例如，一個時脈期間）的t10，再次開始CLK的輸入，使SFF110處於活動模式。SFF110進行常規工作。
如上所述，SFF110能夠高速地進行資料的備份及恢復，例如在幾時脈（2至5時脈）以內能夠進行備份工作及恢復工作。由於電路RC11的寫入工作是藉由電晶體M1至M3的切換工作進行FN11的充電或放電的工作，讀出工作是藉由電晶體M1至M3的切換工作進行SD的充電或放電的工作，所以這些工作所需的能量與DRAM單元同樣小。由於不需要為了保持資料而向電路RC1供應電源，所以可以減少SFF110的待機功率。與此同樣，由於在常規工作時不需要向電路RC11供應電源，所以實質上在設置電路RC11時不增加SFF110的動態功率。雖然在設置電路RC11時對端子Q附加電晶體M1的寄生電容，但是因為電晶體M1的寄生電容小於連接於端子Q的邏輯電路的寄生電容，所以對SFF110的常規工作沒有影響，實質上電路RC11的設置不使活動模式的SFF110的性能下降。
下面，以掃描FF為例，說明保持電路的其他電路結構實例。
＜保持電路的結構實例2＞ 圖8所示的SFF112包括電路RC12及SFF11。電路RC12是電路RC11（圖4）的變形例子，包括用來進行節點FN11與端子RE之間的電容耦合的電容器C12。在上述電路結構中，藉由將恢復工作時的RE的電壓設定為VDD（“H”），可以使節點FN11的電壓上升。因此，電路RC12可以保持“H”的電壓的期間比電路RC11長。但是，此時，即使在節點FN11保持“L”的電壓的情況下，節點FN11的電壓也上升。因此，此時，以在節點FN11的“L”的電壓寫入到SD時SD的電壓處於“0”的邏輯位準的方式設定電容器C12的電容。由此，電容器C12的電容小於C11。
＜保持電路的結構實例3、4＞ 圖9所示的SFF113包括電路RC13及SFF11。圖10所示的SFF114包括電路RC14及SFF11。
在圖8所示的電路RC12中，根據電容器C12與C11的電容比，有時在向SD寫入節點FN11的“H”的電壓時，SD的電壓超過“1”的邏輯位準。在此情況下，將電路RC13或電路RC14用作保持電路即可。電路RC13是對電路RC12追加緩衝器45（以下稱為BUF45）的電路。BUF45的輸入端子與電晶體M3的汲極（或源極）電連接，BUF45的輸出端子與SD電連接。BUF45的電晶體較佳為能夠承受超過VDD的閘極電壓的高耐壓型電晶體。
圖10所示的電路RC14是電路RC13的變形例子。如圖10所示，電容器C12的連接位置與電路RC13不同。電容器C12的一個端子與電晶體M3的汲極（或源極）電連接，另一個端子與BUF45的輸入端子電連接。根據需要將BUF45設置在電路RC14中即可。
＜保持電路的結構實例5、6＞ 圖11所示的SFF115包括電路RC15及SFF11。圖12所示的SFF116包括電路RC16及SFF11。電路RC15及電路RC16是電路RC11的變形例子，包括設置有背閘極的電晶體M1至M3。
在電路RC15中，電晶體M1至M3的背閘極與端子OBG電連接。可以向OBG輸入信號或固定電位。或者，也可以將電容器連接於OBG。也可以藉由對該電容器進行充電而保持電晶體M1至M3的背閘極的電壓。根據電晶體M1至M3的背閘極的電壓，例如可以調節電晶體M1至M3的臨界電壓。
在電路RC16中，背閘極電連接於電晶體M1至M3的閘極。藉由採用上述裝置結構，可以提高電晶體M1至M3的通態電流特性。
雖然在電路RC15中將背閘極設置在電晶體M1至M3中，但是有的電晶體也可以不包括背閘極。此外，在電晶體M1中設置背閘極的情況下，既可以將背閘極與端子OBG連接，又可以將背閘極與電晶體M1的閘極電連接。電晶體M2、M3也是同樣的。電路RC16也是同樣的。
＜＜處理裝置的結構實例＞＞ 說明包括掃描FF的半導體裝置的例子。圖13所示的半導體裝置包括處理裝置（PU）200及電源電路210。PU200為具有執行指令的功能的電路。PU200包括集成在一個晶片上的多個功能電路。PU200包括處理器核心201、電源管理單元（PMU）202、電源開關（PSW）203以及時脈控制電路204。圖13示出電源電路210與PU200設置在不同晶片上的例子。端子220是電源用端子，電源電壓VDD從電源電路210被輸入到端子220。端子221、222是信號的輸入端子。端子221被輸入主時脈信號MCLK。向端子222輸入信號INT。信號INT為要求中斷處理的中斷信號。信號INT被輸入到處理器核心201及PMU202。
＜處理器核心＞ 處理器核心201為具有處理指令的功能的電路，也可以被稱為運算處理電路或處理器（處理裝置）。處理器核心201包括邏輯電路240及SFF（掃描FF）250等，它們構成各種功能電路。例如，邏輯電路240可以為組合電路。例如，SFF250包括在暫存器中。SFF250包括SFF50及電路RC50。SFF50具有掃描FF的功能即可，可以由在一般的電路程式庫中準備的掃描FF構成。電路RC50是用來對SFF50進行備份的保持電路，可以適用電路RC11至RC14。SFF250的端子Q與邏輯電路240的輸入端子電連接，並且為了構成掃描器鏈而SFF250的端子Q與其他SFF250的端子SD_IN電連接。藉由設置SFF250，能夠進行處理器核心201的時脈閘控及電源閘控，從而可以減少PU200的功耗。
圖14是處理器核心201的結構實例。圖14所示的處理器核心201包括控制裝置231、程式計數器232、管線暫存器233、管線暫存器234、暫存器檔案235、ALU（算術邏輯算術裝置）236及資料匯流排237。處理器核心201與PMU202或快取記憶體等週邊電路之間的資料傳輸經由資料匯流排237進行。
控制裝置231藉由總括控制程式計數器232、管線暫存器233、管線暫存器234、暫存器檔案235、ALU236、資料匯流排237的工作，對包含在被輸入的應用軟體等程式中的指令進行解碼及執行。ALU236具有進行四則運算和邏輯運算等各種運算處理的功能。程式計數器232具有儲存接下來要執行的指令的位址的功能的暫存器。
管線暫存器233是具有暫時儲存指令資料的功能的暫存器。暫存器檔案235具有包括通用暫存器的多個暫存器，可以儲存從主記憶體讀出的資料或者由ALU236的運算處理結果得出的資料等。管線暫存器234是具有暫時儲存用於ALU236的運算處理的資料或者由ALU236的運算處理結果得出的資料等的功能的暫存器。
＜電源管理＞ PMU202具有控制電源閘控、時脈閘控等的功能。明確而言，PMU202具有能夠控制處理器核心201、PSW203、時脈控制電路204的功能。PMU202具有將BKsig、REsig、SEsig等控制信號輸出到處理器核心201的功能。
PMU202包括電路205。電路205具有測定時間的功能。PMU202具有根據由電路205得到的時間的資料進行電源管理的功能。例如，藉由作為電路205使用計時器電路，也可以在PMU202中生成計時器中斷要求信號。根據需要可以設置電路205。
PSW203具有根據PMU202的控制信號控制向PU200的VDD的供應的功能。在圖13的例子中，處理器核心201也可以具有多個電源域。此時，由PSW203獨立地控制向多個電源域供電即可。處理器核心201還可以具有不進行電源閘控的電源域。此時，也可以向該電源域不經由PSW203供應VDD。
時脈控制電路204具有接收信號MCLK而生成閘控時脈信號並將其輸出的功能。時脈控制電路204具有根據PMU202的控制信號停止向處理器核心201供應時脈信號的功能。電源電路210也可以具有根據PMU202的控制信號改變VDD的電位位準的功能。
信號SLP從處理器核心201輸出到PMU202。信號SLP為用來將處理器核心201轉移到休眠模式的觸發信號。根據信號SLP，在處理器核心201中執行SFF250的備份序列。SFF250的備份序列可以與圖6所示的SFF110的備份序列同樣地執行。PMU202在接收信號SLP時將用來從活動模式轉移到休眠模式的控制信號輸出到控制物件的功能電路。PMU202控制時脈控制電路204以停止向處理器核心201供應時脈信號。此外，PMU202控制PSW203以停止向處理器核心201供應電源。
藉由輸入信號INT執行用來將處理器核心201從休眠模式恢復到活動模式的處理。根據信號INT，在處理器核心201中執行SFF250的恢復序列。SFF250的恢復序列可以與圖7所示的SFF110的恢復序列同樣地執行。PMU202在接收信號INT時將用來從休眠模式轉移到活動模式的控制信號輸出到控制物件的功能電路。PMU202控制PSW203以再次開始向處理器核心201供應電源。此外，PMU202控制時脈控制電路204以再次開始向處理器核心201供應時脈信號。
備份序列也可以以信號INT或PMU202的中斷要求信號為觸發而被執行。另外，恢復序列也可以以PMU202的中斷要求信號為觸發而被執行。
＜＜SFF250的裝置結構＞＞ 圖15示出SFF250的裝置結構。在圖15中，電路RC50具有與電路RC11（圖4）相同的電路結構。電晶體M1至M3是OS電晶體。SFF250可以具有在SFF50上層疊電路RC50的三維裝置結構。W1 、Wk 、Wk + 1 、Wh 分別是第一佈線層、第k佈線層、第k+1佈線層、第h佈線層。K為1以上的整數，h為k+2以上的整數。SFF50的端子D、SD、Q、SE、CK設置於佈線層Wk 中，電路RC50的端子SD_IN設置在佈線層Wh 中。
在FET層260中設置有SFF50的電晶體。FET層260的電晶體藉由一般的CMOS製程製造即可。藉由佈線層W1 至Wk 的導電體電連接FET層260的電晶體。藉由佈線層Wk + 1 至Wh 的導電體電連接SFF50與電路RC50。
因為電路RC50的元件數比SFF50非常少，所以為了層疊電路RC50不需要改變SFF50的電路結構及佈局。也就是說，電路RC50是通用性非常高的備份電路。此外，由於在形成有SFF50的區域內可以設置電路RC50，所以即使安裝電路RC50，SFF250的附加面積也為0。
＜＜組裝電路RC50的積體電路＞＞ 因此，在圖13所示的處理器核心201中，電路RC50沒有影響到SFF50的配置，由此可以以高效地進行掃描測試的方式配置SFF50。也就是說，藉由將電路RC50用於備份電路，可以容易設計具有備份功能的積體電路，並可以確保易測試性。
在處理器核心201中，與SFF50同樣，NAND電路等其他標準單元設置在FET層260及佈線層W1 至Wk 中。由於在佈線層W1 至Wk 中形成有用來連接電路RC50與端子SD、Q的導電體，所以其他標準單元的佈線需要迂回這些導電體地配置，因此有時處理器核心201的面積增加。SFF250是在很多情況下安裝在處理器核心201中的標準單元之一，電路RC50的安裝導致的SFF250的附加面積為0。因此，處理器核心201的面積增加都起因於其他標準單元之間的佈線的佈局的改變，從而可以將處理器核心201的附加面積抑制為小於幾%。藉由設計安裝有電路RC50的處理器核心確認到這個事實。另外，藉由計算確認到安裝有電路RC50的處理器核心的低功耗化。
＜處理器核心的面積和功率＞ 設計安裝有包括電路RC50的掃描FF的處理器核心。將該處理器核心稱為“OS-FF安裝處理器”，將包括電路RC50的掃描FF稱為OS-FF。為了進行比較，設計安裝有沒有電路RC50的掃描FF的CPU核心。將該處理器核心稱為“Si-FF安裝處理器”。
設計的處理器核心是RISC處理器核心。OS-FF安裝處理器的電路結構與Si-FF安裝處理器的電路結構除了電路RC50的有無之外相同。電路RC50之外的電路由Si電晶體構成。以Si電晶體的通道長度為60nm且OS電晶體的通道長度為60nm的設計規則設計處理器核心。Si-FF安裝處理器的面積為275μm×272μm，OS-FF安裝處理器的面積為275μm×272μm。掃描FF所占的面積為處理器核心的邏輯電路的大致一半。即使在OS-FF安裝處理器的各掃描FF中設置有電路RC50，附加面積也抑制為3%。
在計算上，電源電壓為1.2V時的Si-FF安裝處理器的動態功率為19μA/MHz，OS-FF安裝處理器的動態功率也為19μA/MHz，電路RC50的安裝不使動態功率增加。另外，進行電源閘控時的OS-FF安裝處理器的待機功率估計為0.03μA。
藉由計算確認到設計的OS-FF的性能。在OS電晶體的通道長度為65nm且臨界電壓為1.6V的情況下，室溫環境下的OS-FF的保持時間超過30天。也就是說，確認到在OS-FF安裝處理器的休眠期間中，OS-FF作為非揮發性記憶體電路具有充分的保持性能。
在計算上，工作頻率為50MHz時的OS-FF的備份時間及恢復時間都是2時脈。OS-FF安裝處理器的電源閘控工作的附加時間充分短，由此可以確認到OS-FF實質上不使處理器的性能下降。
藉由計算，確認到電源閘控所帶來的OS-FF安裝處理器的低功耗化效果。在活動期間為1msec且休眠期間為1msec、1sec、100sec的工作條件下，分別估計功耗。電源電壓為1.2V。工作條件1（活動期間為1msec，休眠期間為1msec）下的功耗為570μW。工作條件2（活動期間為1msec，休眠期間為1sec）下的功耗為1.2μW。工作條件3（活動期間為1msec，休眠期間為100sec）時的功耗為0.05μW。確認到藉由在休眠期間進行電源閘控而能夠高效地減少OS-FF安裝處理器的功耗。
藉由本實施方式的掃描FF具有保持電路，例如發揮如下優異效果。在本掃描FF中，設置保持電路時的附加面積可以為0。當設置保持電路時，幾乎沒有常規工作時的功耗，並且可以幾乎不使常規工作性能下降。能夠進行低功耗且高速的備份、恢復。能夠不供應電源地保持資料。由於直接利用電路程式庫的掃描FF而設計本掃描FF，所以本掃描FF的易設計性高。因此，即使安裝有本掃描FF的積體電路由本掃描FF構成掃描鏈，也不被傷害其易測試性。
如此，本掃描FF非常適合於常關閉狀態的電腦操作（normally-off computing）。即使安裝有本掃描FF，也可以幾乎不發生積體電路的動態功率的增加及性能的下降。由此，安裝有本掃描FF的積體電路藉由在保持性能的狀態下進行電源閘控可以有效地減少功耗。
雖然在此說明順序電路是掃描FF的方式，但是其他順序電路也可以得到上述效果。
實施方式3 在本實施方式中，作為半導體裝置的一個例子，對電子構件及具備該電子構件的電子裝置等進行說明。
＜電子構件的製造方法實例＞ 圖16A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程（後製程），並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成由電晶體構成的半導體裝置。後製程可以藉由進行圖16A所示的各製程完成。明確而言，在由前製程得到的元件基板完成（步驟S1）之後，研磨基板的背面（步驟S2）。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面並將基板分成多個晶片的切割（dicing）製程。並且，進行如下晶片接合（die bonding）製程（步驟S3）：拾取被切割的各晶片，並將其安裝且接合於引線框架上。作為晶片接合製程中的晶片與引線框架的接合方法，可以根據產品選擇合適的方法。例如，可以使用樹脂或膠帶進行接合。晶片接合製程中的晶片與引線框架的接合可以在插入物（interposer）上安裝晶片來進行。在打線接合（wire bonding）製程中，將引線框架的引線與晶片上的電極藉由金屬細線（wire）電連接（步驟S4）。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊（ball bonding）或楔結合（wedge bonding）。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑（molding）製程（步驟S5）。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以保護安裝於電子構件內部的電路部及金屬細線免受機械外力的影響，還可以降低因水分或灰塵而導致的特性劣化。接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工（步驟S6）。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。接著，對封裝表面實施印字處理（marking）（步驟S7）。並且藉由檢驗步驟（步驟S8）完成電子構件（步驟S9）。藉由組裝上述實施方式的半導體裝置，可以提供功耗低且小型的電子構件。
圖16B示出完成的電子構件的透視示意圖。在圖16B中，作為電子構件的一個例子，示出QFP（Quad Flat Package：四面扁平封裝）的透視示意圖。如圖16B所示，電子構件7000包括引線7001及電路部7003。在電路部7003中，例如製造有實施方式2的掃描FF（SFF）或其他邏輯電路。電子構件7000例如安裝於印刷電路板7002。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，可以將電子構件7000安裝於電子裝置。完成的電路基板7004設置於電子裝置等的內部。例如，電子構件7000能夠被用作儲存資料的隨機記憶體或進行各種處理的處理單元如CPU、MCU（微控制單元）、FPGA或無線IC等。藉由安裝電子構件7000，可以減少電子裝置的功耗。或者，容易使電子裝置小型化。
因此，電子構件7000能夠用於如下各種領域的電子裝置的電子構件（IC晶片）：數位信號處理、軟體無線電（software-defined radio devices）、航空電子（如通信設備、導航系統、自動駕駛系統（autopilot systems）、飛行管理系統等與航空有關的電子裝置）、ASIC原型（ASIC prototyping）、醫學影像處理、語音辨識、暗號、生物資訊學（bioinformatics）、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，可以舉出顯示裝置、個人電腦（PC）或具備儲存介質的影像再現裝置（再現儲存介質如數位影音光碟（DVD）、藍光光碟（Blu-ray Disc）、快閃記憶體、HDD等的裝置以及具有用來顯示影像的顯示部的裝置）中。另外，作為可以使用本發明的一個實施方式的電子構件的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置（視頻攝影機、數位相機等）、可穿戴顯示裝置（頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等）、導航系統、音頻再生裝置（汽車音響系統、數位聲訊播放機等）、影印機、傳真機、印表機、多功能印表機、自動櫃員機（ATM）以及自動販賣機等。圖17A至圖17F示出這些電子裝置的具體例子。
圖17A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。
圖17B所示的可攜式資訊終端910包括外殼911、外殼912、顯示部913、顯示部914、連接部915及操作鍵916等。顯示部913設置在外殼911中，顯示部914設置在外殼912中。並且，外殼911與外殼912藉由連接部915連接，外殼911與外殼912所形成的角度可以藉由連接部915改變。由此，也可以根據連接部915所形成的外殼911和外殼912之間的角度切換顯示在顯示部913上的影像。另外，也可以作為顯示部913及/或顯示部914使用設置有觸控面板的顯示裝置。
圖17C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。
圖17D所示的電冷藏冷凍箱930包括外殼931、冷藏室門932及冷凍室門933等。
圖17E所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。而且，外殼941和外殼942由連接部946連接，並且由連接部946可以改變外殼941和外殼942之間的角度。也可以根據外殼941與外殼942所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示等。
圖17F所示的汽車950包括車體951、車輪952、儀表板953及燈954等。
實施方式4 在本實施方式中，對氧化物半導體及OS電晶體等進行說明。
＜＜OS電晶體的結構實例1＞＞ 圖18A至圖18D示出OS電晶體的結構的一個例子。圖18A是示出OS電晶體的結構的一個例子的俯視圖。圖18B為y1-y2之間的剖面圖，圖18C為x1-x2之間的剖面圖，圖18D為x3-x4之間的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。也就是說，圖18B是示出OS電晶體的通道長度方向上的剖面結構的圖，圖18C及圖18D是示出OS電晶體的通道寬度方向上的剖面結構的圖。注意，為了明確地示出裝置結構，在圖18A中省略部分構成要素。
OS電晶體501形成在絕緣表面上。在此，OS電晶體501形成在絕緣層511上。絕緣層511形成在基板510表面。OS電晶體501被絕緣層514及絕緣層515覆蓋。注意，也可以將絕緣層514及515視為OS電晶體501的構成要素。OS電晶體501包括絕緣層512、絕緣層513、氧化物半導體（OS）層521至523、導電層530、導電層541及導電層542。絕緣層513包括用作閘極絕緣層的區域。導電層530被用作閘極電極。在此，將OS層521、OS層522及OS層523總稱為OS層520。
如圖18B和圖18C所示，OS層520包括依次層疊OS層521、OS層522和OS層523的部分。絕緣層513覆蓋該疊層部。導電層531隔著絕緣層513與該疊層部重疊。導電層541及導電層542設置在由OS層521及OS層523構成的疊層上，並與疊層的頂面及通道長度方向上的側面接觸。在圖18A至圖18D的例子中，導電層541及542還與絕緣層512接觸。OS層523以覆蓋OS層521、522及導電層541、542的方式形成。OS層523的底面與OS層522的頂面接觸。
在OS層520中，以隔著絕緣層513在通道寬度方向上圍繞OS層521至523的疊層部的方式形成有導電層530（參照圖18C）。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體501中，閘極電場是指由施加到導電層530（閘極電極層）的電壓所形成的電場。藉由利用閘極電場，可以電圍繞OS層521至523的整個疊層部，因此有時通道形成在OS層522的整個部分（塊內）。因此，OS電晶體501能夠具有高的通態電流（on-state current）。
在本說明書中，將這種能夠由閘極電場電圍繞半導體的電晶體結構稱為“surrounded channel（s-channel）”結構。OS電晶體501具有s-channel結構。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加導通狀態下的汲極電流（通態電流）。
藉由使OS電晶體501具有s-channel結構，也可以對OS層522的側面施加閘極電場，由此容易控制通道形成區。在導電層530延伸到OS層522的下方而面對OS層521的側面的結構中，控制性進一步得到提高，所以是較佳的。其結果是，可以減少OS電晶體501的次臨界擺幅值（S值），由此可以抑制短通道效應。因此，該結構適用於微型化。
如OS電晶體501那樣，藉由作為OS電晶體採用立體的裝置結構，可以使通道長度低於100nm。藉由進行OS電晶體的微型化，可以減少電路面積。OS電晶體的通道長度較佳低於65nm，更佳為30nm以下或者20nm以下。通道長度為至少10nm即可。
將被用作電晶體的閘極的導電體稱為閘極電極，將被用作電晶體的源極的導電體稱為源極電極，將被用作電晶體的汲極的導電體稱為汲極電極，將被用作電晶體的源極的區域稱為源極區，將被用作電晶體的汲極的區域稱為汲極區。在本說明書中，有時將閘極電極稱為閘極，將汲極電極或者汲極區稱為汲極，將源極電極或者源極區稱為源極。
例如，通道長度是指在電晶體的俯視圖中，半導體（或在電晶體處於開啟狀態時，在半導體中電流流過的部分）和閘極電極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體（或在電晶體處於開啟狀態時，在半導體中電流流過的部分）和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度（下面稱為實效的通道寬度）和電晶體的俯視圖所示的通道寬度（下面稱為外觀上的通道寬度）不同。例如，在具有立體結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以準確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體與閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度（SCW：Surrounded Channel Width）”。另外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，該值有時不同於使用實效通道寬度進行計算時的值。
＜基板＞ 基板510不侷限於簡單的支撐材料，也可以是形成有電晶體等其他裝置的基板。此時，OS電晶體501的導電層530、導電層541和導電層542中的任一個也可以與上述其它裝置電連接。
＜基底絕緣層＞ 絕緣層511具有防止雜質從基板510擴散的功能。絕緣層512較佳為具有對OS層520供應氧的功能。因此，絕緣層512較佳為包含氧，更佳為包含比化學計量比多的氧。例如，絕緣層512為在利用熱脫附譜分析法（TDS：Thermal Desorption Spectroscopy）時膜的表面溫度為100℃以上且700℃以下或100℃以上且500℃以下的範圍中的氧分子的釋放量為1.0×1018 [分子/cm3 ]以上的膜。當基板510是形成有其他裝置的基板時，較佳為利用CMP（Chemical Mechanical Polishing：化學機械拋光）法等對絕緣層511進行平坦化處理，以使其表面平坦。
絕緣層511、512可以使用氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭、氮化矽、氮氧化鋁等絕緣材料或者它們的混合材料形成。
＜閘極電極＞ 導電層530較佳為使用銅（Cu）、鎢（W）、鉬（Mo）、金（Au）、鋁（Al）、錳（Mn）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉻（Cr）、鉛（Pb）、錫（Sn）、鐵（Fe）、鈷（Co）、釕（Ru）、銥（Ir）、鍶（Sr）、鉑（Pt）等金屬、包含上述金屬的合金或者以它們為主要成分的化合物形成。
導電層530可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構、Cu-Mn合金膜的單層結構、在Cu-Mn合金膜上層疊Cu膜的兩層結構、依次層疊Cu-Mn合金膜、Cu膜和Cu-Mn合金膜的三層結構等。尤其是Cu-Mn合金膜具有較低的電阻，且在與包含氧的絕緣膜的介面形成氧化錳以防止Cu的擴散，所以是較佳的。
導電層530也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。也可以採用上述透光導電材料與上述金屬元素的疊層結構。
＜閘極絕緣層＞ 絕緣層513使用具有單層結構或者疊層結構的絕緣膜形成。絕緣層513可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。絕緣層513也可以是上述材料的疊層。另外，絕緣層513也可以包含鑭（La）、氮、鋯（Zr）等作為雜質。絕緣層511也可以與絕緣層513同樣地形成。絕緣層511例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，與使用氧化矽的情況相比，可以使絕緣層513的厚度大，因此可以減少穿隧電流引起的洩漏電流。也就是說，可以實現關態電流小的電晶體。再者，具有晶體結構的氧化鉿的相對介電常數比具有非晶結構的氧化鉿高。因此，為了形成關態電流小的電晶體，較佳為使用具有晶體結構的氧化鉿。作為晶體結構的例子，可以舉出單斜晶結構或立方體晶結構等。注意，本發明的一個實施方式不侷限於此。
＜源極電極、汲極電極、背閘極電極＞ 導電層541及導電層542也可以與導電層530同樣地形成。Cu-Mn合金膜具有較低的電阻，藉由以與氧化物半導體膜接觸的方式設置Cu-Mn合金膜，可以在與氧化物半導體膜的介面形成氧化錳以防止Cu的擴散。因此，較佳為將Cu-Mn合金層用於導電層541及導電層542。後述導電層531（圖20A）也可以與導電層530同樣地形成。
＜保護絕緣膜＞ 絕緣層514較佳為具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層514，能夠防止氧從OS層520擴散到外部並能夠抑制氫、水等從外部侵入OS層520中。作為絕緣層514，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高，因此氧化鋁膜適用於絕緣層514。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的氫、水分等雜質向OS層520混入；防止OS層520的主要成分的氧從氧化物半導體釋放出；防止氧的從絕緣層512的不必要的釋放。也可以將包含於氧化鋁膜中的氧擴散到氧化物半導體中。
＜層間絕緣膜＞ 在絕緣層514上較佳為形成有絕緣層515。絕緣層515可以使用單層結構或者疊層結構的絕緣膜形成。作為該絕緣膜可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。
＜氧化物半導體層＞ OS層521至523的半導體材料的典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物（M為Ga、Y、Sn、Zr、La、Ce或Nd等）。元素M例如是與氧的鍵能高的元素，元素M例如是與氧的鍵能高於銦的元素，或者元素M例如是具有增大氧化物半導體的能隙的功能的元素。OS層521至523不侷限於包含銦的氧化物層。OS層521至523例如也可以使用Zn-Sn氧化物、Ga-Sn氧化物、Zn-Mg氧化物等形成。OS層522較佳為使用In-M-Zn氧化物形成。OS層521、OS層523都可以使用Ga氧化物形成。
OS層522不侷限於包含銦的氧化物半導體。OS層522例如也可以是不包含銦但包含鋅、鎵和錫中的至少一個的氧化物半導體（例如，鋅錫氧化物或鎵錫氧化物）等。
OS層522例如可以使用能隙大的氧化物形成。OS層522的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
OS層522例如較佳為後述的CAAC-OS膜。氧化物半導體在包含Zn時有時容易晶化，因此OS層522較佳為包含Zn。
當在OS層522與OS層521的介面形成介面能階時，在介面附近的區域也形成通道區域，因此OS電晶體501的臨界電壓發生變動。因此，OS層521較佳為包含構成OS層522的金屬元素中的至少一個作為構成要素。由此，在OS層522與OS層523的介面不容易形成介面能階，可以降低OS電晶體501的臨界電壓等電特性的偏差。
OS層523較佳為包含構成OS層522的金屬元素中的至少一個作為構成要素。由此，在OS層522與OS層523的介面不容易發生介面散射，不容易阻礙載子的遷移，因此可以提高OS電晶體501的場效移動率。
OS層521、OS層522及OS層523較佳為至少包含銦。另外，在OS層521是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。此外，在OS層522是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。此外，在OS層523是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，OS層523也可以使用與OS層521相同種類的氧化物。或者，OS層521和/或OS層523有時也可以不包含銦。例如，OS層521和/或OS層523也可以使用氧化鎵膜形成。
較佳的是，在OS層521至523中， OS層522具有最高的載子移動率。由此，可以在遠離絕緣層511的OS層522中形成通道。
例如，In-M-Zn氧化物等包含In的氧化物可以藉由提高In的含量來提高載子移動率。在In-M-Zn氧化物中，主要是重金屬的s軌域有助於載子傳導，藉由增加銦含量來增加s軌域的重疊，由此銦含量多的氧化物的移動率比銦含量少的氧化物高。因此，藉由將銦含量高的氧化物用於氧化物半導體膜，可以提高載子移動率。
當利用濺射法形成氧化物半導體膜時，由於受到作為形成氧化物半導體膜的面的基板表面的加熱或空間加熱等的影響，因此有時用作源的靶材等的組成與膜的組成不同。例如，當使用In-Ga-Zn氧化物靶材時，由於氧化鋅與氧化銦或氧化鎵等相比容易昇華，所以容易產生源與In-Ga-Zn氧化物的組成的差異。明確而言，所形成的In-Ga-Zn氧化物的Zn含量小於源。因此，較佳為預先對組成的變化加以考慮而選擇源。此外，源與膜的組成的差異除了溫度以外也受壓力或用於成膜的氣體等的影響。
當OS層522為利用濺射法形成的In-M-Zn氧化物時，用來形成In-M-Zn氧化物的靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、3：1：2或者4：2：4.1。例如，使用In：M：Zn=4：2：4.1的靶材形成的半導體膜所包含的金屬元素的原子個數比大致為In：M：Zn=4：2：3。
當OS層521及OS層523為利用濺射法形成的In-M-Zn氧化物時，用來形成In-M-Zn氧化物的靶材的金屬元素的原子個數比為In：M：Zn=1：3：2或者1：3：4。
在藉由濺射法形成氧化物半導體膜的情況下，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧氣體、稀有氣體和氧氣體的混合氣體。此外，當採用稀有氣體和氧氣體的混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。另外，靶材根據成膜的氧化物半導體的組成適當地選擇即可。
為了得到高純度本質或實質上高純度本質的氧化物半導體，不僅需要對處理室內進行高真空抽氣，而且還需要使濺射氣體被高度純化。作為用於濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，進一步較佳為-120℃以下的高純度氣體，由此能夠儘可能地防止水分等混入氧化物半導體。
＜能帶結構＞ 接著，參照圖19B所示的能帶圖對由OS層521、OS層522及OS層523的疊層構成的OS層520的功能及效果進行說明。圖19A為OS電晶體501的通道區域的放大圖，為圖18B的部分放大圖。圖19B示出圖19A中的虛線z1-z2之間的部分（OS電晶體501的通道形成區）的能帶結構。以下，以OS電晶體501為例進行說明，但是同樣適用於OS電晶體502至506。
在圖19B中，Ec512、Ec521、Ec522、Ec523、Ec513分別示出絕緣層512、OS層521、OS層522、OS層523、絕緣層513的導帶底的能量。
這裡，真空能階與導帶底之間的能量差（也稱為電子親和力）是真空能階與價帶頂之間的能量差（也稱為游離電位）減去能隙而得到的值。另外，可以利用光譜橢圓偏光計（HORIBA JOBIN YVON公司製造的UT-300）測量能隙。此外，真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜（UPS：Ultraviolet Photoelectron Spectroscopy）裝置（PHI公司製造的VersaProbe）來測量。
因為絕緣層512和絕緣層513是絕緣體，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近於真空能階（電子親和力小）。
OS層522是其電子親和力比OS層521及OS層523大的氧化物層。例如，作為OS層522使用電子親和力比OS層521及OS層523大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階和導帶底之間的能量差。
當對OS電晶體501的閘極（導電層530）施加電壓時，通道形成在OS層521、OS層522和OS層523中的電子親和力最大的OS層522中。
銦鎵氧化物具有較小的電子親和力及較高的氧阻擋性。因此，OS層523較佳為包含銦鎵氧化物。鎵原子的比率[Ga/（In+Ga）]例如為70%以上，較佳為80%以上，更佳為90%以上。
另外，Ec521比Ec522更接近於真空能階。明確而言，Ec521較佳比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec523比Ec522更接近於真空能階。明確而言，Ec523較佳比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
有時在OS層521與OS層522之間會存在OS層521與OS層522的混合區域。另外，有時在OS層523與OS層522之間會存在OS層523與OS層522的混合區域。混合區域的介面態密度較低，因此在OS層521至523的疊層體（OS層520）的能帶結構中，各介面附近的能量連續地變化（也稱為連續接合）。
在具有上述能帶結構的OS層520中，電子主要在OS層522中遷移。因此，即使在OS層521與絕緣層512的介面或者OS層523與絕緣層513的介面存在能階，這些介面能階也不容易阻礙OS層520中的電子遷移，因此可以增加OS電晶體501的通態電流。
此外，如圖19B所示，雖然在OS層521與絕緣層512的介面附近以及OS層523與絕緣層513的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et502，但是由於OS層521及OS層523的存在，可以使OS層522遠離陷阱能階Et502。在OS電晶體501中，在通道寬度方向上OS層522的頂面及側面接觸於OS層523，OS層522的底面接觸於OS層521（參照圖18C）。如此，藉由採用由OS層521和OS層523覆蓋OS層522的結構，可以進一步減少陷阱能階Et502的影響。
注意，當Ec521或Ec523與Ec522的能量差小時，有時OS層522的電子越過該能量差達到陷阱能階。在電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。因此，藉由將Ec521與Ec522的能量差以及Ec523與Ec522的能量差都設定為0.1eV以上，較佳為0.15eV以上，OS電晶體501的臨界電壓的變動得到抑制，從而可以使OS電晶體501的電特性良好，所以是較佳的。
越減少妨礙電子遷移的因素，越能夠增加電晶體的通態電流。例如，在沒有妨礙電子遷移的因素的情況下，推測電子高效率地遷移。例如，在通道區域中的物理性凹凸較大的情況下也會發生電子遷移的妨礙。或者，例如，在通道區域中的缺陷態密度高的情況下也會發生電子遷移的妨礙。
為了增加OS電晶體501的通態電流，例如，OS層522的頂面或底面（被形成面，在此為OS層521）的1μm×1μm的範圍內的均方根（RMS：Root-Mean-Square）粗糙度低於1nm，較佳低於0.6nm，更佳低於0.5nm，進一步較佳低於0.4nm，即可。另外，1μm×1μm的範圍內的平均表面粗糙度（也稱為Ra）低於1nm，較佳低於0.6nm，更佳低於0.5nm，進一步較佳低於0.4nm，即可。1μm×1μm的範圍內的最大高低差（也稱為P-V）低於10nm，較佳低於9nm，更佳低於8nm，進一步較佳低於7nm。
例如，在OS層522具有氧缺陷（也記為“VO ”）的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“VO H”。由於VO H使電子散射，所以會成為減少電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低OS層522中的氧缺陷，有時能夠增加電晶體的通態電流。例如，在OS層522的某個深度或者OS層522的某個區域中，利用二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測定的氫濃度為2×1020 atoms/cm3 以下，較佳為5×1019 atoms/cm3 以下，更佳為1×1019 atoms/cm3 以下，進一步較佳為5×1018 atoms/cm3 以下。
為了減少OS層522的氧缺陷，例如採用將包含於絕緣層512中的過量氧經過OS層521移動到OS層522的方法等。此時，OS層521較佳為具有氧透過性的層（使氧透過的層）。
當OS電晶體501具有s-channel結構時，在OS層522的整個部分中可以形成通道。OS層522的厚度為10nm以上且100nm以下或者10nm以上且30nm以下即可。
此外，為了增加電晶體的通態電流，使OS層523的厚度薄即可。例如，OS層523具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，OS層523具有阻擋構成相鄰的絕緣體的氧之外的元素（氫、矽等）侵入OS層522中的功能。因此，OS層523較佳為具有一定程度的厚度。例如，OS層523具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣層512等釋放的氧向外擴散，OS層523較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳為使OS層521厚並使OS層523薄。例如，OS層521具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將OS層521形成為厚，可以拉開從相鄰的絕緣體和OS層521的介面到形成有通道的OS層522的距離。注意，因為半導體裝置的生產率可能會下降，所以OS層521具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
為了對其通道形成在氧化物半導體中的OS電晶體賦予穩定的電特性，藉由降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017 /cm3 ，較佳低於1×1015 /cm3 ，更佳低於1×1013 /cm3 。
此外，對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低OS層521、OS層522及OS層523中或各介面的雜質濃度。
為了使氧化物半導體成為本質或實質上本質，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的藉由SIMS分析測定出的矽濃度低於1×1019 atoms/cm3 ，較佳低於5×1018 atoms/cm3 ，更佳低於1×1018 atoms/cm3 。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氫濃度為2×1020 atoms/cm3 以下，較佳為5×1019 atoms/cm3 以下，更佳為1×1019 atoms/cm3 以下，進一步較佳為5×1018 atoms/cm3 以下。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氮濃度低於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
此外，當氧化物半導體包含結晶時，如果以高濃度包含矽或碳，氧化物半導體的結晶性則有可能降低。為了防止氧化物半導體的結晶性的降低，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含矽濃度低於1×1019 atoms/cm3 ，較佳低於5×1018 atoms/cm3 ，更佳低於1×1018 atoms/cm3 的部分即可。此外，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含碳濃度低於1×1019 atoms/cm3 ，較佳低於5×1018 atoms/cm3 ，更佳低於1×1018 atoms/cm3 的部分即可。
此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1V、5V或10V左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
圖18A至圖18D示出OS層520為三層結構的例子，但是不侷限於此。例如，OS層520也可以為沒有OS層521或者OS層523的兩層結構。或者，也可以採用在OS層521之上或之下或者在OS層523之上或之下設置作為OS層521、OS層522及OS層523而示出的氧化物半導體層中的任一個的四層結構。或者，在OS層520的任意的層之間、OS層520之上和OS層520之下中的任兩個以上的位置設置一個或多個作為OS層521至523而示出的氧化物半導體層的n層結構（n為5以上的整數）。
＜＜OS電晶體的結構實例2＞＞ 圖20A所示的OS電晶體502為OS電晶體501的變形例子。OS電晶體502也與OS電晶體501同樣地具有s-channel結構。OS電晶體502與OS電晶體501不同之處是導電層541及導電層542的形狀以及在OS電晶體502的絕緣層511上設置有導電層531。
導電層531被用作背閘極電極。也可以對導電層531供應恆定電位、與導電層530相同的電位或信號、或者與導電層530不同的電位或信號。導電層541及導電層542分別被用作源極電極或汲極電極。
OS電晶體502的導電層541及導電層542由用來形成OS層521及OS層522的疊層的硬遮罩形成。因此，導電層541及導電層542不具有與OS層521及OS層522的側面接觸的區域。例如，藉由如下製程可以形成OS層521、522、導電層541、542。形成構成OS層521、522的兩層氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成OS層521和OS層522的疊層。接著，藉由對硬遮罩進行蝕刻，來形成導電層541及導電層542。
導電層531可以被用作OS電晶體502的背閘極電極。也可以在圖20A至圖20C所示的OS電晶體501或後述的OS電晶體503至506（圖18A至圖21B）中設置導電層531。
＜＜OS電晶體的結構實例3、4＞＞ 圖20B所示的OS電晶體503為OS電晶體501的變形例子，圖20C所示的OS電晶體504為OS電晶體502的變形例子。在OS電晶體503及OS電晶體504中，以導電層530為遮罩對OS層523及絕緣層513進行蝕刻。因此，OS層523及絕緣層513的端部與導電層530的端部大致對齊。
＜＜OS電晶體的結構實例5、6＞＞ 圖21A所示的OS電晶體505為OS電晶體501的變形例子，圖21B所示的OS電晶體506為OS電晶體502的變形例子。OS電晶體505及OS電晶體506都在OS層523與導電層541之間包括層551，在OS層523與導電層542之間包括層552。
層551、552例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體形成。層551、552可以使用n型氧化物半導體層形成，或者，可以使用其電阻比導電層541、542高的導電體層形成。例如，作為層551、552，可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。在上面列舉的這些層也可以包含氫、碳、氮、矽、鍺和氬中的一個或多個。
層551、552也可以具有使可見光線透過的性質。另外，層551、552也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。當具有這種性質時，有時可以抑制雜散光導致的電晶體的電特性變動。
作為層551、552，較佳為使用不在與OS層522之間形成肖特基障壁的層。由此，可以提高OS電晶體505、506的導通特性。
層551、552的電阻較佳比導電層541及導電層542高。此外，層551、552的電阻較佳比OS電晶體505、506的通道電阻低。例如，層551、552的電阻率較佳為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將層551、552的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低電晶體的電特性變動。此外，也可以降低起因於從汲極產生的電場的穿通電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在OS電晶體505、506的源極和汲極在工作時不調換的電路結構中，有時較佳為只設置層551和層552中的一個（例如，位於汲極一側的層）。
＜＜晶片的裝置結構實例1＞＞ 圖22示出使用OS電晶體和Si電晶體構成的晶片的裝置結構的一個例子。圖22是用來說明PU200（圖13）的疊層結構的圖，且是更具體地記載圖14的疊層結構的圖。注意，圖22不是沿著特定的切斷線切斷PU200的晶片的圖。
晶片形成在單晶矽晶圓270上。FET層260設置有構成電路RC50之外的電路的Si電晶體、電容器等半導體元件。圖22典型地示出p型Si電晶體271、n型Si電晶體272。FET層260層疊有佈線層W1 至W4 。佈線層W4 層疊有FET層261。
FET層261是形成有OS電晶體的層，亦即形成有電晶體M1至M3。在此，典型地示出電晶體M3。電晶體M1、M2具有與電晶體M3同樣的裝置結構。在此，電晶體M1至M3的結構與OS電晶體504（圖20C）同樣。為了在電晶體M3中設置背閘極，佈線層W4 形成有導電層280。
FET層261層疊有佈線層W5 、W6 ，佈線層W6 層疊有電容器C11，電容器C11層疊有佈線層W7 、W8 。電容器C11包括導電層281、282、絕緣層284。在此，將形成有導電層281的層用作佈線層。藉由在FET層261上層疊電容器C11，可以容易增大電容器C11的電容。另外，雖然根據電容器C11的電容的大小而不同，但是也可以將電容器C11設置於FET層261。在此情況下，藉由使用與電晶體M3的源極電極和汲極電極相同的層的導電層以及與電晶體M3的閘極電極相同的層的導電層，形成兩個電極即可。藉由將電容器C11設置於FET層261，可以減少製程數，從而可以減少製造成本。
＜＜晶片的裝置結構實例2＞＞ 在FET層261上可以層疊形成有OS電晶體的其他FET層。圖23示出如此的具有三維裝置結構的晶片的例子。
在圖23的晶片中，電容器C11形成在FET層261上。在FET層261上層疊有佈線層W6 、W7 。在佈線層W7 上層疊有FET層262。FET層262是製造有OS電晶體的層。在此示出電晶體M80。為了在電晶體M80中設置背閘極，在佈線層W7 上形成有導電層283。
在FET層262上層疊有佈線層W8 、W9 。在佈線層W9 上層疊有電容層263。在電容層263上層疊有佈線層W10 、W11 。電容層263形成有多個電容器C80。例如，可以使用電晶體M80和電容器C11構成一電晶體一電容器（1T1C）型記憶單元。由此，在FET層261上可以層疊記憶單元陣列。
此外，可以使FET層261的OS電晶體的電特性與FET層262的OS電晶體不同。例如，可以使OS電晶體的第二層的氧化物半導體層不同。在第二層的氧化物半導體層為藉由濺射法形成的In-Ga-Zn氧化物的情況下，使用In：Ga：Zn的原子個數比不同的靶材即可。例如，作為電晶體M3使用In：Ga：Zn=1：1：1的靶材，作為電晶體M80使用In：Ga：Zn=4：2：4.1的靶材。因為電晶體M80的氧化物半導體層的In含量多，所以可以提高電晶體M80的移動率。另一方面，因為電晶體M3的氧化物半導體層的In含量少，所以電晶體M3的移動率比電晶體M80低，但是電晶體M3的關態電流比電晶體M80低。
作為用於圖22、圖23的晶片的絕緣體，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的材料的絕緣體。作為絕緣體，也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等樹脂。注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
絕緣層291至295較佳為包括由對氫、水等具有阻擋效果的絕緣物形成的至少一個層。因為水、氫等是在氧化物半導體中生成載子的原因之一，所以藉由設置對氫、水等的阻擋層，可以提高電晶體M3的可靠性。作為對氫、水等具有阻擋效果的絕緣物，例如可以舉出氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯（YSZ）等。
＜＜氧化物半導體的結構＞＞ 氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS（C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體）、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。此外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
＜CAAC-OS＞ 也可以將CAAC-OS稱為具有CANC（C-Axis Aligned nanocrystals：c軸配向奈米晶）的氧化物半導體。CAAC-OS是包含多個c軸配向的結晶部（也稱為顆粒）的氧化物半導體之一。
在利用穿透式電子顯微鏡（TEM：Transmission Electron Microscope）觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像（也稱為高解析度TEM影像）中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界（grain boundary）。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
注意，當利用out-of-plane法對CAAC-OS進行結構分析時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不具有c軸配向性的結晶。更佳的是，當利用out-of-plane法進行結構分析時，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4 結晶的（110）面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸（Φ軸）旋轉樣本的條件下進行分析（Φ掃描），也觀察不到明確的峰值。相比之下，在InGaZnO4 的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，觀察到來源於相等於（110）面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
此外，CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺陷等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺陷少的氧化物半導體。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑（或分子半徑）大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
缺陷態密度低（氧缺陷少）的氧化物半導體可以具有低載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，使用CAAC-OS的電晶體很少具有負臨界電壓的電特性（很少成為常開啟）。高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。因此，使用CAAC-OS的電晶體電特性變動小且可靠性高。由於CAAC-OS的缺陷態密度低，所以很少因光照射等生成的載子被缺陷能階俘獲。因此，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性變動小。
被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。
＜微晶氧化物半導體＞ 在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS（nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體）。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜的整個部分中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大（例如，50nm以上）的電子射線對nc-OS進行電子繞射（選區電子繞射）時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的（環狀的）亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒（奈米晶）之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC（Random Aligned nanocrystals：無規配向奈米晶）的氧化物半導體或包含NANC（Non-Aligned nanocrystals：無配向奈米晶）的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
＜非晶氧化物半導體＞ 非晶氧化物半導體是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。在非晶氧化物半導體的高解析度TEM影像中觀察不到結晶部。在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構（completely amorphous structure）。也有時將如下結構稱為非晶結構：雖不是長程有序，但可以在從某個原子到與其最接近的原子或第二接近的原子的範圍內具有規律性的結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
＜amorphous-like氧化物半導體＞ 注意，氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體特別稱為amorphous-like氧化物半導體（a-like OS：amorphous-like Oxide Semiconductor）。
在a-like OS的高解析度TEM影像中有時觀察到空洞（void）。另外，在高解析度TEM影像中，包括能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。由於a-like OS包含空洞，所以其結構不穩定。此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。明確而言，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體的情況下，具有菱方晶系結構的單晶InGaZnO4 的密度為6.357g/cm3 。因此，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體的情況下，a-like OS的密度為5.0g/cm3 以上且小於5.9g/cm3 。另外，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體的情況下，nc-OS的密度和CAAC-OS的密度為5.9g/cm3 以上且小於6.3g/cm3 。
有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
氧化物半導體具有各種結構及各種特性。例如，OS電晶體的半導體區域可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
10:電路 11:掃描正反器（SFF） 15:電路 20:選擇電路 21:選擇電路（SEL） 30:電路 31:正反器（FF） 31a:電路 32M:閂鎖器 32S:閂鎖器 42:反相器 43:反相器 44:反相器 45:緩衝器（BUF） 50:SFF 100:邏輯電路 101:邏輯電路 102:邏輯電路 103:邏輯電路 110:SFF 112:SFF 113:SFF 114:SFF 115:SFF 116:SFF 200:PU 201:處理器核心 202:電源管理裝置（PMU） 203:電源開關（PSW） 204:時脈控制電路 205:電路 210:電源電路 220:端子 221:端子 222:端子 231:控制裝置 232:程式計數器 233:管線暫存器 234:管線暫存器 235:暫存器檔案 236:算術邏輯算術裝置（ALU） 237:資料匯流排 240:邏輯電路 250:SFF 260:FET層 261:FET層 262:FET層 263:電容層 270:單晶矽晶圓 271:p型Si電晶體 272:n型Si電晶體 280:導電層 281:導電層 282:導電層 283:導電層 284:絕緣層 291:絕緣層 292:絕緣層 293:絕緣層 294:絕緣層 295:絕緣層 501:OS電晶體 502:OS電晶體 503:OS電晶體 504:OS電晶體 505:OS電晶體 506:OS電晶體 510:基板 511:絕緣層 512:絕緣層 513:絕緣層 514:絕緣層 515:絕緣層 520:OS層 521:OS層 522:OS層 523:OS層 530:導電層 531:導電層 541:導電層 542:導電層 551:層 552:層 900:可攜式遊戲機 901:外殼 902:外殼 903:顯示部 904:顯示部 905:麥克風 906:揚聲器 907:操作鍵 908:觸控筆 910:可攜式資訊終端 911:外殼 912:外殼 913:顯示部 914:顯示部 915:連接部 916:操作鍵 920:膝上型個人電腦 921:外殼 922:顯示部 923:鍵盤 924:指向裝置 930:電冷藏冷凍箱 931:外殼 932:冷藏室門 933:冷凍室門 940:視頻攝影機 941:外殼 942:外殼 943:顯示部 944:操作鍵 945:透鏡 946:連接部 950:汽車 951:車體 952:車輪 953:儀表板 954:燈 7000:電子構件 7001:引線 7002:印刷電路板 7003:電路部 7004:電路基板 BK:端子 C1:電容器 C11:電容器 C12:電容器 C80:電容器 CK:端子 CK1:端子 CKB1:端子 D:端子 D0:端子 D1:端子 D2:端子 D3:端子 Dn:端子 EN:端子 FN:節點 FN11:節點 M1:電晶體 M2:電晶體 M3:電晶體 M80:電晶體 OBG:端子 PL:端子 Q:端子 QB:端子 RC1:電路 RC2:電路 RC3:電路 RC4:電路 RC11:電路 RC12:電路 RC13:電路 RC14:電路 RC15:電路 RC16:電路 RC50:電路 RE:端子 RT:端子 SD:端子 SD_IN:端子 SE:端子 SW1:開關 SW2:開關 SW3:開關 T0:端子 T1:端子 T2:端子 VH:端子 VL:端子 W1:佈線層 W2:佈線層 W3:佈線層 W4:佈線層 W5:佈線層 W6:佈線層 W7:佈線層 W8:佈線層 W9:佈線層 W10:佈線層 W11:佈線層
在圖式中: 圖1A是示出邏輯電路的結構實例的方塊圖，圖1B是示出圖1A的電路10的結構實例的方塊圖； 圖2A和圖2B是示出邏輯電路的結構實例的方塊圖； 圖3是示出邏輯電路的結構實例的方塊圖； 圖4是示出掃描FF（SFF）的結構實例的電路圖； 圖5是示出SFF的結構實例的電路圖； 圖6是示出SFF的工作實例的時序圖； 圖7是示出SFF的工作實例的時序圖； 圖8是示出SFF的結構實例的電路圖； 圖9是示出SFF的結構實例的電路圖； 圖10是示出SFF的結構實例的電路圖； 圖11是示出SFF的結構實例的電路圖； 圖12是示出SFF的結構實例的電路圖； 圖13是示出處理裝置的結構實例的方塊圖； 圖14是示出處理器核心的結構實例的方塊圖； 圖15是示出SFF的裝置結構的圖； 圖16A是示出電子構件的製造方法實例的流程圖，圖16B是示出電子構件的結構實例的透視示意圖； 圖17A至圖17F是示出電子裝置的例子的圖； 圖18A是示出電晶體的結構實例的俯視圖，圖18B至圖18D是圖18A的電晶體的剖面圖； 圖19A是圖18B的電晶體的部分放大圖，圖19B是電晶體的能帶圖； 圖20A至圖20C是示出電晶體的結構實例的剖面圖； 圖21A和圖21B是示出電晶體的結構實例的剖面圖； 圖22是示出晶片的結構實例的剖面圖； 圖23是示出晶片的結構實例的剖面圖。
無
21:選擇電路
31:正反器
SFF110:掃描正反器
SFF11:掃描正反器
RC11:電路
C11:電容器
FN11:節點
M1~M3:電晶體
SD_IN、RE、BK、PL、SD、D、SE、CK、Q:端子

Claims (4)

  1. 一種半導體裝置，包含：邏輯電路；以及具有保持從該邏輯電路輸出的資料的功能及將保持的該資料輸出到該邏輯電路的功能的保持電路，其中，從該保持電路輸出到該邏輯電路的資料為與從該邏輯電路輸出到該保持電路的資料相同的邏輯的資料，該保持電路包括第一至第三電晶體及保持資料的元件，該邏輯電路的輸出端子藉由該第二電晶體與該保持資料的元件電連接，該保持資料的元件藉由該第三電晶體與該邏輯電路的輸入端子電連接，該保持電路的輸入端子藉由該第一電晶體與該邏輯電路的該輸入端子電連接，第一層及第二層被層疊，在該第一層中具有包含於該邏輯電路的元件中的一個，並且，在該第二層中具有包含於該保持電路的元件中的一個。
  2. 一種半導體裝置，包含：邏輯電路；以及具有保持從該邏輯電路輸出的資料的功能及將保持的該資料輸出到該邏輯電路的功能的保持電路，其中，從該保持電路輸出到該邏輯電路的資料為與從該邏輯電路輸出到該保持電路的資料相同的邏輯的資料，該保持電路包括第一至第三電晶體及保持資料的元件， 該邏輯電路的輸出端子藉由該第二電晶體與該保持資料的元件電連接，該保持資料的元件藉由該第三電晶體與該邏輯電路的輸入端子電連接，該保持電路的輸入端子藉由該第一電晶體與該邏輯電路的該輸入端子電連接，第一層及第二層被層疊，該第一層在剖面上觀察到構成該邏輯電路的元件，並且，該第二層在剖面上觀察到構成該保持電路的元件。
  3. 一種半導體裝置，包含：邏輯電路；以及具有保持從該邏輯電路輸出的資料的功能及將保持的該資料輸出到該邏輯電路的功能的保持電路，其中，從該保持電路輸出到該邏輯電路的資料為與從該邏輯電路輸出到該保持電路的資料相同的邏輯的資料，該保持電路包括第一至第三電晶體及保持資料的元件，該邏輯電路的輸出端子藉由該第二電晶體與該保持資料的元件電連接，該保持資料的元件藉由該第三電晶體與該邏輯電路的輸入端子電連接，該保持電路的輸入端子藉由該第一電晶體與該邏輯電路的該輸入端子電連接，第一層及第二層被層疊，該第一層在剖面上觀察到包含於該邏輯電路的電晶體，並且，該第二層在剖面上觀察到構成該保持電路的元件。
  4. 根據申請專利範圍第1至3項中任一項之半導體裝置， 其中，該邏輯電路是閂鎖器、正反器、移位暫存器、計數電路或分頻電路。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016128853A1 (en) 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
EP3922100A1 (en) 2015-10-12 2021-12-15 Pioneer Hi-Bred International, Inc. Biologicals and their use in plants
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US9620200B1 (en) * 2016-03-26 2017-04-11 Arm Limited Retention voltages for integrated circuits
US10247777B1 (en) * 2016-11-10 2019-04-02 Teseda Corporation Detecting and locating shoot-through timing failures in a semiconductor integrated circuit
KR102421300B1 (ko) * 2017-01-13 2022-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치, 전자 부품, 및 전자 기기
US9947673B1 (en) 2017-04-04 2018-04-17 United Microelectronics Corp. Semiconductor memory device
US10032777B1 (en) 2017-06-05 2018-07-24 United Microelectronics Corp. Array of dynamic random access memory cells
US10276578B2 (en) * 2017-06-25 2019-04-30 United Microelectronics Corp. Dynamic oxide semiconductor random access memory(DOSRAM) having a capacitor electrically connected to the random access memory (SRAM)
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
TWI732090B (zh) 2018-01-16 2021-07-01 聯華電子股份有限公司 記憶體元件以及其操作方法
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
DE112018006897T5 (de) * 2018-01-19 2020-10-22 Mitsubishi Electric Corporation Dünnschicht-Kondensator und Verfahren zu dessen Herstellung
US10746792B1 (en) * 2018-11-30 2020-08-18 Amazon Technologies, Inc. Debug mechanisms for a processor circuit
CN114067863A (zh) * 2020-10-12 2022-02-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120195122A1 (en) * 2011-01-27 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
US8630130B2 (en) * 2011-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, memory unit, and signal processing circuit
US20140269013A1 (en) * 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS60214629A (ja) * 1984-04-10 1985-10-26 Mitsubishi Electric Corp アナログ信号選択回路
JP2689416B2 (ja) 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4800303A (en) 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
US5039883A (en) 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
US5257223A (en) * 1991-11-13 1993-10-26 Hewlett-Packard Company Flip-flop circuit with controllable copying between slave and scan latches
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07147530A (ja) * 1993-11-24 1995-06-06 Mitsubishi Electric Corp ラッチ回路及びマスタースレーブ型フリップフロップ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JPH09270677A (ja) * 1995-09-05 1997-10-14 Mitsubishi Electric Corp フリップフロップ回路及びスキャンパス並びに記憶回路
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3363691B2 (ja) * 1996-03-13 2003-01-08 シャープ株式会社 半導体論理集積回路
US6260165B1 (en) * 1996-10-18 2001-07-10 Texas Instruments Incorporated Accelerating scan test by re-using response data as stimulus data
US5980092A (en) 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
JP3653170B2 (ja) * 1998-01-27 2005-05-25 三菱電機株式会社 ラッチ回路およびフリップフロップ回路
US6708303B1 (en) * 1998-03-06 2004-03-16 Texas Instruments Incorporated Method and apparatus for controlling a seperate scan output of a scan circuit
US6049883A (en) 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6204695B1 (en) 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
US6570801B2 (en) 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
JP2002148309A (ja) * 2000-11-13 2002-05-22 Hitachi Ltd 半導体集積回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
JP2002340986A (ja) * 2001-05-22 2002-11-27 Hitachi Ltd 半導体集積回路、および半導体集積回路の故障検出方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
KR20050012820A (ko) 2002-06-21 2005-02-02 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 회로 및 전자 회로 테스트 방법
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7539915B1 (en) * 2003-01-07 2009-05-26 Marvell Israel (Misl) Ltd. Integrated circuit testing using segmented scan chains
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7256622B2 (en) 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4954639B2 (ja) 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010145134A (ja) * 2008-12-16 2010-07-01 Renesas Electronics Corp 半導体集積回路、半導体集積回路の内部状態退避回復方法
US8045401B2 (en) * 2009-09-18 2011-10-25 Arm Limited Supporting scan functions within memories
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI590249B (zh) 2010-12-03 2017-07-01 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
TWI562142B (en) 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
US20120250457A1 (en) * 2011-03-28 2012-10-04 Pgs Americas, Inc. Systems and methods for wireless communication in a geophysical survey streamer
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
KR101277683B1 (ko) 2011-07-15 2013-06-21 주식회사 동성기업 고기밀성능과 고단열성능을 가진 창문구조
US9159409B2 (en) * 2011-09-16 2015-10-13 Advanced Micro Devices, Inc. Method and apparatus for providing complimentary state retention
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
JP6088253B2 (ja) 2012-01-23 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
US9058892B2 (en) 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102010454B1 (ko) 2012-12-26 2019-08-13 삼성전자주식회사 스캔 플립-플롭, 이의 동작 방법, 및 이를 포함하는 데이터 처리 장치
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8792288B1 (en) * 2013-01-30 2014-07-29 Texas Instruments Incorporation Nonvolatile logic array with built-in test drivers
US8952723B2 (en) 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6316630B2 (ja) * 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
TWI640014B (zh) 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
GB2519353A (en) * 2013-10-18 2015-04-22 St Microelectronics Res & Dev Testing method, testing apparatus and circuit for use with scan chains
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
WO2015193777A1 (en) 2014-06-20 2015-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105445653B (zh) * 2014-09-29 2019-11-08 恩智浦美国有限公司 具有低功耗扫描触发器的集成电路
CN106796918A (zh) * 2014-10-10 2017-05-31 株式会社半导体能源研究所 半导体装置、电路板及电子设备
WO2016128853A1 (en) * 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120195122A1 (en) * 2011-01-27 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
US8630130B2 (en) * 2011-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, memory unit, and signal processing circuit
US20140269013A1 (en) * 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device

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