JP2002148309A

JP2002148309A - 半導体集積回路

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Publication number: JP2002148309A
Application number: JP2000350553A
Authority: JP
Inventors: Ichiro Kono; 一郎河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-11-13
Filing date: 2000-11-13
Publication date: 2002-05-22
Also published as: US6788105B2; US20020057108A1; KR100796412B1; TW564318B; KR20020037253A

Abstract

(57)【要約】【課題】テストに要する時間を短縮し、かつチップ面
積の増加を抑えることにより、テストに要するコストを
低減することである。【解決手段】入力切替ゲート付きスキャンフリップフ
ロップｇ１０１の出力端子Ｑとロジック出力信号線ｎ１
０２の間に、スキャンイネーブル信号線ｎ１０３によっ
て制御され、ｇ１０１の出力信号の遷移を遮断する役割
を果たす２入力ＡＮＤゲートｇ１０４が挿入されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特に記憶素子を含んだ論理回路を搭載した半導
体集積回路に関する。

【０００２】

【従来の技術】論理回路に対して縮退故障等を検出する
ために、論理回路をスキャン化する方法が広く用いられ
ている。この方法には、故障を効率良く検出できるとい
う利点がある。この方法を用いると、論理回路内のフリ
ップフロップ（以下ＦＦ）の値を直接操作できるように
なるためである。

【０００３】スキャン化された論理回路に対して故障を
検出（以下テスト）する工程を、図面を参照して説明す
る。図２２は、従来の技術で用いられるスキャンＦＦを
示す回路構成図である。これは、マルチプレクサ（以下
ＭＵＸ）付きスキャンＦＦの例である。この構成では、
ＦＦ（ｇ２６０１）の入力端子Ｄに、ＭＵＸ（ｇ２６０
２）が接続されている。ｇ２６０２には、前段の通常動
作を行うための論理ゲート群（以下ユーザーロジック）
からの信号（以下ロジック入力信号）が、ロジック入力
信号線を介して入力される。また、前段のＦＦからのス
キャン用信号（以下スキャンイン信号）が、スキャンイ
ン信号線を介して入力される。さらに、ロジック入力信
号とスキャンイン信号のどちらをｇ２６０１に取り込む
かを切り替え制御する信号（以下スキャンイネーブル信
号）が、スキャンイネーブル信号線を介して入力され
る。ｇ２６０１の出力端子Ｑには、後段のユーザーロジ
ックへの信号（以下ロジック出力信号）を伝搬させるロ
ジック出力信号線と、後段のＦＦへのスキャン用信号
（以下スキャンアウト信号）を伝搬させるスキャンアウ
ト信号線が、出木状に分岐して接続されている。

【０００４】図２３は、従来の技術でスキャン化した論
理回路を示す図である。これは、ＭＵＸ付きスキャンＦ
Ｆを多段に接続してスキャン化した論理回路の例であ
る。この構成では、ＭＵＸ付きスキャンＦＦ（ｇ２７０
１およびｇ２７０２）のスキャンアウト信号線は、それ
ぞれｇ２７０２およびｇ２７０３のスキャンイン信号線
に接続され、信号経路（以下パス）を形成している。以
下、このパスをスキャンパスと呼ぶ。また、ｇ２７０１
のスキャンイン信号線は、スキャンイン信号を半導体集
積回路チップ外部から入力する端子（スキャンイン端
子）に接続され、ｇ２７０３のスキャンアウト信号線
は、スキャンアウト信号を半導体集積回路チップ（以下
チップ）外部に出力する端子（スキャンアウト端子）に
接続されている。

【０００５】スキャンＦＦを用いたテストは、（１）論
理回路内の各ＦＦにテスト用初期値を代入する動作（以
下スキャンイン動作）、（２）各ＦＦからユーザーロジ
ックに該初期値を入力し、ユーザーロジックから出力さ
れるテスト用結果値を各ＦＦに取り込む動作（以下ロジ
ックテスト動作）、（３）各ＦＦから該結果値を回収す
る動作（以下スキャンアウト動作）を順次繰り返すこと
によって行われる。ａ２７０４、ａ２７０５およびａ２
７０６は、それぞれスキャンイン動作時、ロジックテス
ト動作時、スキャンアウト動作時の信号の流れを示して
いる。

【０００６】図２４は、従来の技術で用いられるスキャ
ンＦＦ（ｇ２６０３）の動作を示すタイミングチャート
である。まず、スキャンイン動作時には、各ＦＦがスキ
ャンイン信号を取り込めるように、スキャンイネーブル
信号をＨｉｇｈに設定する。また、テスト用初期値を各
ＦＦに代入するために、クロック信号を複数回遷移させ
（ｓ２８０１）、スキャンパスを介したシフト動作を行
う。次に、ロジックテスト動作時には、各ＦＦがロジッ
ク出力信号を取り込めるように、スキャンイネーブル信
号をＬｏｗに設定する（ｓ２８０２）。また、テスト用
初期値をユーザーロジックに入力するために１回、テス
ト用結果値を各ＦＦに取り込むために１回クロック信号
を遷移させる（ｓ２８０３）。さらに、スキャンアウト
動作時には、各ＦＦがスキャンアウト信号を出力できる
ように、スキャンイネーブル信号を再びＨｉｇｈに設定
する（ｓ２８０４）。また、各ＦＦからテスト用結果値
を回収するために、スキャンイン動作と同様なシフト動
作を行う。

【０００７】しかし反面、スキャンイン動作、およびス
キャンアウト動作（以下併せてスキャン動作）時には、
通常ユーザー動作時に比べて論理回路の動作確率が上が
る傾向にある。このため、例えば、アイトリプルイー
コンピューター、ボリューム３２、ナンバー１１の６１
頁（ＩＥＥＥＣｏｍｐｕｔｅｒ、ｖｏｌ．３２、ｎ
ｏ．１１、ｐｐ．６１、１９９９）に記載されるよ
うに、デバイスの微細化に伴って、過度の電圧降下によ
る故障検出ミスや、発熱によるチップ破壊の恐れが指摘
されてきている。

【０００８】この問題を回避するため、これまでに、例
えば、デザインフォーアットスピードテスト、
ダイアグノシスアンドミージャーメントの２４頁
（ＤｅｓｉｇｎｆｏｒＡｔ−ｓｐｅｅｄＴｅｓ
ｔ、ＤｉａｇｎｏｓｉｓａｎｄＭｅａｓｕｒｅｍ
ｅｎｔ、ＫｌｕｗｅｒＡｃａｄｅｍｉｃＰｕｂｌ
ｉｓｈｅｒｓ、ｐｐ．２４、１９９９）に記載され
るように、スキャン動作の周波数を下げて消費電力を抑
える方法が考えられている。本従来技術によれば、図２
４に示すように、ロジックテスト動作時のシステムクロ
ック信号の周波数（ｓ２８０３）はユーザーロジックの
通常動作時の周波数とするのに対して、スキャン動作時
のシステムクロック信号の周波数（ｓ２８０１）を下
げ、スキャン動作時のユーザーロジックの動作による消
費電力を低減させる。しかしながら、この方法ではテス
トに要する時間（テスト時間）が長くなり、スキャン化
の利点が損なわれてしまう。これは、テスト時間の全体
のうち、スキャン動作に要する時間が通常大部分を占め
るためである。結果として、テストに要するコスト（以
下テストコスト）が増加してしまう。

【０００９】また、例えば、ダイジェストオブペー
パーズ１９７８セミコンダクターテストカンフ
ァレンスの１５２頁から１５８頁（Ｄｉｇｅｓｔｏｆ
Ｐａｐｅｒｓ１９７８Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒＴｅｓｔＣｏｎｆｅｒｅｎｃｅ）に記載されるよ
うに、スキャン動作専用のＦＦをチップ内に追加するこ
とにより、スキャン動作時における消費電力を低減する
方法が考えられている。しかしながら、この方法ではチ
ップの面積が大幅に増加してしまう。なお、発明者らの
検討によれば、チップ面積が通常の５０％程度増加する
ことが判明している。

【００１０】

【発明が解決しようとする課題】このように、従来の技
術では、スキャン化された論理回路に対して故障を検出
しようとすると、テストに要する時間が長くなってしま
う、あるいはチップの面積が大幅に増加してしまうとい
う問題があった。本発明の目的は、従来技術に比べてテ
スト時間を短縮し、かつチップ面積の増加を抑えること
により、テストコストを低減できる半導体集積回路を提
供することである。また、かかる半導体集積回路の設計
方法を提供することである。さらに、テスト時間を短縮
してテストコストを削減する半導体集積回路の製造方法
を提供することである。

【００１１】

【課題を解決するための手段】スキャンフリップフロッ
プ（スキャンラッチ）を第１の信号と第２の信号とが入
力され、制御信号により第１の信号及び第２の信号のい
ずれかを選択的に出力する第１の論理ゲートと、クロッ
ク信号が入力され、クロック信号に応答して第１の論理
ゲートの出力信号を記憶し及び記憶した信号を出力する
第１の記憶素子と、第１の記憶素子の出力信号が入力さ
れ、制御信号に応じて第１の記憶素子の出力信号を出力
または遮断する第２の論理ゲートを有する記憶回路とし
て構成する。

【００１２】また、第１及び第２の入力端子と第１及び
第２の出力端子と制御信号が入力される第１制御端子と
を有する第１の記憶回路と、第１の記憶回路の第１の出
力端子からの出力信号が入力され、出力信号に対して所
定の処理を行い、処理の結果を出力する論理回路と、第
３及び第４の入力端子と制御信号が入力される第２制御
端子とを有する第２の記憶回路とを有し、第１の記憶回
路は、制御信号が第１の状態である場合には第１の入力
端子に入力される第１の信号を記憶して第１の出力端子
に出力し、制御信号が第２の状態である場合には第１の
出力端子の電位を論理回路の動作電位のいずれかの電位
とするとともに、第２の入力端子に入力される第２の信
号を記憶して第２の出力端子に出力し、第２の記憶回路
は、制御信号が第１の状態である場合には第３の入力端
子に入力される論理回路からの出力を記憶し、制御信号
が第２の状態である場合には第４の入力端子に入力され
る第１の記憶回路の第２の出力端子からの出力を記憶す
るように、スキャンパスを有する半導体集積回路を構成
する。

【００１３】さらに本発明では、ロジック出力遮断型ス
キャンＦＦ、スキャンアウト遮断型スキャンＦＦ、ロジ
ック出力・スキャンアウト切替型スキャンＦＦ及び従来
のスキャンＦＦを論理回路の特性（消費電力、遅延時
間）に応じて使い分ける。

【００１４】このようなスキャンＦＦは、その機能、消
費電力及び遅延情報を記述したセルライブラリに一つの
セルとして登録され、半導体集積回路の設計に使用され
る。

【００１５】また、複数のスキャンＦＦを使い分けた半
導体集積回路の設計は、（１）ロジック出力遮断型スキ
ャンＦＦを用いて半導体集積回路を設計し、（２）タイ
ミング仕様を満足しない経路の始点となるスキャンＦＦ
を従来のスキャンＦＦに置き換える、ことにより行う。
また、レイアウト後には、消費電力に基づきスキャンア
ウト遮断機能をもつスキャンＦＦに置き換える。

【００１６】さらに、このように設計された半導体集積
回路のレイアウトパターンを半導体基板に転写して半導
体集積回路装置を半導体基板上に形成し、形成した半導
体集積回路に対してロジックテストを行って、半導体集
積回路装置を製造する。このとき、ロジックテストにお
いてはスキャン時とロジックテスト時の周波周波数を同
じにする。特にスキャン時のクロック周波数は通常動作
時に用いられるクロック周波数として製造コスト中テス
トコストの占める割合を小さくする。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。

【００１８】図１は、本発明の第１の実施例に関する半
導体集積回路を示す回路構成図である。これは、従来の
ＭＵＸ付きスキャンＦＦに対して本発明を適用した例で
ある。この構成では、ＭＵＸ付きスキャンＦＦ（ｇ１０
１）の出力端子Ｑとロジック出力信号線ｎ１０２の間
に、スキャンイネーブル信号線ｎ１０３によって制御さ
れ、ｇ１０１の出力信号の遷移を遮断する役割を果たす
２入力ＡＮＤゲートｇ１０４が挿入されている。以下、
本実施例のスキャンＦＦ（ｇ１０５）を、ロジック出力
遮断型スキャンＦＦと呼ぶ。

【００１９】図２は、第１の実施例の動作を示すタイミ
ングチャートである。まず、スキャン動作時には、スキ
ャンイネーブル信号がＨｉｇｈであるため、ｇ１０４に
よってｎ１０２はＬｏｗに固定される（ｓ２０１、およ
びｓ２０２）。このように、本構成によれば、スキャン
動作時において、従来のスキャンＦＦで起きていたロジ
ック出力信号の遷移（ｓ２８０５（図２８））を遮断で
きるため、結果としてスキャン動作時の消費電力を低減
することができる。

【００２０】次に、ロジックテスト動作に先立ち、ロジ
ック出力遮断解除を行う。この間には、クロック信号の
遷移を停止させ（ｓ２０３）、スキャンイネーブル信号
をＨｉｇｈからＬｏｗに設定することにより（ｓ２０
４）、ｎ１０２のＬｏｗ固定を解除する。このとき、ゲ
ート１段分（ＡＮＤゲートｇ１０４）の信号伝搬遅延程
度の待ち時間をとり、不安定な信号によりロジックテス
ト動作を行うことを防止している。しかしながら、この
待ち時間によるテスト時間全体の増加は、極めて小さ
い。一般に、スキャン動作に要するクロック信号遷移数
は、ロジックテスト動作のそれに比べ数百から数千倍で
あり、スキャン動作に要する時間がテスト時間の大半を
占めるからである。図２の構成によれば、スキャン動作
の周波数をロジックテスト動作の周波数と同じにして行
うことが可能になるので、スキャン動作に要する時間を
短縮することが可能になる。

【００２１】なお、クロック信号およびスキャンイネー
ブル信号は、チップの外部からテスタを使って供給する
か、あるいはチップ内でカウンタを付加した発振回路を
使って生成することができる。したがって、本構成を用
いることにより、過度の電圧降下による故障検出ミスや
発熱によるチップ破壊を起こすことなく、スキャン動作
周波数を向上させることができ、結果としてテスト時間
を短縮することができる。さらに、第１の実施例では、
各スキャンＦＦに対してロジック出力遮断用ゲート（ｇ
１０４）を１つ追加するだけであるため、チップ面積の
増加を小さく抑えることができる。発明者らの検討によ
り、チップ面積の増加を１％程度に低減できることが判
明している。

【００２２】図３は、本発明の第２の実施例に関する半
導体集積回路を示す回路構成図である。これは、第１の
実施例で説明したロジック出力遮断用ゲート（ｇ１０
４）の機能を、ＭＵＸ付きスキャンＦＦの内部に組み込
んだ例である。この構成では、新たに出力端子がスキャ
ンアウト端子とロジック出力端子に分離され、ロジック
出力端子の前に、スキャンイネーブル信号線ｎ３０１
と、ロジック出力とは逆相の信号線ｎ３０２によって制
御される２入力ＮＯＲゲートｇ３０３が挿入されてい
る。このような構成にすると、第１の実施例に比べてシ
ステムクロック端子からロジック出力端子に至る経路上
にあるゲート段数を削減することができる。すなわち、
第１の実施例では、ｎ３０２からロジック出力端子に至
る経路上のゲート段数は２段（ｇ３０４（従来のＭＵＸ
付きスキャンＦＦ回路では図３のスキャンアウト端子が
唯一の出力端子となっている）とｇ１０４）であるのに
対し、本実施例では１段のみ（ｇ３０３）である。した
がって、本発明を適用することによるユーザーロジック
の遅延をより小さくすることができる。さらに、第１の
実施例に比べてスキャンＦＦを構成するトランジスタの
大きさを小さくできるため、チップ面積低減効果、およ
び消費電力低減効果も期待できる。

【００２３】なお、本発明の構成は以上の構成に限られ
ない。例えば、図１において２入力ＡＮＤゲートｇ１０
４の代わりにトランスファーゲートを用いることも可能
である。この場合にはチップ面積を小さくできるという
利点がある。

【００２４】図４は、本発明の第３の実施例に関する半
導体集積回路を示す回路構成図である。これは、ＭＵＸ
付きスキャンラッチに対して本発明を適用した例であ
る。スキャンラッチは、マスタラッチｇ５０１の出力端
子Ｑを、スキャン専用のスレーブラッチｇ５０２の入力
端子Ｄに接続した構成になっている。スキャンＦＦでは
なくスキャンラッチに対しても、第１の実施例と同様に
本発明を適用できる。すなわち、記憶素子（本実施例で
はラッチ）の出力端子Ｑからロジック出力信号線ｎ５０
３の間に、ロジック出力遮断用ＡＮＤゲートｇ５０４を
挿入すればよい。

【００２５】図５は、本発明の第４の実施例に関する半
導体集積回路を示す回路構成図である。これは、第４の
実施例で説明したロジック出力遮断用ゲート（ｇ５０
４）を、ＭＵＸ付きスキャンラッチのマスタラッチ（ｇ
５０１）の内部に組み込んだ例である。但し、本例では
逆相信号が出力可能なように構成している。マスタラッ
チの出力端子がインバータゲートではなくＮＡＮＤゲー
トｇ６０１で駆動されている場合にも、第２の実施例と
同様に本発明を適用できる。すなわち、ロジック出力端
子の前に、スキャンイネーブル信号線ｎ６０２と、ロジ
ック出力とは逆相の信号線ｎ６０３によって制御される
２入力ＮＯＲゲートｇ６０４を挿入すればよい。

【００２６】図６は、本発明の第５の実施例に関する半
導体集積回路を示す回路構成図である。これは、第１の
実施例で説明したロジック出力遮断用ゲートｇ１０４を
制御するために、スキャンイネーブル信号線ｎ１０３の
代わりに、ロジック出力遮断信号線ｎ７０１を設けた例
である。

【００２７】図７は、第５の実施例の動作を示すタイミ
ングチャートである。スキャンイン動作からロジックテ
スト動作に移行する際に、ロジック出力遮断信号を、ス
キャンイネーブル信号ｓ８０２より先にＬｏｗに設定す
る（ｓ８０１）ことにより、第１の実施例で必要となる
ロジック出力遮断解除をスキャンイン動作と並行して行
うことができる。そのため、クロック信号遷移の停止が
不要になる（ｓ８０２）。したがって、第１の実施例に
比べてさらにテスト時間を低減できるという利点があ
る。また、バーンイン試験を行う場合にはユーザーロジ
ックを通常動作時よりも高い動作確率で動作させる。本
構成によれば、バーンイン時にはスキャンＦＦに信号を
入力しつつユーザーロジックを動作させることが可能に
なる。

【００２８】図８は、本発明の第６の実施例に関する半
導体集積回路を示す回路構成図である。これは、第１の
実施例で説明したロジック出力遮断用ゲート（ｇ１２０
４）付きスキャンＦＦにおいて、ＭＵＸ付きスキャンＦ
Ｆ（ｇ１２０１）の出力端子Ｑとスキャンアウト信号線
ｎ１２０５の間に、スキャンイネーブル信号線ｎ１２０
３によって制御される、スキャンアウト遮断用２入力Ａ
ＮＤゲートｇ１２０６を挿入したものである。このよう
な構成にすると、ゲートｇ１２０４によりスキャン動作
時のロジック出力信号の遷移を遮断することができ、か
つ通常動作時にはゲートｇ１２０６によってスキャンイ
ネーブル信号がＬｏｗに設定されるとスキャンアウト信
号がＬｏｗに固定されることにより、スキャンアウト信
号の遷移が遮断される。これによりスキャンパスを駆動
することがなくなるので、通常動作時の消費電力が低減
できる。さらに、通常動作時にスキャンイン信号、およ
びスキャンアウト信号（併せてスキャン信号）がＬｏｗ
に固定されるため、スキャン信号線を挟むユーザーロジ
ック信号線間のクロストークノイズ低減効果も期待でき
る。以下、本実施例のスキャンＦＦ（ｇ１２０７）を、
ロジック出力・スキャンアウト切替型スキャンＦＦと呼
ぶ。また、図８の構成からゲートｇ１２０４を除いたス
キャンＦＦの構成も考えられ、このようなスキャンＦＦ
をスキャンアウト遮断型スキャンＦＦと呼ぶ。

【００２９】図９は、第６の実施例の動作を示すタイミ
ングチャートである。ロジックテスト動作に先立ち、ロ
ジック出力遮断解除を行う。この間に、クロック信号の
遷移を停止させ（ｓ１３０１）、スキャンイネーブル信
号をＨｉｇｈからＬｏｗに設定する（ｓ１３０２）こと
により、ロジック出力信号のＬｏｗ固定を解除する。ま
た、ロジックテスト動作が完了した後に、スキャンアウ
ト遮断解除を行う。この間に、クロック信号の遷移を停
止させ（ｓ１３０３）、スキャンイネーブル信号をＬｏ
ｗからＨｉｇｈに設定する（ｓ１３０４）ことにより、
スキャン信号のＬｏｗ固定を解除する。このロジック出
力遮断解除、およびスキャンアウト遮断解除が完了する
までに、待ち時間が必要になる。しかしながら、この待
ち時間によるテスト時間全体の増加は、第１の実施例と
同様な理由から極めて小さい。

【００３０】図１０は、本発明の第７の実施例に関する
半導体集積回路を示す回路構成図である。これは、ロジ
ック出力遮断用ゲート（ｇ１２０４）とスキャンアウト
遮断用ゲート（ｇ１２０６）の両方を、ＭＵＸ付きスキ
ャンＦＦの内部に組み込んだ例である。この構成では、
ロジック出力端子の前に、スキャンイネーブル信号線ｎ
１４０１と、出力とは逆相の信号線ｎ１４０２によって
制御される２入力ＮＯＲゲートｇ１４０３が挿入されて
いる。また、スキャンアウト端子の前に、スキャンイネ
ーブル信号線ｎ１４０１と、出力とは逆相の信号線ｎ１
４０２によって制御される２入力ＮＯＲゲートｇ１４０
４が挿入されている。このような構成にすると、第２の
実施例と同様な理由から、システムクロック端子からロ
ジック出力端子に至る経路上のゲート段数を削減するこ
とができ、またシステムクロック端子からスキャンアウ
ト端子に至る経路上のゲート段数を削減することができ
る。さらに、チップ面積低減効果、および消費電力低減
効果も期待できる。

【００３１】図１１は、本発明の第８の実施例に関する
半導体集積回路を示す回路構成図である。これは、ロジ
ック出力遮断型スキャンＦＦ、スキャンアウト遮断型ス
キャンＦＦ、およびロジック出力・スキャンアウト切替
型スキャンＦＦと従来のスキャンＦＦを、半導体集積回
路内に混在させた例である。この構成では、遅延が小さ
く、かつ消費電力の大きいユーザーロジックｍ１５０１
に対しては、ロジック出力遮断型スキャンＦＦ（ｇ１０
５）が接続されている。ロジック出力遮断型スキャンＦ
Ｆの適用によりテスト時の消費電力が低減され、この場
合ゲートの追加に伴う遅延の影響が問題にならないため
である。それに加えて、消費電力の大きいスキャンパス
ｐ１５０２に対しては、ロジック出力・スキャンアウト
切替型スキャンＦＦにゲート（ｇ１２０７）が接続され
ている。ロジック出力・スキャンアウト切替型スキャン
ＦＦの適用によりさらに通常動作時におけるスキャンパ
スの不必要な駆動による消費電力が低減される効果があ
る。一方、遅延が大きく、かつ消費電力の小さいユーザ
ーロジックｍ１５０３に対しては、従来のスキャンＦＦ
が接続されている。遅延時間を問題にする場合には、従
来型スキャンＦＦが望ましい。それに加えて、消費電力
の大きいスキャンパスｐ１５０４に対しては、スキャン
アウト遮断型スキャンＦＦ（ｇ９０５）が接続されてい
る。スキャンアウト遮断型スキャンＦＦの適用により通
常動作時におけるスキャンパスの不必要な駆動による消
費電力が低減され、またユーザーロジックの遅延は従来
型スキャンＦＦと同等である。このような構成にする
と、ユーザーロジックにおけるパスの始点から終点まで
の遅延（以下パス遅延）の増加を抑えながら、テスト動
作時と通常動作時の消費電力の低減を図ることができ
る。

【００３２】図１２は、第８の実施例に関するパス遅延
の度数分布図である。例えば、ユーザーロジック内のす
べてのスキャンＦＦに対してロジック出力遮断型スキャ
ンＦＦを適用した結果、仕様遅延を満たさないパスが一
部生じたとする。仕様遅延を満たさないパス上にあるロ
ジック出力遮断型スキャンＦＦを、従来のスキャンＦＦ
に置換することにより、仕様遅延を満たすように改善す
ることができる。但し、ロジック出力遮断型スキャンＦ
Ｆを従来のスキャンＦＦと混在させた場合、ロジック出
力遮断型スキャンＦＦのみを用いた場合に比べて消費電
力が増加することになる。しかしながら、従来のスキャ
ンＦＦの使用率は通常小さくなるため、消費電力の増加
も小さく抑えられる。本実施例においても、従来に比べ
てテスト動作時の消費電力を半分以下に低減することが
できることは可能である。

【００３３】図１３は、第８の実施例に関する設計フロ
ーを示す図である。これは、本発明のロジック出力遮断
型スキャンＦＦを適用するための設計フローの例であ
る。ロジック出力遮断型スキャンＦＦ割り当てｊ１８０
１は、論理合成ｊ１８０２の後に行い、セルライブラリ
ｄ１８０３と、スキャンＦＦ機能対応情報ｄ１８０４を
入力し、遅延計算および消費電力計算ｊ１８０５を繰り
返しながら、最終的に論理ネットリストｄ１８０６を出
力する。ｊ１８０２およびｊ１８０５については、従来
の技術を用いればよい。ｄ１８０３とｄ１８０４の詳細
な内容については、後で説明する。ｊ１８０１の処理
は、（１）まず論理回路内のすべてのスキャンＦＦを、
ロジック出力遮断型スキャンＦＦに置換し、（２）次に
仕様遅延を満たさないパスについて、その始点となるス
キャンＦＦを、従来のスキャンＦＦに戻す。例えば、図
示のパスＡおよびＢについて、（１）の処理を行った後
の遅延が、それぞれ５．０２ｎｓと１０．０１ｎｓにな
ったとする。仕様遅延１０ｎｓに対して、パスＢが仕様
未達になっている。そこで、パスＢの始点となるロジッ
ク出力遮断型スキャンＦＦを、従来のスキャンＦＦに戻
す。

【００３４】図１４は、第８の実施例に関する設計フロ
ーを示す図である。これは、本発明のスキャンアウト遮
断型スキャンＦＦ、およびロジック出力・スキャンアウ
ト切替型スキャンＦＦを適用するための設計フローの例
である。配線による遅延を含めたユーザーロジックの遅
延時間は、レイアウト後に計算可能になるので、スキャ
ンアウト遮断型スキャンＦＦ割り当てｊ１９０１は、レ
イアウトｊ１９０２の後に行う。セルライブラリｄ１８
０３と、スキャンＦＦ機能対応情報ｄ１８０４を入力
し、遅延計算および消費電力計算ｊ１８０５を繰り返し
ながら、最終的にレイアウト情報付加ネットリストｄ１
９０３を出力する。ｊ１９０２については、従来の技術
を用いればよい。ｊ１９０１の処理は、スキャンＦＦ、
およびスキャンパスの合計の消費電力が減少する場合
に、従来のスキャンＦＦに対しては、スキャンアウト遮
断型フリップフロップに置換し、ロジック出力遮断型ス
キャンＦＦに対しては、ロジック出力・スキャンアウト
切替型スキャンＦＦに置換する。

【００３５】図１３及び図１４に開示した構成について
以下説明する。セルライブラリｄ１８０３には従来のス
キャンＦＦ、ロジック出力遮断型スキャンＦＦ、ロジッ
ク出力・スキャンアウト切替型スキャンＦＦを含むセル
データである。格納されるセルの属性には、セルの消費
電力、入力端子名、出力端子名、論理機能、および遅延
を含む。

【００３６】図１５は、スキャンＦＦ機能対応情報ｄ１
８０４を示す図である。これは、従来のスキャンＦＦ
（ｓｃａｎｄｆｆ１）の出力端子と、ロジック出力遮断
型スキャンＦＦ（ｌｏｇｉｃｍａｓｋｅｄ−ｓｃａｎｄ
ｆｆ１）の出力端子、およびロジック出力・スキャンア
ウト切替型スキャンＦＦ（ｌｏｇｉｃｓｃａｎｓｗｉｔ
ｃｈｅｄ−ｓｃａｎｄｆｆ１）の出力端子とを対応づけ
る例である。ここで、各スキャンＦＦのセル名、および
端子名には、セルライブラリｄ１８０３で定義された名
称が用いられる。これにより従来のスキャンＦＦとロジ
ック出力遮断型スキャンＦＦ、ロジック出力・スキャン
アウト切替型スキャンＦＦの置換が行える。

【００３７】図１６は、本発明を適用した半導体集積回
路装置を設計する設計装置、および記憶媒体を示す構成
図である。本発明のスキャンＦＦを適用するための設計
装置（ワークステーション）の構成としては、メモリに
論理合成、遅延計算、消費電力計算、レイアウト、図１
３で説明したロジック出力遮断型スキャンＦＦ割り当
て、図１４で説明したロジック出力・スキャンアウト切
替型スキャンＦＦ割り当て、および外部インターフェー
ス制御を行う各プログラムが収められている。また、デ
ィスクにはＲＴＬ設計記述、セルライブラリ、論理ネッ
トリスト、図１３及び図１４で説明したスキャンＦＦ機
能対応情報、およびレイアウト情報付加ネットリストを
表現する各データが収められている。キーボード、ある
いはマウスからの入力により、各プログラムを操作、お
よび実行することができる。また、各プログラムの実行
結果を、ディスプレイに出力することにより、参照する
ことができる。また、収められているすべてのプログラ
ム、およびデータは、コンパクトディスクのような記録
媒体により保存することができる。

【００３８】図１７は、本発明を適用した半導体集積回
路装置を設計するフローを示す図である。これは、ＬＳ
Ｉ設計メーカーが、従来のスキャンＦＦと本発明のスキ
ャンＦＦを混在させた設計（以下本スキャンＦＦ混在設
計）を実施する。本実施例では、ＬＳＩ設計依頼者がＬ
ＳＩ設計メーカーに、設計仕様のみを提供する。なお、
この図では、黒色の太線は処理と情報の依存関係を示
し、白抜きの矢印は情報の流れを示している。具体的に
は、ＬＳＩ設計メーカーは、ＬＳＩ設計依頼者から提供
される設計仕様情報ｄ２４０１と、半導体メーカー（設
計された半導体集積回路装置の製造を行う）から提供さ
れるセルライブラリｄ１８０３、およびスキャンＦＦ機
能対応情報ｄ１８０４を用いて、本スキャンＦＦ混在設
計ｄ２４０２を行い、最終的に本発明のスキャンＦＦを
用いた論理ネットリスト（以下本スキャンＦＦ使用ネッ
トリスト）ｄ２４０３を作成する。作成した論理ネット
リストｄ２４０３はＬＳＩ設計依頼者に渡される。な
お、セルライブラリｄ１８０３もＬＳＩ設計依頼者に渡
す場合がある。

【００３９】図１８では、ＬＳＩ設計メーカーが、本ス
キャンＦＦ混在設計を実施する例である。本実施例で
は、ＬＳＩ設計依頼者（設計された半導体集積回路装置
の製造をも行う）がＬＳＩ設計メーカーに、設計仕様だ
けでなくセルライブラリ、および論理ネットリストを提
供する場合のやり取りを示している。なお、この図で
は、黒色の太線は処理と情報の依存関係を示し、白抜き
の矢印は情報の流れを示している。具体的には、ＬＳＩ
設計メーカーは、ＬＳＩ設計依頼者から提供される設計
仕様情報ｄ２４０１、セルライブラリｄ１８０３、スキ
ャンＦＦ機能対応情報ｄ１８０４、および本発明のスキ
ャンＦＦを用いない論理ネットリスト（以下本スキャン
ＦＦ無付加ネットリスト）ｄ２５０１を用いて、本スキ
ャンＦＦ混在設計ｄ２４０２を行い、最終的に本スキャ
ンＦＦ使用ネットリストｄ２４０３を作成する。その
後、ＬＳＩ設計依頼者に、ｄ２４０３を渡す。

【００４０】半導体メーカー（図１７）またはＬＳＩ設
計依頼者（図１８）は、ネットリストから作成されるレ
イアウトパターンを半導体基板に転写する（ｊ２４０
４）。このレイアウトパターンを転写されて作成された
半導体集積回路装置に対してロジックテストを実施する
（ｊ２４０５）。このとき、ロジックテスト時において
は、スキャンイン動作、ロジックテスト動作、スキャン
アウト動作とも同じ周波数を用いることができ、特に通
常動作時のクロック周波数と同じ周波数を用いることが
望ましい。従来のスキャンＦＦを用いたユーザーロジッ
ク部分については動作確率が上昇することによる発熱等
の問題があるが、かかる部分は半導体集積回路の比較的
わずかな部分とすることができるので、半導体集積回路
装置による不具合は生じない。

【００４１】図１９は、本発明の第９の実施例に関する
半導体集積回路を示す回路構成図である。これは、第２
の実施例で説明したロジック出力遮断用２入力ＮＯＲゲ
ート（ｇ３０３）を、２入力ＮＡＮＤゲート（ｇ３００
１）に置き替えた例である。このような置き換えは、ロ
ジック入力信号とスキャン入力信号を切り替えるセレク
タｇ３００２に使用されるインバータｇ３００３の出力
信号線ｎ３００４を、ロジック出力遮断用ゲート（ｇ３
００１）に入力することにより可能になる。このような
構成にすると、第２の実施例に比べてスキャンＦＦを構
成するトランジスタの大きさを小さくできる。これは、
同じ駆動能力（電流供給能力）のＮＯＲゲートとＮＡＮ
Ｄゲートにおいて、一般にＮＡＮＤゲートの方が、構成
するトランジスタの大きさが小さいためである。さら
に、チップ面積低減効果、および消費電力低減効果も期
待できる。

【００４２】図２０は、図１９に示す半導体集積回路の
トランジスタレベルでの回路構成図である。これは、第
９の実施例で説明したロジック出力遮断用ゲートｇ３０
０１、インバータゲートｇ３００５、３状態ゲートｇ３
００７、およびスキャン出力用インバータゲートｇ３０
０９をトランジスタにより構成した例である。この構成
では、ｇ３００１を構成し、ロジック出力端子にドレイ
ン端子が接続されているトランジスタｔ３１０１のゲー
ト端子に、ロジック出力信号線ｎ３００８が接続されて
いる。このような構成にすると、ロジック出力端子にド
レイン端子が接続されていないトランジスタｔ３１０２
のゲート端子にｎ３００８を接続する場合に比べて、ロ
ジック信号出力に要する遅延時間を短縮することができ
る。

【００４３】図２１は、図２０で説明したスキャンＦＦ
のレイアウト例である。図面を見やすくするために、電
位給電線、拡散層、およびゲート線のみを示し、ゲート
線および拡散層間の接続線を省略している。この構成で
は、ｇ３００５とｇ３００７についてＶｄｄ電位給電線
ｖ３１０３、およびＧｎｄ電位給電線ｖ３１０４を共有
させている。同様に、ｇ３００１とｇ３００９について
Ｖｄｄ電位給電線ｖ３１０５、およびＧｎｄ電位給電線
ｖ３１０６を共有させている。このような構成にする
と、拡散層の幅を小さくできるため、チップ面積の低減
を図ることができる。

【００４４】

【発明の効果】以上に説明したように、本発明によれ
ば、従来技術に比べてテスト時間を短縮し、かつチップ
面積の増加を抑えることにより、テストコストを低減す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に関する半導体集積回路
を示す回路構成図である。

【図２】第１の実施例の動作を示すタイミングチャート
である。

【図３】本発明の第２の実施例に関する半導体集積回路
を示す回路構成図である。

【図４】本発明の第３の実施例に関する半導体集積回路
を示す回路構成図である。

【図５】本発明の第４の実施例に関する半導体集積回路
を示す回路構成図である。

【図６】本発明の第５の実施例に関する半導体集積回路
を示す回路構成図である。

【図７】第５の実施例の動作を示すタイミングチャート
である。

【図８】本発明の第６の実施例に関する半導体集積回路
を示す回路構成図である。

【図９】第６の実施例の動作を示すタイミングチャート
である。

【図１０】本発明の第７の実施例に関する半導体集積回
路を示す回路構成図である。

【図１１】本発明の第８の実施例に関する半導体集積回
路を示す回路構成図である。

【図１２】第８の実施例に関するパス遅延の度数分布図
である。

【図１３】第８の実施例に関する設計フローを示す図で
ある。

【図１４】第８の実施例に関する設計フローを示す図で
ある。

【図１５】スキャンＦＦ機能対応情報を示す図である。

【図１６】本発明の設計装置、および記憶媒体を示す構
成図である。

【図１７】本発明の半導体集積回路の設計フローを示す
図である。

【図１８】本発明の半導体集積回路の設計フローを示す
図である。

【図１９】本発明の第９の実施例に関する半導体集積回
路を示す回路構成図である。

【図２０】第９の実施例に関するトランジスタレベルで
の半導体集積回路を示す回路構成図である。

【図２１】図２０の回路に関する半導体集積回路のレイ
アウトの平面図である。

【図２２】従来の技術で用いられるスキャンフリップフ
ロップを示す回路構成図である。

【図２３】従来の技術でスキャン化した論理回路を示す
図である。

【図２４】従来の技術で用いられるスキャンフリップフ
ロップの動作を示すタイミングチャートである。

【符号の説明】

ｇ１０１〜ｇ３００９…論理ゲート、ｎ１０２〜ｎ３０
０８…信号線、ｓ２０１〜ｓ２８０５…信号波形、ｍ１
５０１〜ｍ１５０３…論理ゲート群、ｐ１５０２〜ｐ１
５０４…信号経路、ｊ１８０１〜ｊ１９０２…処理、ｄ
１８０３〜ｄ２５０１…データ、ａ２７０４〜ａ２７０
６…信号の流れ、ｔ３１０１〜ｔ３１０２…トランジス
タ、ｖ３１０３〜ｖ３１０６…電位給電線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考） // Ｈ０３Ｋ 3/037 Ｈ０１Ｌ 21/82 Ｃ 27/04 ＴＦＦターム(参考） 2G032 AA01 AA07 AB02 AC10 AD01 AD06 AE11 AG07 AK14 AK16 AL14 5F038 AV06 CA02 CD02 CD04 CD06 DF01 DF16 DT02 DT06 DT07 DT15 EZ08 EZ09 EZ20 5F064 AA04 BB03 BB05 BB06 BB07 BB19 CC12 DD05 EE52 EE54 FF12 HH07 HH10 HH11 HH12 HH13 HH14 5J043 AA08 AA09 EE01 JJ04 JJ10 KK01 5J056 AA00 BB57 BB60 CC00 CC14 FF01 FF07

Claims

【特許請求の範囲】

【請求項１】第１の信号と第２の信号とが入力され、制
御信号により上記第１の信号及び上記第２の信号のいず
れかを選択的に出力する第１の論理ゲートと、クロック信号が入力され、上記クロック信号に応答して
上記第１の論理ゲートの出力信号を記憶し及び上記記憶
した信号を出力する第１の記憶素子と、上記第１の記憶素子の出力信号が入力され、上記制御信
号に応じて上記第１の記憶素子の出力信号を出力または
遮断する第２の論理ゲートを有する記憶回路。
【請求項２】請求項１において、第１の記憶素子の出力信号が入力され、上記制御信号の
相補信号に応じて上記第１の記憶素子の出力信号を出力
または遮断する第３の論理ゲートを有する記憶回路。
【請求項３】請求項１において、上記制御信号が第１状態である場合には、上記第２の論
理ゲートは上記第１の記憶素子の出力信号を出力し、上記制御信号が第２状態である場合には、上記第２の論
理ゲートは上記記憶回路の動作電位のいずれかの値を出
力する記憶回路。
【請求項４】第１及び第２の入力端子と第１及び第２の
出力端子と制御信号が入力される第１制御端子とを有す
る第１の記憶回路と、上記第１の記憶回路の第１の出力端子からの出力信号が
入力され、上記出力信号に対して所定の処理を行い、上
記処理の結果を出力する論理回路と、第３及び第４の入力端子と上記制御信号が入力される第
２制御端子とを有する第２の記憶回路とを有し、上記第１の記憶回路は、上記制御信号が第１の状態であ
る場合には上記第１の入力端子に入力される第１の信号
を記憶して上記第１の出力端子に出力し、上記制御信号
が第２の状態である場合には上記第１の出力端子の電位
を上記論理回路の動作電位のいずれかの電位とするとと
もに、上記第２の入力端子に入力される第２の信号を記
憶して上記第２の出力端子に出力し、上記第２の記憶回路は、上記制御信号が上記第１の状態
である場合には上記第３の入力端子に入力される上記論
理回路からの出力を記憶し、上記制御信号が第２の状態
である場合には上記第４の入力端子に入力される上記第
１の記憶回路の上記第２の出力端子からの出力を記憶す
る半導体集積回路。
【請求項５】請求項４において、上記半導体集積回路はクロック信号を受けて動作し、上記第１の記憶回路は上記クロック信号の第１のタイミ
ングで上記第１の信号または上記第２の信号を記憶し、
上記クロック信号の第２のタイミングで上記記憶した上
記第１の信号または上記第２の信号を出力する半導体集
積回路。
【請求項６】請求項４において、上記第１の記憶回路は、さらに上記制御信号が上記第１
の状態である場合には上記第２の出力端子の電位を上記
論理回路の上記動作電位のいずれかの電位とすることを
半導体集積回路。
【請求項７】請求項４において、上記制御信号が上記第１の状態である場合は上記半導体
集積回路が通常動作モードであって、上記制御信号が上
記第２の状態である場合は上記半導体集積回路がテスト
モードである半導体集積回路。
【請求項８】請求項４において、上記第１の記憶回路及び上記第２の記憶回路はスキャン
フリップフロップである半導体集積回路。
【請求項９】第１及び第２の入力端子と第１及び第２の
出力端子と制御信号が入力される第１制御端子とを有す
る第１の記憶回路と、上記第１の記憶回路の第１の出力端子からの第１の出力
信号が入力され、上記第１の出力信号に対して所定の第
１の処理を行い、第１の出力信号を出力する第１の論理
回路と、第３及び第４の入力端子と第３及び第４の出力端子と上
記制御信号が入力される第２制御端子とを有する第２の
記憶回路と、上記第２の記憶回路の第３の出力端子からの第２の出力
信号が入力され、上記第２の出力信号に対して所定の第
２の処理を行い、第２の出力信号を出力する第２の論理
回路と、第５及び第６の入力端子と上記制御信号が入力される第
３制御端子とを有する第３の記憶回路とを有し、上記第１の記憶回路は、上記制御信号が第１の状態であ
る場合には上記第１の入力端子に入力される第１の信号
を記憶して上記第１の出力端子に出力し、上記制御信号
が第２の状態である場合には上記第２の入力端子に入力
される第２の信号を記憶して上記第２の出力端子に出力
し、上記第２の記憶回路は、上記制御信号が上記第１の状態
である場合には上記第３の入力端子に入力される上記第
１の出力信号を記憶して上記第３の出力端子に出力し、
上記制御信号が上記第２の状態である場合には上記第３
の出力端子の電位を上記第２の論理回路の動作電位のい
ずれかの電位とするとともに、上記第４の入力端子に入
力される上記第１の記憶回路の上記第２の出力端子から
の出力を記憶して上記第４の出力端子に出力し、上記第３の記憶回路は、上記制御信号が上記第１の状態
である場合には上記第５の入力端子に入力される上記第
２の出力信号を記憶し、上記制御信号が上記第２の状態
である場合には上記第６の入力端子に入力される上記第
２の記憶回路の上記第４の出力端子からの出力を記憶す
る半導体集積回路。
【請求項１０】請求項９において、上記第１の記憶回路は、さらに上記制御信号が上記第２
の状態である場合には上記第１の出力端子の電位を上記
第１の論理回路の動作電位のいずれかの電位とする半導
体集積回路。
【請求項１１】請求項９において、上記第１の論理回路の遅延時間の仕様は、上記第２の論
理回路の遅延時間の仕様よりも短く、上記第１の論理回
路の消費電力の仕様は上記第２の論理回路の消費電力の
仕様よりも小さく設定され、上記第１の記憶回路は、上記制御信号が上記第２の状態
である場合に上記第２の入力端子に入力される上記第２
の信号を記憶して上記第１の出力端子に出力する半導体
集積回路。
【請求項１２】請求項９において、上記第４の出力端子から上記第６の入力端子までの経路
長は、上記第２の出力端子から上記第４の入力端子まで
の経路長よりも短く、上記第１の記憶回路は、さらに上記制御信号が上記第１
の状態である場合に上記第２の出力端子の電位を上記第
１の論理回路の動作電位のいずれかの電位とする半導体
集積回路。
【請求項１３】請求項９において、上記第１の論理回路の遅延時間の仕様は、上記第２の論
理回路の遅延時間の仕様よりも短く、上記第１の論理回
路の消費電力の仕様は上記第２の論理回路の消費電力の
仕様よりも小さく設定され、上記第４の出力端子から上
記第６の入力端子までの経路長は、上記第２の出力端子
から上記第４の入力端子までの経路長よりも短く、上記第１の記憶回路は、上記第１の状態である場合に上
記第２の出力端子の電位を上記第１の論理回路の動作電
位のいずれかの電位とし、上記制御信号が上記第２の状
態である場合に上記第２の入力端子に入力される上記第
２の信号を記憶して上記第１の出力端子に出力する半導
体集積回路。
【請求項１４】請求項９において、上記半導体集積回路はクロック信号を受けて動作し、上記第１乃至第３の記憶回路は上記クロック信号の第１
のタイミングで前段の回路からの信号を記憶し、上記ク
ロック信号の第２のタイミングで上記記憶した信号を後
段の回路に出力する半導体集積回路。
【請求項１５】請求項９において、上記制御信号が上記第１の状態である場合は上記半導体
集積回路が通常動作モードであって、上記制御信号が上
記第２の状態である場合は上記半導体集積回路がテスト
モードである半導体集積回路。
【請求項１６】請求項９において、上記第１乃至第３の記憶回路はスキャンフリップフロッ
プである半導体集積回路。