KR100796412B1 - 반도체 집적 회로 - Google Patents

Abstract

본 발명은 테스트에 필요로 하는 시간을 단축시키고, 또한 칩 면적의 증가를 억제하는 것에 의해 테스트에 필요로 하는 비용을 저감하는 것이다.

입력 전환 게이트를 갖는 스캔 플립플롭(g101)의 출력 단자 Q와 로직 출력 신호선(n102)의 사이에서, 스캔-인에이블 신호선(n103)에 의해서 제어되어, g101의 출력 신호의 천이를 차단하는 역할을 완수하는 2 입력 AND 게이트(g104)가 삽입되어 있다.

반도체 집적 회로, 기억 소자, 논리 게이트, 클럭 신호, 제어 신호

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 제1 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 2는 제1 실시예의 동작을 나타내는 타이밍차트.

도 3은 본 발명의 제2 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 4는 본 발명의 제3 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 5는 본 발명의 제4 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 6은 본 발명의 제5 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 7은 제5 실시예의 동작을 나타내는 타이밍차트.

도 8은 본 발명의 제6 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 9는 제6 실시예의 동작을 나타내는 타이밍차트.

도 10은 본 발명의 제7 실시예에 관한 반도체 집적 회로를 나타내는 회로 구 성도.

도 11은 본 발명의 제8 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 12는 제8 실시예에 관한 패스 지연의 도수 분포도.

도 13은 제8 실시예에 관한 설계 플로우를 나타내는 도면.

도 14는 제8 실시예에 관한 설계 플로우를 나타내는 도면.

도 15는 스캔 FF 기능 대응 정보를 나타내는 도면.

도 16은 본 발명의 설계 장치 및 기억 매체를 나타내는 구성도.

도 17은 본 발명의 반도체 집적 회로의 설계 플로우를 나타내는 도면.

도 18은 본 발명의 반도체 집적 회로의 설계 플로우를 나타내는 도면.

도 19는 본 발명의 제9 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도.

도 20은 제9 실시예에 관한 트랜지스터 레벨에서의 반도체 집적 회로를 나타내는 회로 구성도.

도 21은 도 20의 회로에 관한 반도체 집적 회로의 레이아웃의 평면도.

도 22는 종래의 기술로 이용되는 스캔 플립플롭을 나타내는 회로 구성도.

도 23은 종래의 기술로 스캔화한 로직 회로를 나타내는 도면.

도 24는 종래의 기술로 이용되는 스캔 플립플롭의 동작을 나타내는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

g101∼g3009 : 논리 게이트

n102∼n3008 : 신호선

s201∼s2805 : 신호 파형

m1501∼m1503 : 논리 게이트군

p1502∼p1504 : 신호 경로

j1801∼j1902 : 처리

d1803∼d2501 : 데이터

a2704∼a2706 : 신호의 흐름

t3101∼t3102 : 트랜지스터

v3103∼v3106 : 전압 공급선

본 발명은 반도체 집적 회로에 관한 것으로, 특히 기억 소자를 포함하는 로직 회로를 탑재한 반도체 집적 회로에 관한 것이다.

로직 회로에 대하여 축퇴고장 등을 검출하기 위하여, 로직 회로를 스캔화하는 방법이 널리 이용되고 있다. 이 방법에는 고장을 효율적으로 검출할 수 있다고 하는 이점이 있다. 이 방법을 이용하면, 로직 회로 내의 플립플롭(이하 FF)의 값을 직접 조작할 수 있게 되기 때문이다.

스캔화된 로직 회로에 대하여 고장을 검출(이하 테스트)하는 공정을 도면을 참조하여 설명한다. 도 22는 종래의 기술로 이용되는 스캔 FF를 나타내는 회로 구성도이다. 이 도면은 멀티플렉서(이하 MUX)를 갖는 스캔 FF의 예이다. 이 구성에서는 FF(g2601)의 입력 단자 D에, MUX(g2602)가 접속되어 있다. g2602에는 전단의 통상 동작을 행하기 위한 논리 게이트군(이하 사용자 로직)으로부터의 신호(이하 로직 입력 신호)가 로직 입력 신호선을 통해 입력된다. 또한, 전단의 FF로부터의 스캔용 신호(이하 스캔-인 신호)가 스캔-인 신호선을 통해 입력된다. 또한, 로직 입력 신호와 스캔-인 신호의 어느 하나를, g2601으로의 입력을 전환 제어하는 신호(이하 스캔-인에이블 신호)가, 스캔-인에이블 신호선을 통해 입력된다. g2601의 출력 단자 Q에는, 후단의 사용자 로직의 신호(이하 로직 출력 신호)를 전파시키는 로직 출력 신호선과, 후단의 FF로의 스캔용 신호(이하 스캔-아웃 신호)를 전파시키는 스캔-아웃 신호선이, 나뭇가지형으로 분기되어 접속되어 있다.

도 23은 종래의 기술로 스캔화한 로직 회로를 나타내는 도면이다. 이것은 MUX를 갖는 스캔 FF를 다단에 접속하여 스캔화한 로직 회로의 예이다. 이 구성에서는, MUX를 갖는 스캔 FF (g2701 및 g2702)의 스캔-아웃 신호선은 각각 g2702 및 g2703의 스캔-인 신호선에 접속되어, 신호 경로(이하 패스)를 형성하고 있다. 이하 이 패스를 스캔 패스라고 부른다. 또한, g2701의 스캔-인 신호선은 스캔-인 신호를 반도체 집적 회로 칩의 외부로부터 입력되는 단자(스캔-인 단자)에 접속되고, g2703의 스캔-아웃 신호선은 스캔-아웃 신호를 반도체 집적 회로 칩( 이하 칩)의 외부에 출력하는 단자(스캔-아웃 단자)에 접속되어 있다.

스캔 FF를 이용한 테스트는 (1) 로직 회로 내의 각 FF에 테스트용 초기값을 대입하는 동작(이하 스캔-인 동작), (2) 각 FF로부터 사용자 로직에 그 초기값을 입력하여, 사용자 로직으로부터 출력되는 테스트용 결과값을 각 FF에 입력하는 동작(이하 로직 테스트 동작), (3) 각 FF로부터 상기 결과값을 회수하는 동작(이하 스캔-아웃 동작)을 순차 반복하는 것에 의해서 행해진다. a2704, a2705 및 a2706은 각각 스캔-인 동작 시, 로직 테스트 동작 시, 스캔-아웃 동작 시의 신호의 흐름을 보이고 있다.

도 24는 종래의 기술로 이용되는 스캔 FF (g2603)의 동작을 나타내는 타이밍차트이다. 우선, 스캔-인 동작 시에는 각 FF가 스캔-인 신호를 수신할 수 있도록, 스캔-인에이블 신호를 하이(High)로 설정한다. 또한, 테스트용 초기값을 각 FF에 대입하기위해서, 클럭 신호를 복수회 천이시켜(s2801), 스캔 패스를 통한 시프트 동작을 행한다. 다음에, 로직 테스트 동작 시에는 각 FF가 로직 출력 신호를 수신할 수 있도록, 스캔-인에이블 신호를 로우(Low)로 설정한다(s2802). 또한, 테스트용 초기값을 사용자 로직에 입력하기 위해서 1회, 테스트용 결과값을 각 FF에 입력하기 위해서 1회 클럭 신호를 천이시킨다(s2803). 또한, 스캔-아웃 동작 시에는, 각 FF가 스캔-아웃 신호를 출력할 수 있도록, 스캔-인에이블 신호를 다시 하이(High)로 설정한다(s2804). 또한, 각 FF에서 테스트용 결과값을 회수하기 위해서, 스캔-인 동작과 마찬가지의 시프트 동작을 행한다.

그러한 반면, 스캔-인 동작 및 스캔-아웃 동작(이하 모두 스캔 동작이라 함) 때에는, 통상 사용자 동작 시에 비교하여 로직 회로의 동작 확률이 높아지는 경향이 있다. 이 때문에, 예를 들면, 아이트리플이 컴퓨터, 볼륨 32, 번호 11의 61 페이지(IEEE Computer, vol.32, no.11, pp.61, 1999)에 기재된 바와 같이, 디바이스의 미세화에 따라, 과도의 전압 강하에 의한 고장 검출 실패 또는 발열에 의한 칩 파괴의 우려가 지적되어 있다.

이 문제를 피하기 위해서, 지금까지 예를 들면, 디자인 포 앳-스피드 다이아그노시스 테스트 앤드 메져먼트의 24페이지(Design for At-speed Test, Diagnosis and Measurement, Kluwer Academic Publishers, pp.24, 1999)에 기재되어 있는 바와 같이, 스캔 동작의 주파수를 내려서 소비 전력을 억제하는 방법이 고려되고 있다. 본 종래 기술에 따르면, 도 24에 도시한 바와 같이, 로직 테스트 동작 시의 시스템 클럭 신호의 주파수(s2803)는 사용자 로직의 통상 동작 시의 주파수로 하는데 대하여, 스캔 동작 시의 시스템 클럭 신호의 주파수(s2801)를 내려, 스캔 동작 시의 사용자 로직의 동작에 의한 소비 전력을 저감시킨다. 그러나, 이 방법으로는 테스트에 필요로 하는 시간(테스트 시간)이 길어져, 스캔화의 이점이 손상되어 버린다. 이것은 테스트 시간의 전체 중, 스캔 동작에 요하는 시간이 통상 대부분을 차지하기 때문이다. 결과로서, 테스트에 필요로 하는 비용(이하 테스트 비용)이 증가한다.

또한, 예를 들면, 다이제스트 오브 페이퍼즈 1978 세미콘덕터 테스트 컨퍼런스의 152페이지로부터 158페이지(Digest of Papers 1978 Semiconductor Test Conference)에 기재되어 있는 바와 같이, 스캔 동작 전용의 FF를 칩 내에 추가함으로써, 스캔 동작 시에 있어서의 소비 전력을 저감시키는 방법이 생각되고 있다. 그러나, 이 방법으로는 칩의 면적이 대폭 증가한다. 또, 발명자 등의 검토에 따르 면, 칩 면적이 통상의 50% 정도 증가하는 것이 판명되고 있다.

이와 같이, 종래의 기술에서는, 스캔화된 로직 회로에 대하여 고장을 검출하려고 하면, 테스트에 필요한 시간이 길어져 버리거나, 혹은 칩의 면적이 대폭 증가한다고 하는 문제가 있었다. 본 발명의 목적은, 종래 기술에 비교하여 테스트 시간을 단축하고, 또한 칩 면적의 증가를 억제하는 것에 의해 테스트 비용을 저감할 수 있는 반도체 집적 회로를 제공하는 것이다. 또한, 이러한 반도체 집적 회로의 설계 방법을 제공하는 것이다. 또한, 테스트 시간을 단축하여 테스트 비용을 삭감하는 반도체 집적 회로의 제조 방법을 제공하는 것이다.

스캔 플립플롭(스캔 래치)를, 제1 신호와 제2 신호가 입력되고, 제어 신호에 의해 상기 제1 신호 및 상기 제2 신호의 어느 하나를 선택적으로 출력하는 제1 논리 게이트와 클럭 신호가 입력되고, 상기 클럭 신호에 응답하여 제1 논리 게이트의 출력 신호를 기억하고, 상기 기억한 신호를 출력하는 제1 기억 소자와, 상기 제1 기억 소자의 출력 신호가 입력되고, 상기 제어 신호에 따라 상기 제1 기억 소자의 출력 신호를 출력 또는 차단하는 제2 논리 게이트를 포함하는 기억 회로로서 구성한다.

또한, 제1 및 제2 입력 단자와, 제1 및 제2 출력 단자와 제어 신호가 입력되는 제1 제어 단자를 갖는 제1 기억 회로와, 상기 제1 기억 회로의 제1 출력 단자로부터의 출력 신호가 입력되고, 상기 출력 신호에 대하여 소정의 처리를 행하여 상기 처리의 결과를 출력하는 로직 회로와, 제3 및 제4 입력 단자와 상기 제어 신호가 입력되는 제2 제어 단자를 구비하는 제2 기억 회로를 포함하고, 상기 제1 기억 회로는 상기 제어 신호가 제1 상태인 경우에는 제1 입력 단자에 입력되는 제1 신호를 기억하여 상기 제1 출력 단자에 출력하고, 상기 제어 신호가 제2 상태인 경우에는 제1 출력 단자의 전위를 로직 회로의 동작 전위 중 어느 한 전위로 하는 것과 함께, 상기 제2 입력 단자에 입력되는 제2 신호를 기억하여 상기 제2 출력 단자에 출력하며, 상기 제2 기억 회로는 제어 신호가 제1 상태인 경우에는 상기 제3 입력 단자에 입력되는 상기 로직 회로로부터의 출력을 기억하고, 상기 제어 신호가 제2 상태인 경우에는 제4 입력 단자에 입력되는 제1 기억 회로의 제2 출력 단자로부터의 출력을 기억하도록 하는 스캔 패스를 구비한 반도체 집적 회로를 구성한다.

더욱 본 발명에서는, 로직 출력 차단형 스캔 FF, 스캔-아웃 차단형 스캔 FF, 로직 출력·스캔-아웃 전환형 스캔 FF 및 종래의 스캔 FF를 로직 회로의 특성(소비 전력, 지연 시간)에 따라 구분하여 사용한다.

이러한 스캔 FF는 그 기능, 소비 전력 및 지연 정보를 기술한 셀 라이브러리에 하나의 셀로서 등록되어, 반도체 집적 회로의 설계에 사용된다.

또한, 복수의 스캔 FF를 분류해서 사용한 반도체 집적 회로의 설계는, (1) 로직 출력 차단형 스캔 FF를 이용하여 반도체 집적 회로를 설계하고, (2) 타이밍 사양을 만족하지 않는 경로의 시점이 되는 스캔 FF를 종래의 스캔 FF로 치환하는 것에 의해 행한다. 또한, 레이아웃 후에는, 소비 전력에 기초하여 스캔-아웃 차단 기능을 갖는 스캔 FF로 치환한다.

더욱, 이와 같이 설계된 반도체 집적 회로의 레이아웃 패턴을 반도체 기판에 전사하여 반도체 집적 회로 장치를 반도체 기판 상에 형성하여, 형성된 반도체 집적 회로에 대하여 로직 테스트를 행하여, 반도체 집적 회로 장치를 제조한다. 이 때, 로직 테스트에 있어서는 스캔 시간과 로직 테스트 시의 주파의 주파수를 동일하게 한다. 특히 스캔 시의 클럭 주파수는 통상 동작 시에 이용되는 클럭 주파수로서 제조 비용 중 테스트 비용이 차지하는 비율을 작게 한다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 1은 본 발명의 제1 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이 도면은 종래의 MUX를 갖는 스캔 FF에 대하여 본 발명을 적용한 예이다. 이 구성에서는, MUX를 갖는 스캔 FF(g101)의 출력 단자 Q와 로직 출력 신호선(n102)의 사이에, 스캔-인에이블 신호선(n103)에 의해서 제어되고, g101의 출력 신호의 천이를 차단하는 역할을 완수하는 2 입력 AND 게이트(g104)가 삽입되어 있다. 이하, 본 실시예의 스캔 FF(g105)를 로직 출력 차단형 스캔 FF라고 부른다.

도 2는 제1 실시예의 동작을 나타내는 타이밍차트이다. 우선, 스캔 동작 시에는, 스캔-인에이블 신호가 하이(High)이기 때문에, g104에 의해서 n102는 로우(Low)로 고정된다(s201 및 s202). 이와 같이, 본 구성에 따르면, 스캔 동작 시에 있어서, 종래의 스캔 FF에서 일어나고 있는 로직 출력 신호의 천이(s2805(도 24))를 차단할 수 있기 때문에, 그 결과로서 스캔 동작 시의 소비 전력을 저감할 수 있다.

다음에, 로직 테스트 동작에 앞서서 로직 출력 차단 해제를 행한다. 그동안에는, 클럭 신호의 천이를 정지시켜(s203), 스캔-인에이블 신호를 High에서 Low로 설정함으로써(s204), n102의 Low 고정을 해제한다. 이 때, 게이트 1단분(AND 게이트(g104))의 신호 전파 지연 정도의 대기 시간을 취하여, 불안정한 신호에 의해 로직 테스트 동작을 행하는 것을 방지하고 있다. 그러나, 이 대기 시간에 의한 테스트 시간 전체의 증가는 매우 작다. 일반적으로, 스캔 동작에 필요한 클럭 신호 천이 수는, 로직 테스트 동작의 그것에 비교하여 수백으로부터 수천 배이고, 스캔 동작에 필요한 시간이 테스트 시간의 대부분을 차지하기 때문이다. 도 2의 구성에 따르면, 스캔 동작의 주파수를 로직 테스트 동작의 주파수와 동일하게 행할 수 있으므로, 스캔 동작에 필요한 시간을 단축하는 것이 가능하게 된다.

또, 클럭 신호 및 스캔-인에이블 신호는, 칩의 외부로부터 테스터를 사용하여 공급하거나, 혹은 칩 내에서 카운터를 부가한 발진 회로를 사용하여 생성할 수 있다. 따라서, 본 구성을 이용함으로써, 과도의 전압 강하에 의한 고장 검출 실패나 발열에 의한 칩 파괴를 일으키는 일 없이, 스캔 동작 주파수를 향상시킬 수 있어, 결과로서 테스트 시간을 단축시킬 수 있다. 더욱, 제1 실시예에서는 각 스캔 FF에 대하여 로직 출력 차단용 게이트(g104)를 1개 추가할 뿐이기 때문에, 칩 면적의 증가를 작게 억제시킬 수 있다. 발명자등의 검토에 의해, 칩 면적의 증가를 1% 정도로 저감할 수 있는 것이 판명되었다.

도 3은 본 발명의 제2 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은, 제1 실시예로 설명한 로직 출력 차단용 게이트(g104)의 기능을, MUX를 갖는 스캔 FF의 내부에 조립한 예이다. 이 구성에서는 새롭게 출력 단자가 스캔-아웃 단자와 로직 출력 단자로 분리되고, 로직 출력 단자의 앞에 스캔-인에이블 신호선(n301)과, 로직 출력과는 역상의 신호선(n302)에 의해서 제어되는 2 입력 NOR 게이트(g303)가 삽입되어 있다. 이러한 구성으로 하면, 제1 실시예와 비교하여 시스템 클럭 단자로부터 로직 출력 단자에 이르는 경로 상에 있는 게이트단 수를 감소시킬 수 있다. 즉, 제1 실시예에서는 n302로부터 로직 출력 단자에 이르는 경로 상의 게이트단 수는 2단(g304(종래의 MUX를 갖는 스캔 FF 회로에서는 도 3의 스캔-아웃 단자가 유일한 출력 단자로 되어있다)과 g104)인 데 대하여, 본 실시예에서는 1단(g303) 뿐이다. 따라서, 본 발명을 적용함에 따른 사용자 로직의 지연을 보다 작게 할 수 있다. 또한, 제1 실시예에 비교하여 스캔 FF를 구성하는 트랜지스터의 크기를 감소시킬 수 있기 때문에, 칩 면적 저감 효과 및 소비 전력 저감 효과도 기대할 수 있다.

또, 본 발명의 구성은 이상의 구성에 한정되지 않는다. 예를 들면, 도 1에 있어서 2 입력 AND 게이트(g104)의 대신해서 트랜스퍼 게이트를 이용하는 것도 가능하다. 이 경우에는 칩 면적을 작게할 수 있다고 하는 이점이 있다.

도 4는 본 발명의 제3 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 MUX를 갖는 스캔 래치에 대하여 본 발명을 적용한 예이다. 스캔 래치는, 마스터 래치(g501)의 출력 단자 Q를 스캔 전용의 슬레이브 래치(g502)의 입력 단자 D에 접속한 구성으로 되어 있다. 스캔 FF가 아니라 스캔 래치에 대하여도, 제1 실시예와 마찬가지로 본 발명을 적용할 수 있다. 즉, 기억 소자(본 실시예에서는 래치)의 출력 단자 Q로부터 로직 출력 신호선(n503)의 사이에, 로직 출력 차단용 AND 게이트(g504)를 삽입하면 좋다.

도 5는 본 발명의 제4 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 제4 실시예로 설명한 로직 출력 차단용 게이트(g504)를, MUX를 갖는 스캔 래치의 마스터 래치(g501)의 내부에 조립한 예이다. 단지, 본 예에서는 역상 신호가 출력 가능하도록 구성하고 있다. 마스터 래치의 출력 단자가 인버터 게이트가 아니고 NAND 게이트(g601)로 구동되는 경우에도, 제2 실시예과 마찬가지로 본 발명을 적용할 수 있다. 즉, 로직 출력 단자의 앞에, 스캔-인에이블 신호선(n602)과, 로직 출력과는 역상의 신호선(n603)에 의해서 제어되는 2 입력 NOR 게이트(g604)를 삽입하면 좋다.

도 6은 본 발명의 제5 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 제1 실시예에 설명한 로직 출력 차단용 게이트(g104)를 제어하기 위해서, 스캔-인에이블 신호선(n103)의 대신해서 로직 출력 차단 신호선(n701)을 설치한 예이다.

도 7은 제5 실시예의 동작을 나타내는 타이밍차트이다. 스캔-인 동작으로부터 로직 테스트 동작으로 이행할 때에, 로직 출력 차단 신호를 스캔-인에이블 신호(s802)보다 먼저 Low로 설정함(s801)으로서, 제1 실시예에 필요해지는 로직 출력 차단 해제를 스캔-인 동작과 병행하여 행할 수 있다. 그 때문에, 클럭 신호 천이의 정지가 필요없게 된다(s802). 따라서, 제1 실시예에 비교하여 더욱 테스트 시간을 저감할 수 있다고 하는 이점이 있다. 또한, 번인 시험을 행하는 경우에는 사용자 로직을 통상 동작 시보다도 높은 동작 확률로 동작시킨다. 본 구성에 따르면, 번인시에는 스캔 FF에 신호를 입력하면서 사용자 로직을 동작시키는 것이 가능하다.

도 8은 본 발명의 제6 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 제1 실시예에 설명한 로직 출력 차단용 게이트(g1204)를 갖는 스캔 FF에서, MUX를 갖는 스캔 FF(g1201)의 출력 단자 Q와 스캔-아웃 신호선(n1205)의 사이에, 스캔-인에이블 신호선(n1203)에 의해서 제어되는 스캔-아웃 차단용 2 입력 AND 게이트(g1206)를 삽입한 것이다. 이러한 구성으로 하면, 게이트(g1204)에 의해 스캔 동작 시의 로직 출력 신호의 천이를 차단할 수가 있어, 또한 통상 동작 시에는 게이트(g1206)에 의해서 스캔-인에이블 신호가 Low로 설정되면 스캔-아웃 신호가 Low로 고정됨으로써, 스캔-아웃 신호의 천이가 차단된다. 이에 따라 스캔 패스를 구동하지 않게 되기 때문에, 통상 동작 시의 소비 전력이 저감할 수 있다. 또한, 통상 동작 시에 스캔-인 신호 및 스캔-아웃 신호(함께 스캔 신호라 함)가 Low로 고정되기 때문에, 스캔 신호선을 끼우는 사용자 로직 신호선 사이의 크로스토크 노이즈 저감 효과도 기대할 수 있다. 이하, 본 실시예의 스캔 FF(g1207)를 로직 출력·스캔-아웃 전환형 스캔 FF라고 부른다. 또한, 도 8의 구성으로부터 게이트(g1204)를 제외한 스캔 FF의 구성도 생각할 수 있고, 이러한 스캔 FF를 스캔-아웃 차단형 스캔 FF라고 부른다.

도 9는 제6 실시예의 동작을 나타내는 타이밍차트이다. 로직 테스트 동작에 앞서서 로직 출력 차단 해제를 행한다. 그 동안에, 클럭 신호의 천이를 정지시켜(s1301), 스캔-인에이블 신호를 High로부터 Low로 설정함(s1302)으로서, 로직 출력 신호의 Low 고정을 해제한다. 또한, 로직 테스트 동작이 완료한 후에, 스캔-아웃 차단 해제를 행한다. 그 동안에, 클럭 신호의 천이를 정지시켜(s1303), 스캔-인에이블 신호를 Low에서 High로 설정함(s1304)으로서, 스캔 신호의 Low 고정을 해제한다. 이 로직 출력 차단 해제 및 스캔-아웃 차단 해제가 완료될 때까지, 대기 시간이 필요하게 된다. 그러나, 이 대기 시간에 의한 테스트 시간 전체의 증가는, 제1 실시예와 마찬가지 이유에서 매우 작다．

도 10은 본 발명의 제7 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 로직 출력 차단용 게이트(g1204)와 스캔-아웃 차단용 게이트(g1206)의 양방을, MUX를 갖는 스캔 FF의 내부에 조립한 예이다. 이 구성에서는, 로직 출력 단자의 앞에 스캔-인에이블 신호선(n1401)과, 출력과는 역상의 신호선(n1402)에 의해서 제어되는 2 입력 NOR 게이트(g1403)가 삽입되어 있다. 또한, 스캔-아웃 단자의 앞에, 스캔-인에이블 신호선(n1401)과, 출력과는 역상의 신호선(n1402)에 의해서 제어되는 2 입력 NOR 게이트(g1404)가 삽입되어 있다. 이러한 구성으로 하면, 제2 실시예와 마찬가지 이유로부터, 시스템 클럭 단자로부터 로직 출력 단자에 이르는 경로 상의 게이트단 수를 감소시킬 수가 있고, 또 시스템 클럭 단자로부터 스캔-아웃 단자에 이르는 경로 상의 게이트단 수를 감소시킬 수 있다. 또한, 칩 면적 저감 효과 및 소비 전력 저감 효과도 기대할 수 있다.

도 11은 본 발명의 제8 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 로직 출력 차단형 스캔 FF, 스캔-아웃 차단형 스캔 FF 및 로직 출력·스캔-아웃 전환형 스캔 FF와 종래의 스캔 FF를 반도체 집적 회로 내에 혼재시킨 예이다. 이 구성에서는, 지연이 작고, 또한 소비 전력이 큰 사용자 로직(m 1501)에 대해서는, 로직 출력 차단형 스캔 FF(g105)가 접속되어 있다. 로직 출력 차단형 스캔 FF의 적용에 의해 테스트 시의 소비 전력이 저감되어, 이 경우 게이트의 추가에 따르는 지연의 영향이 문제가 되지 않기 때문이다. 그 외에, 소비 전력이 큰 스캔 패스(p1502)에 대해서는, 로직 출력·스캔-아웃 전환형 스캔 FF에 게이트(g1207)가 접속되어 있다. 로직 출력·스캔-아웃 전환형 스캔 FF의 적용에 의해, 더욱 통상 동작 시에서 스캔 패스가 불필요한 구동에 의한 소비 전력이 저감되는 효과가 있다. 한편, 지연이 크고, 또한 소비 전력이 작은 사용자 로직(m1503)에 대해서는, 종래의 스캔 FF가 접속되어 있다. 지연 시간을 문제 삼는 경우에는, 종래형 스캔 FF가 바람직하다. 그 외에, 소비 전력이 큰 스캔 패스(p1504)에 대해서는, 스캔-아웃 차단형 스캔 FF(g905)가 접속되어 있다. 스캔-아웃 차단형 스캔 FF의 적용에 의해 통상 동작 시의 스캔 패스의 불필요한 구동에 의한 소비 전력이 저감되고, 또한 사용자 로직의 지연은 종래형 스캔 FF와 동등하다. 이러한 구성으로 하면, 사용자 로직에 있어서의 패스의 시점에서 종점까지의 지연(이하 패스 지연)의 증가를 억제하면서, 테스트 동작 시와 통상 동작 시의 소비 전력의 저감을 도모할 수 있다.

도 12는 제8 실시예에 관한 패스 지연의 도수 분포도이다. 예를 들면, 사용자 로직 내의 모든 스캔 FF에 대하여 로직 출력 차단형 스캔 FF를 적용한 결과, 사양 지연을 만족하지 않는 패스가 일부 생겼다고 한다. 사양 지연을 만족하지 않는 패스 상에 있는 로직 출력 차단형 스캔 FF를 종래의 스캔 FF로 치환함으로써, 사양 지연을 만족시키도록 개선할 수 있다. 단지, 로직 출력 차단형 스캔 FF를 종래의 스캔 FF와 혼재시킨 경우, 로직 출력 차단형 스캔 FF만을 이용한 경우에 비교하여 소비 전력이 증가하게 된다. 그러나, 종래의 스캔 FF의 사용율은 통상 작아지기 때문에, 소비 전력의 증가도 작게 억제할 수 있다. 본 실시예에 있어서도, 종래에 비교하여 테스트 동작 시의 소비 전력을 반 이하로 저감할 수 있는 것이 가능하다.

도 13은 제8 실시예에 관한 설계 플로우를 나타내는 도면이다. 이것은 본 발명의 로직 출력 차단형 스캔 FF를 적용하기 위한 설계 플로우의 예이다. 로직 출력 차단형 스캔 FF 할당(j1801)은 로직 합성(j1802)의 후에 행하고, 셀 라이브러리(d1803)와, 스캔 FF 기능 대응 정보(d1804)를 입력하여, 지연 계산 및 소비 전력 계산(j1805)를 반복하면서, 최종적으로 논리 네트 리스트(d1806)를 출력한다. j1802 및 j1805에 대해서는, 종래의 기술을 이용하면 좋다. d1803과 d1804의 상세한 내용에 대해서는 후에 설명한다. j1801의 처리는 (1)우선 로직 회로 내의 모든 스캔 FF를 로직 출력 차단형 스캔 FF로 치환하고, (2)다음에 사양 지연을 만족시키지 않는 패스에 대하여, 그 시점이 되는 스캔 FF를 종래의 스캔 FF로 복귀한다. 예를 들면, 도시의 패스 A 및 B에 대하여 (1)의 처리를 행한 후의 지연이, 각각 5.02ns와 10.01ns가 된다. 사양 지연 10ns에 대하여, 패스 B가 사양 미달로 되어 있다. 그래서, 패스 B의 시점이 되는 로직 출력 차단형 스캔 FF를 종래의 스캔 FF로 복귀한다.

도 14는 제8 실시예에 관한 설계 플로우를 나타내는 도면이다. 이것은 본 발명의 스캔-아웃 차단형 스캔 FF 및 로직 출력·스캔-아웃 전환형 스캔 FF를 적용하기 위한 설계 플로우의 예이다. 배선에 의한 지연을 포함시킨 사용자 로직의 지연 시간은 레이아웃 후에 계산가능하게 되기 때문에, 스캔-아웃 차단형 스캔 FF 할당 j1901은, 레이아웃(j1902)의 후에 행한다. 셀 라이브러리(d1803)와 스캔 FF 기능 대응 정보(d1804)를 입력하여, 지연 계산 및 소비 전력 계산(j1805)을 반복하면서, 최종적으로 레이아웃 정보 부가 네트 리스트(d1903)를 출력한다. j1902에 대해서는, 종래의 기술을 이용하면 좋다. j1901의 처리는 스캔 FF 및 스캔 패스의 합계의 소비 전력이 감소하는 경우에, 종래의 스캔 FF에 대해서는 스캔-아웃 차단형 플립플롭으로 치환하고, 로직 출력 차단형 스캔 FF에 대해서는 로직 출력·스캔-아웃 전환형 스캔 FF로 치환한다.

도 13 및 도 14에 개시된 구성에 대하여 이하에 설명한다. 셀 라이브러리(d1803)에는 종래의 스캔 FF, 로직 출력 차단형 스캔 FF, 로직 출력·스캔-아웃 전환형 스캔 FF를 포함하는 셀 데이터이다. 저장되는 셀의 속성으로는 셀의 소비 전력, 입력 단자명, 출력 단자명, 로직 기능 및 지연을 포함한다.

도 15는 스캔 FF 기능 대응 정보(d1804)를 나타내는 도면이다. 이것은 종래의 스캔 FF(scandffl)의 출력 단자와, 로직 출력 차단형 스캔 FF(logicmasked-scandffl)의 출력 단자, 및 로직 출력·스캔-아웃 전환형 스캔 FF (logicscan switched-scandffl)의 출력 단자를 대응시키는 예이다. 여기서, 각 스캔 FF의 셀명 및 단자명에는 셀 라이브러리(d1803)로 정의된 명칭이 이용된다. 이에 따라 종래의 스캔 FF와 로직 출력 차단형 스캔 FF, 로직 출력·스캔-아웃 전환형 스캔 FF의 치환을 행할 수 있다.

도 16은 본 발명을 적용한 반도체 집적 회로 장치를 설계하는 설계 장치 및 기억 매체를 나타내는 구성도이다. 본 발명의 스캔 FF를 적용하기 위한 설계 장치(워크스테이션)의 구성으로서는 메모리에 로직 합성, 지연 계산, 소비 전력 계산, 레이아웃, 도 13에 설명한 로직 출력 차단형 스캔 FF 할당, 도 14에 설명한 로직 출력·스캔-아웃 전환형 스캔 FF할당, 및 외부 인터페이스 제어를 행하는 각 프로그램이 내장되어 있다. 또한, 디스크에는 RTL 설계 기술, 셀 라이브러리, 논리 네트 리스트, 도 13 및 도 14에 설명한 스캔 FF 기능 대응 정보, 및 레이아웃 정보 부가 네트 리스트를 표현하는 각 데이터가 내장되어 있다. 키보드 혹은 마우스로부터의 입력에 의해 각 프로그램을 조작 및 실행할 수 있다. 또한, 각 프로그램의 실행 결과를 디스플레이에 출력함으로써 참조할 수 있다. 또한, 내장되어 있는 모든 프로그램 및 데이터는, 컴팩트 디스크와 같은 기록 매체에 의해 보존될 수 있다.

도 17은 본 발명을 적용한 반도체 집적 회로 장치를 설계하는 플로우를 나타내는 도면이다. 이것은 LSI 설계 메이커가 종래의 스캔 FF와 본 발명의 스캔 FF를 혼재시킨 설계(이하 본 스캔 FF 혼재 설계)를 실시한다. 본 실시예에서는, LSI 설계 의뢰자가 LSI 설계 메이커에 설계 사양만을 제공한다. 또, 이 도면에서는 흑색의 굵은선은 처리와 정보의 의존 관계를 나타내고, 외곽선의 화살표는 정보의 흐름을 보이고 있다. 구체적으로는 LSI 설계 메이커는, LSI 설계 의뢰자로부터 제공되는 설계 사양 정보(d2401)와 반도체 메이커(설계된 반도체 집적 회로 장치의 제조를 행함)로부터 제공되는 셀 라이브러리(d1803), 및 스캔 FF 기능 대응 정보(d1804)를 이용하여 본 스캔 FF 혼재 설계(d2402)를 행하고, 최종적으로 본 발명의 스캔 FF를 이용한 논리 네트 리스트(이하 본 스캔 FF 사용 네트 리스트)(d2403)를 작성한다. 작성한 논리 네트 리스트(d2403)는 LSI 설계 의뢰자에게 전해진다. 또, 셀 라이브러리(d1803)도 LSI 설계 의뢰자에게 전해지는 경우가 있다.

도 18에서는 LSI 설계 메이커가 본 스캔 FF 혼재 설계를 실시하는 예이다. 본 실시예에서는, LSI 설계 의뢰자(설계된 반도체 집적 회로 장치의 제조를 행함)가 LSI 설계 메이커에게, 설계 사양뿐만 아니라 셀 라이브러리 및 논리 네트 리스트를 제공하는 경우의 교환을 보이고 있다. 또, 이 도면에서는, 흑색의 굵은선은 처리와 정보의 의존 관계를 나타내고, 외곽선의 화살표는 정보의 흐름을 나타내고있다. 구체적으로는, LSI 설계 메이커는 LSI 설계 의뢰자로부터 제공되는 설계 사양 정보(d2401),셀 라이브러리(d1803), 스캔 FF 기능 대응 정보(d1804), 및 본 발명의 스캔 FF를 이용하지 않는 논리 네트 리스트(이하 본 스캔 FF 무 부가 네트 리스트)(d2501)를 이용하여 본 스캔 FF 혼재 설계(d2402)를 행하고, 최종적으로 본 스캔 FF 사용 네트 리스트(d2403)를 작성한다. 그 후, LSI 설계 의뢰자에게 d2403을 건네 준다.

반도체 메이커(도 17) 또는 LSI 설계 의뢰자(도 18)는 네트 리스트로부터 작성되는 레이아웃 패턴을 반도체 기판에 전사한다(j2404). 이 레이아웃 패턴을 전사시켜 작성한 반도체 집적 회로 장치에 대하여 로직 테스트를 실시한다(j2405). 이 때, 로직 테스트 시에 있어서는, 스캔-인 동작, 로직 테스트 동작, 스캔-아웃 동작과 동일한 주파수를 이용할 수 있고, 특히 통상 동작 시의 클럭 주파수와 동일한 주파수를 이용하는 것이 바람직하다. 종래의 스캔 FF를 이용한 사용자 로직 부분에 대해서는 동작 확률이 상승함에 따른 발열 등의 문제가 있지만, 이러한 부분은 반도체 집적 회로의 비교적 근소한 부분으로 할 수 있기 때문에, 반도체 집적 회로 장치에 의한 문제점은 생기지 않는다.

도 19는 본 발명의 제9 실시예에 관한 반도체 집적 회로를 나타내는 회로 구성도이다. 이것은 제2 실시예에 설명한 로직 출력 차단용2 입력 NOR 게이트(g303)를 2 입력 NAND 게이트(g3001)로 치환한 예이다. 이러한 치환은, 로직 입력 신호와 스캔 입력 신호를 전환하는 셀렉터(g3002)에 사용되는 인버터(g3003)의 출력 신호선(n3004)을, 로직 출력 차단용 게이트(g3001)에 입력함으로써 가능하게 된다. 이러한 구성으로 하면, 제2 실시예에 비교하여 스캔 FF를 구성하는 트랜지스터의 크기를 작게 할 수 있게된다. 이것은 동일한 구동 능력(전류 공급 능력)의 NOR 게이트와 NAND 게이트에서, 일반적으로 NAND 게이트쪽이 구성되는 트랜지스터의 크기가 작기 때문이다. 또한, 칩 면적 저감 효과 및 소비 전력 저감 효과도 기대할 수 있다.

도 20은 도 19에 나타내는 반도체 집적 회로의 트랜지스터 레벨에서의 회로 구성도이다. 이것은 제9 실시예에 설명한 로직 출력 차단용 게이트(g3001), 인버터 게이트(g3005), 3 상태 게이트(g3007), 및 스캔 출력용 인버터 게이트(g3009)를 트랜지스터에 의해 구성한 예이다. 이 구성에서는 g3001을 구성하고, 로직 출력 단자에 드레인 단자가 접속되어 있는 트랜지스터(t3101)의 게이트 단자에 로직 출력 신호선(n3008)이 접속되어 있다. 이러한 구성으로 하면, 로직 출력 단자에 드레인 단자가 접속되어 있지 않는 트랜지스터(t3102)의 게이트 단자에 n3008을 접속하는 경우에 비교하여, 로직 신호 출력에 필요한 지연 시간을 단축할 수 있다.

도 21은 도 20에 설명한 스캔 FF의 레이아웃 예이다. 도면을 보기 쉽게 하기 위해서 전압 공급선, 확산층 및 게이트선 만을 나타내 고, 게이트선과 확산층 사이의 접속선을 생략하고 있다. 이 구성에서는, g3005과 g3007에 대하여 Vdd 전압 공급선(v3103) 및 Gnd 전압 공급선(v3104)을 공유시키고 있다. 마찬가지로, g3001과 g3009에 대하여 Vdd 전압 공급선(v3105) 및 Gnd 전압 공급선(v3106)을 공유시키고 있다. 이러한 구성으로 하면, 확산층의 폭을 작게 할 수 있게 되기 때문에, 칩 면적의 저감을 도모할 수 있다.

이상에 설명한 바와 같이, 본 발명에 따르면 종래 기술에 비교하여 테스트 시간을 단축하고, 또한 칩 면적의 증가를 억제함으로서 테스트 비용을 저감할 수 있다.

Claims (16)

1. 기억 회로로서,

   제1 신호 및 제2 신호를 수신하고, 제어 신호에 따라서 상기 제1 신호 및 상기 제2 신호 중 어느 하나를 선택적으로 출력하는 제1 논리 게이트;

   클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 상기 제1 논리 게이트의 출력 신호를 기억하고, 상기 클럭 신호에 응답하여 상기 기억된 신호를 제3 신호로서 출력하는 제1 기억 소자; 및

   상기 제1 기억 소자로부터 상기 제3 신호를 수신하고, 상기 제어 신호에 응답하여, 상기 수신된 제3 신호에 관계없이, 그 출력 신호를 하이 및 로우 중 어느 하나로 일정하게 고정하는 제2 논리 게이트

   를 포함하며,

   제1 출력 및 제2 출력을 갖는 상기 기억 회로는, 상기 제3 신호를 상기 제1 출력에 직접 출력하고, 상기 제2 논리 게이트의 상기 출력 신호를 상기 제2 출력을 통해 출력하는 기억 회로.
2. 제1 및 제2 출력을 갖는 기억 회로로서,

   제1 신호 및 제2 신호를 수신하고, 제어 신호에 따라서 상기 제1 신호 및 상기 제2 신호 중 어느 하나를 선택적으로 출력하는 제1 논리 게이트;

   마스터 래치(master latch) 및 슬레이브 래치(slave latch)를 가지며, 상기 마스터 래치는 상기 제1 논리 게이트의 출력 신호를 입력받고 클럭 신호에 응답하여 상기 제1 논리 게이트의 상기 출력 신호를 래치하고, 상기 슬레이브 래치는 상기 마스터 래치의 출력 신호를 입력받고 반전된 클럭 신호에 응답하여 상기 마스트 래치의 상기 출력 신호를 상기 기억 회로의 상기 제1 출력으로 통과시키는 제1 기억 소자; 및

   상기 마스터 래치의 출력에 연결되며, 상기 마스터 래치의 상기 출력 신호는 상기 슬레이브 래치를 통과하지 않고 제2 논리 게이트에 의해 수신되고, 상기 제어 신호에 응답하여 상기 마스터 래치의 상기 출력 신호를 상기 기억 회로의 상기 제2 출력에 출력하는 제2 논리 게이트

   를 포함하는 기억 회로.
3. 기억 회로로서,

   제1 신호 및 제2 신호를 수신하고, 제1 제어 신호에 따라서 상기 제1 신호 및 상기 제2 신호 중 어느 하나를 선택적으로 출력하는 제1 논리 게이트;

   클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 상기 제1 논리 게이트의 출력 신호를 기억하며, 상기 클럭 신호에 응답하여 상기 기억된 신호를 제3 신호로서 출력하는 제1 기억 소자; 및

   상기 제1 기억 소자로부터 상기 제3 신호를 수신하고, 상기 제1 제어 신호와 독립적으로 공급되는 제2 제어 신호에 응답하여, 상기 수신된 제3 신호에 관계없이, 그 출력 신호를 하이 및 로우 중 어느 하나로 일정하게 고정하는 제2 논리 게이트

   를 포함하며,

   제1 출력 및 제2 출력을 가지는 상기 기억 회로는, 상기 제3 신호를 상기 제1 출력을 통하여 출력하고, 상기 제2 논리 게이트의 상기 출력 신호를 상기 제2 출력을 통하여 출력하는 기억 회로.
4. 제3항에 있어서,

   상기 제2 제어 신호는 스캔-인 동작(scan-in operation)에서 로직 테스트 동작(logic test operation)으로의 전환 시에 상기 제1 제어 신호보다 빨리 로우 레벨에 고정되는 기억 회로.
5. 반도체 집적 회로로서,

   제1 및 제2 입력 단자, 제1 및 제2 출력 단자, 제어 신호를 수신하는 제1 제어 단자, 제1 및 제2 논리 게이트, 및 제1 기억 소자를 포함하는 제1 기억 회로; 및

   상기 제1 기억 회로의 상기 제1 출력 단자의 출력 신호를 수신하고, 상기 출력 신호에 대하여 소정의 처리를 실행하며, 상기 소정의 처리의 결과를 출력하는 로직 회로; 및

   제3 및 제4 입력 단자, 및 상기 제어 신호를 수신하는 제2 제어 단자를 포함하는 제2 기억 회로

   를 포함하며,

   상기 제1 논리 게이트는 상기 제1 입력 단자의 제1 신호 및 상기 제2 입력 단자의 제2 신호를 수신하고, 상기 제1 제어 단자의 제어 신호에 따라서 상기 제1 신호 및 상기 제2 신호 중 어느 하나를 선택적으로 출력하고,

   상기 제1 기억 소자는 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 상기 제1 논리 게이트의 출력 신호를 기억하고, 상기 클럭 신호에 응답하여 상기 기억된 신호를 제3 신호로서 출력하고,

   상기 제2 논리 게이트는 상기 제1 기억 소자로부터 상기 제3 신호를 수신하고, 상기 제1 제어 단자의 상기 제어 신호에 응답하여, 상기 수신된 제3 신호에 관계없이, 그 출력 신호를 하이 및 로우 중 어느 하나로 일정하게 고정하고,

   상기 제1 기억 회로는 상기 제3 신호를 상기 제1 출력 단자를 통해 상기 로직 회로로 출력하고, 상기 제2 논리 게이트의 상기 출력 신호를 상기 제2 출력 단자를 통해 상기 제2 기억 회로로 출력하며,

   상기 제2 기억 회로는 상기 제1 기억 회로로부터 상기 출력 신호를 상기 제3 입력 단자를 통해 수신하고, 상기 로직 회로의 상기 출력 신호를 상기 제4 입력 단자를 통해 수신하며, 상기 제2 제어 단자의 상기 제어 신호에 따라서 상기 로직 회로 및 상기 제1 기억 회로의 상기 출력 신호 중 어느 하나를 선택적으로 기억하는

   반도체 집적 회로.
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