JP2017139797A - 半導体装置 - Google Patents
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Abstract
【解決手段】ドレインがキャパシタの一電極およびインバータの入力に接続し、ソースが
第1の配線に接続したトランジスタを有し、キャパシタの他の電極が第2の配線に接続す
る構成を有するメモリ素子をルックアップテーブルに用いる。このようなメモリ素子にお
いては、データの書き込みの際に、第2の配線の電位を第1の配線の電位に対して相補的
なものとすることで、トランジスタのドレインの電位、すなわち、インバータの入力の電
位をインバータの高電位よりも高くすることができ、その際のインバータの貫通電流を大
きく低減できる。その結果、待機時の消費電力を大きく低減できる。
【選択図】図1
Description
バイスを用いた半導体装置、及び半導体装置を用いた電子機器に関する。
全般を指し、トランジスタ、半導体回路などは全て半導体装置の一形態である。
fic Integrated Circuit)に代わり、製造後にユーザーにより内
部の論理回路を定義・変更できるFPGA(Field Programmable G
ate Array)や、CPLD(Complex Programmable Lo
gic Device)などのPLD(Programmable Logic Dev
ice)が注目されている。PLDは、ASICと比較して、開発期間の短縮や、設計変
更に対する柔軟性を有しているため、数々の電子機器に実装され始めている。
論理ブロックの機能を変更することで、PLDの機能を変更させることができる。論理ブ
ロックは、例えば、ルックアップテーブル(Look Up Table;LUT)など
を用いて構成される。LUTは、複数の入力値のパターンに対する出力をあらかじめ計算
しておき、入力値のパターンに相当する値を出力する機能を有する(特許文献1参照)。
タによって、回路構成を変更することができる。このようなルックアップテーブルのメモ
リや配線の接続を制御するデータはコンフィギュレーションデータと呼ばれ、該コンフィ
ギュレーションデータが記憶されたメモリを、コンフィギュレーションメモリと呼ぶ。コ
ンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換えるこ
とにより、所望の回路構成に変更することができる。なお、コンフィギュレーションメモ
リとは、上記のようなルックアップテーブル内や配線接続回路に存在するメモリを総称す
るものであり、特定の箇所に一体となって存在しないこともある。
が用いられている。インバータは、入力が中間状態である場合だけでなく、入力がハイレ
ベル又はローレベルのいずれの場合においても、インバータの高電位と低電位との間に電
流(いわゆる貫通電流)が流れてしまう。近年の微細化の結果、貫通電流は著しく増大し
ている。そのため、ルックアップテーブルを構成するメモリとしてSRAMを使用する場
合、インバータの貫通電流により、待機時であってもかなりの電力を消費してしまう。
と、その駆動方法を提供することを目的の一とする。該ルックアップテーブルを備えるプ
ログラマブルロジックデバイスを提供することを目的の一とする。
数のマルチプレクサと、最下位の段のマルチプレクサの入力端子のそれぞれに接続された
複数のメモリ素子と、を有する。
量素子を有する。また、メモリ素子は、第1のトランジスタのソース又はドレインの一方
と、容量素子の一対の電極のうちの一方とが接続されたノードを有し、該ノードに、第2
のトランジスタのゲート及び第3のトランジスタのゲートが接続されている。なお、第1
のトランジスタのゲートは、第1の端子と接続され、ソース又はドレインの他方は、第2
の端子と接続され、容量素子の一対の電極のうちの他方は、第3の端子と接続されている
。
オフ電流が十分に低いトランジスタであり、例えば、シリコンよりもバンドギャップが広
く、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成される。このような
半導体としては、例えば、シリコンの2倍以上のバンドギャップを有することが好ましく
、例えば、酸化ガリウムなどの酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シ
リコン、ガリウムヒ素等が挙げられる。なお、第1のトランジスタにバルクあるいは薄膜
のシリコンを用いてもよい。
。
などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸
化物半導体(purified Oxide Semiconductor)であること
が好ましい。高純度化された酸化物半導体は、i型(真性半導体)又はi型に限りなく近
い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいとい
う特性を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.
5eV以上、より好ましくは3.0eV以上である。水または水素などの不純物濃度が十
分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体
膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
ドレインとの間に流れる電流をいう。nチャネル型トランジスタ(例えば、しきい値電圧
が0V乃至2V程度)では、ゲートとソースの間に印加される電圧が負の電圧の場合に、
ソースとドレインとの間を流れる電流のことをいう。
は、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル
長が10μmの素子であっても、ソースとドレイン間の電圧(ドレイン電圧)が1Vから
10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すな
わち1×10−13A以下という特性を得ることができる。この場合、オフ電流をトラン
ジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であ
ることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容
量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測
定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネ
ル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオ
フ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が3Vの場
合に、数十yA/μmという、さらに低いオフ電流密度が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコ
ンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
ジスタを用いることにより、第1のトランジスタのソース又はドレインの一方と、容量素
子の一対の電極のうちの一方とが接続されたノードの電位が一定に保たれた後、第1のト
ランジスタをオフ状態としても、第1のトランジスタを介してリークする電荷量を、著し
く小さく抑えることができる。
ルが形成される。また、第2のトランジスタはn型トランジスタ、第3のトランジスタは
p型トランジスタであり、第2のトランジスタ及び第3のトランジスタによってインバー
タが構成される。第2のトランジスタのドレインは、第3のトランジスタのドレインと、
出力端子と、に接続される。よって、ノードに保持された電位は、インバータを介するこ
とで、反転して出力される。
力端子を有する複数のマルチプレクサと、を有し、複数のマルチプレクサは、バイナリツ
リー状に多段に接続され、最下位の段のマルチプレクサ各々の第1及び第2の入力端子に
、メモリ素子がそれぞれ接続され、メモリ素子は、チャネル幅1μmあたりのオフ電流が
100zA以下の第1のトランジスタと、n型の第2のトランジスタと、p型の第3のト
ランジスタと、容量素子と、を有し、第1のトランジスタのソース又はドレインの一方は
、容量素子の一対の電極の一方と、第2のトランジスタのゲートと、第3のトランジスタ
のゲートと接続され、第2のトランジスタのドレインは、第3のトランジスタのドレイン
と接続され、容量素子の一対の電極の一方の電位を、容量素子の一対の電極の他方との容
量結合により、第2のトランジスタがオン状態となる電位または第3のトランジスタがオ
ン状態となる電位とする。
ソースの電位との差の最大値を、第3のトランジスタのソースの電位と、第2のトランジ
スタのソースの電位との差よりも大きくすることが好ましい。
のチャネル長の2倍以上であることが好ましい。
成される多段のバイナリツリーの内部に、少なくとも1つのインバータを有していてもよ
い。
ックを複数備えるプログラマブルロジックデバイスを構成することができる。
インバータと、容量素子とを含むメモリ素子を用いることにより、ルックアップテーブル
で消費される電力を低減することができる。また、このようなルックアップテーブルを備
えることで、プログラマブルロジックデバイスの消費電力を低減することができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本実施の形態では、本発明の一態様に係るプログラマブルロジックデバイスの一形態につ
いて、図1乃至図7を参照して説明する。
。プログラマブルロジックデバイス100は、複数の論理ブロック110と、複数のスイ
ッチブロック120を有する。複数の論理ブロック110はマトリクス状に配置されてお
り、各論理ブロック110には、配線が複数接続されている。また、複数の配線と、複数
の配線との交差箇所にスイッチブロック120が設けられている。
RAMブロックや、PLLブロックや、I/Oエレメントを有していてもよい。マルチプ
ライヤ(乗算器)は、複数のデータの乗算を高速で行う機能を有する。RAMブロックは
、メモリとして任意のデータを記憶する機能を有する。PLLブロックは、クロック信号
をプログラマブルロジックデバイス100内部の回路に供給する機能を有する。I/Oエ
レメントは、プログラマブルロジックデバイス100と外部回路との信号の受け渡しを制
御する機能を有する。
00を制御するためのコンフィギュレーションデータが保持されたメモリを有する(図示
せず)。当該メモリは、フラッシュROM等の不揮発性メモリで構成される。
2と、を有する。ルックアップテーブル111には、プログラマブルロジックデバイス1
00の外部に設けられたメモリに保持されたコンフィギュレーションデータが予め入力さ
れており、該データに応じた論理構成を実現できる。レジスタ112には、ルックアップ
テーブル111の出力信号と、クロック信号(CLK)と、が入力され、ルックアップテ
ーブル111の出力信号に対応する信号をクロック信号(CLK)に同期して出力する。
論理ブロック110は、ルックアップテーブル111の出力信号またはレジスタ112の
出力信号を選択するマルチプレクサ等を有していてもよい。更に、別のルックアップテー
ブルや別のレジスタを有していてもよい。
たメモリに記憶されたコンフィギュレーションデータが予め入力されており、該データに
応じた論理ブロック110同士の電気的接続関係や、論理ブロック110と、その他の回
路(例えば、マルチプライヤ(乗算器)や、RAMブロックや、PLLブロックや、I/
Oエレメント等)との電気的接続関係が設定される。コンフィギュレーションデータを、
各論理ブロック110及びその他の回路へ転送するなどの処理は、MPU(Micro
Processing Unit)などの演算処理装置によって行ってもよい。
もできる。レジスタ112を省略した論理ブロック110では、ルックアップテーブル1
11の出力を、論理ブロック110の出力とすることができる。
ブロック110を配置してもよい。例えば、図1(A)に示すプログラマブルロジックデ
バイス100の構成において、レジスタ112を有する論理ブロック110と、レジスタ
112を省略した論理ブロック110の両方が混在していてもよい。
ンデータを各論理ブロック110が有するルックアップテーブル111のメモリに転送し
、メモリに保持されたコンフィギュレーションデータによって、論理ブロック110の機
能が設定される。また、ルックアップテーブルのメモリに保持されたコンフィギュレーシ
ョンデータを書き換えることにより、各論理ブロック110の機能を適宜変更することが
できる。なお、各論理ブロック110の接続関係も、コンフィギュレーションデータによ
って適宜変更することができる。
、メモリ113及び複数のマルチプレクサMUXを有する。
pを有する。
のマルチプレクサであり、バイナリツリー状に多段に接続されている。最下位の段の全て
のマルチプレクサMUXの各入力端子には、それぞれメモリ素子13a〜13pの出力端
子が電気的に接続されている。メモリ素子13a〜13pには、外部のメモリから転送さ
れたコンフィギュレーションデータが保持され、該データに応じた信号がマルチプレクサ
MUXの入力端子に入力される。また、各段のマルチプレクサの出力は、入力端子a〜d
に入力されるコンフィギュレーションデータによって制御される。そして、最上位のマル
チプレクサMUXから、出力信号が出力される。
第3のトランジスタ103、及び容量素子104を有する。
、容量素子104の一対の電極のうちの一方、第2のトランジスタ102のゲート、及び
第3のトランジスタ103のゲートと接続されている。ここで、第1のトランジスタ10
1のソース又はドレインの一方と、容量素子104の一対の電極のうちの一方と、が接続
されたノードをノードNと呼ぶ。また、第1のトランジスタ101のソース又はドレイン
の他方は、第1の配線と接続され、容量素子104の一対の電極のうちの他方は、第2の
配線と接続されている。また、第1の配線は、端子Bと接続され、第2の配線は、端子C
と接続されている。
端子OUTとに接続され、ソースには、入力端子INから電位が供給され、第2のトラン
ジスタ102のソースには、入力端子INBから電位が供給される。入力端子INBには
、入力端子INに供給される電位と相補的な電位が供給される。
いトランジスタは、例えば、シリコンのバンドギャップ(1.1eV)よりも広いバンド
ギャップを有する半導体膜にチャネルが形成されるトランジスタであることが好ましい。
シリコンよりも広いバンドギャップを有する半導体としては、例えば、酸化ガリウムなど
の酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素等が挙
げられる。本実施の形態では、第1のトランジスタ101に用いる半導体膜として、酸化
物半導体を用いる。
は水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化さ
れた酸化物半導体(purified Oxide Semiconductor)であ
ることが好ましい。高純度化された酸化物半導体は、i型(真性半導体)又はi型に限り
なく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さ
いという特性を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましく
は2.5eV以上、より好ましくは3.0eV以上である。水または水素などの不純物濃
度が十分に低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物
半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる
。
は、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル
長が10μmの素子であっても、ソースとドレイン間の電圧(ドレイン電圧)が1Vから
10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すな
わち1×10−13A以下という特性を得ることができる。この場合、オフ電流をトラン
ジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であ
ることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容
量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測
定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネ
ル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオ
フ電流密度を測定した。その結果、トランジスタのソースとドレイン間の電圧が3Vの場
合に、数十yA/μmという、さらに低いオフ電流密度が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコ
ンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
トランジスタを用いることにより、第1のトランジスタ101のソース又はドレインの一
方と、容量素子104の一対の電極のうちの一方とが接続されたノードNの電位が一定に
保たれた後、第1のトランジスタ101をオフ状態としても、第1のトランジスタ101
を介してリークする電荷量を、著しく小さく抑えることができる。
導体にチャネルが形成される。また、第2のトランジスタ102はn型トランジスタ、第
3のトランジスタ103はp型トランジスタであり、第2のトランジスタ102及び第3
のトランジスタ103によってインバータが構成される。よって、ノードNに保持された
電位は、インバータを介することで、反転して出力される。
モリ素子13にデータ”1”が記憶されていたとし、0Vのときは、メモリ素子13にデ
ータ”0”が記憶されていたとする。メモリ素子13において、データ”0”が記憶され
ている場合には、第3のトランジスタ103のゲートの電位と、第2のトランジスタ10
2のソースの電位(この場合は0V)との差の最大値を、第3のトランジスタ103のソ
ースの電位(この場合は+1V)と、第2のトランジスタ102のソースの電位との差の
よりも高くする。好ましくは、10%乃至100%高くする(この場合は、+1.1V乃
至+2.0Vとする)。このように、第3のトランジスタ103のゲートの電位を、ソー
スやドレインの電位よりも高くすることにより、第3のトランジスタ103のオフ電流を
低減することができる。
ラッチアップを避けるためには、第2のトランジスタ102または第3のトランジスタ1
03のいずれか一方または双方を薄膜トランジスタとし、第2のトランジスタ102と第
3のトランジスタ103のチャネルが絶縁体で分離される構成としてもよい。
、例えば、容量結合による電位の上昇効果を用いることができる。上記の例では、第1の
トランジスタ101のソース又はドレインの一方は、容量素子104の一対の電極のうち
の一方と、第2のトランジスタ102のゲートと、第3のトランジスタ103のゲートと
に接続されており、容量素子104の一対の電極のうちの他方は、端子Cに接続されてい
る。ここでは、容量素子104の容量は、ノードNの容量(第2のトランジスタ102ゲ
ート容量と、第3のトランジスタ103のゲート容量と、を含む)と等しいものとする。
の形態では、第1のトランジスタ101のしきい値電圧を+1Vとし、第2のトランジス
タ102のしきい値電圧を+0.5Vとし、第3のトランジスタ103のしきい値電圧を
−0.5Vとして説明する。なお、図4において、第2のトランジスタ102及び第3の
トランジスタ103は図示していない。
位をその相補的な電位、例えば0V又は+1Vとする。そして、端子Aの電位を+2Vと
して、第1のトランジスタ101をオン状態として、ノードNの電位を+1V又は0Vと
する(図4(A)参照)。なお、相補的な電位は上記に限られない。一般的には、端子B
の取りうる電位と、端子Cの取りうる電位がそれぞれ2種類あるとすれば、端子Bが高い
ほうの電位であれば、端子Cの電位を低いほうの電位とするように決定する、あるいは、
その逆に、端子Bが低いほうの電位であれば、端子Cの電位を高いほうの電位とするよう
に決定すればよい。
に、端子Cの電位を+1Vとすると、容量結合により、ノードNの電位は、+1.5V又
は0Vとなる(図4(B)参照)。
を維持する。第1のトランジスタ101は、オフ電流が小さいので、ノードNの電位を、
必要とする期間(例えば、10ミリ秒乃至10年)にわたって保持することができる。な
お、電位が初期の値と大きく異なる懸念があれば、適切な期間で上記の操作を繰り返して
もよい。
03の状態が異なる。例えば、ノードNの電位が0Vの時は、第3のトランジスタ103
がオン状態となり、出力端子OUTの電位は+1Vとなる(すなわち、データ”1”が記
憶されている)。なお、第2のトランジスタ102はオフ状態となるが、完全に絶縁され
ているわけではなく、オフ抵抗に応じた電流が、IN(+1V)からINB(0V)に流
れる。この電流は、通常のインバータの貫通電流と同程度である。
り、出力端子OUTの電位は0Vとなる(すなわち、データ”0”が記憶されている)。
ノードNの電位が+1Vのときよりも、ノードNの電位が高いので、その分、第2のトラ
ンジスタ102のオン抵抗は低くなる。なお、第3のトランジスタ103は、オフ状態と
なるが、ノードNの電位が0Vのときの第2のトランジスタ102とは異なり、ソースと
ゲート間の電圧がより大きいため、5桁以上抵抗が高くなる。したがって、IN(+1V
)からINB(0V)に流れる電流は、通常のインバータの貫通電流よりはるかに小さく
なる。
、データ”0”が記憶されているときの待機時の消費電力が桁違いに小さくなる。
をメモリ素子として使用する場合と比較すると、貫通電流を半分にすることができる。し
かも、ルックアップテーブル111に用いられるメモリ113に記憶されるデータは、全
てがデータ”1”であることはなく、一定の比率で”0”が存在する。したがって、メモ
リ113にメモリ素子13を使用した場合、メモリ113全体における貫通電流を、メモ
リ113にSRAMを使用した場合と比較して、半分未満とすることができる。
、概して、データ”1”の比率はデータ”0”の比率よりも小さい。これは通常のメモリ
では見られない現象である。通常のメモリではこれらの比率はほぼ等しい。例えば、4入
力1出力のルックアップテーブルに出現する論理関数を考慮すると、後述するように、ル
ックアップテーブルのメモリに記憶されるデータ”1”の比率は、20%程度である。し
たがって、メモリ113にメモリ素子13を使用した場合、メモリ113全体における貫
通電流を、メモリ113にSRAMに使用した場合と比較して、10%程度にまで低減す
ることができる。
Nの電位を+1.5Vとすることができたが、容量素子104の容量がノードNの容量の
半分以下であっても、十分な効果が得られる。例えば、容量素子104の容量がノードN
の容量の半分であれば、得られる電位は+1.33Vであり、3分の1であれば、+1.
25Vであり、4分の1であれば、+1.2Vである。ノードNの電位が+1.2Vであ
っても、第3のトランジスタ103のオフ抵抗を、+1.0Vのときの100倍とするこ
とができる。このため、ノードNの電位が+1.2Vであっても、メモリ素子13におけ
るインバータの貫通電流は十分に低減することができる。
電位が高くなるため、その分、第2のトランジスタ102のオン抵抗は半分となる。この
ため、第2のトランジスタ102のチャネル長を通常の2倍以上としてもよい。
されている)とき、第2のトランジスタ102はオフ状態であるが、通常の2倍のチャネ
ル長であるため、オフ抵抗は、通常の大きさの第2のトランジスタ102の2倍である。
また、チャネル長が長いことにより、短チャネル効果が抑制される効果も加わり、第2の
トランジスタ102のオフ抵抗は、さらに1桁以上高くなる。すなわち、データ”1”が
記憶されている場合であっても、通常の大きさのトランジスタを用いる場合と比較すると
、貫通電流を十分に低減することができる。
ら、データを書き込む際の端子Aの電位をより低くしてもよい。例えば、端子Aの電位を
+1.8Vとすれば、第1のトランジスタのしきい値だけ低い電位、+0.8Vがノード
Nに書き込まれるが、その後、容量結合によりノードNの電位は+1.2Vまで上昇させ
ることができる。上述のとおりノードNの電位は+1.2Vであっても十分に貫通電流を
低減できる。端子Aの電位変動を2Vから1.8Vにまで低減することで、消費電力を約
20%低減できる。
れる電力を、SRAMを用いる場合と比較して低減することができる。よって、このよう
なメモリ113をルックアップテーブルに備えることで、ルックアップテーブルの消費電
力を低減することができる。また、図1に示す論理ブロック110に、図2に示すルック
アップテーブルを備えることで、プログラマブルロジックデバイス100で消費される電
力を低減することができる。
5に示す構成としてもよい。
れる多段のバイナリツリーの内部に、少なくとも1つのインバータを有する。図5では、
最下位の段の一つ上の段の複数のマルチプレクサの一の出力端子にインバータが電気的に
接続されている例について示すが、インバータが設けられる位置については限定されない
。
〜13pには、インバータを設けない場合の逆のデータが入力される。例えば、図2にお
いて、メモリ素子13a〜13pには、”0”“0”“0”“1”“0”“0”“0”“
1”“0”“0”“0”“1”“1”“1”“1”“1”が記憶されているとする。この
場合、メモリ113には、7つのビットにデータ”1”が記憶されることになる。
リツリーの中に少なくとも1つのインバータを有する構成とすると、メモリ素子13a〜
13pには、”0”“0”“0”“1”“0”“0”“0”“1”“0”“0”“0”“
1”“0”“0”“0”“0”が記憶されることになる。そのため、メモリ113には、
データ”1”が記憶されるのは3つのビットだけで済む。なお、この場合の真理値表自体
は、図2に示すルックアップテーブルと同じである。
けない場合と比較して、データ”0”の比率をさらに高めることができるため、ルックア
ップテーブルで消費される電力をさらに低減することができる。
一つのマルチプレクサMUXの出力を二分し、一方をインバータINVで反転させている
。そして、反転させた信号と、反転させない信号とのいずれか一方を、マルチプレクサM
UXで選択して、一つ上の段のマルチプレクサMUXに入力するものである。インバータ
INVで反転された信号と、インバータINVで反転されていない信号とが入力されるマ
ルチプレクサMUXの出力は、メモリ113に追加されたビット(メモリ素子13q)の
データにより選択される。メモリ113に追加されたビット(メモリ素子13q)のデー
タは、他のコンフィギュレーションデータ(メモリ素子13a〜13pに記憶されるデー
タ等)と同様に、コンフィギュレーション時に書き込まれる。ここで、データが”1”で
あれば、インバータ出力を選択し、データが”0”であればインバータ出力でない方を選
択する。
ルックアップテーブルに対して、図5に示すルックアップテーブルでは、コンフィギュレ
ーションデータの”1”の数が変わらないか、場合によってはかえって図5に示すルック
アップテーブルのコンフィギュレーションデータの”1”が増加してしまうことがある。
効とすることにより、コンフィギュレーションデータの”1”の数を抑制することができ
る。なお、インバータINVを有効にすると、コンフィギュレーションデータの”1”の
数が1つ増加することがあるので注意が必要である。
PGAの4入力LUTの入力端子に使用される論理関数のうち、論理関数A・B・C・D
(A、B、C、Dの4入力AND回路、”1”の比率は1/16)が27.2%であり、
論理関数A・B・(C+D)(”1”の比率は3/16)が17.0%、論理関数A・(
B+C+D)(”1”の比率は7/16)が13.7%、論理関数A・B+C・D(”1
”の比率は7/16)が12.8%、論理関数A・(B+C・D)(”1”の比率は5/
16)が12.0%、論理関数A・(B・C+notB・D)(”1”の比率は3/16
)が5.6%、その他の論理関数が11.7%である。なお、このデータはあくまでも統
計的なものであり、設計される回路によっては、これらの数値から大きくずれることもあ
る。
D)、論理関数A・B+C・D、論理関数A・(B+C・D)、論理関数A・(B・C+
notB・D)の真理値表を示す。
理関数の”1”の比率の平均と同じ(すなわち、21%)とすれば、図2に示すLUTで
は、”1”の比率は約24%である。
して入力する方法では”1”の比率は約27%となる。
のデータの半分を反転させる、あるいは反転させないことが選択できるため、15%未満
まで”1”の比率を低下させることができる。
説明する。
ス状に配置され、その間に複数のスイッチブロック120及び配線が設けられている。こ
こで、論理ブロック110Aとして、図5に示すような内部にインバータINVを有する
ルックアップテーブルを用い、論理ブロック110Bとして、図2に示すような内部にイ
ンバータINVを有さないルックアップテーブルを用いるとする。
うに、複数のマルチプレクサMUXによって構成されるバイナリツリーの内部にインバー
タINVを設けることにより、”1”の数の減る論理関数、A・(B+C+D)、A・B
+C・D、A・(B+C・D)の出現率は約39%となる。その他の論理関数も同じ比率
で存在するとすれば、内部にインバータINVを設けることにより、”1”の数の減る論
理関数の出現率は約44%となる。
論理ブロック110Aを用い、その他の論理関数には論理ブロック110Bを用いること
で、図6に示すルックアップテーブルを用いたのと同様の効果が得られる。なお、図7で
は、論理ブロック110Aと、論理ブロック110Bの比率を等しくしているが、その他
の比率であってもよい。また、1つの論理ブロック内に、複数のルックアップテーブルを
有する場合には、図2に示すルックアップテーブルと、図5に示すルックアップテーブル
の2種類を有していても、同様な効果が得られる。
より、メモリで消費される電力を低減することができる。これにより、ルックアップテー
ブルで消費される電力を低減することができる。
つのインバータを設けることにより、メモリに保持されるコンフィギュレーションデータ
を最適化することができる。具体的には、メモリに保持されるコンフィギュレーションデ
ータにおいて、”0”の比率を高めることができる。これにより、コンフィギュレーショ
ンデータの転送に伴う消費電力を低減することができる。また、コンフィギュレーション
データにおいて、”0”を連続させることができるため、”0”が連続しない場合と比較
して、プログラマブルロジックデバイスで消費される電力を低減することができる。
れる電力を、SRAMを用いる場合と比較して低減することができる。よって、このよう
なメモリ113をルックアップテーブルに備えることで、ルックアップテーブルで消費さ
れる電力を低減することができる。また、図1及び図7に示す論理ブロックに、当該ルッ
クアップテーブルを備えることで、プログラマブルロジックデバイス100で消費される
電力を低減することができる。
少なくとも1つのインバータを有することで、ルックアップテーブルが有するメモリに保
持されるコンフィギュレーションデータにおいて、”0”の比率を高めることができる。
これにより、さらにルックアップテーブルで消費される電力を低減することができる。ま
た、図1及び図7に示す論理ブロックに、当該ルックアップテーブルを備えることで、プ
ログラマブルロジックデバイス100で消費される電力を低減することができる。
本実施の形態では、半導体装置の作製方法について説明する。具体的には、先の実施の形
態に示すメモリ素子13の作製方法について、図8乃至図14を参照して説明する。なお
、図8乃至図10は、メモリ素子の主要な配線、コンタクトプラグ等の構造物の位置と平
面形状を表し、図11乃至図14は、メモリ素子の作製方法を示す断面図を表し、図8乃
至図10の折れ線A−Bに沿った断面を模式的に示す。
て説明する。なお、本実施の形態に示す第2のトランジスタのチャネル長は、第3のトラ
ンジスタのチャネル長の2倍とする。
炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの
化合物半導体基板、SOI基板を適用することができる。なお、一般に、「SOI基板」
は、絶縁表面上にシリコンの半導体層が設けられた構成の基板をいうが、本明細書等にお
いては、絶縁表面上にシリコン以外の半導体層からなる構成の基板も含む。本実施の形態
では、n型の単結晶シリコン基板を用いる場合について説明する。
る。ここで、p型の導電性を付与する不純物が添加されていない領域は、基板に設けられ
たnウェル領域301として機能する(図8(A)及び図11(A)参照)。p型の導電
性を付与する不純物として、例えば、硼素、アルミニウムなどを添加すればよい。
後、基板に絶縁膜を形成し、該絶縁膜を選択的に除去することで、素子分離絶縁層303
を形成する(図8(B)及び図11(B)参照)。
シリコンなどを用いて形成することができる。また、当該絶縁膜は、CMPなどの研磨処
理やエッチング処理等を用いて、除去することができる。
縁膜を選択的に除去することで、ゲート電極層305、ゲート絶縁層304を形成する。
化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどを用いて形成するこ
とができる。絶縁膜は、単層構造でも積層構造でもよい。他に、高密度プラズマ処理や、
熱酸化処理によって、基板の表面を酸化または窒化することにより、絶縁膜を形成しても
よい。
成することができる。形成方法も特に限定されず、CVD法、スパッタリング法、蒸着法
、スピンコート法等などの各種成膜方法を用いることができる。
n+領域306a、306b(ソース領域及びドレイン領域ともいう)、n+領域306
c、及びp型の導電性を付与する不純物を添加して、p+領域307a、p+領域307
b、307c(ソース領域及びドレイン領域ともいう)を形成する。
電型を付与する比較的濃度の高い不純物を添加することで、いわゆるハロー領域を形成し
てもよい。ハロー領域を設けることにより、短チャネル効果だけでなく、ラッチアップを
抑制することもできる。
チング処理を行うことで、ゲート電極層305の側壁にサイドウォール絶縁層308を形
成する(図8(C)及び図11(C)参照)。
後、絶縁膜309に開口を形成し、当該開口を含む領域に導電膜を形成する。該導電膜に
研磨またはエッチング処理を行うことで、コンタクトプラグ310a〜310gを形成す
る(図9(A)及び図12(A)参照)。
的にエッチング処理を行うことで、配線層311a〜311dを形成する(図9(B)及
び図12(B)参照)。
2を形成することができる。トランジスタ331は、先の実施の形態におけるトランジス
タ102に相当し、トランジスタ332は、先の実施の形態におけるトランジスタ103
に相当する。
後、絶縁膜312に開口を形成し、当該開口を含む領域に導電膜を形成する。該導電膜に
研磨またはエッチング処理を行うことで、コンタクトプラグ313を形成する(図9(C
)及び図13参照)。
314a、314bを形成する。ここで、配線層314aは、容量素子の一対の電極のう
ち一方の電極として機能し、配線層314bは、トランジスタのゲート電極層として機能
する(図10(A)及び図13参照)。
タン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等
の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また
、配線層314a、314bとして、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
ング処理を行うことで、埋め込み絶縁層315を形成する。
化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム
などの酸化物絶縁物、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒
化物絶縁物、またはこれらの混合材料を用いて、単層構造または積層構造で形成すること
ができる。
成する。
ミニウム、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコン等を用いて形成す
ることができる。また、ゲート絶縁膜316として、酸化ハフニウム、酸化イットリウム
、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフ
ニウムシリケート(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート(
HfAlxOy(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いるこ
とでゲートリーク電流を低減できる。また、ゲート絶縁膜316は、上記の材料を用いて
、単層構造または積層構造で形成することができる。また、ゲート絶縁膜316の形成方
法としては、スパッタリング法、MBE法、プラズマCVD法、パルスレーザ堆積法、A
LD法等が挙げられる。
金属元素、アルカリ土類金属元素、銅などの金属元素、その他、酸化物半導体を構成する
原子ではない元素は、不純物となりうる。酸化物半導体に水素や水が含まれることで、キ
ャリアが生成されてしまい、トランジスタのしきい値電圧の変動など電気的特性が劣化す
る。また、酸化物半導体に酸素欠損が存在することによっても、キャリアが生成されてし
まい、トランジスタの電気的特性の劣化を招く。したがって、以下の工程において、酸化
物半導体に水素や水などの不純物が含まれることを抑制し、酸化物半導体に形成される酸
素欠損を低減することが望ましい。
により、650℃、1分〜10分間、加熱処理を行う。または、電気炉により、350℃
以上500℃以下、30分〜1時間、加熱処理を行う。加熱処理を行うことにより、ゲー
ト絶縁膜316に含まれる水や水素を除去することができる。このような水や水素を除去
するための加熱処理を、脱水化または脱水素化処理とも呼ぶ。
理ともいう)を行ってもよい。酸素添加処理を行うことによって、酸素過剰領域を有する
ゲート絶縁膜316が形成される。
ラスタイオンを含む)のいずれかが含まれている。脱水化または脱水素化処理を行ったゲ
ート絶縁膜316に酸素添加処理を行うことにより、先の加熱処理(脱水化または脱水素
化処理)によって脱離することがある酸素を補填するとともに、酸素過剰領域を形成する
ことができる。
、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることが
できる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、
酸素の添加は、基板の全面を一度に処理しても良く、例えば、線状のイオンビームを用い
てもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを移動(スキ
ャン)させることで、ゲート絶縁膜316全面に酸素を添加させることができる。また、
プラズマ処理として、アッシング処理を用いてもよい。
ス、N2Oガス、CO2ガス、COガス、NO2ガス等を用いることができる。なお、O
を含有するガスに、希ガス(例えば、Ar)を含有させてもよい。
s/cm2以上5×1016ions/cm2以下とするのが好ましく、酸素添加処理後
のゲート絶縁膜316中の酸素の含有量は、ゲート絶縁膜316の化学量論的組成を超え
る程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領
域は、ゲート絶縁膜316の一部に存在していればよい。なお、酸素の注入深さは、注入
条件により適宜制御すればよい。
体膜と接して設けることによって、さらに後に行う加熱処理により、ゲート絶縁膜316
から酸素が脱離し、酸化物半導体膜へ酸素を供給することができる。これにより、酸化物
半導体膜中の酸素欠損を低減することができる。
316に開口317を形成する。
うことで、酸化物半導体膜を形成する(図10(B)参照)。このとき、ゲート絶縁膜3
16に形成された開口317を介して、配線層314aと酸化物半導体膜とが接する。
taxy)法、LPCVD法、PECVD法、ミストCVD法等のCVD法、パルスレー
ザ堆積法、ALD法等を適宜用いて形成することができる。また、酸化物半導体膜の膜厚
は、1nm以上200nm以下、好ましくは5nm以上50nm以下とすることが好まし
い。
特に、インジウムと亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いた
トランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、インジウム
または/および亜鉛に加えてガリウム(Ga)を有することが好ましい。また、スタビラ
イザーとしてスズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、ジルコニウム
(Zr)のいずれか一種または複数種を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を有してもよい。
GZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−
Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−P
r−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu
−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−
Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Z
n系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系の金属酸化
物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−A
l−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系
酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10n
m未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただ
し、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2
以上または1000μm2以上となる結晶領域が観察される場合がある。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部
の割合が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成され
ることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー
マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
の変動が小さい。
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下
、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm
以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocryst
al)を有する酸化物半導体膜を、nc−OS(nanocrystalline Ox
ide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、TE
Mによる観察像では、結晶粒界を明確に確認できない場合がある。
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、nc−OS膜に対し、結晶部よりも大きいプローブ径のX線を用いる
XRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結
晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプロ
ーブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともい
う。)を行うと、ハローパターンのような回折像が観測される。一方、nc−OS膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径(例えば1nm以上30nm以
下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポッ
トが観測される。また、nc−OS膜に対しナノビーム電子線回折を行うと、円を描くよ
うに(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
低減することができ、形成面の平坦性を高めればアモルファス状態の酸化物半導体以上の
キャリア移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸
化物半導体膜を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下
、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい
。
(ISO4287:1997)で定義されている算術平均粗さを、曲面に対して適用でき
るよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値
で表現される。
うことが好ましい。平坦化処理としては、研磨処理、ドライエッチング処理、プラズマ処
理を用いることができる。平坦化処理として、研磨処理、ドライエッチング処理、プラズ
マ処理は、複数回行ってもよく、これらを組み合わせてもよい。また、組み合わせる場合
、工程順も特に限定されず、ゲート絶縁膜316表面の凹凸状態に合わせて適宜設定すれ
ばよい。
添加処理は、ゲート絶縁膜316に酸素添加処理を行う場合と同様に行うことができる。
酸化物半導体膜の形成後に酸素を添加することで、酸化物半導体内の酸素欠損を低減する
ことができる。
て示すが、積層構造の酸化物半導体膜を形成してもよい。例えば、第1の酸化物半導体膜
と第2の酸化物半導体膜の積層として、第1の酸化物半導体膜と第2の酸化物半導体膜に
、異なる組成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体膜に三元系金属
酸化物を用い、第2の酸化物半導体膜に二元系の金属酸化物を用いてもよい。また、例え
ば、第1の酸化物半導体膜と第2の酸化物半導体膜を、どちらも三元系の金属酸化物とし
てもよい。
を異ならせてもよい。例えば、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1
:1:1とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2として
もよい。また、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2とし、
第2の酸化物半導体膜の原子数比をIn:Ga:Zn=2:1:3としてもよい。
(チャネル側)の酸化物半導体膜のInとGaの含有率をIn>Gaとするとよい。また
配線層314bから遠い側(バックチャネル側)の酸化物半導体膜のInとGaの含有率
をIn≦Gaとするとよい。
を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの
組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を有する。また
、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性
を有する。
Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはCAAC−OSを適宜組み合わせた構成としてもよい。また、第1の酸化物
半導体膜と第2の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用
すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばら
つきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
やすいためn型化されやすい。このため、チャネル側の酸化物半導体膜は、CAAC−O
Sなどの結晶性を有する酸化物半導体を適用することが好ましい。
膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体
膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
合わせて用いることができる。
理を行ってもよい。酸化物半導体膜への酸素添加処理は、ゲート絶縁膜316に酸素添加
処理を行う場合と同様に行うことができる。各酸化物半導体膜の形成毎に酸素を添加する
ことで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
しい。水素濃度が高いと、酸化物半導体に含まれる元素と水素の結合により、キャリアで
ある電子が生じてしまうことがあるためである。
まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置
の予備加熱室で、ゲート絶縁膜316が形成された基板を予備加熱し、ゲート絶縁膜31
6中の水素または水を除去し、排気することが好ましい。成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ、例えば、クライオポンプ、チタンサブリメーションポン
プ、イオンポンプなどを用いることが好ましい。また、排気手段としては、ターボ分子ポ
ンプにコールドトラップを加えたものであってもよい。特に、クライオポンプまたはコー
ルドトラップを用いることで、例えば、残留水分が効率よく排気されるため、当該成膜室
で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
%〜100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を
多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素が過
剰に含まれる)領域を含む膜とすることが好ましい。
とが好ましい。
つつ不純物の少ないガスを用い、酸化物半導体ターゲットを用いて、温度を130℃以上
700℃以下として、基板上に酸化物半導体膜を成膜する。予備加熱室に設ける排気手段
として、クライオポンプまたはコールドトラップを用いることで、例えば、残留水分が効
率よく排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を
低減できる。
加熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。加熱処
理は減圧下、酸素雰囲気下または窒素雰囲気下などで行うことができる。なお、酸素雰囲
気は、広く酸化性ガス雰囲気と言い換えることができる。例えば、酸化性ガスである酸素
、一酸化二窒素およびオゾン、または超乾燥エア(CRDS(キャビティリングダウンレ
ーザ分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−5
5℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を含む雰
囲気であってもよい。
窒素雰囲気下450℃において1時間、さらに窒素および酸素雰囲気下450℃において
1時間の加熱処理を行う。
によって、被処理物を加熱する装置を用いてもよい。例えば、LRTA装置、GRTA装
置等のRTA装置を用いることができる。例えば、加熱処理として、650℃〜700℃
の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中か
ら出すGRTAを行ってもよい。
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に用いるガスの純
度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(す
なわち、不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好まし
い。
も構わない。減圧下、不活性雰囲気下による加熱処理によって、酸化物半導体膜中の不純
物を排除するとともに酸素欠損が生じる場合、後に行う酸素雰囲気下の加熱処理によって
酸化物半導体膜の酸素欠損を低減することができる。
または島上に加工した後に行えばよい。脱水化または脱水素化のための加熱処理は、複数
回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜に加熱処理を行う
ことにより、酸化物半導体膜の結晶性を高めることができる。
り、酸化物半導体膜がゲート絶縁膜316を覆った状態で行うと、ゲート絶縁膜316に
含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
導体膜に選択的にエッチング処理を行って、島状の酸化物半導体層318を形成する。島
状の酸化物半導体層318は、ゲート絶縁膜316に形成された開口317を介して、配
線層314aと接している。
、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチン
グ液としては、燐酸と酢酸と硝酸をまぜた溶液などを用いることができる。また、ITO
−07N(関東化学社製)を用いてもよい。また、ICP(Inductively C
oupled Plasma:誘導結合型プラズマ)エッチング法によるドライエッチン
グによってエッチング加工してもよい。なお、酸化物半導体膜のエッチング処理の際、ゲ
ート絶縁膜316が過剰にエッチングされないよう、十分にエッチング比のある条件で行
うことが好ましい。
チング処理を行うことで、導電層319a〜319cを形成する(図10(C)及び図1
3参照)。ここで、導電層319aは、容量素子の一対の電極のうち他方の電極として機
能し、導電層319b及び導電層319cはそれぞれ、トランジスタのソース電極層及び
ドレイン電極層として機能する。
ングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこ
れらを主成分とする合金材料を用いて形成することができる。また、導電層は、窒化タン
グステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成す
ることもできる。また、導電層は、酸化インジウム酸化スズ、酸化タングステンを含むイ
ンジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイン
ジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また
、上記導電材料と、上記金属材料の積層構造とすることもできる。
9a〜319cを構成する元素や、処理室内に存在する元素、エッチングに用いたエッチ
ングガスを構成する元素が不純物として付着する場合がある。不純物が付着すると、トラ
ンジスタのオフ電流の増加、またはトランジスタの電気的特性の劣化がもたらされやすい
。また、酸化物半導体層318に寄生チャネルが生じやすくなり、電気的に分離されるべ
き電極が酸化物半導体層318を介して電気的に接続されやすくなる。
物半導体層318の表面や側面に付着した不純物を除去するための洗浄処理(不純物除去
処理)を行ってもよい。
ズマ処理としては、酸素プラズマ処理または一酸化に窒素プラズマ処理などを用いること
ができる。また、プラズマ処理として希ガス(代表的にはアルゴン)を用いてもよい。
化水素酸などの酸性の溶液を用いて行うことができる。例えば、希フッ化水素酸を用いる
場合、50wt%フッ化水素酸を、水で1/105乃至1/102程度、好ましくは1/
105乃至1/103程度に希釈した希フッ化水素酸を使用する。すなわち、濃度が5×
10−4重量%乃至0.5重量%の希フッ化水素酸、好ましくは5×10−4重量%乃至
5×10−2重量%の希フッ化水素酸を洗浄処理に用いることが望ましい。洗浄処理によ
り、露出した酸化物半導体層318の表面に付着した上記不純物を除去することができる
。
18の表面をエッチングすることができる。すなわち、露出した酸化物半導体層318の
表面に付着した不純物や、酸化物半導体層318内の表面近傍に混入した不純物を、酸化
物半導体膜の一部と共に除去される。
、酸化物半導体膜表面における塩素濃度を1×1019/cm3以下(好ましくは5×1
018/cm3以下、さらに好ましくは1×1018/cm3以下)とすることができる
。また、ホウ素濃度を1×1019/cm3以下(好ましくは5×1018/cm3以下
、さらに好ましくは1×1018/cm3以下)とすることができる。また、アルミニウ
ム濃度を1×1019/cm3以下(好ましくは5×1018/cm3以下、さらに好ま
しくは1×1018/cm3以下)とすることができる。
膜320は、層間絶縁膜(保護絶縁膜、平坦化絶縁膜)として機能する。
化アルミニウム、酸化窒化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、または
窒化シリコン等を用いて形成することができる。絶縁膜320は、単層構造または積層構
造で形成することができる。絶縁膜320の形成後、加熱処理を行ってもよく、例えば、
窒素雰囲気下300℃で、1時間加熱処理を行う。
処理を行ってもよい。酸化物半導体層318への酸素添加処理は、ゲート絶縁膜316に
酸素添加処理を行う場合と同様に行うことができる。
層321を形成する。ここで、導電層321は、トランジスタのゲート電極層(バックゲ
ート)として機能する。
ジスタ333は、先の実施の形態におけるトランジスタ101に相当し、容量素子334
は、先の実施の形態における容量素子104に相当する。
33及び容量素子334起因の表面凹凸を低減することができる(図14参照)。平坦化
絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹脂、等の有機材
料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等
を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで
、平坦化絶縁膜を形成してもよい。例えば、平坦化絶縁膜として、膜厚1.5μmのアク
リル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成(例えば窒素
雰囲気下250℃1時間)して形成することができる。
、ゲート絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性が高い材料を用いる
ことが好ましい。例えば、バリア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリ
コン膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化
酸化アルミニウム膜などを用いることができる。下地膜および保護絶縁膜をバリア性の高
い絶縁膜の単層もしくは積層、またはバリア性の高い絶縁膜と、バリア性の低い絶縁膜と
の積層としてもよい。例えば、ゲート絶縁膜316を積層とする場合、酸化物半導体層3
18と接する側の絶縁膜を、酸素が脱離する絶縁膜とし、配線層314b側の絶縁膜を、
バリア性が高い絶縁膜とするとよい。また、絶縁膜320を積層とする場合も同様に、酸
化物半導体層318と接する側の絶縁膜を、酸素が脱離する絶縁膜とし、導電層321側
の絶縁膜を、バリア性が高い絶縁膜とするとよい。
到達を防止するとともに、酸化物半導体層318中から酸素が脱離することを防止するこ
とができる。また、酸化物半導体層318と接する絶縁膜として、酸素が脱離する絶縁膜
を設け、酸化物半導体層318及び酸素が脱離する絶縁膜を包むようにバリア性の高い絶
縁膜を設けることで、酸素が脱離する絶縁膜から脱離した酸素が外方拡散されることを防
止することができ、効率よく酸化物半導体層318に酸素を供給することができる。これ
により、トランジスタ333のしきい値電圧が変動することを抑制できるため、トランジ
スタ333の信頼性を向上させることができる。
トランジスタ332のチャネル長の2倍としている。そのため、nチャネル型のトランジ
スタ331のゲート電極層305上に、トランジスタ331及びトランジスタ332の上
層に形成されるトランジスタ333へのコンタクトを形成することができる。
スタ332上に、トランジスタ333及び容量素子334を形成することができるため、
メモリ素子の占有面積を縮小することができる。また、図14には図示していないが、絶
縁膜322上に、さらに配線層や、酸化物半導体を用いたトランジスタを積層することが
できる。また、ルックアップテーブルを構成する複数のマルチプレクサは、トランジスタ
331及びトランジスタ332と同じ層に形成することができる。
平面図を示し、図15(B)には、図15(A)に示す一点鎖線C−Dの断面図を示す。
なお、図15において、トランジスタ331及びトランジスタ332、コンタクトプラグ
313等の構成については、先に示す構成と同様であるため、省略して記載している。
312上には、配線層414a及び配線層414bが設けられている。配線層414aは
、容量素子の一対の電極のうちの一方として機能し、配線層414bはゲート電極層とし
て機能する。配線層414a及び配線層414bを埋め込むように、埋め込み絶縁層41
5が設けられている。なお、配線層414a、414b、及び埋め込み絶縁層415の形
成方法については、図10(A)及び図13に示す配線層314a、314b、埋め込み
絶縁層315等の記載を参酌できる。
416及び酸化物半導体層418が設けられている。島状のゲート絶縁層416及び酸化
物半導体層418は、ゲート絶縁膜及び酸化物半導体膜を成膜した後、酸化物半導体膜及
びゲート絶縁膜に選択的にエッチングを行うことにより形成することができる。また、ゲ
ート絶縁膜及び酸化物半導体膜を選択的にエッチングすることにより、配線層414a、
及び埋め込み絶縁層415の一部が露出する。なお、ゲート絶縁層416及び酸化物半導
体層418の形成方法については、図10(B)及び図13に示すゲート絶縁膜316及
び酸化物半導体層318の記載を参酌できる。
電層419aは、配線層414aと接するように設けられている。導電層419a及び導
電層419bは、ソース電極層及びドレイン電極層として機能する。
に導電膜を形成し、該導電膜上にレジストマスクを形成し、選択的にエッチングを行う。
その後、レジストマスクにアッシング処理を行い、レジストマスクを縮小させる。その後
、縮小されたレジストマスクを用いて、さらに導電膜にエッチングを行うことで、導電層
419a、419bの側面において、下側部分が上側部分より張り出した形状とすること
ができる。例えば、図15(B)に示すC−D断面(トランジスタのチャネル長方向)の
場合、幅の狭い上側部分と、当該上側部分よりも幅の広い下側部分とを備える2段構造を
有する導電層419a、419bを形成することができる。
8、導電層419a、及び導電層419b上に形成される絶縁膜のカバレッジを良好にす
ることができる。なお、導電層419a、419bを形成するための導電膜の形成方法に
ついては、図10(C)及び図13に示す導電層319a、319bを形成するための導
電膜の記載を参酌できる。
られている。絶縁膜420は、図14に示す絶縁膜320の記載を参酌できる。
の一対の電極のうちの他方として機能する。
としてもよい。その場合は、導電層421を形成する工程と同時にバックゲートとして機
能する導電層を形成することができる。また、導電層419a、419bは、その側面に
おいて、下側部分が上側部分より張り出した形状であり、絶縁膜420がカバレッジよく
形成されているため、バックゲートとして機能する導電層もカバレッジよく形成すること
ができる。
スタ332上に、トランジスタ433及び容量素子434を形成することができるため、
メモリ素子の占有面積を縮小することができる。また、図15には図示していないが、ト
ランジスタ433及び容量素子434上に、さらに配線層や、酸化物半導体を用いたトラ
ンジスタを積層することができる。また、ルックアップテーブルを構成する複数のマルチ
プレクサは、トランジスタ331及びトランジスタ332と同じ層に形成することができ
る。
13a メモリ素子
13m メモリ素子
13p メモリ素子
13q メモリ素子
100 プログラマブルロジックデバイス
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 容量素子
110 論理ブロック
110A 論理ブロック
110B 論理ブロック
111 ルックアップテーブル
112 レジスタ
113 メモリ
120 スイッチブロック
301 nウェル領域
302 pウェル領域
303 素子分離絶縁層
304 ゲート絶縁層
305 ゲート電極層
306a n+領域
306b n+領域
306c n+領域
307a p+領域
307b p+領域
307c p+領域
308 サイドウォール絶縁層
309 絶縁膜
310a コンタクトプラグ
310g コンタクトプラグ
311a 配線層
311d 配線層
312 絶縁膜
313 コンタクトプラグ
314a 配線層
314b 配線層
315 埋め込み絶縁層
316 ゲート絶縁膜
317 開口
318 酸化物半導体層
319a 導電層
319b 導電層
319c 導電層
320 絶縁膜
321 導電層
322 絶縁膜
331 トランジスタ
332 トランジスタ
333 トランジスタ
334 容量素子
414a 配線層
414b 配線層
415 埋め込み絶縁層
416 ゲート絶縁層
418 酸化物半導体層
419a 導電層
419b 導電層
420 絶縁膜
421 導電層
433 トランジスタ
434 容量素子
Claims (3)
- 複数のメモリ素子と、
第1及び第2の入力端子を有する複数のマルチプレクサと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に電気的に接続され、
最下位の段のマルチプレクサ各々の第1及び第2の入力端子に、前記メモリ素子がそれぞれ電気的に接続され、
前記メモリ素子は、
第1乃至第3のトランジスタと、容量素子と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の一対の電極の一方と、前記第2のトランジスタのゲートと、前記第3のトランジスタのゲートと電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記容量素子の一対の電極の一方の電位を、前記容量素子の一対の電極の他方との容量結合により、前記第2のトランジスタがオン状態となる電位または第3のトランジスタがオン状態となる電位とすることを特徴とする半導体装置。 - 複数のメモリ素子と、
第1及び第2の入力端子を有する複数のマルチプレクサと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に電気的に接続され、
最下位の段のマルチプレクサ各々の第1及び第2の入力端子に、前記メモリ素子がそれぞれ電気的に接続され、
前記メモリ素子は、
第1乃至第3のトランジスタと、容量素子と、を有し、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の一対の電極の一方と、前記第2のトランジスタのゲートと、前記第3のトランジスタのゲートと電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記容量素子の一対の電極の一方の電位を、前記容量素子の一対の電極の他方との容量結合により、前記第2のトランジスタがオン状態となる電位または第3のトランジスタがオン状態となる電位とすることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記第3のトランジスタのゲートの電位と前記第2のトランジスタのソース又はドレインの他方の電位との差との最大値を、前記第3のトランジスタのソース又はドレインの他方の電位と、前記第2のトランジスタのソース又はドレインの他方の電位との差よりも大きくすることを特徴とする半導体装置。
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